JP2006319966A - 位相補間回路及び位相補間信号の発生方法 - Google Patents

位相補間回路及び位相補間信号の発生方法 Download PDF

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Abstract

【課題】低電圧で動作できるし、3コードディザリングを防止できる位相補間回路及びそれによる位相補間信号の発生方法を提供する。
【解決手段】互いに異なった位相を有する少なくとも2つの入力信号を受信して、前記入力信号の間に存在する特定位相を有する位相補間信号を出力する位相補間回路において、出力ノードを電源電圧レベルでプリチャージさせた状態において、前記2つの入力信号のうち第1入力信号が入力されると、第1補間制御信号により前記出力ノードをディスチャージさせ、以後に前記2つの入力信号中で残りの入力信号の第2入力信号が入力されると、第2補間制御信号により追加的に前記出力ノードをディスチャージさせる補間部と、前記補間部の出力ノードの電圧レベルと基準電圧レベルとを比較してこれに対応される比較信号を出力する比較部と、前記比較部の出力信号に応じてこれに対応される短パルスを発生させる短パルス発生部と、を備える。
【選択図】図1

Description

本発明は、位相補間回路及びそれによる位相補間信号の発生方法に係るもので、例えば、低電圧で動作可能で、3コードディザリングを防止することができる位相補間回路及び位相補間信号の発生方法に関する。
半導体技術の急速な進歩に伴ってパーソナルコンピュータ、PDA、または携帯用通信装置のような現代デジタルシステムが成功的な発展を遂げている。
しかし、メモリ、通信装置、またはグラフィック装置のような周辺機器の速度及びデータ伝送率の改善にもかかわらず、周辺装置の動作速度はマイクロプロセッサの動作速度に追いつくことができず、新しいマイクロプロセッサとそれら周辺装置との間には常に速度差が存在してきた。したがって、高性能デジタルシステムにおいて、周辺装置の大幅的な速度改善が求められている。
例えば、メモリ装置とメモリコントローラとの間のデータ伝送のようにクロック信号に同期させてデータを伝送する入出力方式においては、バスの負荷が大きくなるとともに伝送周波数が速くなることに従い、クロック信号とデータとの間の時間的同期をとることが非常に重要である。このような目的で使用される回路は、位相固定ループ(PLL;Phase Lock Loop)回路及び遅延固定ループ(DLL;Delay Lock Loop)回路である。
このような位相固定ループ回路及び遅延固定ループには、一般に位相補間(Phase interpolation)回路が具備される。前記位相補間回路は、2つの互いに異なった位相のクロック信号を適切にコントロールして2つのクロック信号間の任意のクロック信号を発生させる回路である。このような位相補間回路は、所望の位相を精密に出力することができるため、多様な応用回路で使用される。一般に、半導体メモリ装置においては、遅延固定ループ回路が多く使用されるため、位相補間回路が使用された遅延固定ループ回路の一例をブロック図で図11に示す。
図11に示すように、従来の遅延固定ループ回路の一例はレファレンスループ10、位相選択部20、補間部30、位相検出部40、及び制御部50を備える。ここで、従来の遅延固定ループ回路は、補間部30の出力信号のデュティサイクルを一定水準(例えば50%)に補正するためのDCC(Duty Cycle Correction)回路がさらに具備することができる。
レファレンスループ10は、入力クロックの外部クロック信号C,Cbの周期Tに対応する大きさの遅延を均等に配分して、複数個の遅延ユニットを通じて外部クロック信号C,Cbを遅延させて複数個のレファレンスクロック信号を発生する。例えば、外部クロック信号C,Cbの周期Tを8等分する場合、1つの遅延ユニットは、外部クロック信号C,CbをT/8だけ遅延をさせる。そこで、1つの遅延ユニットを通過した信号はT/8だけ遅延し、2つの遅延ユニットを通過した信号はT/4だけ遅延し、n(nは1以上の自然数)個の遅延ユニットを通過した信号は前記外部クロック信号C,C#に対してnT/8の遅延を有するようになる。結果的に、互いに異なった遅延を有する複数のレファレンスクロック信号が出力されるようになる。
位相選択部20は、少なくとも1つの位相Mux(Phase Multiplexer)回路を備える。位相Mux回路は、制御部50から出力される選択制御信号SELにより制御される。それぞれの位相Mux回路は、外部クロック信号C,Cbに最も近接したクロック信号として、複数のレファレンスクロック信号のうち2つのレファレンスクロック信号を、制御部60から印加される選択制御信号SELに応じて、選択する。
補間部30は、少なくとも1つの位相補間回路を備える。この位相補間回路は、位相選択部20で選択された2つのレファレンスクロック信号を制御部60から印加される補間制御信号VCNA,VCNBに応じて2つの選択されたレファレンスクロック信号の間にある任意の位相値を有する位相補間信号を発生する。
位相検出部40は、前記位相補間信号と外部クロック信号C,Cbとの位相を比較して、その差に対応する検出信号PHADVを制御部60に印加する。
制御部50は、カウンタ回路を備えたFSM(Final State Machine)回路及びD/Aコンバータ回路を備えて、位相検出部40から印加される検出信号PHADVに応じて選択制御信号SEL及び補間制御信号VCNA,VCNBを発生して前記位相選択部20及び補間部30を制御する。
このような動作は、記位相検出部40でディザリング現象が現れるまで持続され、このようなディザリング現象が現れた場合に発生される信号が位相補間信号となり、このときをロッキングされたという。
図11の補間部を構成する従来の位相補間回路の例が特許文献1(米国特許第6,359,486号明細書)に開示されている。
特許文献1の図6に示された位相補間回路は、例えば、以下のような問題点を有している。
即ち、第1コントロール信号VCにより制御される電流源と第2コントロール信号VCBにより制御される電流源のうちいずれか一方の電流源は全く動作せず、残りの電流源だけが動作する場合、全く動作しない側の入力信号が出力信号に影響を与えてはならない。例えば、第1コントロール信号VCにより制御される電流源が全く動作しない場合、第1入力信号Φ0が入力されるトランジスタの容量性結合(Capacitive coupling)により出力信号OUT,OUTBに影響を与えると、位相シフトエラーが発生するとの問題点があった。また、ロードが伝送ゲート回路で構成され、単位セルを構成する電流源がトランジスタで構成される場合に4個のトランジスタが直列に連結されて、サチュレーション領域で動作するトランジスタが多くなるに従い、低電圧での動作に限界があるとの問題点が発生する。
図12は、従来の他の例の位相補間回路を示す。従来の他の例の位相補間回路は、ロードL1,L2、トランジスタNM1−NM4,N1−N6を備え、図12に示したような結線構造を有する。
図12の位相補間回路は、入力信号が出力信号に影響を与えないようにするため、電流源として動作されるトランジスタNM1−NM4を入力信号S1,S1b,S2,S2bが入力されるトランジスタN1−N4と出力ノードOUT,OUTbとの間に配置して入力と出力をアイソレーションさせている。
このような場合において、特許文献1の図6に示された位相補間回路のような容量性結合の効果はないが、レイアウトサイズが大きく、且つコントロールコードICTL,/ICTLに従い全体的なロード値が異なってきて位相シフトが非線形的である。また、4個のトランジスタが直列に連結されてサチュレーション領域で動作するトランジスタが多くなるに従い、低電圧での動作に限界があるとの問題点は依然として残っている。
図13は、従来の位相補間回路から発生する更に他の問題点である3コードディザリング現象を説明するための図である。図13は、図11の位相検出部40から発生するディザリング現状を時間変化に従う位相の変化として示したものである。
図13に示すように、デジタル制御方式においては位相が離散的に量子化されるため、エラーの全くないロッキングを行うことはできない。つまり、一般には、出力がレファレンス位相を基準にして2つの隣接位相でディザリングする場合(2コードディザリング(12))にロッキングを行うことになる。
米国特許第6,359,486号明細書
しかし、これらの中でいずれか1つの位相が位相検出部(図11の40)の不確定領域にあるか、或いは正確にレファレンス位相と一致する場合には、図13の表示部分14に示すように、3つの位相でディザリング(3コードディザリング)するとの問題点がある。
そこで、本発明の第1の目的は、従来の問題点を克服できる位相補間回路及び位相補間信号の発生方法を提供することにある。
本発明の第2の目的は、低電圧でも動作可能な位相補間回路及び位相補間信号の発生方法を提供することにある。
本発明の第3の目的は、位相シフトエラーを防止または最小化することができる位相補間回路及び位相補間信号の発生方法を提供することにある。
本発明の第4の目的は、3コードディザリング発生による問題点を克服できる位相補間回路及びそれによる位相補間信号の発生方法を提供することにある。
このような目的を達成するために本発明による位相補間回路は、互いに異なった位相を有する少なくとも2つの入力信号を受信して、前記入力信号の間に存在する特定位相を有する位相補間信号を出力する位相補間回路として構成され、出力ノードを電源電圧レベルでプリチャージした状態において、前記2つの入力信号のうち第1入力信号が入力されると、第1補間制御信号により前記出力ノードをディスチャージさせ、その後、前記2つの入力信号のうち残りの入力信号の第2入力信号が入力されると、第2補間制御信号により追加的に前記出力ノードをディスチャージさせる補間部と、前記補間部の出力ノードの電圧レベルと基準電圧レベルとを比較してこれに対応する比較信号を出力する比較部と、前記比較部の出力信号に応じてこれに対応する短パルスを発生させる短パルス発生部と、を備える。
前記第1補間制御信号と前記第2補間制御信号は、相互に反比例するように変化する信号であり、前記補間部は、前記第1入力信号または前記第2入力信号が印加されない場合に前記出力ノードを電源電圧レベルでプリチャージさせるためのプリチャージ部と、前記第1入力信号が印加される場合に前記出力ノードをディスチャージさせるために前記第1補間制御信号により駆動される第1電流ソース部と、前記第2入力信号が印加される場合に出力ノードをディスチャージさせるために前記第2補間制御信号により駆動される第2電流ソース部と、を備える。
前記第1電流ソース部は、前記出力ノードと接地端子の間に直列連結された2つのトランジスタを含み、前記2つのトランジスタのうち出力ノードに一端の連結されたトランジスタはm前記第1補間制御信号により駆動される電流ソースとして動作し、前記2つのトランジスタのうち前記接地端子に一端の連結されたトランジスタは、前記第1入力信号が印加される場合に動作して、前記電流ソースのスイッチングを担当することができる。また、前記第2電流ソース部は、前記第1電流ソース部と並列に連結され、前記出力ノードと接地端子の間に直列連結された2つのトランジスタを含み、前記2つのトランジスタのうち出力ノードに一端の連結されたトランジスタは、前記第2補間制御信号により駆動される電流ソースとして動作し、前記2つのトランジスタのうち前記接地端子に一端の連結されたトランジスタは、前記第2入力信号が印加される場合に動作して、前記電流ソースのスイッチングを担当することができる。
前記位相補間回路は、所定の制御コード信号に応じて前記第1補間制御信号及び前記第2補間制御信号を出力するD/Aコンバーター回路をさらに備えることができる。前記D/Aコンバーター回路は、同一の電流が流れる複数個の電流制御素子を通じて総電流量を複数個に均等に配分し、前記制御コード信号のうち第1制御コード信号に応答する複数個のスイッチング素子を通じて前記複数個の電流制御素子のうち所定個数を選択して第1ノードに流れる電流量を制御し、前記第1制御コード信号の相補信号の第2制御コード信号に応答する複数個のスイッチング素子を通じて前記第1制御コード信号により選択されない電流制御素子を選択して第2ノードに流れる電流量を制御するロード部と、前記第1ノードを通じて流れる電流量に対応される前記第1補間制御信号を発生させる第1補間制御信号発生部と、前記第2ノードを通じて流れる電流量に対応される前記第2補間制御信号を発生させる第2補間制御信号発生部を備える信号発生部と、からなることができる。
前記D/Aコンバーターの信号発生部のうち前記第1補間制御信号発生部と前記補間部の前記第1電流ソース部は電流ミラー回路を構成し、前記第2補間制御信号発生部と前記補間部の前記第2電流ソース部は電流ミラー回路を構成することができる。そして、前記位相補間回路は3コードディザリング発生時にこれを検出し、これに対応されるディザリング検出信号を発生させる3コードディザリング検出回路をさらに備えることができる。
前記位相補間回路は前記3コードディザリング検出回路から発生されるディザリング検出信号に応じて、前記D/Aコンバーター回路を構成する複数個の電流制御素子のうちいずれ1つの電流制御素子を通じて流れる電流より少ない電流量で前記第1ノード及び前記第2ノードの電流量を制御して、前記第1補間制御信号または前記第2補間制御信号を制御するディザリング制御回路を前記D/Aコンバーター回路のロード部に連結してさらに備えることができる。
また、本発明の他の実施形態による互いに異なった位相を有する少なくとも2つの入力信号を受信して、前記入力信号の間に存在する特定位相を有する位相補間信号の発生方法は、前記入力信号が入力されない場合に電源電圧レベルでプリチャージされた特定ノードを準備し、前記2つの入力信号のうち第1入力信号が入力された場合には第1補間制御信号により電流量の制御される第1電流ソースを通じて前記特定ノードをディスチャージさせ、前記2つの入力信号のうち第2入力信号が入力された場合には第2補間制御信号により電流量の制御される第2電流ソース及び前記第1電流ソースを通じてディスチャージさせる段階と、前記ノードの電圧レベルと基準電圧レベルを比較し、これに対応される短パルスを発生させることにより前記位相補間信号を発生させる段階と、を備える。
前記短パルスは前記出力ノードの電圧レベルが基準電圧レベルと同じかまたは低い場合に発生され、前記第1電流ソースの電流量と前記第2電流ソースの電流量との総合は恒常一定な値を有することができる。
また、3コードディザリングの発生時にこれを検出し、これに対応されるディザリング検出信号を発生させる段階をさらに備え、前記ディザリング検出信号の発生時にこれに応じて前記第1補間制御信号及び前記第2補間制御信号を制御して前記第1電流ソース及び前記第2電流ソースの電流量を変化させることにより、前記特定ノードのディスチャージ時間を制御し、前記特定ノードを通じて出力される信号の位相を変化させる段階をさらに具備することができる。
本発明による位相補間回路は、例えば、電流ソースを入力と出力との間に挿入して構成されることにより、入力信号による容量性結合の効果を除去し、実際の動作時に直列連結されて動作するトランジスタの個数が少なくてサチュレーション領域で動作するトランジスタも個数が少なくなるに従い、低電圧動作が可能な回路に応用することができる。また、例えば、3コードディザリング現象が発生する場合にこれを解消することにより、正確な位相を有する位相補間信号を発生させることができる。
以下、本発明の好ましい実施形態が、本発明が属する技術分野で通常の知識を有した者に本発明の徹底した理解を提供する意図のほかに別の意図なしに、添付図を参照して詳しく説明される。
図1は、本発明の一実施形態の位相補間回路のブロック図である。図1に示すように、本発明の一実施形態の位相補間回路500は、補間部100、比較部200、及び短パルス発生部300を備える。
補間部100は、出力ノードOUTを電源電圧レベルVDDでプリチャージした状態において、互いに異なった位相を有する2つの入力信号INA,INBのうち第1入力信号INAが入力されると、第1補間制御信号VCNAにより出力ノードOUTをディスチャージさせ、その後、2つの入力信号INA,INBのうち残りの入力信号の第2入力信号INBが入力されると、第2補間制御信号VCNBにより出力ノードOUTをディスチャージさせる。第1補間制御信号VCNAと第2補間制御信号VCNBは、例えば、図11の制御部50を構成するD/Aコンバーター回路から出力され、相互に反比例するように変化する信号であることができる。
比較部200は、補間部100の出力ノードOUTの電圧レベルと基準電圧レベルVREFとを比較して、その比較結果を示す比較信号を出力する。比較部200は、例えば、補間部100の出力信号の電圧レベルが基準電圧レベルVREFと同じかまたは低い場合に論理ロー信号を出力し、そのほかの場合には論理ハイ信号を出力する。
短パルス発生部300は、比較部200の出力信号に応じてこれに対応する短パルスを発生する。短パルス発生部300は、例えば、比較部200の出力信号が論理ローである場合に短パルスを発生する。
図2は、図1の比較部200の具現例を示す。比較部200は、複数個のトランジスタQ202,Q204,Q206,Q208,Q210を備えていて、図2に示すような結線構造を有する。比較部200は、入力信号INのレベルと基準電圧レベルVREFとを比較して、その比較結果を示す信号を出力する構造であって、一般の電流ミラー型差動増幅器の構造を有する。比較部200は、例えば、入力信号INが前記基準電圧レベルVREFと同じかまたは低い場合に論理ロー信号を出力するように構成される。比較部200は、他の回路構成を有することもできるし、本発明の技術分野で通常の知識を有した者にとってよく知られた回路で構成されることもできる。
図3は、図1の短パルス発生部300の具現例を示す。図3に示すように、短パルス発生部300は、入力信号INをインバーティングして出力する第1インバータI302と、第1インバータI302の出力信号をインバーティングし遅延させて出力する3つの直列連結されたインバータI304,I306,I308と、その遅延された信号及び第1インバータI302の出力信号を論理積演算して出力する論理NAND回路NA302と、を備える。
短パルス発生部300は、初期には入力信号INが論理ハイレベルであったと仮定した状態において、論理ロー信号が入力されると、NAND回路NA302に入力される2つの信号が遅延差のためその遅延差に相当する短い時間の間に論理ローレベルを有する短パルスを発生する。このような短パルスは、入力信号INが論理ハイレベルから論理ローレベルに変わる場合ごとに発生してクロック信号となり、これは位相補間信号となる。
図4は、図1の補間部100の具現例を示す。図4に示すように、補間部100は、プリチャージ部110、第1電流ソース部120、及び第2電流ソース部130を備える。
プリチャージ部110は、第1入力信号INA及び第2入力信号INBが印加されない場合(第1入力信号INA及び2入力信号INBが共にローレベルである場合)に、出力ノードOUTを電源電圧レベルVDDでプリチャージする。プリチャージ部110は、第1入力信号INAをインバーティングする第1インバータI102と、第2入力信号INBをインバーティングして出力する第2インバータI104と、第1インバータI102の出力と前記第2インバータI104の出力を論理演算して出力するNAND回路NA102と、を備える。また、プリチャージ部110は、NAND回路NA102の出力信号により駆動され、電源電圧端子と出力ノードOUTとの間に配置されたトランジスタQ102及び前記出力ノードOUTと接地端子との間に配置されたキャパシタロードCLを備える。
第1電流ソース部120は、出力ノードOUTに一端が連結され、第1補間制御信号VCNAにより駆動されて電流ソースとして動作するトランジスタQ104と、第1入力信号INAのバッファーリング信号により駆動され、電流ソースとして動作するトランジスタQ104と接地端子との間に配置されて、第1電流ソース部120のスイッチングを担当する。
第2電流ソース部130は、第1電流ソース部120と並列に構成される。第2電流ソース部130は、出力ノードOUTに一端が連結され、第2補間制御信号VCNBにより駆動されて電流ソースとして動作するトランジスタQ106と、第2入力信号INBのバッファーリング信号により駆動され、電流ソースとして動作するトランジスタQ106と接地端子との間に具備されて第2電流ソース部130のスイッチングを担当する。
上述のような本発明の一実施形態の位相補間回路500は、電流ソースQ104,Q106を入力と出力との間に挿入して構成することにより、入力信号に従う容量性結合効果を除去し、実際の動作時に直列連結されて動作するトランジスタが2つ(Q104,Q108またはQ106,Q110)で、サチュレーション領域で動作するトランジスタ(Q104またはQ106)が1つなので、低電圧動作の可能な回路に応用することができる。
図5は、図1の動作タイミング図を示し、以下、図1ないし図5を参考として位相補間回路の動作を説明する。
まず、ハイレベルの第1入力信号INA及び第2入力信号INBが印加される以前では、出力ノードOUTは、図4のプリチャージ部110により電源電圧レベルVDDにプリチャージされる。
以後、位相の早い第1入力信号INAがハイレベルとして入力されれば、前記第1入力信号の印加時点taにおいて、出力ノードOUTは、第1電流ソース部120を通じて−I/CLの傾きでディスチャージされる。ここで、Iは、第1電流ソース部120を通じて流れる電流量であり、(1−W)Isで示される値を有する。ここで、Iは、第1電流ソース部120及び第2電流ソース部130を通じて流れる総電流量で、Wは電流ソースの重み因子(weight factor)を示すものであって、第1補間制御信号VCNA及び第2補間制御信号VCNBにより決定される。出力ノードOUTの第1電流ソース部120だけによるディスチャージは、第2入力信号INAの印加時点tbまで続けられ、出力ノードOUTの電圧レベルは、電源電圧レベルVDDから第1電流ソース部120によりディスチャージされているある時点tにおける電圧レベルI/CL×(t−ta)を引いた程度の電圧レベルVDD−I/CL×(t−ta)を有する。したがって、第2入力信号INAの印加時点tbでの出力ノードOUTの電圧レベルVは、VDD−I/CL×(tb−ta)の電圧レベルを有する。
以後、第1入力信号INAより位相の遅い第2入力信号INBがハイレベルとして入力されれば、第1電流ソース部120及び第2電流ソース部130により同時に出力ノードOUTがディスチャージされる。ここで、第1電流ソース部120は、第1入力信号INAが継続して印加されているため、−I/CLの傾きで出力ノードOUTをディスチャージさせ、第2電流ソース部130は−I/CLの傾きで出力ノードOUTをディスチャージさせる。ここで、Iは、第2電流ソース部130を通じて流れる電流量であり、W×Isで示される値を有する。ここで、Isは、第1電流ソース部120及び第2電流ソース部130を通じて流れる総電流量で、Wは電流ソースの重み因子を示すものであって、第1補間制御信号VCNA及び第2補間制御信号VCNBにより決定される。
第2入力信号INBが入力される時点tbから出力ノードOUTが第1電流ソース部120及び第2電流ソース部130により同時にディスチャージされると、出力ノードは、−Is/CLの傾きで出力ノードOUTをディスチャージさせる。出力ノードOUTの第1電流ソース部120及び第2電流ソース部130によるディスチャージに従う出力ノードOUTの電圧レベルは、第2入力信号INBが入力される時点tbの出力ノードOUTの電圧レベルVから第1電流ソース部120及び第2電流ソース部130によりディスチャージされているある時点tでの電圧レベルIs/CL×(t−tb)を引いた電圧レベルV−Is/CL*(t−tb)を有する。
このとき、出力ノードOUTの電圧レベルが比較部200の基準電圧レベルVREFと同一になる時点tcにおいて、比較部200により論理ローの信号が発生され、これによって、短パルス発生部300が短パルスクロック信号SPG OUTを発生する。
ここで、キャパシタロードCL値は、以下の式(1)で示される。
CL>T×Is.max/n(VDD−VREF) ・・・式(1)
(ここで、CLは補間部100のキャパシタロード、Tは入力信号INA,INBの周波数、Is.maxは補間回路500の全体電流量中で一番大きな値、nは図11のレファレンスループを構成する遅延ユニットの個数である。)
本発明の他の実施形態によると、上述のような位相補間回路500は、位相補間回路500を制御する第1補間制御信号VCNA及び第2補間制御信号VCNBを発生するD/Aコンバータ回路をさらに具備することができる。このようなD/Aコンバータ回路は、例えば、図11に示したDLL回路の制御部50を構成する回路であり、該D/Aコンバータ回路を含んで位相補間回路が構成される場合には、図11に示したDLL回路を構成する制御部50は、該D/Aコンバータ回路を含まない。
図6は前記D/Aコンバータ回路の具現例を示す。図6に示すように、補間回路を構成するD/Aコンバータ回路400は、ロード部410と信号発生部430とを備える。
ロード部410は、同一(共通)の制御信号VCPにより制御される複数個(例えば32個)の電流制御素子M401−M432を通じて総電流量Isを複数個(例えば32)に均等に配分し、印加される制御コード信号ICTL,ICTLbのうち第1制御コード信号ICTLに応答する複数個(例えば32個)のスイッチング素子Q401−Q432を通じて複数個の電流制御素子M401−M432のうち所定個数を選択して第1ノードn1を通じて流れる電流量を制御し、また、第1制御コード信号ICTLの相補信号である第2制御コード信号ICTLbに応答する複数個のスイッチング素子Q401b−Q432bを通じて、第1制御コード信号ICTLにより選択されない電流制御素子を選択して第2ノードn2を通じて流れる電流量を制御する。例えば、電流制御素子M401−M432は、32個の並列で連結されたトランジスタM401−M432であることができるし、同一の制御信号VCPで制御してそれぞれのトランジスタを通じて流れる電流がそれぞれ総電流量Isの1/32倍になるようにして構成されることができる。電流制御素子M401−M432を駆動する同一の制御信号は、図11のレファレンスループを構成する遅延ユニットを駆動するための制御信号であることができる。
そして、第1制御コード信号ICTLにより駆動される複数個のスイッチング素子Q401−Q432は、電流制御素子M401−M432の個数と同一の個数で構成され、電流制御素子M401−M432のそれぞれに1つずつ直列で連結される。よって、第1制御コード信号ICTLにより駆動されるスイッチング素子Q401−Q432を通じて一部の電流制御素子(例えば、M401−M420)を選択でき、選択された電流制御素子M401−M420に流れる電流を合計した電流が前記第1ノードn1を通じて信号発生部430に供給される。また、第2制御コード信号ICTLbにより駆動される複数個のスイッチング素子Q401b−Q432bは、電流制御素子M401−M432の個数と同一の個数で構成され、電流制御素子M401−M432のそれぞれに1つずつ直列で連結される。従って、第2制御コード信号ICTLbにより駆動されるスイッチング素子Q401b−Q432bを通じて一部の電流制御素子(例えばM421−M432)を選択でき、選択された電流制御素子M421−M432を通じて流れる電流を合計した電流が前記第2ノードn2を通じて信号発生部430に供給される。
信号発生部430は、第1補間制御信号発生部と第2補間制御信号発生部を備える。
前記第1補間制御信号発生部は、第1ノードn1に連結されるダイオード構造のトランジスタTr402、及び、トランジスタTr402と接地端子との間に連結され、電源電圧端子にゲートが連結されるトランジスタTr406を備え、第1ノードn1を出力端として第1補間制御信号VCNAを発生させる。
第2補間制御信号発生部は、第2ノードn2に連結されるダイオード構造のトランジスタTr404、及び、トランジスタTr404と接地端子との間に連結され、電源電圧端子にゲートが連結されるトランジスタTr408を備え、第2ノードn2を出力端として第2補間制御信号VCNBを発生させる。
ここで、前記第1補間制御信号発生部と図4の補間部100を構成する第1補間制御信号VCNAにより制御される第1電流ソース部120は、電流ミラー回路を構成し、よって、第1電流ソース部120を通じて流れる電流量と第1ノードn1を通じて前記第1補間制御信号発生部に流れる電流量は同一になる。また、前記第2補間制御信号発生部と図4の補間部100を構成する前記第2補間制御信号VCNBにより制御される第2電流ソース部130は電流ミラー回路を構成し、よって、前記第2電流ソース部130を通じて流れる電流量と前記第2ノードn2を通じて前記第2補間制御信号発生部に流れる電流量は同一になる。
本発明の他の実施形態によると、前記位相補間回路に3コードディザリング検出回路とこれを防止するための回路が追加的に具備されることができる。
図7には、位相補間回路で発生される3コードディザリング現象を検出するための3コードディザリング検出回路が示されている。
3コードディザリング検出回路600は、複数個のフリップフロップ回路D1−D8、論理AND回路A502−A505、論理OR回路OR502,OR504、及び短パルス発生器P1を備えて図7に示したような結線構造を有する。
前記3コードディザリング検出回路は、本発明が属する技術分野で通常の知識を有した者にとって容易に図7に示した回路と同一な役割をすることができるように多様に具現可能である。
図7に示すように、3コードディザリング検出回路600は、制御信号PHADV,CT05,CT05#に応じて3コードディザリング検出信号HA,HB,HC,HDを発生する。ここで、制御信号PHADVは、図11の位相検出部40の位相検出信号であり、制御信号CT05,CT05#は、図11の制御部50を構成するカウンタの6番目のビット信号であることができる。
一般に、2コードディザリング発生の際には、位相検出部40の出力は、論理ハイレベルと論理ローレベルの信号が交互に発生する(例えば、論理ハイレベルを‘1’、論理ローレベルを‘0’とする場合、位相検出部40の検出信号の制御信号PHADVは‘101010’を反復する)。しかし、3コードディザリングが発生すると、これとは異なって、‘11001100’を反復する。したがって、3コードディザリング検出回路600は、制御信号PHADVが‘11001100’に反復されて入力される場合、これに対応される3コードディザリング検出信号HA,HB,HC,HDを発生する。
記3コードディザリング検出信号HA,HB,HC,HDの組み合わせにより3コードディザリングが発生したかどうかを判断することができる。その論理表は以下のとおりである。
Figure 2006319966
上記の論理表のように、3コードディザリング検出信号HA,HB,HC,HDが3コードディザリング時の論理値を有する場合には3コードディザリング現象が発生したと判断し、この場合にはディザリング制御回路を駆動して2コードディザリングが発生するようにする。前記ディザリング制御回路が図8に示されている。
図8に示すように、ディザリング制御回路414は、図6に示したD/Aコンバータ回路400のロード部410に追加的に具備される。即ち、ディザリング制御回路414は、ロード部410を構成する複数個の電流制御素子M401−M432と並列で連結される電流制御素子M433,M434を備える。即ち、電流制御素子M433,M434は、ロード部410を構成する複数個の電流制御素子M401−M432のように同一の制御信号VCPにより駆動され、ロード部410を構成する複数個の電流制御素子M401−M432にそれぞれ流れる電流Isuより少ない量の電流が流れるように構成される。例えば、電流制御素子M433,M434は、Isu/2の電流が流れるように構成されることができる。ディザリング制御回路414を構成する電流制御素子M433,M434のうち第1電流制御素子M433と第1ノードn1との間にはディザリング検出信号HAにより駆動される第1スイッチング素子Q433が配置され、第1電流制御素子M433と第2ノードn2との間にはディザリング検出信号HBにより駆動される第2スイッチング素子Q433bが配置される。また、電流制御素子M433,M434、第1スイッチング素子Q433及び第2スイッチング素子Q433bはPチャンネルトランジスタで構成されることができる。
そして、第1ノードn1に一端が連結されディザリング検出信号HCにより駆動される第3スイッチング素子Q434が具備され、第2ノードn2に一端が連結されディザリング検出信号HDにより駆動される第4スイッチング素子Q434bが具備される。また、第3スイッチング素子Q434の他端と第4スイッチング素子Q434bの他端は互いに連結される。第3スイッチング素子Q434及び第4スイッチング素子Q434bはNチャンネルトランジスタで構成される。第3スイッチング素子Q434の他端及び第4スイッチング素子Q434bの他端と接地端子との間に連結される1つのNチャンネルトランジスタQ435と、電流制御素子M433,M434のうち第2電流制御素子M434と接地端子との間に更に1つのNチャンネルトランジスタQ436とによって電流ミラー回路が形成される。
ディザリング制御回路414は、表1に示す論理表のように、2コードディザリングが発生された場合には動作しないが、3コードディザリングが発生された場合には以下のように動作する。
まず、第1の3コードディザリング発生時には、第1電流制御素子M433が第1スイッチング素子Q433の駆動に従い選択されて第1ノードn1を通じて流れる電流量がIsu/2(=W×Is/2)だけ増加して、第1補間制御信号VCNAのレベルが変化する。よって、図4の補間部100を構成する第1電流ソース部120を通じて流れる電流もIsu/2(=W×Is/2)だけ増加する。また、第4スイッチング素子Q434bが駆動され、前記ディザリング制御回路を構成する電流ミラー回路の動作により第2ノードn2を通じて流れる電流量は、Isu/2(=W×Is/2)だけ減少して、第2補間制御信号VCNBのレベルが変化するようになる。よって、図4の補間部100を構成する第2電流ソース部130を通じて流れる電流もIsu/2(=W×Is/2)だけ減少するようになる。
次いで、第2の3コードディザリング発生のときには、第1電流制御素子M433が第2スイッチング素子Q433bの駆動に応じて選択され、第2ノードn2を通じて流れる電流量がIsu/2(=W×Is/2)だけ増加して、第2補間制御信号VCNBのレベルが変化するようになる。よって、第4の補間部100を構成する第2電流ソース部130を通じて流れる電流もIsu/2(=W×Is/2)だけ増加する。また、第3スイッチング素子Q434が駆動され、前記ディザリング制御回路を構成する電流ミラー回路の動作により前記第1ノードn1を通じて流れる電流量はIsu/2(=W×Is/2)だけ減少して、第1補間制御信号VCNAのレベルが変化するようになる。よって、図4の補間部100を構成する第1電流ソース部120を通じて流れる電流もIsu/2(=W×Is/2)だけ減少する。したがって、第1電流ソース部120及び第2電流ソース部130に流れる総電流量は一定になる。
このような動作により電流ソース部120,130の電流量をハーフビットだけ変化させることにより、補間部100の出力信号の位相を従来の最小位相の1/2だけシフトさせて3コードディザリング現象を解消することができる。
図9は、前記ディザリング検出回路が動作されて3コードディザリング現象を除去した場合の補間部100の出力信号を時間に対する電圧変化グラフで示したものである。
図9に示すように、補間部100の出力ノードOUTを通じて出力される信号が第1出力信号116である場合に3コードディザリングが発生すると、3コードディザリング検出回路600で発生されるディザリング検出信号HA,HB,HC,HDは、表1の論理表の第2の3コードディザリング発生時の論理レベルを有するようになる。よって、ディザリング制御回路414を通じて3コードディザリング現象が除去されて、前記補間部100の出力ノードOUTを通じて出力される信号は第2出力信号116aとなる。補間部100の出力ノードOUTを通じて出力される信号が第3出力信号118である場合に3コードディザリングが発生すると、3コードディザリング検出回路600で発生されるディザリング検出信号HA,HB,HC,HDは、表1の論理表の第1の3コードディザリング発生時の論理レベルを有するようになって、ディザリング制御回路414を通じて3コードディザリング現象が除去され、補間部100の出力ノードOUTを通じて出力される信号は第4出力信号118aとなる。このような動作を通じて3コードディザリング現象が解消される。
図10は、3ディザリング現象が発生した後にこれを解消する過程を示す。図10は、図11の位相検出部40で発生されるディザリング現象を時間変化に従う位相の変化を示すものである。
図10に示すように、本発明の実施形態の位相補間回路においては、ロッキングが発生したにもかかわらずに3コードディザリング現象が発生した場合(○で表示した部分(514))、ディザリング検出回路600でこれを検出し、これを解消するための動作を行う。即ち、ディザリング制御回路414を駆動することにより、特定時点T1からは3コードディザリング現象が解消され、2コードディザリング現象が発生されて、位相シフトエラーなしに正確な位相を有する位相補間信号を発生することができる。
上述のような本発明の実施例による位相補間回路は、低電圧でも動作可能であり、位相シフトエラーを防止または最小化できるとの特長があり、3コードディザリング発生に従う問題点を克服することができる。
このような実施形態の説明は本発明の徹底した理解のために図面を参照として例を挙げたものに過ぎないため、本発明を限定する意味として解釈されてはいけない。また、本発明が属する技術分野で通常の知識を有した者にとって本発明の基本的原理を外れない範囲内で多様な変化と変更が可能なのは明白なことである。例えば、思案の異なった場合の回路の内部構成を変更するか、または回路の内部構成素子を別の等価的素子に代替できるのは明白なことである。
本発明の一実施形態による位相補間回路のブロック図である。 図1の比較部の具現例を示す回路図である。 図1の短パルス発生部の具現例を示す回路図である。 図1の補間部の具現例を示す回路図である。 図1のタイミング図である。 図1に追加されるD/Aコンバータ回路の具現例を示す図である。 3コードディザリング検出回路の具現例を示す図である。 図6のD/Aコンバータ回路のロード部に連結されるディザリング制御回路の具現例を示す図である。 図8が適用された場合の図4の補間部の出力信号のグラフである。 3コードディザリング発生時に本発明の実施形態が適用された場合の図11の位相検出部出力信号の時間に対する位相変化図である。 一般の遅延固定ループ回路のブロック図である。 従来の位相補間回路図である。 3コードディザリング発生時の図11の位相検出部出力信号の時間に対する位相変化図である。
符号の説明
100:補間部
200:比較部
300:短パルス部
400:D/Aコンバータ回路
500:位相補間回路
600:3コードディザリング検出回路
414:ディザリング制御回路

Claims (17)

  1. 互いに異なった位相を有する少なくとも2つの入力信号を受信して、前記入力信号の間に存在する特定位相を有する位相補間信号を出力する位相補間回路において、
    出力ノードを電源電圧レベルでプリチャージした状態において、前記2つの入力信号のうち第1入力信号が入力されると、第1補間制御信号により前記出力ノードをディスチャージさせ、以後に前記2つの入力信号のうちの残りの入力信号である第2入力信号が入力されると、第2補間制御信号により追加的に前記出力ノードをディスチャージさせる補間部と、
    前記補間部の出力ノードの電圧レベルと基準電圧レベルとを比較して、その比較結果を示す比較信号を出力する比較部と、
    前記比較部の出力信号に応じてこれに対応する短パルスを発生する短パルス発生部と、
    を備えることを特徴とする位相補間回路。
  2. 前記第1補間制御信号と前記第2補間制御信号は、相互に反比例するように変化する信号であることを特徴とする請求項1に記載の位相補間回路。
  3. 前記補間部は、
    前記第1入力信号または前記第2入力信号が印加されない場合に前記出力ノードを電源電圧レベルでプリチャージするプリチャージ部と、
    前記第1入力信号が印加される場合に前記出力ノードをディスチャージさせるために前記第1補間制御信号により駆動される第1電流ソース部と、
    前記第2入力信号が印加される場合に前記出力ノードをディスチャージさせるために前記第2補間制御信号により駆動される第2電流ソース部と、
    を含むことを特徴とする請求項2に記載の位相補間回路。
  4. 前記第1電流ソース部は、前記出力ノードと接地端子との間に直列連結された2つのトランジスタを含み、
    前記2つのトランジスタのうち前記出力ノードに一端が連結されたトランジスタは、前記第1補間制御信号により駆動される電流ソースとして動作し、
    前記2つのトランジスタのうち前記接地端子に一端の連結されたトランジスタは、前記第1入力信号が印加される場合に動作して前記電流ソースのスイッチングを担当することを特徴とする請求項3に記載の位相補間回路。
  5. 前記第2電流ソース部は、前記第1電流ソース部と並列で連結され、前記出力ノードと接地端子との間に直列連結された2つのトランジスタを含み、
    前記2つのトランジスタのうち出力ノードに一端の連結されたトランジスタは、前記第2補間制御信号により駆動される電流として動作し、
    前記2つのトランジスタのうち前記接地端子に一端の連結されたトランジスタは、前記第2入力信号が印加される場合に動作して前記電流ソースのスイッチングを担当することを特徴とする請求項4に記載の位相補間回路。
  6. 前記位相補間回路は、所定の制御コード信号に応じて前記第1補間制御信号及び前記第2補間制御信号を出力するD/Aコンバータ回路を含むことを特徴とする請求項5に記載の位相補間回路。
  7. 前記D/Aコンバーター回路は、
    同一の電流が流れる複数個の電流制御素子を通じて総電流量を複数個に均等に配分し、前記制御コード信号のうち第1制御コード信号に応答する複数個のスイッチング素子を通じて前記複数個の電流制御素子のうち所定個数を選択して第1ノードに流れる電流量を制御し、前記第1制御コード信号の相補信号の第2制御コード信号に応答する複数個のスイッチング素子を通じて前記第1制御コード信号により選択されない電流制御素子を選択して第2ノードに流れる電流量を制御するロード部と、
    前記第1ノードを通じて流れる電流量に対応される前記第1補間制御信号を発生させる第1補間制御信号発生部、及び、前記第2ノードを通じて流れる電流量に対応される前記第2補間制御信号を発生させる第2補間制御信号発生部を含む信号発生部と、を具備することを特徴とする請求項6に記載の位相補間回路。
  8. 前記D/Aコンバータの信号発生部中で前記第1補間制御信号発生部と前記補間部の前記第1電流ソース部は電流ミラー回路を構成し、前記第2補間制御信号発生部と前記補間部の前記第2電流ソース部は電流ミラー回路を構成することを特徴とする請求項7に記載の位相補間回路。
  9. 前記位相補間回路は、3コードディザリングの発生時にこれを検出し、これに対応するディザリング検出信号を発生する3コードディザリング検出回路を含むことを特徴とする請求項8に記載の位相補間回路。
  10. 前記位相補間回路は、前記3コードディザリング検出回路が発生するディザリング検出信号に応じて、前記D/Aコンバーター回路を構成する複数個の電流制御素子のうちいずれ1つの電流制御素子を通じて流れる電流より少ない電流量で前記第1ノード及び前記第2ノードの電流量を制御して、前記第1補間制御信号または前記第2補間制御信号を制御するディザリング制御回路を含むことを特徴とする請求項9に記載の位相補間回路。
  11. 前記ディザリング制御回路は、前記D/Aコンバータ回路のロード部に連結されていることを特徴とする請求項10に記載の位相補間回路。
  12. 前記D/Aコンバータを構成する複数個の電流制御素子のそれぞれに流れる電流量は、前記ディザリング制御回路を構成する電流制御素子に流れる電流量の2倍であることを特徴とする請求項11に記載の位相補間回路。
  13. 互いに異なった位相を有する少なくとも2つの入力信号を受信して、前記入力信号の間に存在する特定位相を有する位相補間信号の発生方法において、
    前記入力信号が入力されない場合に電源電圧レベルでプリチャージされた特定ノードを準備し、前記2つの入力信号のうち第1入力信号が入力された場合には第1補間制御信号により電流量の制御される第1電流ソースを通じて前記特定ノードをディスチャージさせ、前記2つの入力信号のうち第2入力信号が入力された場合には第2補間制御信号により電流量の制御される第2電流ソース及び前記第1電流ソースを通じてディスチャージさせる段階と、
    前記ノードの電圧レベルと基準電圧レベルを比較し、これに対応する短パルスを発生することにより前記位相補間信号を発生する段階と、
    含むことを特徴とする位相補間信号の発生方法。
  14. 前記短パルスは、前記出力ノードの電圧レベルが基準電圧レベルと同じかまたは低い場合に発生することを特徴とする請求項13に記載の位相補間信号の発生方法。
  15. 前記第1電流ソースの電流量と前記第2電流ソースの電流量の合計が一定の値を有することを特徴とする請求項14に記載の位相補間信号の発生方法。
  16. 3コードディザリング発生のときにこれを検出し、これに対応するディザリング検出信号を発生する段階をさらに含むことを特徴とする請求項15に記載の位相補間信号の発生方法。
  17. 前記ディザリング検出信号の発生時にこれに応じて前記第1補間制御信号及び前記第2補間制御信号を制御して前記第1電流ソース及び前記第2電流ソースの電流量を変化させることにより、前記特定ノードのディスチャージ時間を制御し、且つ前記特定ノードを通じて出力される信号の位相を変化させる段階をさらに含むことを特徴とする請求項16に記載の位相補間信号の発生方法。
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