KR101396366B1 - 선형 디지털 위상 보간기 및 이를 구비하는 세미 디지털지연동기루프 - Google Patents

선형 디지털 위상 보간기 및 이를 구비하는 세미 디지털지연동기루프 Download PDF

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Abstract

두 입력신호의 입력 순서에 상관없이 선형적으로 위상 보간을 수행하는 디지털 위상 보간기 및 이를 구비하고 제어하는 세미 디지털 지연동기 루프가 개시된다. 상기 디지털 위상 보간기는, 위상 표시신호에 의해 제어되고 제1입력신호를 반전시켜 공통 출력단으로 출력하는 제1클럭드 인버터, 및 상기 위상 표시신호에 의해 제어되고 제2입력신호를 반전시켜 상기 공통 출력단으로 출력하는 제2클럭드 인버터를 구비하고, 상기 위상 표시신호가 제1논리상태일 때는 상기 제2클럭드 인버터가 상기 제1입력신호에 의해 클럭킹되고(clocked), 상기 위상 표시신호가 제2논리상태일 때는 상기 제1클럭드 인버터가 상기 제2입력신호에 의해 클럭킹되는 것을 특징으로 한다. 상기 위상 표시신호는 상기 제1입력신호와 상기 제2입력신호중 어느 신호의 위상이 앞서는 지를 나타내는 신호이며 상기 세미 디지털 지연동기 루프 회로 내의 제어부에서 발생된다.
Figure R1020070106210
위상 보간기, 세미 디지털 지연동기 루프

Description

선형 디지털 위상 보간기 및 이를 구비하는 세미 디지털 지연동기루프{Linear digital phase interpolator and semi-digital delay locked loop including the same}
본 발명은 반도체 집적회로 장치에 관한 것으로서, 특히 디지털 위상 보간기 및 이를 구비하는 세미 디지털 지연동기루프에 관한 것이다.
일반적으로, 반도체 장치의 내부 회로에서는 다양한 목적을 위해 입출력 신호들의 미세한 지연시간을 조절하는 회로가 사용된다. 특히 내부 클럭신호 등의 지연시간을 조절하기 위한 용도로서 디지털 위상 보간기(phase interpolator)가 보편적으로 사용되고 있다.
이러한 디지털 위상 보간기는 서로 다른 위상을 가지는 두 개의 입력신호들을 수신하여 두 입력신호들 사이에 있는 특정 위상을 가지는 출력신호를 발생하는 장치이다. 디지털 위상 보간기는 간단한 회로로 구현될 수 있고 원하는 위상을 정밀하게 출력할 수 있기 때문에 세미 디지털 지연동기 루프(Semi-digital Delay Locked Loop, Semi-digital DLL)와 같은 다양한 응용회로들에서 사용된다. 일반적으로 사용되는 종래의 디지털 위상 보간기들이 미국특허 번호 US 6,727,741 B2에 상세히 개시되어 있다.
그런데 종래의 디지털 위상 보간기들은 두 입력신호중 한쪽이 항상 먼저 들어와야 한다는 제한이 있다. 다시말해, 한쪽 입력신호의 위상이 다른 한쪽 입력신호의 위상보다 항상 앞서야 한다는 제한이 있다.
이로 인하여 세미 디지털 DLL에서와 같이 디지털 위상 보간기로 입력되는 두 입력신호의 위상이 계속 바뀌게 되어 두 입력신호중 어느 쪽이 먼저 들어올지 모르는 상황에서는, 종래의 디지털 위상 보간기를 사용하기 어려운 단점이 있다.
따라서 본 발명이 해결하고자 하는 과제는 두 입력신호의 입력 순서에 상관없이 선형적으로 위상 보간을 수행하는 디지털 위상 보간기를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 상기와 같은 디지털 위상 보간기를 구비하고 이를 효율적으로 제어할 수 있는 세미 디지털 지연동기 루프(Semi-digital DLL)를 제공하는 데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 디지털 위상 보간기는, 위상 표시신호(phase indicating signal)에 의해 제어되고 제1입력신호를 반전시켜 공통 출력단으로 출력하는 제1클럭드 인버터, 및 상기 위상 표시신호에 의해 제어되고 제2입력신호를 반전시켜 상기 공통 출력단으로 출력하는 제2클럭드 인버터를 구비하고, 상기 위상 표시신호가 제1논리상태일 때는 상기 제2클럭드 인버터가 상기 제1입력신호에 의해 클럭킹되고(clocked), 상기 위상 표시신호가 제2논리상태일 때는 상기 제1클럭드 인버터가 상기 제2입력신호에 의해 클럭킹되는 것을 특징으로 한다.
상기 위상 표시신호는 상기 제1입력신호와 상기 제2입력신호중 어느 신호의 위상이 앞서는 지를 나타내는 신호이다. 상기 제1입력신호의 위상이 상기 제2입력신호의 위상에 비해 앞서는 경우에는 상기 위상 표시신호가 상기 제1논리상태가 되고, 상기 제2입력신호의 위상이 상기 제1입력신호의 위상에 비해 앞서는 경우에는 상기 위상 표시신호가 상기 제2논리상태가 된다.
상기 본 발명에 따른 디지털 위상 보간기는, 상기 위상 표시신호가 상기 제2논리상태일 때 상기 제2입력신호를 상기 제1클럭드 인버터의 클럭신호로서 제공하는 제1제어회로, 및 상기 위상 표시신호가 상기 제1논리상태일 때 상기 제1입력신호를 상기 제2클럭드 인버터의 클럭신호로서 제공하는 제2제어회로를 더 구비한다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 세미 디지털 지연동기 루프(Semi-digital DLL)는, 디지털 멀티 위상 지연동기 루프회로, 위상 검출기, 제어부, 제1선택기, 제2선택기, 및 디지털 위상 보간기를 구비하는 것을 특징으로 한다.
상기 디지털 멀티 위상 지연동기 루프회로는 입력 클럭신호를 수신하여 서로 다른 위상을 갖는 제1그룹의 기준 클럭신호들 및 제2그룹의 기준 클럭신호들을 발생한다. 상기 위상 검출기는 위상 기준 클럭신호와 출력 클럭신호간의 위상차를 검출한다. 상기 제어부는 상기 위상 검출기의 출력신호에 응답하여 제1 및 제2선 택신호, 및 위상 표시신호를 발생한다.
상기 제1선택기는 상기 제1선택신호에 응답하여 상기 제1그룹의 기준 클럭신호들중 하나를 선택하여 출력한다. 상기 제2선택기는 상기 제2선택신호에 응답하여 상기 제2그룹의 기준 클럭신호들중 하나를 선택하여 출력한다. 상기 디지털 위상 보간기는, 상기 위상 표시신호에 응답하여, 상기 제1선택기로부터 제공되는 제1입력신호의 위상 및 상기 제2선택기로부터 제공되는 제2입력신호의 위상중 어느 것이 앞서는지에 무관하게 선형적으로 상기 제1입력신호의 위상과 상기 제2입력신호의 위상을 인터폴레이팅하여 상기 출력 클럭신호를 발생한다.
바람직한 일실시예에 따르면 상기 디지털 위상 보간기는, 상기 위상 표시신호에 의해 제어되고 제1입력신호를 반전시켜 공통 출력단으로 출력하는 제1클럭드 인버터, 및 상기 위상 표시신호에 의해 제어되고 제2입력신호를 반전시켜 상기 공통 출력단으로 출력하는 제2클럭드 인버터를 구비하고, 상기 위상 표시신호가 제1논리상태일 때는 상기 제2클럭드 인버터가 상기 제1입력신호에 의해 클럭킹되고(clocked), 상기 위상 표시신호가 제2논리상태일 때는 상기 제1클럭드 인버터가 상기 제2입력신호에 의해 클럭킹된다.
상기 위상 표시신호는 상기 제1입력신호와 상기 제2입력신호중 어느 신호의 위상이 앞서는 지를 나타내는 신호이다. 상기 제1입력신호의 위상이 상기 제2입력신호의 위상에 비해 앞서는 경우에는 상기 위상 표시신호가 상기 제1논리상태가 되고, 상기 제2입력신호의 위상이 상기 제1입력신호의 위상에 비해 앞서는 경우에는 상기 위상 표시신호가 상기 제2논리상태가 된다.
바람직한 일실시예에 따르면 상기 디지털 위상 보간기는, 상기 위상 표시신호가 상기 제2논리상태일 때 상기 제2입력신호를 상기 제1클럭드 인버터의 클럭신호로서 제공하는 제1제어회로, 및 상기 위상 표시신호가 상기 제1논리상태일 때 상기 제1입력신호를 상기 제2클럭드 인버터의 클럭신호로서 제공하는 제2제어회로를 더 구비한다.
바람직한 일실시예에 따르면 상기 제어부는 최대 강도 신호 및 전류 강도 제어신호를 더 발생하여 상기 디지털 위상 보간기로 제공한다. 상기 최대 강도 신호는 상기 제1클럭드 인버터 및 상기 제2클럭드 인버터중 어느 하나의 전류 구동능력이 최대가 될 때 상기 제1논리상태로 활성화되는 신호이다. 상기 제1클럭드 인버터 및 상기 제2클럭드 인버터의 전류 구동능력은 상기 전류 강도 제어신호에 의해 조정된다.
이상에서와 같이 본 발명에 따른 디지털 위상 보간기에서는 상기 위상 표시신호의 논리상태에 따라, 즉 상기 제1입력신호와 상기 제2입력신호의 입력 순서에 따라 그 구성이 변경되어 위상 보간이 수행된다. 따라서 두 입력신호의 입력 순서에 상관없이 선형적으로 위상 보간이 수행될 수 있는 장점이 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일실시예에 따른 디지털 위상 보간기를 나타내는 회로도이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 디지털 위상 보간기는, 제1클럭드 인버터(clocked inverter)(11), 제2클럭드 인버터(13), 제1제어회로(15), 및 제2제어회로(17)를 구비한다.
제1클럭드 인버터(11)와 제2클럭드 인버터(13)는 공통 출력단(OUT)에 공통으로 연결된다. 제1클럭드 인버터(11)는 위상 표시신호(phase indicating signal)(EARLY) 및 이의 반전신호(EARLYB)에 의해 제어되고 (실제로는 제1제어회로(15)가 EARLY 및 EARLYB에 응답하여 발생하는 클럭신호(CKIN2P, CKIN2N)에 의해 제어됨.), 제1입력신호(IN1)를 반전시켜 공통 출력단(OUT)으로 출력한다.
제2클럭드 인버터(13)는 위상 표시신호(EARLY) 및 이의 반전신호(EARLYB)에 의해 제어되고 (실제로는 제2제어회로(17)가 EARLY 및 EARLYB에 응답하여 발생하는 클럭신호(CKIN1P, CKIN1N)에 의해 제어됨.), 제2입력신호(IN2)를 반전시켜 공통 출력단(OUT)으로 출력한다.
제2제어회로(17)는 위상 표시신호(EARLY)가 제1논리상태, 즉 논리 하이일 때 제1입력신호(IN1)의 반전신호(IN1B)를 반전시켜 제2클럭드 인버터(13)의 클럭신호(CKIN1P, CKIN1N)로서 제공한다. 다시말해, 제2제어회로(17)는 위상 표시신호(EARLY)가 제1논리상태일 때 제1입력신호(IN1)를 제2클럭드 인버터(13)의 클럭신호(CKIN1P, CKIN1N)로서 제공한다.
제1제어회로(15)는 위상 표시신호(EARLY)가 제2논리상태, 즉 논리 로우일 때 제2입력신호(IN2)의 반전신호(IN2B)를 반전시켜 제1클럭드 인버터(11)의 클럭신호(CKIN2P, CKIN2N)로서 제공한다. 다시말해, 제1제어회로(15)는 위상 표시신호(EARLY)가 제2논리상태일 때 제2입력신호(IN2)를 제1클럭드 인버터(11)의 클럭신호(CKIN2P, CKIN2N)로서 제공한다.
따라서, 위상 표시신호(EARLY)가 제1논리상태, 즉 논리 하이일 때는 제2클럭드 인버터(13)가 제1입력신호(IN1)에 의해 클럭킹되고(clocked), 위상 표시신호(EARLY)가 제2논리상태, 즉 논리 로우일 때는 제1클럭드 인버터(11)가 제2입력신호(IN2)에 의해 클럭킹된다.
위상 표시신호(EARLY)는 제1입력신호(IN1)와 제2입력신호(IN2)의 입력 순서를 나타내는 신호이다. 다시말해, 위상 표시신호(EARLY)는 제1입력신호(IN1)와 제2입력신호(IN2)중 어느 신호의 위상이 앞서는 지를 나타내는 신호이다. 제1입력신호(IN1)의 위상이 제2입력신호(IN2)의 위상에 비해 앞서는 경우에는 위상 표시신호(EARLY)가 제1논리상태, 즉 논리 하이가 되고, 제2입력신호(IN2)의 위상이 제1입력신호(IN1)의 위상에 비해 앞서는 경우에는 위상 표시신호(EARLY)가 제2논리상태, 즉 논리 로우가 된다.
이하 제1클럭드 인버터(11), 제2클럭드 인버터(13), 제1제어회로(15), 및 제2제어회로(17)의 구성이 상세히 설명된다.
먼저 제1제어회로(15)는 인버터(151), 인버터(152), 인버터(153), 노아게이트(154), 및 낸드게이트(155)를 포함하여 구성된다. 인버터(151)는 위상 표시신호(EARLY)의 반전신호(EARLYB)를 반전시켜 출력하고, 인버터(152)는 위상 표 시신호(EARLY)를 반전시켜 출력한다. 인버터(153)는 제1입력신호(IN1)의 반전신호(IN1B)를 수신하여 반전시키고 출력신호를 제1입력신호(IN1)로서 제1클럭드 인버터(11)에 제공한다.
노아게이트(154)는 인버터(151)의 출력신호 및 제2입력신호(IN2)의 반전신호(IN2B)를 수신하고 출력신호를 제1클럭드 인버터(11)의 풀업 클럭신호(CKIN2P)로서 제공한다. 낸드게이트(155)는 인버터(152)의 출력신호 및 제2입력신호의 반전신호(IN2B)를 수신하고 출력신호를 제1클럭드 인버터(11)의 풀다운 클럭신호(CKIN2N)로서 제공한다.
제2제어회로(17)는 인버터(171), 인버터(172), 인버터(173), 노아게이트(174), 및 낸드게이트(175)를 포함하여 구성된다. 인버터(171)는 위상 표시신호(EARLY)를 반전시켜 출력하고, 인버터(172)는 위상 표시신호(EARLY)의 반전신호(EARLYB)를 반전시켜 출력한다. 인버터(173)는 제2입력신호(IN2)의 반전신호(IN2B)를 수신하여 반전시키고 출력신호를 제2입력신호(IN2)로서 제2클럭드 인버터(13)에 제공한다.
노아게이트(174)는 인버터(171)의 출력신호 및 제1입력신호의 반전신호(IN1B)를 수신하고 출력신호를 제2클럭드 인버터(13)의 풀업 클럭신호(CKIN1P)로서 제공한다. 낸드게이트(175)는 인버터(172)의 출력신호 및 제1입력신호의 반전신호(IN1B)를 수신하고 출력신호를 제2클럭드 인버터(13)의 풀다운 클럭신호(CKIN1N)로서 제공한다.
제1클럭드 인버터(11)는, 피모스 트랜지스터(111), 피모스 트랜지스터(112), 엔모스 트랜지스터(113), 및 엔모스 트랜지스터(114)를 포함하여 구성된다. 피모스 트랜지스터(411)는 소오스에 공급전압(VDD)이 인가되고 게이트에 풀업 클럭신호(CKIN2P)가 인가된다. 피모스 트랜지스터(112)는 소오스에 피모스 트랜지스터(111)의 드레인이 연결되고 게이트에 제1입력신호(IN1)가 인가되고 드레인에 공통 출력단(OUT)이 연결된다.
엔모스 트랜지스터(113)는 드레인에 공통 출력단(OUT)이 연결되고 게이트에 제1입력신호(IN1)가 인가된다. 엔모스 트랜지스터(114)는 드레인에 엔모스 트랜지스터(113)의 소오스가 연결되고 게이트에 풀다운 클럭신호(CKIN2N)가 인가되고 소오스에 접지전압(VSS)이 인가된다.
제2클럭드 인버터(13)는, 피모스 트랜지스터(131), 피모스 트랜지스터(132), 엔모스 트랜지스터(133), 및 엔모스 트랜지스터(134)를 포함하여 구성된다. 피모스 트랜지스터(131)는 소오스에 공급전압(VDD)이 인가되고 게이트에 풀업 클럭신호(CKIN1P)가 인가된다. 피모스 트랜지스터(132)는 소오스에 피모스 트랜지스터(131)의 드레인이 연결되고 게이트에 제2입력신호(IN2)가 인가되고 드레인에 공통 출력단(OUT)이 연결된다.
엔모스 트랜지스터(133)는 드레인에 공통 출력단(OUT)이 연결되고 게이트에 제2입력신호(IN2)가 인가된다. 엔모스 트랜지스터(134)는 드레인에 엔모스 트랜지스터(133)의 소오스가 연결되고 게이트에 풀다운 클럭신호(CKIN1N)가 인가되고 소오스에 접지전압(VSS)이 인가된다.
도 1을 참조하여 본 발명의 일실시예에 따른 디지털 위상 보간기의 동작을 좀더 설명한다. 제1입력신호(IN1)의 위상이 제2입력신호(IN2)의 위상에 비해 앞서는 경우에는 위상 표시신호(EARLY)가 제1논리상태, 즉 논리 하이가 된다. 이에 따라 IN2B에 무관하게 제1클럭드 인버터(11)의 풀업 클럭신호(CKIN2P)는 논리 로우가 되고 제1클럭드 인버터(11)의 풀다운 클럭신호(CKIN2N)는 논리 하이가 된다. 그리고, IN1B가 노아게이트(174)에 의해 반전되고 노아게이트(174)의 출력신호, 즉 IN1이 제2클럭드 인버터(13)의 풀업 클럭신호(CKIN1P)로서 제공된다. 또한 IN1B가 낸드게이트(175)에 의해 반전되고 낸드게이트(175)의 출력신호, 즉 IN1이 제2클럭드 인버터(13)의 풀다운 클럭신호(CKIN1N)로서 제공된다.
따라서 제1클럭드 인버터(11)의 피모스 트랜지스터(111) 및 엔모스 트랜지스터(114)는 턴온되고, 제1클럭드 인버터(11)는 IN2에 무관하게 IN1을 반전시켜 공통 출력단(OUT)으로 출력한다. 그리고 제2클럭드 인버터(13)는 IN1에 의해 클럭킹되어(clocked), IN2를 반전시켜 공통 출력단(OUT)으로 출력한다. 따라서 제1입력신호(IN1)의 위상과 제2입력신호(IN2)의 위상이 인터폴레이트된 신호가 공통 출력단(OUT)에서 발생된다.
제2입력신호(IN2)의 위상이 제1입력신호(IN1)의 위상에 비해 앞서는 경우에는 위상 표시신호(EARLY)가 제2논리상태, 즉 논리 로우가 된다. 이에 따라 IN1B에 무관하게 제2클럭드 인버터(13)의 풀업 클럭신호(CKIN1P)는 논리 로우가 되고 제2클럭드 인버터(13)의 풀다운 클럭신호(CKIN1N)는 논리 하이가 된다. 그리고, IN2B가 노아게이트(154)에 의해 반전되고 노아게이트(154)의 출력신호, 즉 IN2가 제1클럭드 인버터(11)의 풀업 클럭신호(CKIN2P)로서 제공된다. 또한 IN2B가 낸드게이트(155)에 의해 반전되고 낸드게이트(155)의 출력신호, 즉 IN2가 제1클럭드 인버터(11)의 풀다운 클럭신호(CKIN2N)로서 제공된다.
따라서 제2클럭드 인버터(13)의 피모스 트랜지스터(131) 및 엔모스 트랜지스터(134)는 턴온되고, 제2클럭드 인버터(13)는 IN1에 무관하게 IN2를 반전시켜 공통 출력단(OUT)으로 출력한다. 그리고 제1클럭드 인버터(11)는 IN2에 의해 클럭킹되어(clocked), IN1을 반전시켜 공통 출력단(OUT)으로 출력한다. 따라서 제1입력신호(IN1)의 위상과 제2입력신호(IN2)의 위상이 인터폴레이트된 신호가 공통 출력단(OUT)에서 발생된다.
이상에서와 같이 본 발명의 일실시예에 따른 디지털 위상 보간기에서는 위상 표시신호(EARLY)의 논리상태에 따라, 즉 제1입력신호(IN1)와 제2입력신호(IN2)의 입력 순서에 따라 그 구성이 변경되어 위상 보간이 수행된다. 따라서 두 입력신호(IN1,IN2)의 입력 순서에 상관없이 선형적으로 위상 보간이 수행될 수 있는 장점이 있다.
도 2는 세미 디지털 지연동기 루프(Semi-digital DLL)에 채용될 수 있도록 변경된 다른 실시예에 따른 디지털 위상 보간기를 나타내는 도면이다. 도 3은 도 2에 도시된 디지털 위상 보간기를 구비하는 세미 디지털 지연동기 루프(Semi-digital DLL)를 나타내는 회로도이다.
도 2에 도시된 디지털 위상 보간기는 도 1에 도시된 디지털 위상 보간기와 마찬가지로 제1클럭드 인버터(clocked inverter)(21), 제2클럭드 인버터(23), 제1제어회로(25), 및 제2제어회로(27)를 구비한다. 도 2에 도시된 디지털 위상 보간 기는 도 1에 도시된 디지털 위상 보간기와 기본적인 구성 및 동작은 동일하다.
제1클럭드 인버터(21)가 도 1에 도시된 제1클럭드 인버터(11)와 다른 점은 트랜지스터들(211-214)의 전류 구동능력이 도 3의 세미 디지털 지연동기 루프(Semi-digital DLL) 내의 제어부(33)에서 발생되는 전류 강도(strength) 제어신호(STCON)(즉, 전류 구동능력 제어신호)에 의해 조정된다는 점이다. 마찬가지로 제2클럭드 인버터(23)가 도 1에 도시된 제2클럭드 인버터(13)와 다른 점은 트랜지스터들(231-234)의 전류 구동능력이 상기 제어부(33)에서 발생되는 전류 강도(strength) 제어신호(STCON)에 의해 조정된다는 점이다.
제1제어회로(25)가 도 1에 도시된 제1제어회로(15)와 다른 점은 인버터(151)가 낸드게이트(251)로 대체되고 인버터(152)가 노아게이트(252)로 대체된다는 점이다. 또한 노아게이트(252)에 상기 제어부(33)에서 발생되는 최대 강도(maximum strength) 신호(MAXST)가 입력되고 낸드게이트(251)에 상기 제어부(33)에서 발생되는 최대 강도(maximum strength) 신호의 반전신호(MAXSTB)가 입력된다는 점이다.
제2제어회로(27)가 도 1에 도시된 제2제어회로(17)와 다른 점은 인버터(171)가 낸드게이트(271)로 대체되고 인버터(172)가 노아게이트(272)로 대체된다는 점이다. 또한 노아게이트(272)에 최대 강도 신호(MAXST)가 입력되고 낸드게이트(271)에 최대 강도 신호의 반전신호(MAXSTB)가 입력된다는 점이다.
최대 강도 신호(MAXST)는 도 3의 세미 디지털 지연동기 루프 내의 제어부(33)에서 발생되는 신호로서, 제1클럭드 인버터(21) 및 제2클럭드 인버터(23)중 어느 하나의 전류 구동능력이 최대가 될 때 상기 제1논리상태, 즉 논 리 하이로 활성화되는 신호이다.
도 2에 도시된 디지털 위상 보간기가 도 3의 세미 디지털 지연동기 루프(Semi-digital DLL)에 채용될 경우에는, 제1클럭드 인버터(21) 및 제2클럭드 인버터(23)에 대한 공급전압(VDD)으로서 전원전압이 사용될 수 있을 뿐만 아니라 주파수에 따른 선형성(linearity)을 보장하기 위해 도 3의 세미 디지털 지연동기 루프에서 발생되는 제어전압이 사용될 수도 있다.
도 3을 참조하면, 세미 디지털 지연동기 루프(Semi-digital DLL)는 디지털 멀티 위상(digital multi phase) 지연동기 루프 회로(31), 위상 검출기(32), 제어부(33), 제1선택기(34), 제2선택기(35), 및 디지털 위상 보간기(36)를 구비한다.
디지털 멀티 위상 지연동기 루프 회로(31)는 입력 클럭신호(ICLK)를 수신하여 서로 다른 위상을 갖는 제1그룹의 기준 클럭신호들(0°, 90°, 180°, 270°) 및 제2그룹의 기준 클럭신호들(45°, 135°, 225°, 315°)을 발생한다. 위상 검출기(32)는 위상 기준 클럭신호(RCLK)와 출력 클럭신호(OCLK)간의 위상차를 검출한다. 제어부(33)는 위상 검출기(32)의 출력신호에 응답하여 제1 및 제2선택신호(S1,S2), 상기 위상 표시신호(EARLY) 및 이의 반전신호(EARLYB), 상기 최대 강도 신호(MAXST) 및 이의 반전신호(MAXSTB), 및 상기 전류 강도 제어신호(STCON)를 발생한다.
제1선택기(34)는 제1선택신호(S1)에 응답하여 제1그룹의 기준 클럭신호들(0°, 90°, 180°, 270°)중 하나를 선택하여 디지털 위상 보간기(36)의 제1입력신호(IN1)로서 제공한다. 제2선택기(35)는 제2선택신호(S2)에 응답하여 제2그룹의 기준 클럭신호들(45°, 135°, 225°, 315°)중 하나를 선택하여 디지털 위상 보간기(36)의 제2입력신호(IN2)로서 제공한다.
디지털 위상 보간기(36)는 도 2에 도시된 바와 같은 구성을 가지며, 상술한 바와 같이 위상 표시신호(EARLY) 및 이의 반전신호(EARLYB)에 응답하여, 제1입력신호(IN1)의 위상 및 제2입력신호(IN2)의 위상중 어느 것이 앞서는지에 무관하게 선형적으로 제1입력신호(IN1)의 위상과 제2입력신호(IN2)의 위상을 인터폴레이팅하여 출력 클럭신호(OCLK)를 발생한다.
그리고 디지털 위상 보간기(36) 내의 제1클럭드 인버터(21) 및 제2클럭드 인버터(23)의 전류 구동능력은 상술한 바와 같이 전류 강도 제어신호(STCON)에 응답하여 조정된다.
이하에서 도 3에 도시된 세미 디지털 지연동기 루프(Semi-digital DLL)와 도 2에 도시된 디지털 위상 보간기가 좀더 설명된다.
도 3에 도시된 세미 디지털 지연동기 루프는 출력 클럭신호(OCLK)의 위상을 위상 기준 클럭신호(RCLK)의 위상과 맞추기 위해 디지털 위상 보간기(36)를 이용하도록 구성되어 있다. 디지털 위상 보간기(36)로 들어가는 두 입력 신호(IN1,IN2)는 일정한 위상차를 갖는 기준 클럭신호들(0°, 90°, 180°, 270°, 45°, 135°, 225°, 315°)중에서 선택기들(34, 35)에 의해 선택되는 데, 이때 제어부(33)가 위상 검출기(32)로부터 정보를 받아 선택기들(34, 35)의 선택을 디지털적으로 조정한다.
선택기들(34, 35)은 멀티플렉서로 구성될 수 있으며 제어부(33)는 FSM (Finite State Machine)으로 구성될 수 있다.
제어부(33)는 디지털 위상 보간기(36)로 들어가는 두 입력 신호(IN1,IN2)의 선택을 제어함과 동시에 디지털 위상 보간기(36)에서 두 입력 신호(IN1,IN2)가 인터폴레이트되는 강도(strength 또는 weight)도 조정한다. 즉, 이음매없는(seamless) 위상 변경을 위해 디지털 위상 보간기(36) 내의 제1클럭드 인버터(21) 및 제2클럭드 인버터(23)중 하나의 전류 강도(strength)(전류 구동능력)는 선형적으로 증가시키면서 다른 하나의 강도(strength)는 선형적으로 감소시킨다.
그러다가 제1클럭드 인버터(21) 및 제2클럭드 인버터(23)중 어느 하나의 강도(strength)가 0이 되고 나면, 강도가 0이 된 클럭드 인버터의 입력신호를 다음번의 기준 위상을 갖는 기준 클럭신호로 변경시킨다. 다음에 강도가 0이 된 클럭드 인버터의 강도를 다시 증가시키고 강도가 최대까지 증가한 클럭드 인버터의 강도를 다시 감소시키게 된다.
이와 같이 제어부(33)에서 발생되는 최대 강도 신호(MAXST) 및 전류 강도 제어신호(STCON)에 따라 디지털 위상 보간기(36)의 두 입력 신호(IN1,IN2)의 위상이 계속 바뀌게 되며 두 입력 신호(IN1,IN2)중 어느 쪽이 더 빠른 위상을 가지게 될지가 결정된다.
그러나 상술한 바와 같이 종래의 디지털 위상 보간기들에서는 IN1이 IN2보다 항상 먼저 들어와야 한다는 제한이 있다. 다시말해, IN1의 위상이 IN2의 위상보다 항상 앞서야 한다는 제한이 있다. 이로 인하여 세미 디지털 DLL에서와 같이 두 입 력신호(IN1,IN2)의 위상이 계속 바뀌게 되어 IN1과 IN2 중 어느 쪽이 먼저 들어올지 모르는 상황에서는, 종래의 디지털 위상 보간기들을 사용하기 어렵다.
따라서 도 3에 도시된 본 발명에 따른 세미 디지털 지연동기 루프에서는 두 입력신호(IN1,IN2)의 입력 순서에 상관없이 동작 가능한 도 2에 도시된 디지털 위상 보간기가 사용된다.
위상 표시신호(EARLY)는 제1입력신호(IN1)와 제2입력신호(IN2)중 어느 신호의 위상이 앞서는 지를 나타내는 신호로서 제1입력신호(IN1)의 위상이 제2입력신호(IN2)의 위상에 비해 앞서는 경우에는 논리 하이가 된다. 최대 강도 신호(MAXST)는 제1클럭드 인버터(21) 및 제2클럭드 인버터(23)중 어느 하나의 전류 구동능력이 최대가 될 때 논리 하이가 된다.
최대 강도 신호(MAXST)가 논리 로우일 때는, 디지털 위상 보간기(36, 도 2)는 도 1의 디지털 위상 보간기와 마찬가지로 위상 표시신호(EARLY)의 논리상태에 따라, 즉 제1입력신호(IN1)와 제2입력신호(IN2)의 입력 순서에 따라 디지털 위상 보간기(36, 도 2)의 구성이 변경되어 위상 보간이 수행된다. 따라서 두 입력신호(IN1,IN2)의 입력 순서에 상관없이 선형적으로 위상 보간이 수행될 수 있는 장점이 있다.
한편 최대 강도 신호(MAXST)가 논리 하이일 때에는, 제1클럭드 인버터(21) 및 제2클럭드 인버터(23)중 강도가 0이 된 쪽의 입력신호가 다음번의 기준 위상을 갖는 기준 클럭신호로 변경되고 위상 표시신호(EARLY)의 논리 상태가 바뀌게 되어 그 결과 제1클럭드 인버터(21) 및 제2클럭드 인버터(23)의 구성 조건이 변경된다.
이때 이음매없는(seamless) 특성이 순간적으로 깨어지게 되는데 이를 보호하기 위해서 최대 강도 신호(MAXST)가 논리 하이일 때에는 위상 표시신호(EARLY)에 무관하게 제1클럭드 인버터(21) 내의 엔모스 트랜지스터(214) 및 피모스 트랜지스터(211)와 제2클럭드 인버터(23) 내의 엔모스 트랜지스터(234) 및 피모스 트랜지스터(231)가 무조건 턴온되도록 구성된다.
도 4는 디지털 위상 보간기(36, 도 2)의 강도(즉, 제1클럭드 인버터(21) 및 제2클럭드 인버터(23)의 강도)를 조정하기 위해 제어부(33)에서 발생되는 전류 강도 제어신호(STCON1,STCON2)를 나타내는 도면이다. 도 5는 디지털 위상 보간기(36, 도 2)의 출력신호(OCLK)에 대한 시뮬레이션 결과를 나타내는 도면이고, 출력신호(OCLK)의 위상이 상승에지 및 하강에지에서 모두 선형적으로 이음매없이(seamless) 동작하는 것을 볼 수 있다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 디지털 위상 보간기를 나타내는 회로도이다.
도 2는 세미 디지털 지연동기 루프에 채용될 수 있도록 변경된 다른 실시예에 따른 디지털 위상 보간기를 나타내는 도면이다.
도 3은 도 2에 도시된 디지털 위상 보간기를 구비하는 세미 디지털 지연동기 루프를 나타내는 회로도이다.
도 4는 도 3에 도시된 디지털 위상 보간기의 강도를 조정하기 위한 전류 강도 제어신호를 나타내는 도면이다.
도 5는 도 3에 도시된 디지털 위상 보간기의 출력신호에 대한 시뮬레이션 결과를 나타내는 도면이다.

Claims (19)

  1. 위상 표시신호(phase indicating signal)에 의해 제어되고, 제1입력신호를 반전시켜 공통 출력단으로 출력하는 제1클럭드 인버터; 및
    상기 위상 표시신호에 의해 제어되고, 제2입력신호를 반전시켜 상기 공통 출력단으로 출력하는 제2클럭드 인버터를 구비하고,
    상기 위상 표시신호가 제1논리상태일 때는 상기 제2클럭드 인버터가 상기 제1입력신호에 의해 클럭킹되고(clocked), 상기 위상 표시신호가 제2논리상태일 때는 상기 제1클럭드 인버터가 상기 제2입력신호에 의해 클럭킹되는 것을 특징으로 하는 위상 보간기.
  2. 제1항에 있어서, 상기 위상 표시신호는 상기 제1입력신호와 상기 제2입력신호중 어느 신호의 위상이 앞서는 지를 나타내는 신호인 것을 특징으로 하는 위상 보간기.
  3. 삭제
  4. 제1항에 있어서,
    상기 위상 표시신호가 상기 제2논리상태일 때 상기 제2입력신호를 상기 제1클럭드 인버터의 클럭신호로서 제공하는 제1제어회로; 및
    상기 위상 표시신호가 상기 제1논리상태일 때 상기 제1입력신호를 상기 제2클럭드 인버터의 클럭신호로서 제공하는 제2제어회로를 더 구비하는 것을 특징으로 하는 위상 보간기.
  5. 제4항에 있어서, 상기 제1제어회로는,
    상기 위상 표시신호의 반전신호를 수신하는 제1인버터;
    상기 제1인버터의 출력신호 및 상기 제2입력신호의 반전신호를 수신하고 출력신호를 상기 제1클럭드 인버터의 풀업 클럭신호로서 제공하는 노아게이트;
    상기 위상 표시신호를 수신하는 제2인버터;
    상기 제2인버터의 출력신호 및 상기 제2입력신호의 반전신호를 수신하고 출력신호를 상기 제1클럭드 인버터의 풀다운 클럭신호로서 제공하는 낸드게이트; 및
    상기 제1입력신호의 반전신호를 수신하고 출력신호를 상기 제1입력신호로서 제공하는 제3인버터를 구비하는 것을 특징으로 하는 위상 보간기.
  6. 제4항에 있어서, 상기 제2제어회로는,
    상기 위상 표시신호를 수신하는 제1인버터;
    상기 제1인버터의 출력신호 및 상기 제1입력신호의 반전신호를 수신하고 출력신호를 상기 제2클럭드 인버터의 풀업 클럭신호로서 제공하는 노아게이트;
    상기 위상 표시신호의 반전신호를 수신하는 제2인버터;
    상기 제2인버터의 출력신호 및 상기 제1입력신호의 반전신호를 수신하고 출력신호를 상기 제2클럭드 인버터의 풀다운 클럭신호로서 제공하는 낸드게이트; 및
    상기 제2입력신호의 반전신호를 수신하고 출력신호를 상기 제2입력신호로서 제공하는 제3인버터를 구비하는 것을 특징으로 하는 위상 보간기.
  7. 제5항에 있어서, 상기 제1클럭드 인버터는,
    소오스에 공급전압이 인가되고 게이트에 상기 제1클럭드 인버터의 상기 풀업 클럭신호가 인가되는 제1피모스 트랜지스터;
    소오스에 상기 제1피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 제1입력신호가 인가되고 드레인에 상기 공통 출력단이 연결되는 제2피모스 트랜지스터;
    드레인에 상기 공통 출력단이 연결되고 게이트에 상기 제1입력신호가 인가되는 제1엔모스 트랜지스터; 및
    드레인에 상기 제1엔모스 트랜지스터의 소오스가 연결되고 게이트에 상기 제1클럭드 인버터의 상기 풀다운 클럭신호가 인가되고 소오스에 접지전압이 인가되는 제2엔모스 트랜지스터를 구비하는 것을 특징으로 하는 위상 보간기.
  8. 제6항에 있어서, 상기 제2클럭드 인버터는,
    소오스에 공급전압이 인가되고 게이트에 상기 제2클럭드 인버터의 상기 풀업 클럭신호가 인가되는 제1피모스 트랜지스터;
    소오스에 상기 제1피모스 트랜지스터의 드레인이 연결되고 게이트에 상기 제2입력신호가 인가되고 드레인에 상기 공통 출력단이 연결되는 제2피모스 트랜지스터;
    드레인에 상기 공통 출력단이 연결되고 게이트에 상기 제2입력신호가 인가되는 제1엔모스 트랜지스터; 및
    드레인에 상기 제1엔모스 트랜지스터의 소오스가 연결되고 게이트에 상기 제2클럭드 인버터의 상기 풀다운 클럭신호가 인가되고 소오스에 접지전압이 인가되는 제2엔모스 트랜지스터를 구비하는 것을 특징으로 하는 위상 보간기.
  9. 입력 클럭신호를 수신하여 서로 다른 위상을 갖는 제1그룹의 기준 클럭신호들 및 제2그룹의 기준 클럭신호들을 발생하는 디지털 멀티 위상 지연동기 루프회로;
    위상 기준 클럭신호와 출력 클럭신호간의 위상차를 검출하는 위상 검출기;
    상기 위상 검출기의 출력신호에 응답하여 제1 및 제2선택신호, 및 위상 표시신호를 발생하는 제어부;
    상기 제1선택신호에 응답하여 상기 제1그룹의 기준 클럭신호들중 하나를 선택하여 출력하는 제1선택기;
    상기 제2선택신호에 응답하여 상기 제2그룹의 기준 클럭신호들중 하나를 선택하여 출력하는 제2선택기; 및
    상기 위상 표시신호에 응답하여, 상기 제1선택기로부터 제공되는 제1입력신호의 위상과 상기 제2선택기로부터 제공되는 제2입력신호의 위상을 인터폴레이팅하여 상기 출력 클럭신호를 발생하는 디지털 위상 보간기를 구비하는 것을 특징으로 하는 세미 디지털 지연동기 루프(Semi-digital DLL) 회로.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 제4항에 있어서, 상기 제1제어회로는,
    상기 위상 표시신호의 반전신호 및 최대 강도(maximum strength) 신호의 반전신호를 수신하는 제1낸드게이트;
    상기 제1낸드게이트의 출력신호 및 상기 제2입력신호의 반전신호를 수신하고 출력신호를 상기 제1클럭드 인버터의 풀업 클럭신호로서 제공하는 제1노아게이트;
    상기 위상 표시신호 및 상기 최대 강도(maximum strength) 신호를 수신하는 제2노아게이트;
    상기 제2노아게이트의 출력신호 및 상기 제2입력신호의 반전신호를 수신하고 출력신호를 상기 제1클럭드 인버터의 풀다운 클럭신호로서 제공하는 제2낸드게이트; 및
    상기 제1입력신호의 반전신호를 수신하고 출력신호를 상기 제1입력신호로서 제공하는 인버터를 구비하는 것을 특징으로 하는 위상 보간기.
  15. 제4항에 있어서, 상기 제2제어회로는,
    상기 위상 표시신호 및 최대 강도(maximum strength) 신호의 반전신호를 수신하는 제1낸드게이트;
    상기 제1낸드게이트의 출력신호 및 상기 제1입력신호의 반전신호를 수신하고 출력신호를 상기 제2클럭드 인버터의 풀업 클럭신호로서 제공하는 제1노아게이트;
    상기 위상 표시신호의 반전신호 및 상기 최대 강도 신호를 수신하는 제2노아게이트;
    상기 제2노아게이트의 출력신호 및 상기 제1입력신호의 반전신호를 수신하고 출력신호를 상기 제2클럭드 인버터의 풀다운 클럭신호로서 제공하는 제2낸드게이트; 및
    상기 제2입력신호의 반전신호를 수신하고 출력신호를 상기 제2입력신호로서 제공하는 인버터를 구비하는 것을 특징으로 하는 위상 보간기.
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