KR20100108699A - 입력레벨 조절기능을 갖는 반도체 장치의 입력버퍼 회로 - Google Patents

입력레벨 조절기능을 갖는 반도체 장치의 입력버퍼 회로 Download PDF

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KR20100108699A
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삼성전자주식회사
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Abstract

입력레벨 조절기능을 갖는 반도체 장치의 입력버퍼 회로가 개시된다. 그러한 반도체 장치의 입력버퍼 회로, 선택된 바이어스 전압에 응답하여 입력신호의 입력 레벨이 조절되는 버퍼와; 바이어스 전압을 발생하고 분배하여 서로 다른 레벨을 갖는 바이어스 전압들로서 제공하는 전압 발생 및 분배기와; 상기 바이어스 전압들 중의 하나를 인가되는 선택신호에 따라 선택하고 상기 버퍼에 상기 선택된 바이어스 전압으로서 인가하는 선택부를 구비한다. 본 발명의 실시예의 구성에 따르면, 버퍼에 인가되는 입력신호의 입력 레벨이 모드레지스터 세트 신호나 퓨즈 옵션에 의해 최적으로 조절되므로, 버퍼의 버퍼링 동작이 신뢰성 있게 수행되는 효과가 있다.
반도체 장치, 디램, 입력버퍼, 입력신호, 바이어스 조절, 벌크 바이어스

Description

입력레벨 조절기능을 갖는 반도체 장치의 입력버퍼 회로{Input buffer circuit in semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 메모리 장치에서의 입력버퍼 회로에 관한 것이다.
통상적으로, 다이나믹 랜덤 억세스 메모리 등과 같은 반도체 메모리 장치는 사용자들의 요구에 따라 나날이 고속 및 고집적화 되는 추세이다. 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터를 단위 메모리 셀로서 갖는 다이나믹 랜덤 억세스 메모리 장치는 전자적 시스템의 메인 메모리로서 흔히 채용되고 있다.
도 1에서 보여지는 바와 같이 통상적인 데이터 처리 시스템에 채용되는 다이나믹 랜덤 억세스 메모리 장치(10:이하 DRAM)는 시스템 버스(B1)를 통해 마이크로 프로세싱 유닛(2)과 연결되어 메인 메모리로서 기능할 수 있다. 즉, 데이터 처리 시스템의 마이크로 프로세싱 유닛(2)은 시스템 버스(B5)를 통해 플래시 메모리(4)와 연결되어 상기 플래시 메모리(4)에 저장된 프로그램에 따라 설정된 프로세싱 동 작을 행하고 필요 시 제어버스(B2)를 통하여 구동부(6)를 제어한다. 상기 구동부(6)의 제어시 상기 마이크로 프로세싱 유닛(2)은 프로세싱 동작을 위해 상기 DRAM(10)의 메모리 셀에 데이터를 라이트하고 라이트된 데이터를 메모리 셀로부터 리드하는 데이터 억세싱 동작을 수행한다.
DRAM(10)의 데이터 억세싱 동작 시 리드나 라이트를 위해 각종 다양한 입력신호들이 버퍼에 인가된다. 예를 들어, 데이터의 라이트 동작을 위해서는 라이트 데이터가 입력신호로서 입력버퍼에 인가된다.
그러한 입력버퍼에 인가되는 입력신호들의 레벨 예컨대 로우 입력전압 VIL 또는 하이 입력전압 VIH의 레벨은 MCP(멀티 칩 패키지),POP,SIP 등의 다양한 어플리케이션에 따라 조절될 필요성이 있다. 또한, PVT(공정,전압,온도) 베리에이션에 따라서도 입력신호들의 레벨들은 적절히 조절될 필요성이 있게 된다.
따라서, 버퍼를 채용하는 반도체 장치 등에서 입력신호의 레벨을 적절히 조절할 수 있는 대책이 요망된다.
따라서, 본 발명의 목적은 입력레벨 조절기능을 갖는 반도체 장치의 입력버퍼 회로를 제공함에 있다.
본 발명의 다른 목적은 버퍼를 채용하는 반도체 장치에서 입력신호의 레벨을 적절히 조절할 수 있는 버퍼 회로를 제공함에 있다.
본 발명의 또 다른 목적은 버퍼에 인가되는 입력신호의 입력 레벨이 모드레지스터 세트 신호나 퓨즈 옵션에 의해 최적으로 조절될 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 입력 버퍼의 버퍼링 동작이 신뢰성 있게 수행되도록 하는 반도체 장치를 제공함에 있다.
본 발명의 실시예적 일 양상(an aspect)에 따른 반도체 장치의 입력버퍼 회로는:
선택된 바이어스 전압에 응답하여 입력신호의 입력 레벨이 조절되는 버퍼와;
바이어스 전압을 발생하고 분배하여 서로 다른 레벨을 갖는 바이어스 전압들로서 제공하는 전압 발생 및 분배기와;
상기 바이어스 전압들 중의 하나를 인가되는 선택신호에 따라 선택하고 상기 버퍼에 상기 선택된 바이어스 전압으로서 인가하는 선택부를 구비한다.
본 발명의 실시예에서, 상기 선택된 바이어스 전압은 웰에 인가되는 벌크 바이어스 전압일 수 있다. 또한, 상기 전압 발생 및 분배기가 피형 및 엔형 트랜지스터에 각기 대응되는 바이어스 전압들을 생성할 경우에, 상기 선택부도 2 파트로 나뉘어 선택동작을 행할 수 있다.
본 발명의 실시예적 다른 양상(another aspect)에 따른 반도체 장치의 입력버퍼 회로는:
서로 독립적인 제1 도전형 웰과 제2 도전형 웰에 형성된 인버터 타입의 입력버퍼와;
바이어스 전압을 발생하고 분배하여 서로 다른 레벨을 갖는 바이어스 전압들로서 제공하는 전압 발생 및 분배기와;
상기 바이어스 전압들 중의 하나를 인가되는 테스트 모드 레지스터 세트 신호에 따라 선택하고 상기 입력버퍼의 상기 제1,2 도전형 웰들에 벌크 바이어스 전압으로서 인가하는 선택부를 구비한다.
본 발명의 실시예에서, 상기 제1 도전형 웰이 피형 웰일 경우에 상기 제2 도전형 웰은 엔형 웰일 수 있다.
또한, 상기 전압 발생 및 분배기가 피형 및 엔형 트랜지스터에 각기 대응되는 바이어스 전압들을 생성할 경우에, 상기 선택부도 2 파트로 나뉘어 선택동작을 행할 수 있다.
본 발명의 실시예적 또 다른 양상에 따른 반도체 장치의 입력버퍼 회로는:
서로 독립적인 제1 도전형 웰과 제2 도전형 웰에 형성된 인버터 타입의 입력버퍼와;
바이어스 전압을 발생하고 분배하여 서로 다른 레벨을 갖는 바이어스 전압들로서 제공하는 전압 발생 및 분배기와;
상기 바이어스 전압들 중의 하나를 퓨즈 옵션 신호에 따라 선택하고 상기 입력버퍼의 상기 제1,2 도전형 웰들에 벌크 바이어스 전압으로서 인가하는 선택부를 구비한다.
본 발명의 실시예에서, 상기 제1 도전형 웰이 엔형 웰일 경우에 상기 제2 도전형 웰은 피형 웰일 수 있다.
본 발명의 실시예적 또 다른 양상에 따른 반도체 메모리 장치는:
서로 독립적인 제1 도전형 웰과 제2 도전형 웰에 복수로 형성되고 각기 서로 다른 사이즈를 갖는 제2 도전형 트랜지스터들 및 제1 도전형 트랜지스터들로 이루어진 복수의 인버터 타입의 입력버퍼와;
바이어스 전압을 발생하고 분배하여 서로 다른 레벨을 갖는 바이어스 전압들로서 제공하는 전압 발생 및 분배기와;
상기 바이어스 전압들 중의 하나를 모드 레지스터 세트 신호나 퓨즈 옵션 신호에 따라 선택하고 상기 입력버퍼의 인버터들의 동작을 제어하는 제어용 트랜지스터들에 인가하여 서로 병렬 연결된 상기 인버터들이 선택적으로 버퍼링 동작에 참여되도록 하는 선택부를 가지는 입력버퍼 회로를 구비한다.
본 발명의 실시예에서, 상기 제어용 트랜지스터들은 상기 인버터들 마다 서로 다른 도전형 트랜지스터로서 2개씩 설치될 수 있다.
상기한 바와 같은 본 발명의 실시예적 구성에 따르면, 버퍼에 인가되는 입력신호의 입력 레벨이 모드레지스터 세트 신호나 퓨즈 옵션에 의해 최적으로 조절되므로, 버퍼의 버퍼링 동작이 신뢰성 있게 수행되는 효과가 있다.
이하에서는 입력레벨 조절기능을 갖는 반도체 장치의 입력버퍼 회로에 관한 실시예가 첨부된 도면들을 참조로 설명될 것이다.
이하의 실시예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다. 그렇지만, 본 발명이 이들 특정한 상세들 없이도 실시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다. 공지의 반도체 제조 공정 및 다이나믹 랜덤 억세스 메모리의 기본적 데이터 억세스 동작 및 그와 관련된 통상적 내부 회로들은 본 발명을 모호하지 않도록 하기 위해 상세히 설명되지 않는다.
후술되는 본 발명의 실시예와의 보다 철저한 구별을 위한 의도만으로서, 도 2 및 도 3을 통하여 컨벤셔날 기술들이 간략히 설명될 것이다.
도 2는 도 1중 DRAM의 구성 블록도이고, 도 3은 도 2중 입력버퍼에 인가되는 입력신호의 레벨을 다양하게 보여주는 테이블이다.
도 2에서 보여지는 DRAM의 구성 블록은, 통상적인 기능 블록들의 와이어링 관계를 보여주는 것으로서, 본 발명의 실시 예가 적용될 수 있는 장치블록이다. 도면을 참조하면, 코멘드 레지스터(2), 어드레스 버퍼(4), 어드레스 콘트롤부(6), 리드/라이트 콘트롤부(8), 로우 디코더(10), 컬럼 디코더(12), 메모리 코어(14), 리드 패쓰 회로(16), 라이트 패쓰 회로(18), 출력 버퍼(20), 및 입력 버퍼(22)를 포함하는 DRAM 블록 구성이 나타나 있다.
상기 코멘드 레지스터(2)는 클럭 인에이블신호(CKE), 로우 어드레스 스트로브 신호(RASB), 컬럼 어드레스 스트로브 신호(CASB), 및 라이트 인에이블 신호(WEB)를 수신하여 어드레스 콘트롤부(6)와 리드/라이트 콘트롤부(8)에 코멘드 신호를 인가한다.
상기 어드레스 버퍼(4)는 인가되는 어드레스(ADD)를 클럭(CK/CKB)에 응답하여 저장하고 이를 로우 디코더(10) 및 컬럼 디코더(12)에 로우 어드레스와 컬럼 어드레스로서 각기 인가한다.
상기 메모리 코어(14)에는 비트라인 페어에 연결된 비트라인 센스앰프와, 하나의 억스 트랜지스터(AT)와 스토리지 커패시터(SC)로 이루어진 메모리 셀(MC)이 워드라인과 비트라인의 교차점에 매트릭스 형태로 연결된 구조의 메모리 뱅크를 복수로 가지는 메모리 셀 어레이가 포함된다.
상기 어드레스 콘트롤부(6)는 데이터의 억세스를 위한 어드레스를 생성하고 데이터 보존을 위한 리프레쉬 동작을 제어하는 역할을 한다.
상기 로우 디코더(10)는 상기 어드레스 콘트롤부(6)와 상기 메모리 코어(14)에 연결되며 로우 어드레스 디코딩을 행하여 선택된 워드라인이 액티베이션되도록 한다.
또한, 상기 컬럼 디코더(12)는 컬럼 어드레스를 수신하여 메모리 코어(14)내의 메모리 셀들에 대한 비트라인들을 선택하기 위해 컬럼 선택신호를 출력한다.
상기 리드 패쓰회로(16)와 라이트 패쓰회로(18)는 로컬 입출력 라인 프리차아지부, 로컬 센스앰프, 글로벌 센스앰프, 및 글로벌/로컬 입출력라인 드라이버를 포함한다.
출력 버퍼(20)와 입력 버퍼(22)는 상기 리드 패쓰회로(16)와 라이트 패쓰회로(18)와 함께 데이터 패쓰(path)회로에 포함될 수 있다.
상기 입력 버퍼(22)는 단자(DQ)를 통해 인가되는 라이트 데이터 등과 같은 입력 신호를 버퍼링하는 역할을 한다. 버퍼링 동작에서 입력신호의 레벨이 규정된 마진을 벗어난 경우에는 동작 에러가 유발된다.
예를 들어, DDR 타입 메모리에서 1.18V의 입력신호가 인가될 경우에 도 3에서와 같이 VIH의 최소값인 1.19V 보다 낮으므로, 버퍼링 동작에 에러가 발생된다. 즉, 이 경우에는 인가되는 라이트 데이터가 하이 데이터인데도 불구하고 로우 데이터로서 버퍼링되는 것이다.
도 3에는 도 2중 입력버퍼(22)에 인가되는 입력신호의 레벨들이 다양하게 나타나 있다.
도면에서 M-DDR은 더블 데이터 레이트 타입의 메모리를 의미하고 M-SDR은 싱글 데이터 레이트 타입의 메모리를 의미한다.
도 3에서와 같이, 입력 버퍼(22)에 인가되는 로우 입력전압 VIL 또는 하이 입력전압 VIH의 레벨은 MCP,POP,SIP 등의 다양한 어플리케이션에 따라 다르게 된다. 또한, PVT 베리에이션에 따라서도 입력신호들의 레벨들은 다르게 된다.
따라서, 버퍼링 동작의 신뢰성을 높이기 위해서는 어플리케이션이나 PVT 베리에이션에 따라 입력신호들의 레벨들이 적절히 조절될 필요가 있다.
본 발명의 실시예에서, 버퍼를 채용하는 반도체 장치 등에서 입력신호의 레 벨이 적절히 조절되도록 하기 위해, 도 4와 같은 입력버퍼 회로가 마련된다.
이제부터는 본 발명의 실시예들에 관한 구체가 설명될 것이다.
도 4는 본 발명의 일 실시예에 따른 입력버퍼 회로를 보여준다. 도 5는 도 4중 입력버퍼의 벌크 바이어스 변화에 따른 입력신호의 입력레벨 변화를 나타낸다. 또한, 도 6은 본 발명의 다른 실시예에 따른 입력버퍼 회로를 보여준다.
먼저, 도 4를 참조하면, 입력 버퍼(22), 제1,2 전압 발생 및 분배기들(10,11), 및 제1,2 선택부(20,21)를 포함하는 입력버퍼 회로의 구성이 보여진다.
상기 입력 버퍼(22)는 본 발명의 실시예에서 피형 모오스 트랜지스터(PM1)와 엔형 모오스 트랜지스터(NM1)로 구성된 인버터 타입의 버퍼이다. 여기서, 입력신호(IN)의 입력 레벨은 인가되는 바이어스 전압에 따라 결정된다. 즉, 상기 입력신호(IN)의 입력 레벨은 상기 피형 및 엔형 모오스 트랜지스터들(PM1.NM1)의 각각의 벌크(bulk)에 인가되는 선택된 벌크 바이어스 전압에 따라 조절된다.
상기 피형 및 엔형 모오스 트랜지스터들(PM1.NM1)은 서로 독립적인 제1 도전형 웰(예컨대 엔형 웰)과 제2 도전형 웰(예컨대 피형 웰)에 형성된다.
제1 전압 발생 및 분배기(10)는 피형 모오스 트랜지스터(PM1)에 대한 벌크 바이어스 전압을 발생하고 분배하여 서로 다른 레벨을 갖는 바이어스 전압들(L1,L2,...,Ln)로서 제공한다.
제2 전압 발생 및 분배기(11)는 엔형 모오스 트랜지스터(NM1)에 대한 벌크 바이어스 전압을 발생하고 분배하여 서로 다른 레벨을 갖는 바이어스 전압들(L10,L11,...,L1n)로서 제공한다.
제1 선택부(20)는 상기 제1 전압 발생 및 분배기(10)로부터 출력된 상기 바이어스 전압들 (L1,L2,...,Ln)중의 하나를 인가되는 선택신호에 따라 선택하고 피형 모오스 트랜지스터(PM1)의 벌크에 선택된 바이어스 전압(SBBp)으로서 인가한다. 여기서, 상기 선택신호는 모드 레지스터 세트 신호, 테스트 모드 레지스터 세트 신호, 메탈 옵션 신호, 또는 퓨즈 옵션 신호가 될 수 있다.
제2 선택부(21)는 상기 제2 전압 발생 및 분배기(11)로부터 출력된 상기 바이어스 전압들 (L10,L11,...,L1n)중의 하나를 인가되는 선택신호에 따라 선택하고 엔형 모오스 트랜지스터(NM1)의 벌크에 선택된 바이어스 전압(SBBn)으로서 인가한다.
도 4에서, 상기 제1 선택부(20)에 의해 선택된 바이어스 전압(SBBp)은 상기 피형 모오스 트랜지스터(PM1)의 벌크에 인가되어 벌크 바이어스를 조절하는 전압으로서 이용되고, 상기 제2 선택부(21)에 의해 선택된 바이어스 전압(SBBn)은 상기 엔형 모오스 트랜지스터(NM1)의 벌크에 인가되어 벌크 바이어스를 조절하는 전압으로서 이용된다.
따라서, 도 4의 회로구성에 따르면, 입력 버퍼(22)에 인가되는 입력신호(IN)의 입력 레벨이 모드레지스터 세트 신호나 퓨즈 옵션에 의해 최적으로 조절되므로, 입력 버퍼의 버퍼링 동작이 신뢰성 있게 수행된다.
도 5를 참조하면, 도 4중 입력버퍼의 벌크 바이어스 변화에 따른 입력신호의 입력레벨 변화가 보여진다.
도면에서, 가로축은 NMOS와 PMOS의 벌크 바이어스를 가리키고, 세로축은 VIL,VIH의 베리에이션 퍼센트를 가리킨다. NMOS 벌크에 보다 네거티브한 바이어스 전압이 인가될 때 VIL이 +10%를 초과하는 것이 보여진다.
본 발명의 다른 실시예에 따른 입력버퍼 회로를 보인 도 6을 참조한다.
도 6에서, 입력 버퍼는 복수의 인버터 타입으로 구성된 입력 버퍼로서, 하나의 인버터는 서로 독립적인 제1 도전형 웰(n웰)과 제2 도전형 웰(p웰)에 복수로 형성되고 각기 서로 다른 사이즈를 갖는 제2 도전형 트랜지스터들(P1,P2,P3,P4) 및 제1 도전형 트랜지스터들(N1,N2,N3,N4)로 이루어진다. 또한, 복수의 인버터들에는 각기 턴온/턴오프 제어용 트랜지스터들(P5,N5,P6,N6,P7,N7,P8,N8)이 연결되어 있다. 예를 들어, 하나의 인버터를 구성하는 피형 및 엔형 모오스 트랜지스터들(P1,N1)의 채널 사이에는 제어용 트랜지스터(P5,N5)가 연결된다. 상기 복수의 인버터들은 각기 구동 능력이 서로 다르도록 트랜지스터들의 사이즈가 조절될 수 도 있다.
상기 제어용 트랜지스터(P5)는 제1 피형 제어신호(PCS1)의 레벨에 의존하여 턴온 또는 턴오프되며, 상기 제어용 트랜지스터(N5)는 제1 엔형 제어신호(NCS1)의 레벨에 의존하여 턴온 또는 턴오프된다.
상기 제어용 트랜지스터(P5,N5)가 모두 턴온될 경우에 피형 및 엔형 모오스 트랜지스터들(P1,N1)로 이루어진 인버터가 구동되어 버퍼링 동작에 참여한다. 결국, 이 경우에 피형 및 엔형 모오스 트랜지스터들(P1,N1)로 이루어진 인버터의 구동 유무에 따라 입력 신호의 레벨이 조절되는 것이다.
유사하게, 상기 제어용 트랜지스터(P6,N6)가 모두 턴온될 경우에 피형 및 엔 형 모오스 트랜지스터들(P2,N2)로 이루어진 인버터가 구동되어 버퍼링 동작에 참여한다. 이 경우에 피형 및 엔형 모오스 트랜지스터들(P2,N2)로 이루어진 인버터의 구동 유무에 따라서도 입력 신호의 레벨이 조절되는 것이다.
이와 같이, 도 6의 경우에는 입력 버퍼를 서로 다른 구동능력을 갖는 복수의 인버터들을 구성하고, 각 인버터들을 제어용 트랜지스터들로 턴온 또는 턴 오프함에 의해, 버퍼링 동작에 참여하는 인버터들의 개수가 조절되도록 한다.
도 6에서, 제1 전압 발생 및 분배기(10)는 인버터를 구성하는 피형 모오스 트랜지스터들(P1,P2,P3,P4)의 구동을 위한 바이어스 전압을 발생하고 분배하여 서로 다른 레벨을 갖는 바이어스 전압들(L1,L2,...,Ln)로서 제공한다.
제2 전압 발생 및 분배기(11)는 엔형 모오스 트랜지스터들(N1,N2,N3,N4)의 구동을 위한 바이어스 전압을 발생하고 분배하여 서로 다른 레벨을 갖는 바이어스 전압들(L10,L11,...,L1n)로서 제공한다.
제1 선택부(200)는 상기 제1 전압 발생 및 분배기(10)로부터 출력된 상기 바이어스 전압들 (L1,L2,...,Ln)중의 하나를 인가되는 선택신호에 따라 각기 선택하고 상기 제어용 트랜지스터들(P5,P6,P7,P8)의 게이트에 온/오프 제어신호로서 각기 인가한다. 여기서, 상기 선택신호는 모드 레지스터 세트 신호, 테스트 모드 레지스터 세트 신호, 메탈 옵션 신호, 또는 퓨즈 옵션 신호가 될 수 있다.
제2 선택부(210)는 상기 제2 전압 발생 및 분배기(11)로부터 출력된 상기 바이어스 전압들 (L10,L11,...,L1n)중의 하나를 인가되는 선택신호에 따라 각기 선택하고 상기 제어용 트랜지스터들(N5,N6,N7,N8)의 게이트에 온/오프 제어신호로서 각 기 인가한다.
결국, 도 6의 실시예에 따르면, 버퍼링 동작에 참여하는 인버터들의 개수를 선택 신호에 따라 조절하는 것에 입력단(IN)을 통해 인가되는 입력신호의 입력 레벨이 적절히 조절된다.
도 6을 통한 실시예에서, 상기 인버터들의 구동 능력이 서로 다른 것으로 설명되었지만, 구동 능력이 동일하도록 설계할 수 있음은 물론이다.
본 발명의 실시예에 따르면, 버퍼에 인가되는 입력신호의 입력 레벨이 모드레지스터 세트 신호나 퓨즈 옵션에 의해 최적으로 조절되므로, 버퍼의 버퍼링 동작이 신뢰성 있게 수행된다.
상기한 설명에서는 본 발명의 실시예들을 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이 전압 발생 및 분배기나 선택부의 세부적 회로 구성을 다르게 하거나, 입력 버퍼를 구성하는 트랜지스터들의 연결을 변경 할 수 있을 것이다.
또한, DRAM에서의 경우를 예로 들었으나, 의사(Pseudo) SRAM이나 SRAM 등과 같은 타의 휘발성 메모리, 또는 플래시 메모리 등과 같은 불휘발성 메모리 등에서도 본 발명의 기술적 사상이 확장적으로 적용 가능할 것이다.
도 1은 통상적인 데이터 처리 시스템의 구성블록도
도 2는 도 1중 DRAM의 구성블록도
도 3은 도 2중 입력버퍼에 인가되는 입력신호의 레벨을 다양하게 보여주는 테이블도
도 4는 본 발명의 일 실시예에 따른 입력버퍼 회로를 보여주는 도면
도 5는 도 4중 입력버퍼의 벌크 바이어스 변화에 따른 입력신호의 입력레벨 변화를 나타낸 도면
도 6은 본 발명의 다른 실시예에 따른 입력버퍼 회로를 보여주는 도면

Claims (10)

  1. 선택된 바이어스 전압에 응답하여 입력신호의 입력 레벨이 조절되는 버퍼와;
    바이어스 전압을 발생하고 분배하여 서로 다른 레벨을 갖는 바이어스 전압들로서 제공하는 전압 발생 및 분배기와;
    상기 바이어스 전압들 중의 하나를 인가되는 선택신호에 따라 선택하고 상기 버퍼에 상기 선택된 바이어스 전압으로서 인가하는 선택부를 구비함을 특징으로 하는 반도체 장치의 입력버퍼 회로.
  2. 제1항에 있어서, 상기 선택된 바이어스 전압은 웰에 인가되는 벌크 바이어스 전압임을 특징으로 하는 반도체 장치의 입력버퍼 회로.
  3. 제1항에 있어서, 상기 전압 발생 및 분배기가 피형 및 엔형 트랜지스터에 각기 대응되는 바이어스 전압들을 생성할 경우에, 상기 선택부도 2 파트로 나뉘어 선택동작을 행함을 특징으로 하는 반도체 장치의 입력버퍼 회로.
  4. 서로 독립적인 제1 도전형 웰과 제2 도전형 웰에 형성된 인버터 타입의 입력 버퍼와;
    바이어스 전압을 발생하고 분배하여 서로 다른 레벨을 갖는 바이어스 전압들로서 제공하는 전압 발생 및 분배기와;
    상기 바이어스 전압들 중의 하나를 인가되는 테스트 모드 레지스터 세트 신호에 따라 선택하고 상기 입력버퍼의 상기 제1,2 도전형 웰들에 벌크 바이어스 전압으로서 인가하는 선택부를 구비함을 특징으로 하는 입력레벨 조절기능을 갖는 반도체 장치의 입력버퍼 회로.
  5. 제4항에 있어서, 상기 제1 도전형 웰이 피형 웰일 경우에 상기 제2 도전형 웰은 엔형 웰임을 특징으로 하는 반도체 장치의 입력버퍼 회로.
  6. 제4항에 있어서, 상기 전압 발생 및 분배기가 피형 및 엔형 트랜지스터에 각기 대응되는 바이어스 전압들을 생성할 경우에, 상기 선택부도 2 파트로 나뉘어 선택동작을 행함을 특징으로 하는 반도체 장치의 입력버퍼 회로.
  7. 서로 독립적인 제1 도전형 웰과 제2 도전형 웰에 형성된 인버터 타입의 입력버퍼와;
    바이어스 전압을 발생하고 분배하여 서로 다른 레벨을 갖는 바이어스 전압들로서 제공하는 전압 발생 및 분배기와;
    상기 바이어스 전압들 중의 하나를 퓨즈 옵션 신호에 따라 선택하고 상기 입력버퍼의 상기 제1,2 도전형 웰들에 벌크 바이어스 전압으로서 인가하는 선택부를 구비함을 특징으로 하는 입력레벨 조절기능을 갖는 반도체 장치의 입력버퍼 회로.
  8. 제7항에 있어서, 상기 제1 도전형 웰이 엔형 웰일 경우에 상기 제2 도전형 웰은 피형 웰임을 특징으로 하는 반도체 장치의 입력버퍼 회로.
  9. 서로 독립적인 제1 도전형 웰과 제2 도전형 웰에 복수로 형성되고 각기 서로 다른 사이즈를 갖는 제2 도전형 트랜지스터들 및 제1 도전형 트랜지스터들로 이루어진 복수의 인버터 타입의 입력버퍼와;
    바이어스 전압을 발생하고 분배하여 서로 다른 레벨을 갖는 바이어스 전압들로서 제공하는 전압 발생 및 분배기와;
    상기 바이어스 전압들 중의 하나를 모드 레지스터 세트 신호나 퓨즈 옵션 신호에 따라 선택하고 상기 입력버퍼의 인버터들의 동작을 제어하는 제어용 트랜지스터들에 인가하여 서로 병렬 연결된 상기 인버터들이 선택적으로 버퍼링 동작에 참여되도록 하는 선택부를 가지는 입력버퍼 회로를 구비함을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 제어용 트랜지스터들은 상기 인버터들 마다 서로 다른 도전형 트랜지스터로서 2개씩 설치됨을 특징으로 하는 반도체 메모리 장치.
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