KR100668498B1 - 반도체 메모리의 데이터 출력장치 및 방법 - Google Patents

반도체 메모리의 데이터 출력장치 및 방법 Download PDF

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Abstract

슬루 레이트 및 데이터 출력 타이밍의 가변이 가능하도록 한 반도체 메모리의 데이터 출력장치에 관한 것으로, 설정값에 해당하는 레벨의 바이어스(bias)를 생성하는 바이어스 생성수단, 상기 바이어스 생성수단에서 생성된 바이어스에 따라, 입력된 데이터의 풀업 또는 풀다운 슬루 레이트(Slew rate)를 제어하는 슬루 레이트 제어수단, 및 상기 슬루 레이트 제어수단에서 제어된 슬루 레이트에 따라 데이터를 출력하는 데이터 출력수단을 포함하므로 회로 변경 없이도 다양한 동작조건을 만족시킬 수 있고, 적용 시스템의 변경에 신속하고 용이하게 대응할 수 있어 제품의 적용범위를 크게 확장 시킬 수 있다.
바이어스, 레지스터, 풀업, 풀다운, 지연

Description

반도체 메모리의 데이터 출력장치 및 방법{Apparatus and Method for Outputting Data of Semiconductor Memory}
도 1은 종래의 기술에 따른 반도체 메모리의 데이터 출력장치의 구성을 나타낸 블록도,
도 2는 도 1의 풀업 회로의 구성을 나타낸 회로도,
도 3은 본 발명의 제 1 실시예에 따른 반도체 메모리의 데이터 출력장치의 구성을 나타낸 블록도,
도 4는 도 3의 바이어스 생성부의 구성을 나타낸 회로도,
도 5는 도 4의 바이어스 출력부의 구성을 나타낸 회로도,
도 6은 도 3의 제 1 슬루 레이트 제어부의 구성을 나타낸 회로도,
도 7은 도 3의 제 1 슬루 레이트 제어부의 다른 구성예를 나타낸 회로도,
도 8은 본 발명의 제 2 실시예에 따른 반도체 메모리의 데이터 출력장치의 구성을 나타낸 블록도,
도 9는 본 발명의 제 3 실시예에 따른 반도체 메모리의 데이터 출력장치의 구성을 나타낸 블록도,
도 10은 도 9의 지연 제어부의 구성을 나타낸 회로도,
도 11은 도 9의 지연 제어부의 다른 구성예를 나타낸 회로도,
도 12는 본 발명의 제 4 실시예에 따른 반도체 메모리의 데이터 출력장치의 구성을 나타낸 블록도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100, 300, 500, 800: 바이어스 생성부
110: 레지스터 120: 레벨 스위칭부
130: 출력 제어부 140: 바이어스 출력부
310, 510, 810: 제 1 바이어스 생성부
320, 520, 820: 제 2 바이어스 생성부
830: 제 3 바이어스 생성부
200, 400, 700, 900: 슬루 레이트 제어부
210, 410, 710, 910: 제 1 슬루 레이트 제어부
220, 420, 720, 920: 제 2 슬루 레이트 제어부
600: 지연 제어부
본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 데이터 출력장치 및 방법에 관한 것이다.
종래의 기술에 따른 반도체 메모리의 데이터 출력장치는 도 1에 도시된 바와 같이, 입력 데이터의 풀업(Pull up)에 따른 슬루 레이트(Slew rate)를 조절하는 풀 업 회로(11)와 입력 데이터의 풀다운(Pull down)에 따른 슬루 레이트를 조절하는 풀다운 회로(12)를 포함하는 프리 드라이버(10), 및 전원단과 접지단 사이에 연결된 트랜지스터(P1, N1)로 이루어진 메인 드라이버(20)로 구성된다.
이때 풀업 회로(11) 및 풀다운 회로(12)는 동일하게 구성되며, 도 2와 같이, 트랜지스터(P2, N2)가 전원단과 접지단 사이에 연결된 인버터 구조이며, 출력단에 저항(R10)이 연결되어 있다.
이와 같이 구성된 종래기술의 동작을 설명하면 다음과 같다.
데이터가 입력되면, 프리 드라이버(10)의 풀업 회로(11) 및 풀다운 회로(12) 각각에 의해 일정한 기울기를 갖는 업 신호(up) 및 다운 신호(dn)가 출력된다.
이때 데이터가 하이에서 로우로 천이할 경우, 상기 업 신호(up)의 라이징(Rising)에 의해 메인 드라이버(20)의 트랜지스터(P1)의 오프 딜레이가 제어되고, 상기 다운 신호(dn)의 폴링(Falling)에 의해 메인 드라이버(20)의 트랜지스터(N1)의 온 딜레이가 제어된다.
한편, 데이터가 로우에서 하이로 천이할 경우에는, 상기 업 신호(up)의 폴링(Falling)에 의해 메인 드라이버(20)의 트랜지스터(P1)의 온 딜레이가 제어되고, 상기 다운 신호(dn)의 라이징(Rising)에 의해 메인 드라이버(20)의 트랜지스터(N1)의 오프 딜레이가 제어된다.
이와 같은 방법으로 데이터의 풀업 및 풀다운 슬루 레이트가 조절된다.
이때 종래기술에서 슬루 레이트를 조절하는 주된 파라미터(Parameter)인 업 신호(up) 및 다운 신호(dn)의 라이징 딜레이 및 폴링 딜레이는 상기 저항(R10) 및 트랜지스터(P2, N2)의 온 저항에 의해 결정된다.
따라서 종래의 기술에 따른 반도체 메모리의 데이터 출력장치는 다음과 같은 문제점이 있다.
첫째, 슬루 레이트가 저항 및 트랜지스터의 온 저항에 의해 고정되므로 슬루 레이트의 가변이 불가능하여 하이 스피드가 요구되는 시스템에 적용할 수 없다.
둘째, 슬루 레이트가 고정됨은 물론이고, 데이터 출력 타이밍 자체도 가변시킬 수 없으므로 적용범위가 매우 제한된다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 슬루 레이트의 가변이 가능하도록 한 반도체 메모리의 데이터 출력장치를 제공함에 그 목적이 있다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 데이터 출력 타이밍의 가변이 가능하도록 한 반도체 메모리의 데이터 출력장치를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리의 데이터 출력장치는 설정값에 해당하는 레벨의 바이어스(bias)를 생성하는 바이어스 생성수단, 상기 바이어스 생성수단에서 생성된 바이어스에 따라, 입력된 데이터의 풀업 슬루 레이트 또는 풀다운 슬루 레이트(Slew rate) 중 어느 하나를 제어하는 슬루 레이트 제어수단, 및 상기 슬루 레이트 제어수단에서 제어된 슬루 레이트에 따라 데이터를 출력하는 데이터 출력수단을 포함함을 특징으로 한다.
본 발명에 따른 반도체 메모리의 데이터 출력장치는 적어도 둘 이상의 설정값 각각에 해당하는 레벨의 바이어스(bias)를 생성하는 바이어스 생성수단, 상기 바이어스 생성수단에서 생성된 각 바이어스에 따라, 데이터 풀업 슬루 레이트 및 풀다운 슬루 레이트(Slew rate)를 제어하는 슬루 레이트 제어수단, 및 상기 슬루 레이트 제어수단에서 제어된 슬루 레이트에 따라 데이터를 출력하는 데이터 출력수단을 포함함을 특징으로 한다.
본 발명에 따른 반도체 메모리의 데이터 출력장치는 적어도 하나의 설정값 각각에 해당하는 레벨의 바이어스(bias)를 생성하는 바이어스 생성수단, 상기 바이어스 생성수단에서 생성된 바이어스에 따라, 입력된 데이터를 지연시키는 지연 제어수단, 상기 바이어스 생성수단에서 생성된 바이어스에 따라, 입력된 데이터의 풀업 슬루 레이트 또는 풀다운 슬루 레이트(Slew rate) 중 어느 하나를 제어하는 슬루 레이트 제어수단, 및 상기 슬루 레이트 제어수단에서 제어된 슬루 레이트에 따라 데이터를 출력하는 데이터 출력수단을 포함함을 특징으로 한다.
본 발명에 따른 반도체 메모리의 데이터 출력장치는 적어도 하나의 설정값 각각에 해당하는 레벨의 바이어스(bias)를 생성하는 바이어스 생성수단, 상기 바이어스 생성수단에서 생성된 바이어스에 따라, 입력된 데이터를 지연시키는 지연 제어수단, 상기 바이어스 생성수단에서 생성된 바이어스에 따라, 입력된 데이터의 풀업 슬루 레이트 및 풀다운 슬루 레이트(Slew rate)를 제어하는 슬루 레이트 제어수단, 및 상기 슬루 레이트 제어수단에서 제어된 슬루 레이트에 따라 데이터를 출력하는 데이터 출력수단을 포함함을 특징으로 한다.
본 발명에 따른 반도체 메모리의 데이터 출력방법은 바이어스 생성수단에서 설정값에 해당하는 레벨의 바이어스를 생성하는 단계, 상기 슬루 레이트 제어수단에서 상기 생성된 바이어스에 따라, 입력된 데이터의 풀업 슬루 레이트 또는 풀다운 슬루 레이트 중 어느 하나를 제어하는 단계, 및 상기 슬루 레이트가 제어된 데이터를 외부로 출력하는 단계를 포함함을 특징으로 한다.
본 발명에 따른 반도체 메모리의 데이터 출력방법은 바이어스 생성수단에서 적어도 하나의 설정값 각각에 해당하는 레벨의 바이어스를 생성하는 단계, 상기 슬루 레이트 제어수단에서 상기 각각 생성된 바이어스에 따라, 입력된 데이터의 풀업 슬루 레이트 및 풀다운 슬루 레이트를 제어하는 단계, 및 상기 슬루 레이트가 제어된 데이터를 외부로 출력하는 단계를 포함함을 특징으로 한다.
본 발명에 따른 반도체 메모리의 데이터 출력방법은 바이어스 생성수단에서 적어도 하나의 설정값 각각에 해당하는 레벨의 바이어스를 생성하는 단계, 상기 지연 제어수단에서 상기 생성된 바이어스 중 자신에 해당하는 바이어스에 따라, 입력된 데이터를 소정시간만큼 지연시키는 단계, 상기 슬루 레이트 제어수단에서 상기 생성된 바이어스 중 자신에 해당하는 바이어스에 따라, 상기 지연된 데이터의 풀업 슬루 레이트 또는 풀다운 슬루 레이트 중 어느 하나를 제어하는 단계, 및 상기 슬루 레이트가 제어된 데이터를 외부로 출력하는 단계를 포함함을 특징으로 한다.
본 발명에 따른 반도체 메모리의 데이터 출력방법은 바이어스 생성수단에서 적어도 하나의 설정값 각각에 해당하는 레벨의 바이어스를 생성하는 단계, 상기 지연 제어수단에서 상기 각각 생성된 바이어스 중 자신에 해당하는 바이어스에 따라, 입력된 데이터를 소정시간만큼 지연시키는 단계, 상기 슬루 레이트 제어수단에서 상기 각각 생성된 바이어스 중 자신에 해당하는 바이어스에 따라, 상기 지연된 데이터의 풀업 슬루 레이트 및 풀다운 슬루 레이트를 제어하는 단계, 및 상기 슬루 레이트가 제어된 데이터를 외부로 출력하는 단계를 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리의 데이터 출력장치의 바람직한 실시예들을 설명하면 다음과 같다.
도 3은 본 발명의 제 1 실시예에 따른 반도체 메모리의 데이터 출력장치의 구성을 나타낸 블록도, 도 4는 도 3의 바이어스 생성부의 구성을 나타낸 회로도, 도 5는 도 4의 바이어스 출력부의 구성을 나타낸 회로도, 도 6은 도 3의 제 1 슬루 레이트 제어부의 구성을 나타낸 회로도, 도 7은 도 3의 제 1 슬루 레이트 제어부의 다른 구성예를 나타낸 회로도, 도 8은 본 발명의 제 2 실시예에 따른 반도체 메모리의 데이터 출력장치의 구성을 나타낸 블록도, 도 9는 본 발명의 제 3 실시예에 따른 반도체 메모리의 데이터 출력장치의 구성을 나타낸 블록도, 도 10은 도 9의 지연 제어부의 구성을 나타낸 회로도, 도 11은 도 9의 지연 제어부의 다른 구성예를 나타낸 회로도, 도 12는 본 발명의 제 4 실시예에 따른 반도체 메모리의 데이터 출력장치의 구성을 나타낸 블록도이다.
- 제 1 실시예 -
본 발명에 따른 반도체 메모리의 데이터 출력장치는 도 3에 도시된 바와 같이, 설정값에 해당하는 레벨의 바이어스(bias)를 생성하는 바이어스 생성부(100), 상기 바이어스 생성부(100)에서 생성된 바이어스에 따라, 입력된 데이터의 풀업 또 는 풀다운 슬루 레이트(Slew rate)를 제어하는 슬루 레이트 제어부(200), 및 상기 슬루 레이트 제어부(200)에서 제어된 슬루 레이트에 따라 데이터를 출력하는 데이터 출력부(20)를 포함한다.
상기 바이어스 생성부(100)는 도 4에 도시된 바와 같이, 상기 설정값을 저장하는 레지스터(110), 상기 설정값에 따라 서로 다른 레벨 중 하나가 선택되는 레벨 스위칭부(120), 및 상기 레벨 스위칭부(120)로 전원을 인가하고 상기 전원에 따른 전류량이 일정하게 유지되도록 하는 출력 제어부(130), 그리고 상기 레벨 스위칭부(120)의 소정 노드로부터 N형 트랜지스터를 제어하기 위한 양(+)의 값을 갖는 제 1 바이어스(nbias) 및 상기 제 1 바이어스(nbias)로부터 P형 트랜지스터를 제어하기 위해 생성한 음(-)의 값을 갖는 제 2 바이어스(pbias)를 출력하는 바이어스 출력부(140)를 포함한다.
이때 레지스터(110)에 저장된 설정값은 적어도 2비트 이상의 reg0 ~ regN과 상기 reg0 ~ regN값을 각각 반전시킨 regb0 ~ regbN로 이루어진다. 그리고 레벨 스위칭부(120)는 일단이 전원단에 연결되고 서로 직렬 연결된 복수개의 저항으로 이루어진 저항 어레이(R1 ~ RN), 및 상기 저항 어레이(R1 ~ RN)의 각 저항 사이의 노드와 접지단 사이에 연결되고 각각 자신에 해당하는 상기 설정값(reg0 ~ regN, regb0 ~ regbN)을 제어단자에 입력받고 그에 따라 동작하는 복수개의 스위칭 소자 즉, 패스 게이트(121)를 포함한다. 그리고 상기 출력 제어부(130)는 전원단과 상기 레벨 스위칭부(120) 사이에 연결된 트랜지스터(P11), 소정 기준전압(VREF)과 상기 레벨 스위칭부(120)의 소정 노드 전압을 입력받고 그 차이레벨을 상기 트랜지스터(P11)의 게이트로 출력하는 차동 증폭기(132)를 포함한다. 그리고 상기 바이어스 출력부(140)는 도 5에 도시된 바와 같이, 드레인이 접지단에 연결되고 게이트에 상기 제 1 바이어스(nbias)를 인가받는 제 1 트랜지스터(N21), 소오스가 전원단에 연결되고 게이트 및 드레인이 공통연결되며, 상기 공통연결된 노드에서 제 2 바이어스(pbias)가 출력되는 제 2 트랜지스터(P21), 및 상기 제 1 트랜지스터(N21)의 소오스와 상기 제 2 트랜지스터(P21)의 드레인 사이에 연결된 저항소자를 포함한다. 이때 저항소자는 게이트가 접지된 P형 트랜지스터(P22) 및 게이트에 전원단이 연결된 N형 트랜지스터(N22)로 이루어진다.
상기 슬루 레이트 제어부(200)는 상기 바이어스 생성부(100)에서 생성된 바이어스에 따라 입력된 데이터의 풀업 슬루 레이트를 제어하는 제 1 슬루 레이트 제어부(210), 및 입력된 데이터의 풀다운 슬루 레이트를 제어하는 제 2 슬루 레이트 제어부(220)를 포함한다. 이때 본 발명의 제 1 실시예는 풀업 슬루 레이트 또는 풀다운 슬루 레이트 중에서 하나를 제어하는 것이 핵심이며, 그중에서 풀업 슬루 레이트를 제어하는 예를 든 것이다.
이때 상기 제 1 슬루 레이트 제어부(210)는 도 6에 도시된 바와 같이, 데이터 입력단에 공통연결된 제 1 및 제 2 트랜지스터(P31, N31)로 이루어진 인버터(211), 접지단과 상기 제 1 트랜지스터(N31) 사이에 연결되어 상기 제 1 바이어스(nbias)에 따라 동작하는 제 3 트랜지스터(N32), 및 전원단과 상기 제 2 트랜지스터(P31) 사이에 연결되어 상기 제 2 바이어스(pbias)에 따라 동작하는 제 4 트랜지스터(P32)를 포함한다.
한편, 외부전원이 매우 낮은 경우, 즉, 모바일(Mobile) 기기와 같이 소비전력을 낮추기 위하여 전압레벨을 낮게 사용하는 경우, P형 트랜지스터가 2개 이상 직렬 연결되면, 동작성능이 저하될 수 있으므로 이를 보완하기 위해 P형 트랜지스터가 직렬 연결되지 않도록 제 1 슬루 레이트 제어부(210A)를 구성할 수 있으며, 그 예가 도 7에 도시되어 있다. 그 구성을 살펴보면, 데이터 입력단에 연결된 제 1 인버터(212), 상기 제 1 인버터(212)의 출력단과 공통 연결된 제 1 및 제 2 트랜지스터(N41, P41)로 이루어진 제 2 인버터(213), 접지단과 상기 제 2 인버터(213)의 제 1 트랜지스터(N41) 사이에 연결되어 상기 제 1 바이어스(nbias)에 따라 동작하는 제 3 트랜지스터(N42), 상기 제 1 인버터(212)의 출력단에 연결된 제 3 인버터(214), 상기 제 3 인버터(214)의 출력단과 연결된 제 4 트랜지스터(N43) 및 제 2 인버터(213)의 출력단과 연결된 제 5 트랜지스터(P42)로 이루어진 제 4 인버터(215), 및 상기 제 4 인버터(215)의 제 4 트랜지스터(N43)와 접지단 사이에 연결되어 상기 제 1 바이어스(nbias)에 따라 동작하는 제 6 트랜지스터(N44)를 포함한다.
그리고 상기 제 2 슬루 레이트 제어부(220)는 도 2에 도시된 종래의 풀다운 회로(12)와 동일한 구성을 사용할 수 있으므로 그 구성설명은 생략하기로 한다.
상기 데이터 출력부(20)는 게이트가 상기 제 1 슬루 레이트 제어부(210)와 제 2 슬루 레이트 제어부(220)의 출력단에 각각 연결되고, 드레인이 공통연결되며, 상기 드레인 연결노드에 데이터 출력단이 연결되는 제 1 트랜지스터(P1) 및 제 2 트랜지스터(N1)로 구성된다.
이와 같이 구성된 본 발명의 제 1 실시예의 동작을 설명하면 다음과 같다.
먼저, 작업자는 제품 제조공정 또는 양산이 완료된 상태에서, MRS(Mode Register Set)를 통해 설정값을 정하고 이 값이 도 4에 도시된 상기 바이어스 생성부(100)의 레지스터(110)에 저장되도록 한다.
이때 바이어스 생성부(100)의 레벨 스위칭부(120)의 저항 어레이(RO ~ RN)의 저항값들은 이미 알려진 값이다. 따라서 설정값 즉, N 비트의 레지스터값(reg0 ~ regN)을 정함으로써 해당 패스 게이트(121)가 턴온되고 그에 따른 연결된 분배저항에 의해 제 1 바이어스(nbias) 전압레벨이 결정된다. 그리고 언제라도 MRS(Mode Register Set)를 통해 레지스터값의 변경을 통한 바이어스 전압레벨 변경이 가능하다.
한편, 바이어스 생성부(100)의 출력 제어부(130)는 차동 증폭기(132)가 기준전압(VREF)과 레벨 스위칭부(120)와 연결된 노드 전압의 차이에 따라 트랜지스터(P11)를 제어하여 일정한 전류가 레벨 스위칭부(120)에 공급되도록 한다.
이어서 바이어스 생성부(100)의 바이어스 출력부(140)는 상기 레벨 스위칭부(120)와 연결된 노드로부터 제 1 바이어스(nbias)를 출력하고, 상기 제 1 바이어스(nbias)를 이용하여 제 2 바이어스(pbias)를 생성하고 이를 출력한다.
이때 바이어스 출력부(140)는 커런트 미러(Current Mirror) 역할을 하여 상기 제 2 바이어스(pbias)와 상기 제 1 바이어스(nbias)의 전압레벨 절대값이 동일하게 유지되도록 한다.
따라서 도 6의 제 1 슬루 레이트 제어부(210)는 제 1 바이어스(nbias)와 제 2 바이어스(pbias) 각각의 레벨에 따라 데이터 풀업 슬루 레이트를 제어한다. 즉, 제 1 바이어스(nbias1) 레벨에 따라 트랜지스터(N32)의 게이트 레벨이 결정되고, 제 2 바이어스(pbias1) 레벨에 따라 트랜지스터(P32)의 게이트 레벨이 결정되므로, 바이어스 레벨의 높낮이에 따라 슬루 레이트가 결정되는 것이다.
그리고 상기 풀업 및 풀다운 슬루 레이트에 따라 데이터 출력부(20)를 통해 데이터 출력이 이루어진다.
따라서 본 발명의 제 1 실시예는 상술한 바와 같이, 레지스터값 설정에 따라 적용 시스템의 특성에 맞도록 풀업 또는 풀다운 슬루 레이트 조절이 가능하다.
- 제 2 실시예 -
본 발명에 따른 반도체 메모리의 데이터 출력장치는 도 8에 도시된 바와 같이, 적어도 하나의 설정값 각각에 해당하는 레벨의 바이어스(bias)를 생성하는 바이어스 생성부(300), 상기 바이어스 생성부(300)에서 생성된 바이어스에 따라, 입력된 데이터의 풀업 및 풀다운 슬루 레이트(Slew rate)를 제어하는 슬루 레이트 제어부(400), 및 상기 슬루 레이트 제어부(400)에서 제어된 슬루 레이트에 따라 데이터를 출력하는 데이터 출력부(20)를 포함한다.
상기 바이어스 생성부(300)는 제 1 설정값에 따라 상기 데이터 풀업 슬루 레이트를 제어하기 위한 바이어스를 생성하는 제 1 바이어스 생성부(310), 및 제 2 설정값에 따라 상기 데이터 풀다운 슬루 레이트를 제어하기 위한 바이어스를 생성하는 제 2 바이어스 생성부(320)를 포함한다. 이때 제 1 바이어스 생성부(310)는 본 발명 제 1 실시예에 따른 도 4의 구성을 사용할 수 있으며, 제 2 바이어스 생성 부(320)는 제 1 바이어스 생성부(310)와 동일한 구성을 사용할 수 있으므로 구성설명은 생략하기로 한다. 단, 제 1 바이어스 생성부(310)는 제 1 설정값에 따른 레벨의 제 1 및 제 2 바이어스(nbias1, pbias1)를 생성하고, 제 2 바이어스 생성부(320)는 제 2 설정값에 따른 레벨의 제 1 및 제 2 바이어스(nbias2, pbias2)를 생성한다. 이와 같이 제 1 바이어스 생성부(310)와 제 2 바이어스 생성부(320)에서 출력되는 바이어스의 레벨은 해당 설정값에 의해 결정되므로 서로 다르게 제어할 수 있음은 물론이고, 필요시 동일하게 할 수도 있다.
상기 슬루 레이트 제어부(400)는 상기 제 1 바이어스 생성부(310)에서 생성된 바이어스에 따라 입력된 데이터의 풀업 슬루 레이트를 제어하는 제 1 슬루 레이트 제어부(410), 및 상기 제 2 바이어스 생성부(320)에서 생성된 바이어스에 따라 입력된 데이터의 풀다운 슬루 레이트를 제어하는 제 2 슬루 레이트 제어부(420)를 포함한다. 이때 상기 제 1 슬루 레이트 제어부(410)는 본 발명 제 1 실시예에 따른 도 6 및 도 7의 구성을 사용할 수 있으며, 제 2 슬루 레이트 제어부(420)는 상기 제 1 슬루 레이트 제어부(410)와 동일한 구성을 사용할 수 있으므로 구성설명은 생략하기로 한다.
상기 데이터 출력부(20)는 게이트가 상기 제 1 슬루 레이트 제어부(210)와 제 2 슬루 레이트 제어부(220)의 출력단에 각각 연결되고, 드레인이 공통연결되며, 상기 드레인 연결노드에 데이터 출력단이 연결되는 제 1 트랜지스터(P1) 및 제 2 트랜지스터(P2)로 구성된다.
이와 같이 구성된 본 발명의 제 2 실시예의 동작을 설명하면 다음과 같다. 이때 제 1 바이어스 생성부(310), 제 2 바이어스 생성부(320), 제 1 슬루 레이트 제어부(410), 및 제 2 슬루 레이트 제어부(420)의 구성설명이 필요하므로 이는 도 4 및 도 6을 참조하기로 한다.
먼저, 작업자는 제품 제조공정 또는 양산이 완료된 상태에서, MRS(Mode Register Set)를 통해, 제 1 바이어스 생성부(310) 및 제 2 바이어스 생성부(320) 각각의 설정값을 정하고 이 값이 각각의 레지스터에 저장되도록 한다.
이때 제 1 바이어스 생성부(310) 및 제 2 바이어스 생성부(320)의 내부 구성으로 도 4에 도시된 레벨 스위칭부(120)의 저항 어레이(RO ~ RN)의 저항값들은 이미 알려진 값이다. 따라서 각각의 설정값 즉, N 비트의 레지스터값(reg0 ~ regN)을 정함으로써 해당 패스 게이트(121)가 턴온되고 그에 따라 연결된 분배저항에 의해 제 1 바이어스(nbias1, nbias2)의 전압레벨이 결정된다. 그리고 언제라도 MRS(Mode Register Set)를 통해 레지스터값의 변경을 통한 바이어스 전압레벨 변경이 가능하다.
한편, 출력 제어부(130)는 차동 증폭기(132)가 기준전압(VREF)과 레벨 스위칭부(120)와 연결된 노드 전압의 차이에 따라 트랜지스터(P11)를 제어하여 일정한 전류가 레벨 스위칭부(120)에 공급되도록 한다.
이어서 제 1 바이어스 생성부(410) 및 제 2 바이어스 생성부(420) 각각의 바이어스 출력부(140)는 상기 레벨 스위칭부(120)로부터 제 1 바이어스(nbias1, nbias2)를 출력하고, 상기 제 1 바이어스(nbias1, nbias2)를 이용하여 제 2 바이어스(pbias1, pbias2)를 생성하고 이를 출력한다.
이때 바이어스 출력부(140)는 커런트 미러의 역할을 하여 상기 제 2 바이어스(pbias1, pbias2)와 그 각각에 해당하는 제 1 바이어스(nbias1, nbias2)의 전압레벨 절대값이 동일하게 유지되도록 한다.
따라서 제 1 슬루 레이트 제어부(410)는 상기 제 1 바이어스 생성부(410)에서 출력된 제 1 바이어스(nbias1)와 제 2 바이어스(pbias1) 각각의 레벨에 따라 데이터 풀업 슬루 레이트를 제어한다.
또한 제 2 슬루 레이트 제어부(420)는 상기 제 2 바이어스 생성부(420)에서 출력된 제 1 바이어스(nbias2)와 제 2 바이어스(pbias2) 각각의 레벨에 따라 데이터 풀다운 슬루 레이트를 제어한다.
즉, 제 1 바이어스(nbias1, nbias2) 레벨에 따라 도 6의 트랜지스터(N32)의 게이트 레벨이 결정되고, 제 2 바이어스(pbias1, pbias2) 레벨에 따라 도 6의 트랜지스터(P32)의 게이트 레벨이 결정되므로, 바이어스 레벨의 높낮이에 따라 슬루 레이트가 결정되는 것이다.
그리고 상기 결정된 풀업 및 풀다운 슬루 레이트에 따라 데이터 출력부(20)를 통해 데이터 출력이 이루어진다.
따라서 본 발명의 제 2 실시예는 상술한 바와 같이, 레지스터값 설정에 따라 적용 시스템의 특성에 맞도록 독립적인 데이터 풀업 및 풀다운 슬루 레이트 조절이 가능하다.
- 제 3 실시예 -
본 발명에 따른 반도체 메모리의 데이터 출력장치는 도 9에 도시된 바와 같이, 적어도 하나의 설정값 각각에 해당하는 레벨의 바이어스를 생성하는 바이어스 생성부(500), 상기 바이어스 생성부(500)에서 생성된 바이어스에 따라, 입력된 데이터를 지연시키는 지연 제어부(600), 상기 바이어스 생성부(500)에서 생성된 바이어스에 따라, 입력된 데이터의 풀업 또는 풀다운 슬루 레이트(Slew rate)를 제어하는 슬루 레이트 제어부(700), 및 상기 슬루 레이트 제어부(700)에서 제어된 슬루 레이트에 따라 데이터를 출력하는 데이터 출력부(20)를 포함한다.
상기 바이어스 생성부(500)는 제 1 설정값에 따라 상기 데이터의 지연시간을 결정하기 위한 바이어스를 생성하는 제 1 바이어스 생성부(510), 및 제 2 설정값에 따라 상기 데이터 풀업 슬루 레이트를 제어하기 위한 바이어스를 생성하는 제 2 바이어스 생성부(520)를 포함한다.
이때 제 1 바이어스 생성부(510)는 본 발명 제 1 실시예에 따른 도 4의 구성을 사용할 수 있으며, 제 2 바이어스 생성부(520)는 상기 제 1 바이어스 생성부(510)와 동일한 구성을 사용할 수 있으므로 구성설명은 생략하기로 한다. 단, 제 1 바이어스 생성부(510)는 제 1 설정값에 따른 레벨의 제 1 및 제 2 바이어스(nbias1, pbias1)를 생성하고, 제 2 바이어스 생성부(520)는 제 2 설정값에 따른 레벨의 제 1 및 제 2 바이어스(nbias2, pbias2)를 생성한다. 이와 같이 제 1 바이어스 생성부(510)와 제 2 바이어스 생성부(520)에서 출력되는 바이어스의 레벨은 해당 설정값에 의해 결정되므로 서로 다르게 제어할 수 있음은 물론이고, 필요시 동일하게 할 수도 있다.
상기 지연 제어부(600)는 도 10에 도시된 바와 같이, 트랜지스터(P51, N51)로 이루어진 다수개의 인버터(610)가 연결된 인버터 체인, 게이트에 상기 제 1 바이어스 생성부(510)에서 생성된 제 1 바이어스(nbias1)가 인가되고 접지단과 각 인버터(610) 사이에 일대일 대응되도록 연결된 다수개의 제 1 트랜지스터(N52), 및 게이트에 제 2 바이어스(pbias1)가 인가되고 전원단과 각 인버터(610) 사이에 일대일 대응되도록 연결된 다수개의 제 2 트랜지스터(P52)를 포함한다.
한편, 외부전원이 매우 낮은 경우, 즉, 모바일(Mobile) 기기와 같이 소비전력을 낮추기 위하여 전압레벨을 낮게 사용하는 경우, P형 트랜지스터가 2개 이상 직렬 연결되면, 동작성능이 저하될 수 있으므로 이를 보완하기 위해 P형 트랜지스터가 직렬 연결되지 않도록 지연 제어부(600A)를 구성할 수 있으며, 그 구성예가 도 11에 도시되어 있다. 즉, 도 11에 도시된 바와 같이, 지연 제어부(600A)는 다수개의 인버터(611)가 연결된 인버터 체인, 및 게이트에 상기 제 1 바이어스 생성부(510)에서 생성된 제 1 바이어스(nbias1)가 인가되고 접지단과 각 인버터(611) 사이에 일대일 대응되도록 연결된 다수개의 트랜지스터(N62)를 포함한다.
이때 본 발명의 제 3 실시예는 데이터 입력 타이밍 지연과 풀업 슬루 레이트 또는 풀다운 슬루 레이트 중에서 하나를 제어하는 것이 핵심이며, 그중에서 풀업 슬루 레이트를 제어하는 예를 든 것이다. 따라서 상기 슬루 레이트 제어부(700)는 상기 제 2 바이어스 생성부(520)에서 생성된 바이어스에 따라 입력된 데이터의 풀업 슬루 레이트를 제어하는 제 1 슬루 레이트 제어부(710), 및 입력된 데이터의 풀 다운 슬루 레이트를 제어하는 제 2 슬루 레이트 제어부(720)를 포함한다. 이때 상기 제 1 슬루 레이트 제어부(710)는 본 발명 제 1 실시예에 따른 도 6 및 도 7의 구성을 사용할 수 있으며, 제 2 슬루 레이트 제어부(720)는 도 2의 풀다운 회로(12)와 동일한 구성을 적용할 수 있으므로 구성설명은 생략하기로 한다.
상기 데이터 출력부(20)는 게이트가 상기 제 1 슬루 레이트 제어부(210)와 제 2 슬루 레이트 제어부(220)의 출력단에 각각 연결되고, 드레인이 공통연결되며, 상기 드레인 연결노드에 데이터 출력단이 연결되는 제 1 트랜지스터(P1) 및 제 2 트랜지스터(N1)로 구성된다.
이와 같이 구성된 본 발명의 제 3 실시예의 동작을 설명하면 다음과 같다.
이때 제 1 바이어스 생성부(510), 제 2 바이어스 생성부(520), 제 1 슬루 레이트 제어부(710), 및 제 2 슬루 레이트 제어부(720)의 구성설명이 필요하므로 이는 도 4 및 도 6을 참조하기로 한다.
먼저, 작업자는 제품 제조공정 또는 양산이 완료된 상태에서, MRS(Mode Register Set)를 통해, 제 1 바이어스 생성부(510) 및 제 2 바이어스 생성부(520) 각각의 설정값을 정하고 이 값이 각각의 레지스터에 저장되도록 한다.
이때 제 1 바이어스 생성부(510), 제 2 바이어스 생성부(520)의 내부 구성으로 도 4에 도시된 레벨 스위칭부(120)의 저항 어레이(RO ~ RN)의 저항값들은 이미 알려진 값이다. 따라서 제 1 내지 제 3 설정값 즉, N 비트의 레지스터값(reg0 ~ regN)을 정함으로써 해당 패스 게이트(121)가 턴온되고 그에 따라 연결된 분배저항에 의해 제 1 바이어스(nbias1, nbias2)의 전압레벨이 결정된다. 그리고 언제라도 MRS(Mode Register Set)를 통해 레지스터값의 변경을 통한 바이어스 전압레벨 변경이 가능하다.
한편, 출력 제어부(130)는 차동 증폭기(132)가 기준전압(VREF)과 레벨 스위칭부(120)와 연결된 노드 전압의 차이에 따라 트랜지스터(P11)를 제어하여 일정한 전류가 레벨 스위칭부(120)에 공급되도록 한다.
이어서 제 1 바이어스 생성부(510) 및 제 2 바이어스 생성부(520) 각각의 바이어스 출력부(140)는 상기 레벨 스위칭부(120)로부터 제 1 바이어스(nbias1, nbias2)를 출력하고, 상기 제 1 바이어스(nbias1, nbias2)를 이용하여 제 2 바이어스(pbias1, pbias2)를 생성하고 이를 출력한다.
이때 바이어스 출력부(140)는 커런트 미러의 역할을 하여 상기 제 2 바이어스(pbias1, pbias2)와 그 각각에 해당하는 제 1 바이어스(nbias1, nbias1)의 전압레벨 절대값이 동일하게 유지되도록 한다.
따라서 지연 제어부(600)가 상기 제 1 바이어스 생성부(510)에서 생성된 바이어스 레벨에 해당하는 시간만큼 데이터를 지연시켜 슬루 레이트 제어부(700)로 출력한다. 즉, 도 10에 도시된 바와 같이, 제 1 바이어스(nbias1)와 제 2 바이어스(pbias1) 레벨에 따라 트랜지스터(N52, P52)의 게이트 레벨이 결정되므로, 바이어스 레벨이 낮을수록 지연시간이 증가하고 바이어스 레벨이 높을수록 지연시간이 감소하게 된다.
그리고 제 1 슬루 레이트 제어부(710)는 상기 제 2 바이어스 생성부(520)에서 출력된 제 1 바이어스(nbias2)와 제 2 바이어스(pbias2) 각각의 레벨에 따라 데 이터 풀업 슬루 레이트를 제어한다. 즉, 제 1 바이어스(nbias2)와 제 2 바이어스(pbias2) 레벨에 따라 도 6의 트랜지스터(N32, P32)의 게이트 레벨이 결정되므로, 바이어스 레벨의 높낮이에 따라 슬루 레이트가 결정되는 것이다.
또한 제 2 슬루 레이트 제어부(720)는 도 2와 같이 트랜지스터(P2, N2) 저항과 저항(R10)에 의해 기설정된에 값에 따라 데이터 풀다운 슬루 레이트를 제어한다.
그리고 상기 풀업 및 풀다운 슬루 레이트에 따라 데이터 출력부(20)를 통해 데이터 출력이 이루어진다.
따라서 본 발명의 제 3 실시예는 상술한 바와 같이, 레지스터값 설정에 따라 적용 시스템의 특성에 맞도록 독립적인 출력 타이밍 조절과, 데이터 풀업 또는 데이터 풀다운 슬루 레이트 조절이 가능하다.
- 제 4 실시예 -
본 발명에 따른 반도체 메모리의 데이터 출력장치는 도 12에 도시된 바와 같이, 적어도 하나의 설정값 각각에 해당하는 레벨의 바이어스(bias)를 생성하는 바이어스 생성부(800), 상기 바이어스 생성부(800)에서 생성된 바이어스에 따라, 입력된 데이터를 지연시키는 지연 제어부(600), 상기 바이어스 생성부(800)에서 생성된 바이어스에 따라, 입력된 데이터의 풀업 및 풀다운 슬루 레이트(Slew rate)를 제어하는 슬루 레이트 제어부(900), 및 상기 슬루 레이트 제어부(900)에서 제어된 슬루 레이트에 따라 데이터를 출력하는 데이터 출력부(20)를 포함한다.
상기 바이어스 생성부(800)는 제 1 설정값에 따라 상기 데이터의 지연시간을 결정하기 위한 바이어스를 생성하는 제 1 바이어스 생성부(810), 제 2 설정값에 따라 상기 데이터 풀업 슬루 레이트를 제어하기 위한 바이어스를 생성하는 제 2 바이어스 생성부(820), 및 제 3 설정값에 따라 상기 데이터 풀다운 슬루 레이트를 제어하기 위한 바이어스를 생성하는 제 3 바이어스 생성부(830)를 포함한다.
이때 제 1 바이어스 생성부(810)는 본 발명 제 1 실시예에 따른 도 4의 구성을 사용할 수 있으며, 제 2 바이어스 생성부(820) 및 제 3 바이어스 생성부(830)는 상기 제 1 바이어스 생성부(510)와 동일한 구성을 사용할 수 있으므로 구성설명은 생략하기로 한다. 단, 제 1 바이어스 생성부(810)는 제 1 설정값에 따른 레벨의 제 1 및 제 2 바이어스(nbias1, pbias1)를 생성하고, 제 2 바이어스 생성부(820)는 제 2 설정값에 따른 레벨의 제 1 및 제 2 바이어스(nbias2, pbias2)를 생성하며, 제 3 바이어스 생성부(830)는 제 3 설정값에 따른 레벨의 제 1 및 제 2 바이어스(nbias3, pbias3)를 생성한다. 이와 같이 제 1 내지 제 3 바이어스 생성부(810, 820, 830)에서 출력되는 바이어스의 레벨은 해당 설정값에 의해 결정되므로 서로 다르게 제어할 수 있음은 물론이고, 필요시 동일하게 할 수도 있다.
상기 지연 제어부(600)는 상기 제 1 바이어스 생성부(810)에서 생성된 제 1
바이어스(nbias1) 및 제 2 바이어스(pbias1)의 레벨에 따라 데이터의 입력 타이밍을 지연시키는 구성으로, 본 발명의 제 3 실시예에 따른 도 10 및 도 11의 구성을 사용할 수 있으므로 구성설명은 생략하기로 한다.
상기 슬루 레이트 제어부(900)는 상기 제 2 바이어스 생성부(820)에서 생성 된 바이어스에 따라 입력된 데이터의 풀업 슬루 레이트를 제어하는 제 1 슬루 레이트 제어부(910), 및 상기 제 3 바이어스 생성부(830)에서 생성된 바이어스에 따라 입력된 데이터의 풀다운 슬루 레이트를 제어하는 제 2 슬루 레이트 제어부(920)를 포함한다. 이때 상기 제 1 슬루 레이트 제어부(910)는 본 발명 제 1 실시예에 따른 도 6 및 도 7의 구성을 사용할 수 있으며, 제 2 슬루 레이트 제어부(920)는 상기 제 1 슬루 레이트 제어부(910)와 동일한 구성을 사용할 수 있으므로 구성설명은 생략하기로 한다.
상기 데이터 출력부(20)는 게이트가 상기 제 1 슬루 레이트 제어부(210)와 제 2 슬루 레이트 제어부(220)의 출력단에 각각 연결되고, 드레인이 공통연결되며, 상기 드레인 연결노드에 데이터 출력단이 연결되는 제 1 트랜지스터(P1) 및 제 2 트랜지스터(N1)로 구성된다.
이와 같이 구성된 본 발명의 제 4 실시예의 동작을 설명하면 다음과 같다. 이때 제 1 바이어스 생성부(810), 제 2 바이어스 생성부(820), 제 3 바이어스 생성부(830), 제 1 슬루 레이트 제어부(910), 및 제 2 슬루 레이트 제어부(920)의 구성설명이 필요하므로 이는 도 4 및 도 6을 참조하기로 한다.
먼저, 작업자는 제품 제조공정 또는 양산이 완료된 상태에서, MRS(Mode Register Set)를 통해, 제 1 바이어스 생성부(810), 제 2 바이어스 생성부(820), 및 제 3 바이어스 생성부(830) 각각의 설정값을 정하고 이 값이 각각의 레지스터에 저장되도록 한다.
이때 제 1 바이어스 생성부(810), 제 2 바이어스 생성부(820), 및 제 3 바이 어스 생성부(830)의 내부 구성으로 도 4에 도시된 레벨 스위칭부(120)의 저항 어레이(RO ~ RN)의 저항값들은 이미 알려진 값이다. 따라서 제 1 내지 제 3 설정값 즉, N 비트의 레지스터값(reg0 ~ regN)을 정함으로써 해당 패스 게이트(121)가 턴온되고 그에 따라 연결된 분배저항에 의해 제 1 바이어스(nbias1, nbias2, nbias3) 전압레벨이 결정된다. 그리고 언제라도 MRS(Mode Register Set)를 통해 레지스터값의 변경을 통한 바이어스 전압레벨 변경이 가능하다.
한편, 출력 제어부(130)는 차동 증폭기(132)가 기준전압(VREF)과 레벨 스위칭부(120)와 연결된 노드 전압의 차이에 따라 트랜지스터(P11)를 제어하여 일정한 전류가 레벨 스위칭부(120)에 공급되도록 한다.
이어서 제 1 바이어스 생성부(810), 제 2 바이어스 생성부(820) 및 제 3 바이어스 생성부(830) 각각의 바이어스 출력부(140)는 상기 레벨 스위칭부(120)로부터 제 1 바이어스(nbias1, nbias2, nbias3)를 출력하고, 상기 제 1 바이어스(nbias1, nbias2, nbias3)를 이용하여 제 2 바이어스(pbias1, pbias2, pbias3)를 생성하고 이를 출력한다.
이때 바이어스 출력부(140)는 커런트 미러의 역할을 하여 상기 제 2 바이어스(pbias1, pbias2, pbias3)와 그 각각에 해당하는 상기 제 1 바이어스(nbias1, nbias2, nbias3) 전압레벨의 절대값이 동일하게 유지되도록 한다.
따라서 지연 제어부(600)가 상기 제 1 바이어스 생성부(810)에서 생성된 바이어스 레벨에 해당하는 시간만큼 데이터를 지연시켜 슬루 레이트 제어부(900)로 출력한다. 즉, 제 1 바이어스(nbias1)와 제 2 바이어스(pbias1) 레벨에 따라 도 10 의 트랜지스터(N52, P52)의 게이트 레벨이 결정되므로, 바이어스 레벨이 낮을수록 지연시간이 증가하고 바이어스 레벨이 높을수록 지연시간이 감소하게 된다.
그리고 제 1 슬루 레이트 제어부(910)는 상기 제 2 바이어스 생성부(820)에서 출력된 제 1 바이어스(nbias2)와 제 2 바이어스(pbias2) 각각의 레벨에 따라 데이터 풀업 슬루 레이트를 제어한다.
또한 제 2 슬루 레이트 제어부(920)는 상기 제 3 바이어스 생성부(830)에서 출력된 제 1 바이어스(nbias3)와 제 2 바이어스(pbias3) 각각의 레벨에 따라 데이터 풀다운 슬루 레이트를 제어한다.
즉, 제 1 바이어스(nbias1, nbias2)와 제 2 바이어스(pbias1, pbias2) 레벨에 따라 도 6의 트랜지스터(N32, P32)의 게이트 레벨이 결정되므로, 바이어스 레벨의 높낮이에 따라 슬루 레이트가 결정되는 것이다.
그리고 상기 풀업 및 풀다운 슬루 레이트에 따라 데이터 출력부(20)를 통해 데이터 출력이 이루어진다.
따라서 본 발명의 제 3 실시예는 상술한 바와 같이, 레지스터값 설정에 따라 적용 시스템의 특성에 맞도록 독립적인 출력 타이밍 조절과, 데이터 풀업 및 데이터 풀다운 슬루 레이트 조절이 가능하다.
한편, 상술한 본 발명의 제 1 내지 제 4 실시예를 살펴보면, 상기 설정값을 레지스터에 저장하는 동작이 MRS를 통해 이루어지는 것으로 기술되어 있으나, 상기 설정값 저장 동작은 별도의 테스트 모드를 통해 이루어질 수도 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수 적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리의 데이터 출력장치 및 방법은 바이어스 레벨을 조절하고, 그에 따라 슬루 레이트를 원하는 수준으로 조절할 수 있음은 물론이고, 데이터 출력 타이밍 또한 원하는 수준으로 조절할 수 있으므로, 회로 변경 없이도 다양한 동작조건을 만족시킬 수 있고, 적용 시스템의 변경에 신속하고 용이하게 대응할 수 있어 제품의 적용범위를 크게 확장 시킬 수 있는 효과가 있다.

Claims (49)

  1. 설정값에 해당하는 레벨의 바이어스(bias)를 생성하는 바이어스 생성수단;
    상기 바이어스 생성수단에서 생성된 바이어스에 따라, 입력된 데이터의 풀업 또는 풀다운 슬루 레이트(Slew rate)를 제어하는 슬루 레이트 제어수단; 및
    상기 슬루 레이트 제어수단에서 제어된 슬루 레이트에 따라 데이터를 출력하는 데이터 출력수단을 포함하는 반도체 메모리의 데이터 출력장치.
  2. 제 1 항에 있어서,
    상기 바이어스 생성수단은 상기 설정값을 저장하는 레지스터,
    상기 설정값에 따라 서로 다른 레벨 중 하나가 선택되는 레벨 스위칭부,
    상기 레벨 스위칭부로 전원을 인가하고 상기 전원에 따른 전류량이 일정하게 유지되도록 하는 출력 제어부, 및
    상기 레벨 스위칭부의 기설정 노드로부터 제 1 바이어스를 출력하고 상기 제 1 바이어스를 이용하여 생성한 제 2 바이어스를 출력하는 바이어스 출력부를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  3. 제 2 항에 있어서,
    상기 레지스터에 저장된 설정값은 적어도 2 비트 이상으로 이루어짐을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  4. 제 2 항에 있어서,
    상기 제 1 바이어스는 양(+)의 값을 갖고, 제 2 바이어스는 음(-)의 값을 갖는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  5. 제 1 항에 있어서,
    상기 슬루 레이트 제어수단은 상기 바이어스 생성수단에서 생성된 바이어스에 따라 입력된 데이터의 풀업 또는 풀다운 슬루 레이트를 제어하는 제 1 슬루 레이트 제어부, 및 입력된 데이터의 풀다운 또는 풀업 슬루 레이트를 제어하는 제 2 슬루 레이트 제어부를 포함함을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  6. 제 5 항에 있어서,
    상기 제 1 슬루 레이트 제어부는 데이터 입력단에 공통연결된 제 1 및 제 2 트랜지스터로 이루어진 인버터,
    접지단과 상기 제 1 트랜지스터 사이에 연결되어 상기 바이어스 생성수단에서 생성된 바이어스에 따라 동작하는 제 3 트랜지스터, 및
    전원단과 상기 제 2 트랜지스터 사이에 연결되어 상기 바이어스 생성수단에서 생성된 바이어스에 따라 동작하는 제 4 트랜지스터를 포함함을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  7. 제 5 항에 있어서,
    상기 제 1 슬루 레이트 제어부는 데이터 입력단에 연결된 제 1 인버터,
    상기 제 1 인버터의 출력단과 공통연결된 제 1 및 제 2 트랜지스터로 이루어진 제 2 인버터,
    접지단과 상기 제 2 인버터의 제 1 트랜지스터 사이에 연결되어 상기 바이어스 생성수단에서 생성된 바이어스에 따라 동작하는 제 3 트랜지스터,
    상기 제 1 인버터의 출력단에 연결된 제 3 인버터,
    상기 제 3 인버터의 출력단과 연결된 제 4 트랜지스터 및 제 2 인버터의 출력단과 연결된 제 5 트랜지스터로 이루어진 제 4 인버터, 및
    상기 제 4 인버터의 제 4 트랜지스터와 접지단 사이에 연결되어 상기 바이어스에 따라 동작하는 제 6 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  8. 제 5 항에 있어서,
    상기 제 2 슬루 레이트 제어부는 게이트가 데이터 입력단에 공통연결되고 드레인이 서로 연결된 제 1 및 제 2 트랜지스터, 및
    상기 제 1 및 제 2 트랜지스터의 드레인 연결노드와 출력단 사이에 연결된 저항을 포함함을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  9. 적어도 둘 이상의 설정값 각각에 해당하는 레벨의 바이어스(bias)를 생성하 는 바이어스 생성수단;
    상기 바이어스 생성수단에서 생성된 각 바이어스에 따라, 입력된 데이터의 풀업 및 풀다운 슬루 레이트(Slew rate)를 제어하는 슬루 레이트 제어수단; 및
    상기 슬루 레이트 제어수단에서 제어된 슬루 레이트에 따라 데이터를 출력하는 데이터 출력수단을 포함하는 반도체 메모리의 데이터 출력장치.
  10. 제 7 항에 있어서,
    상기 바이어스 생성수단은 상기 데이터 풀업 슬루 레이트를 제어하기 위한 바이어스를 생성하는 제 1 바이어스 생성부, 및
    상기 데이터 풀다운 슬루 레이트를 제어하기 위한 바이어스를 생성하는 제 2 바이어스 생성부를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  11. 제 10 항에 있어서,
    상기 제 1 바이어스 생성부 및 제 2 바이어스 생성부는,
    상기 설정값을 저장하는 레지스터,
    상기 설정값에 따라 서로 다른 레벨 중 하나가 선택되는 레벨 스위칭부,
    상기 레벨 스위칭부로 전원을 인가하고 상기 전원에 따른 전류량이 일정하게 유지되도록 하는 출력 제어부, 및
    상기 레벨 스위칭부의 기설정 노드로부터 제 1 바이어스를 출력하고 상기 제 1 바이어스를 이용하여 생성한 제 2 바이어스를 출력하는 바이어스 출력부를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  12. 제 10 항에 있어서,
    상기 제 2 바이어스 생성부는 상기 제 1 바이어스 생성부와 그 구성이 동일한 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  13. 제 9 항에 있어서,
    상기 슬루 레이트 제어수단은 상기 바이어스 생성수단에서 생성된 바이어스에 따라 입력된 데이터의 풀업 슬루 레이트를 제어하는 제 1 슬루 레이트 제어부, 및 입력된 데이터의 풀다운 슬루 레이트를 제어하는 제 2 슬루 레이트 제어부를 포함함을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  14. 제 13 항에 있어서,
    상기 제 1 슬루 레이트 제어부 및 제 2 슬루 레이트 제어부는,
    데이터 입력단에 공통연결된 제 1 및 제 2 트랜지스터로 이루어진 인버터,
    접지단과 상기 제 1 트랜지스터 사이에 연결되어 상기 바이어스 생성수단에서 생성된 바이어스에 따라 동작하는 제 3 트랜지스터, 및
    전원단과 상기 제 2 트랜지스터 사이에 연결되어 상기 바이어스 생성수단에서 생성된 바이어스에 따라 동작하는 제 4 트랜지스터를 포함함을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  15. 제 13 항에 있어서,
    상기 제 1 슬루 레이트 제어부 및 제 2 슬루 레이트 제어부는,
    데이터 입력단에 연결된 제 1 인버터,
    상기 제 1 인버터의 출력단과 공통연결된 제 1 및 제 2 트랜지스터로 이루어진 제 2 인버터,
    접지단과 상기 제 2 인버터의 제 1 트랜지스터 사이에 연결되어 상기 바이어스 생성수단에서 생성된 바이어스에 따라 동작하는 제 3 트랜지스터,
    상기 제 1 인버터의 출력단에 연결된 제 3 인버터,
    상기 제 3 인버터의 출력단과 연결된 제 4 트랜지스터 및 제 2 인버터의 출력단과 연결된 제 5 트랜지스터로 이루어진 제 4 인버터, 및
    상기 제 4 인버터의 제 4 트랜지스터와 접지단 사이에 연결되어 상기 바이어스에 따라 동작하는 제 6 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  16. 제 13 항에 있어서,
    상기 제 2 슬루 레이트 제어부는 상기 제 1 슬루 레이트 제어부와 그 구성이 동일한 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  17. 적어도 하나의 설정값 각각에 해당하는 레벨의 바이어스(bias)를 생성하는 바이어스 생성수단;
    입력된 데이터를 상기 바이어스 생성수단에서 생성된 바이어스에 따라 지연시키는 지연 제어수단;
    상기 지연 제어수단에 의해 지연된 데이터의 풀업 슬루 레이트(Slew rate) 또는 풀다운 슬루 레이트 중 어느 하나를 상기 바이어스 생성수단에서 생성된 바이어스에 따라 제어하는 슬루 레이트 제어수단; 및
    상기 슬루 레이트 제어수단에서 제어된 슬루 레이트에 따라 데이터를 출력하는 데이터 출력수단을 포함하는 반도체 메모리의 데이터 출력장치.
  18. 제 17 항에 있어서,
    상기 바이어스 생성수단은 상기 데이터의 지연시간을 결정하기 위한 바이어스를 생성하는 제 1 바이어스 생성부, 및
    상기 데이터의 풀업 또는 풀다운 슬루 레이트를 제어하기 위한 바이어스를 생성하는 제 2 바이어스 생성부를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  19. 제 18 항에 있어서,
    상기 제 1 바이어스 생성부 및 제 2 바이어스 생성부는 상기 설정값을 저장하는 레지스터,
    상기 설정값에 따라 서로 다른 레벨 중 하나가 선택되는 레벨 스위칭부,
    상기 레벨 스위칭부로 전원을 인가하고 상기 전원에 따른 전류량이 일정하게 유지되도록 하는 출력 제어부, 및
    상기 레벨 스위칭부의 기설정 노드로부터 제 1 바이어스를 출력하고 상기 제 1 바이어스를 이용하여 생성한 제 2 바이어스를 출력하는 바이어스 출력부를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  20. 제 17 항에 있어서,
    상기 슬루 레이트 제어수단은 상기 지연 제어수단에 의해 지연된 데이터의 풀업 슬루 레이트 또는 풀다운 슬루 레이트를 상기 바이어스 생성수단에서 생성된 바이어스에 따라 제어하는 제 1 슬루 레이트 제어부, 및 상기 지연 제어수단에 의해 지연된 데이터의 풀다운 슬루 레이트 또는 풀업 슬루 레이트를 내부 소자에 의해 기설정된 값에 따라 제어하는 제 2 슬루 레이트 제어부를 포함함을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  21. 제 20 항에 있어서,
    상기 제 1 슬루 레이트 제어부 및 제 2 슬루 레이트 제어부는 데이터 입력단에 공통연결된 제 1 및 제 2 트랜지스터로 이루어진 인버터,
    접지단과 상기 제 1 트랜지스터 사이에 연결되어 상기 바이어스 생성수단에서 생성된 바이어스에 따라 동작하는 제 3 트랜지스터, 및
    전원단과 상기 제 2 트랜지스터 사이에 연결되어 상기 바이어스 생성수단에서 생성된 바이어스에 따라 동작하는 제 4 트랜지스터를 포함함을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  22. 제 20 항에 있어서,
    상기 제 1 슬루 레이트 제어부 및 제 2 슬루 레이트 제어부는 데이터 입력단에 연결된 제 1 인버터,
    상기 제 1 인버터의 출력단과 공통연결된 제 1 및 제 2 트랜지스터로 이루어진 제 2 인버터,
    접지단과 상기 제 2 인버터의 제 1 트랜지스터 사이에 연결되어 상기 바이어스 생성수단에서 생성된 바이어스에 따라 동작하는 제 3 트랜지스터,
    상기 제 1 인버터의 출력단에 연결된 제 3 인버터,
    상기 제 3 인버터의 출력단과 연결된 제 4 트랜지스터 및 제 2 인버터의 출력단과 연결된 제 5 트랜지스터로 이루어진 제 4 인버터, 및
    상기 제 4 인버터의 제 4 트랜지스터와 접지단 사이에 연결되어 상기 바이어스에 따라 동작하는 제 6 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  23. 적어도 하나의 설정값 각각에 해당하는 레벨의 바이어스(bias)를 생성하는 바이어스 생성수단;
    상기 바이어스 생성수단에서 생성된 바이어스에 따라, 입력된 데이터를 지연시키는 지연 제어수단;
    상기 바이어스 생성수단에서 생성된 바이어스에 따라, 상기 지연 제어수단에 의해 지연된 데이터의 풀업 및 풀다운 슬루 레이트(Slew rate)를 제어하는 슬루 레이트 제어수단; 및
    상기 슬루 레이트 제어수단에서 제어된 슬루 레이트에 따라 데이터를 출력하는 데이터 출력수단을 포함하는 반도체 메모리의 데이터 출력장치.
  24. 제 23 항에 있어서,
    상기 바이어스 생성수단은 상기 데이터의 지연시간을 결정하기 위한 바이어스를 생성하는 제 1 바이어스 생성부,
    상기 데이터의 풀업 슬루 레이트를 제어하기 위한 바이어스를 생성하는 제 2 바이어스 생성부, 및
    상기 데이터의 풀다운 슬루 레이트를 제어하기 위한 바이어스를 생성하는 제 3 바이어스 생성부를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  25. 제 24 항에 있어서,
    상기 제 1 바이어스 생성부, 제 2 바이어스 생성부 및 제 3 바이어스 생성부는 상기 설정값을 저장하는 레지스터,
    상기 설정값에 따라 서로 다른 레벨 중 하나가 선택되는 레벨 스위칭부,
    상기 레벨 스위칭부로 전원을 인가하고 상기 전원에 따른 전류량이 일정하게 유지되도록 하는 출력 제어부, 및
    상기 레벨 스위칭부의 기설정 노드로부터 제 1 바이어스를 출력하고 상기 제 1 바이어스를 이용하여 생성한 제 2 바이어스를 출력하는 바이어스 출력부를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  26. 제 23 항에 있어서,
    상기 슬루 레이트 제어수단은 상기 지연 제어수단에 의해 지연된 데이터의 풀업 슬루 레이트를 상기 바이어스 생성수단에서 생성된 바이어스에 따라 제어하는 제 1 슬루 레이트 제어부, 및 상기 지연 제어수단에 의해 지연된 데이터의 풀다운 슬루 레이트를 상기 바이어스 생성수단에서 생성된 바이어스에 따라 제어하는 제 2 슬루 레이트 제어부를 포함함을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  27. 제 24 항에 있어서,
    상기 제 1 슬루 레이트 제어부 및 제 2 슬루 레이트 제어부는 데이터 입력단에 공통연결된 제 1 및 제 2 트랜지스터로 이루어진 인버터,
    접지단과 상기 제 1 트랜지스터 사이에 연결되어 상기 바이어스 생성수단에서 생성된 바이어스에 따라 동작하는 제 3 트랜지스터, 및
    전원단과 상기 제 2 트랜지스터 사이에 연결되어 상기 바이어스 생성수단에서 생성된 바이어스에 따라 동작하는 제 4 트랜지스터를 포함함을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  28. 제 24 항에 있어서,
    상기 제 1 슬루 레이트 제어부 및 제 2 슬루 레이트 제어부는 데이터 입력단 에 연결된 제 1 인버터,
    상기 제 1 인버터의 출력단과 공통연결된 제 1 및 제 2 트랜지스터로 이루어진 제 2 인버터,
    접지단과 상기 제 2 인버터의 제 1 트랜지스터 사이에 연결되어 상기 바이어스 생성수단에서 생성된 바이어스에 따라 동작하는 제 3 트랜지스터,
    상기 제 1 인버터의 출력단에 연결된 제 3 인버터,
    상기 제 3 인버터의 출력단과 연결된 제 4 트랜지스터 및 제 2 인버터의 출력단과 연결된 제 5 트랜지스터로 이루어진 제 4 인버터, 및
    상기 제 4 인버터의 제 4 트랜지스터와 접지단 사이에 연결되어 상기 바이어스에 따라 동작하는 제 6 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  29. 제 2 항, 제 11 항, 제 19 항, 또는 제 25 항 중 어느 한 항에 있어서,
    상기 레벨 스위칭부는 일단이 전원단에 연결되고 서로 직렬 연결된 복수개의 저항으로 이루어진 저항 어레이, 및
    상기 저항 어레이의 각 저항 사이의 노드와 접지단 사이에 연결되고 각각 자신에 해당하는 상기 설정값에 따라 동작하는 복수개의 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  30. 제 29 항에 있어서,
    상기 스위칭 소자는 상기 설정값과 반전된 상기 설정값을 제어단자에 입력받는 패스 게이트인 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  31. 제 2 항, 제 11 항, 제 19 항, 또는 제 25 항 중 어느 한 항에 있어서,
    상기 출력 제어부는 전원단과 상기 레벨 스위칭부 사이에 연결된 트랜지스터,
    소정 기준전압과 상기 레벨 스위칭부의 소정 노드 전압을 입력받고 그 차이레벨을 상기 트랜지스터의 게이트로 출력하는 차동 증폭기를 포함함을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  32. 제 2 항, 제 11 항, 제 19 항, 또는 제 25 항 중 어느 한 항에 있어서,
    상기 바이어스 출력부는 드레인이 접지단에 연결되고 게이트에 상기 제 1 바이어스를 인가받는 제 1 트랜지스터,
    소오스가 전원단에 연결되고 게이트 및 드레인이 공통연결되며, 상기 공통연결된 노드에서 제 2 바이어스가 출력되는 제 2 트랜지스터, 및
    상기 제 1 트랜지스터의 소오스와 상기 제 2 트랜지스터의 드레인 사이에 연결된 저항소자를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  33. 제 32 항에 있어서,
    상기 저항소자는 게이트가 접지된 P형 트랜지스터 및 게이트에 전원단이 연 결된 N형 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  34. 제 1 항, 제 9 항, 제 17 항, 또는 제 23 항 중 어느 한 항에 있어서,
    상기 데이터 출력수단은 게이트가 상기 제 1 슬루 레이트 제어부와 제 2 슬루 레이트 제어부의 출력단에 각각 연결되고, 드레인이 공통연결되며, 상기 드레인 연결노드에 데이터 출력단이 연결되는 제 1 트랜지스터 및 제 2 트랜지스터를 포함함을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  35. 제 17항 또는 23항에 있어서,
    상기 지연 제어수단은 다수개의 인버터가 연결된 인버터 체인, 게이트에 제 1 바이어스가 인가되고 접지단과 각 인버터 사이에 일대일 대응되도록 연결된 다수개의 제 1 트랜지스터, 및 게이트에 제 2 바이어스가 인가되고 전원단과 각 인버터 사이에 일대일 대응되도록 연결된 다수개의 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력장치.
  36. 제 17항 또는 23항에 있어서,
    상기 지연 제어수단은 다수개의 인버터가 연결된 인버터 체인, 및 게이트에 제 1 바이어스가 인가되고 접지단과 각 인버터 사이에 일대일 대응되도록 연결된 다수개의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력 장치.
  37. 바이어스 생성수단 및 슬루 레이트 제어수단을 갖는 반도체 메모리의 데이터 출력방법으로서,
    상기 바이어스 생성수단에서 설정값에 해당하는 레벨의 바이어스를 생성하는 단계;
    상기 슬루 레이트 제어수단에서 상기 생성된 바이어스에 따라, 입력된 데이터의 풀업 슬루 레이트 또는 풀다운 슬루 레이트를 제어하는 단계; 및
    상기 슬루 레이트가 제어된 데이터를 외부로 출력하는 단계를 포함하는 반도체 메모리의 데이터 출력방법.
  38. 제 37 항에 있어서,
    상기 설정값에 해당하는 레벨의 바이어스를 생성하는 단계는 전원전압을 상기 바이어스 생성수단 내부의 레지스터값에 따라 저항값이 가변된 분배저항을 이용하여 변압함으로써 바이어스를 생성하는 단계임을 특징으로 하는 반도체 메모리의 데이터 출력방법.
  39. 제 37 항에 있어서,
    상기 생성된 바이어스에 따라, 입력된 데이터의 풀업 또는 풀다운 슬루 레이트를 제어하여 출력하는 단계는 상기 생성된 바이어스 레벨에 따라 풀업 또는 풀다 운 타이밍을 조절하는 단계임을 특징으로 하는 반도체 메모리의 데이터 출력방법.
  40. 바이어스 생성수단 및 슬루 레이트 제어수단을 갖는 반도체 메모리의 데이터 출력방법으로서,
    상기 바이어스 생성수단에서 적어도 하나의 설정값 각각에 해당하는 레벨의 바이어스를 생성하는 단계;
    상기 슬루 레이트 제어수단에서 상기 각각 생성된 바이어스에 따라, 입력된 데이터의 풀업 슬루 레이트 및 풀다운 슬루 레이트를 제어하는 단계; 및
    상기 슬루 레이트가 제어된 데이터를 외부로 출력하는 단계를 포함하는 반도체 메모리의 데이터 출력방법.
  41. 제 40 항에 있어서,
    상기 적어도 하나의 설정값 각각에 해당하는 레벨의 바이어스를 생성하는 단계는 전원전압을 상기 바이어스 생성수단 내부의 적어도 하나의 레지스터값에 따라 각각 저항값이 가변된 분배저항을 이용하여 변압함으로써 바이어스를 생성하는 단계임을 특징으로 하는 반도체 메모리의 데이터 출력방법.
  42. 제 40 항에 있어서,
    상기 각각 생성된 바이어스에 따라, 입력된 데이터의 풀업 및 풀다운 슬루 레이트를 제어하여 출력하는 단계는 상기 각각 생성된 바이어스 레벨에 따라 풀업 및 풀다운 타이밍을 각각 조절하는 단계임을 특징으로 하는 반도체 메모리의 데이터 출력방법.
  43. 바이어스 생성수단, 지연 제어수단 및 슬루 레이트 제어수단을 갖는 반도체 메모리의 데이터 출력방법으로서,
    상기 바이어스 생성수단에서 적어도 하나의 설정값 각각에 해당하는 레벨의 바이어스를 생성하는 단계;
    상기 지연 제어수단에서 상기 생성된 바이어스 중 자신에 해당하는 바이어스에 따라, 입력된 데이터를 소정시간만큼 지연시키는 단계;
    상기 슬루 레이트 제어수단에서 상기 생성된 바이어스 중 자신에 해당하는 바이어스에 따라, 상기 지연된 데이터의 풀업 슬루 레이트 또는 풀다운 슬루 레이트 중 어느 하나를 제어하는 단계; 및
    상기 슬루 레이트가 제어된 데이터를 외부로 출력하는 단계를 포함하는 반도체 메모리의 데이터 출력방법.
  44. 제 43 항에 있어서,
    상기 적어도 하나의 설정값 각각에 해당하는 레벨의 바이어스를 생성하는 단계는 전원전압을 상기 바이어스 생성수단 내부의 적어도 하나의 레지스터값에 따라 각각 저항값이 가변된 분배저항을 이용하여 변압함으로써 바이어스를 생성하는 단계임을 특징으로 하는 반도체 메모리의 데이터 출력방법.
  45. 제 43 항에 있어서,
    상기 각각 생성된 바이어스 중 자신에 해당하는 바이어스에 따라, 상기 지연된 데이터의 풀업 슬루 레이트 또는 풀다운 슬루 레이트 중 어느 하나를 제어하여 출력하는 단계는 상기 자신에 해당하는 바이어스의 레벨에 따라 풀업 또는 풀다운 타이밍을 조절하는 단계임을 특징으로 하는 반도체 메모리의 데이터 출력방법.
  46. 바이어스 생성수단, 지연 제어수단 및 슬루 레이트 제어수단을 갖는 반도체 메모리의 데이터 출력방법으로서,
    상기 바이어스 생성수단에서 적어도 하나의 설정값 각각에 해당하는 레벨의 바이어스를 생성하는 단계;
    상기 지연 제어수단에서 상기 각각 생성된 바이어스 중 자신에 해당하는 바이어스에 따라, 입력된 데이터를 소정시간만큼 지연시키는 단계;
    상기 슬루 레이트 제어수단에서 상기 각각 생성된 바이어스 중 자신에 해당하는 바이어스에 따라, 상기 지연된 데이터의 풀업 슬루 레이트 및 풀다운 슬루 레이트를 제어하는 단계; 및
    상기 슬루 레이트가 제어된 데이터를 외부로 출력하는 단계를 포함하는 반도체 메모리의 데이터 출력방법.
  47. 제 46 항에 있어서,
    상기 적어도 하나의 설정값 각각에 해당하는 레벨의 바이어스를 생성하는 단계는 전원전압을 상기 바이어스 생성수단 내부의 적어도 하나의 레지스터값에 따라 각각 저항값이 가변된 분배저항을 이용하여 변압함으로써 바이어스를 생성하는 단계임을 특징으로 하는 반도체 메모리의 데이터 출력방법.
  48. 제 46 항에 있어서,
    상기 각각 생성된 바이어스 중 자신에 해당하는 바이어스에 따라, 상기 지연된 데이터의 풀업 슬루 레이트 및 풀다운 슬루 레이트를 제어하여 출력하는 단계는 상기 자신에 해당하는 바이어스의 레벨에 따라 풀업 및 풀다운 타이밍을 조절하는 단계임을 특징으로 하는 반도체 메모리의 데이터 출력방법.
  49. 제 37 항, 제 40 항, 제 43 항, 또는 제 46 항 중 어느 한 항에 있어서,
    상기 설정값은 테스트 모드를 통해 설정됨을 특징으로 하는 반도체 메모리의 데이터 출력방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101283998B1 (ko) 2012-03-23 2013-07-10 포항공과대학교 산학협력단 슬루 레이트 제어를 이용한 시간차이증폭기 및 시간차이증폭방법
US8531895B2 (en) 2011-05-11 2013-09-10 Hynix Semiconductor Inc. Current control circuit

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070205969A1 (en) 2005-02-23 2007-09-06 Pixtronix, Incorporated Direct-view MEMS display devices and methods for generating images thereon
US9082353B2 (en) 2010-01-05 2015-07-14 Pixtronix, Inc. Circuits for controlling display apparatus
US7999994B2 (en) 2005-02-23 2011-08-16 Pixtronix, Inc. Display apparatus and methods for manufacture thereof
US8519945B2 (en) 2006-01-06 2013-08-27 Pixtronix, Inc. Circuits for controlling display apparatus
US8310442B2 (en) 2005-02-23 2012-11-13 Pixtronix, Inc. Circuits for controlling display apparatus
US8159428B2 (en) 2005-02-23 2012-04-17 Pixtronix, Inc. Display methods and apparatus
US9158106B2 (en) 2005-02-23 2015-10-13 Pixtronix, Inc. Display methods and apparatus
US9229222B2 (en) 2005-02-23 2016-01-05 Pixtronix, Inc. Alignment methods in fluid-filled MEMS displays
US9261694B2 (en) 2005-02-23 2016-02-16 Pixtronix, Inc. Display apparatus and methods for manufacture thereof
US8482496B2 (en) 2006-01-06 2013-07-09 Pixtronix, Inc. Circuits for controlling MEMS display apparatus on a transparent substrate
KR100668498B1 (ko) * 2005-11-09 2007-01-12 주식회사 하이닉스반도체 반도체 메모리의 데이터 출력장치 및 방법
US7863946B2 (en) * 2005-12-01 2011-01-04 Ricoh Company, Ltd. Electric signal outputting apparatus with a switching part, an impedance matching part, and an auxiliary switching part
US8526096B2 (en) 2006-02-23 2013-09-03 Pixtronix, Inc. Mechanical light modulators with stressed beams
US7902885B2 (en) * 2006-12-28 2011-03-08 Stmicroelectronics Pvt. Ltd. Compensated output buffer for improving slew control rate
US9176318B2 (en) 2007-05-18 2015-11-03 Pixtronix, Inc. Methods for manufacturing fluid-filled MEMS displays
KR100878310B1 (ko) * 2007-06-11 2009-01-14 주식회사 하이닉스반도체 데이터 출력 드라이버 회로
US8169679B2 (en) 2008-10-27 2012-05-01 Pixtronix, Inc. MEMS anchors
KR20100108699A (ko) * 2009-03-30 2010-10-08 삼성전자주식회사 입력레벨 조절기능을 갖는 반도체 장치의 입력버퍼 회로
KR20100109773A (ko) * 2009-04-01 2010-10-11 삼성전자주식회사 반도체 장치
US7969217B2 (en) * 2009-10-13 2011-06-28 Himax Technologies Limited Output buffer with slew-rate enhancement output stage
JP2013519122A (ja) 2010-02-02 2013-05-23 ピクストロニックス・インコーポレーテッド ディスプレイ装置を制御するための回路
US9134552B2 (en) 2013-03-13 2015-09-15 Pixtronix, Inc. Display apparatus with narrow gap electrostatic actuators
KR102062365B1 (ko) * 2013-06-17 2020-01-03 에스케이하이닉스 주식회사 반도체 장치 및 그를 포함하는 반도체 시스템
US10614870B2 (en) * 2018-05-10 2020-04-07 Micron Technology, Inc. Low power method and system for signal slew rate control
CN209248374U (zh) * 2018-12-05 2019-08-13 北京矽成半导体有限公司 不受温度电压影响的固定延迟电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104725A (ja) * 1992-06-15 1994-04-15 Fujitsu Ltd 半導体集積回路
KR19990081770A (ko) * 1998-04-24 1999-11-15 다니구찌 이찌로오, 기타오카 다카시 스루율을 제어할 수 있는 출력 버퍼 회로
KR20030009122A (ko) * 2001-06-12 2003-01-29 미쓰비시덴키 가부시키가이샤 슬루 레이트를 조정할 수 있는 데이터 출력 회로를 갖는반도체 장치
KR20050062036A (ko) * 2003-12-19 2005-06-23 주식회사 하이닉스반도체 반도체 기억 장치에서의 슬루율 조절 장치 및 그 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL96808A (en) 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US5206544A (en) * 1991-04-08 1993-04-27 International Business Machines Corporation CMOS off-chip driver with reduced signal swing and reduced power supply disturbance
US5168178A (en) * 1991-08-30 1992-12-01 Intel Corporation High speed NOR'ing inverting, MUX'ing and latching circuit with temperature compensated output noise control
JPH05266222A (ja) 1992-03-23 1993-10-15 Nec Corp 出力バッファ制御回路
EP0678983B1 (en) * 1994-04-22 1998-08-26 STMicroelectronics S.r.l. Output buffer current slew rate control integrated circuit
US5748542A (en) * 1996-12-13 1998-05-05 Micron Technology, Inc. Circuit and method for providing a substantially constant time delay over a range of supply voltages
KR100390954B1 (ko) 2001-06-27 2003-07-12 주식회사 하이닉스반도체 코드 저장 메모리 셀 센싱 회로
JP2003044349A (ja) 2001-07-30 2003-02-14 Elpida Memory Inc レジスタ及び信号生成方法
KR100438773B1 (ko) * 2001-08-31 2004-07-05 삼성전자주식회사 Ｐｖｔ 변화와 출력단자의 부하 커패시턴스의 변화에기인하는 슬루율 변화를 감소시키는 출력버퍼 회로 및이를 구비하는 반도체장치
US6535020B1 (en) * 2001-12-18 2003-03-18 Sun Microsystems, Inc. Output buffer with compensated slew rate and delay control
KR100511912B1 (ko) 2002-03-13 2005-09-02 주식회사 하이닉스반도체 반도체 메모리에 사용되는 데이터 출력 구동 장치
KR100720985B1 (ko) 2002-04-30 2007-05-22 히다치 가세고교 가부시끼가이샤 연마액 및 연마방법
JP2006104725A (ja) 2004-10-04 2006-04-20 Taikyoku:Kk ランマのハンドル用防振構造
KR100668498B1 (ko) * 2005-11-09 2007-01-12 주식회사 하이닉스반도체 반도체 메모리의 데이터 출력장치 및 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104725A (ja) * 1992-06-15 1994-04-15 Fujitsu Ltd 半導体集積回路
KR19990081770A (ko) * 1998-04-24 1999-11-15 다니구찌 이찌로오, 기타오카 다카시 스루율을 제어할 수 있는 출력 버퍼 회로
KR20030009122A (ko) * 2001-06-12 2003-01-29 미쓰비시덴키 가부시키가이샤 슬루 레이트를 조정할 수 있는 데이터 출력 회로를 갖는반도체 장치
KR20050062036A (ko) * 2003-12-19 2005-06-23 주식회사 하이닉스반도체 반도체 기억 장치에서의 슬루율 조절 장치 및 그 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8531895B2 (en) 2011-05-11 2013-09-10 Hynix Semiconductor Inc. Current control circuit
KR101283998B1 (ko) 2012-03-23 2013-07-10 포항공과대학교 산학협력단 슬루 레이트 제어를 이용한 시간차이증폭기 및 시간차이증폭방법

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