KR100996193B1 - 출력 드라이빙장치 - Google Patents

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Abstract

본 발명은 출력 드라이빙 장치에 구성되는 트랜지스터의 바디 바이어스를 조절하여 출력신호의 슬루율을 조절할 수 있는 출력 드라이빙장치에 관한 것이다. 본 발명은, 슬루율을 높여줘야 할 필요성에 있을 때, 출력 드라이빙장치에 이용되는 트랜지스터의 바디 바이어스를 조절하는 것을 특징으로 한다. 즉, NMOS 트랜지스터가 구동소자로 이용되는 경우, NMOS 트랜지스터의 바디 바이어스를 높여주면 NMOS 트랜지스터의 문턱 전압이 낮아진다. 이때 NMOS 트랜지스터에 흐르는 전류는 증가하면서 마치 NMOS 트랜지스터의 크기가 증가한 것과 같은 효과를 얻게 된다. 따라서 본 발명은 슬루율 조절을 위한 과도한 트랜지스터 구동 전력이 필요없으므로 매우 효율적으로 동작 제어를 할 수 있는 잇점이 있다.
슬루율, 반도체 메모리장치, 출력 드라이빙장치

Description

출력 드라이빙장치{OUTPUT DRIVING DEVICE}
본 발명은 반도체 메모리장치에 이용되어지는 출력 드라이빙장치에 관한 것으로, 더욱 상세하게는 출력 드라이빙 장치의 슬루율(Slew rate)을 향상시킬 수 있는 출력 드라이빙장치에 관한 것이다.
반도체 메모리장치의 버퍼, 구동 증폭부에는 푸쉬 풀(PUSH-PULL) 타입의 드라이버가 많이 사용되고 있다. 이러한 푸쉬 풀 타입의 출력 드라이버는, 슬루율조절이 매우 중요하다.
슬루율(Slew rate)는, 단위 시간당 출력 전압의 최대 변화량이다. 이득이 1인 출력 드라이빙 장치인 경우를 예로 들면, 이상적인 회로에서는 입력전압이 0볼트에서 1볼트로 바로 올라가지만, 실제 회로에 적용했을 때는 슬루율이 K인 경우 출력 전압은 입력전압을 따라서 동시에 올라기지 못하고 기울기가 K인 경사함수로 1볼트까지 올라가게 된다. 따라서 출력 드라이빙 장치의 슬루율이 제품 스펙에 일치할 수 있도록 제어하는 것은 매우 중요하다.
도 1은 일반적인 반도체 메모리장치의 출력 드라이빙장치를 나타내고 있다.
도시되는 출력 드라이빙장치를 살펴보면, 풀 업 PMOS 트랜지스터(101up)와, 풀 다운 NMOS 트랜지스터(101dn)이 구비된다.
이와 같은 출력 드라이빙장치는, 입력라인(102)으로 입력된 신호가 상기 푸쉬 풀 드라이빙 회로에 의해서 반전되어 출력라인(103)으로 출력된다.
도 2는 입력라인(102)을 통해 입력되는 신호가 하이상태에서 로우상태로 변화할 때, 출력라인(103)에서 출력되는 전압 파형(이때 출력은 입력을 반전시킨 상태이므로 로우에서 하이로 전환됨)을 나타내고 있다. 이 경우 PMOS 트랜지스터(101up)의 크기가 증가한다면 출력라인(103)에서 출력되는 신호는 로우상태에서 하이상태로 더 급격하게 변화하게 된다.
그리고 도 3은 입력라인(102)을 통해 입력되는 신호가 로우상태에서 하이상태로 변화할 때, 출력라인(103)에서 출력되는 전압파형(이때 출력은 입력을 반전시킨 상태이므로 하이상태에서 로우상태로 전환됨)을 나타내고 있다. 이 경우 NMOS 트랜지스터(101dn)의 크기를 증가한다면, 출력라인(103)을 통해 출력되는 신호는 하이상태에서 로우상태로 더 급격하게 변화하게 된다.
즉, 상기 설명에서 알 수 있는 바와 같이, 출력 드라이빙장치에 이용되고 있는 풀 업 PMOS 트랜지스터(101up)와 풀 다운 NMOS 트랜지스터(101dn)의 크기가 증가할수록 슬루율은 크게 된다.
따라서 종래는 도 4에 도시하고 있는 바와 같이, 슬루율 제어 기법을 도입하여 출력 드라이빙장치를 구성하고 있다.
도시하고 있는 종래 출력 드라이빙장치는, 풀 업 구동부(301up)와 풀 다운 구동부(301dn)으로 구성된다. 그리고 상기 풀 업 구동부(301up)와 풀 다운 구동부(301dn)는, 슬루율 제어를 위하여 여러개의 트랜지스터로 구성하고 있다.
즉, 풀 업 구동부(301up)는, 공급전원(VDD)과 출력라인(103) 사이에 Pcode(0)~Pcode(1)를 입력신호로 하는 상단의 PMOS 트랜지스터군과, 입력라인(102)에서 입력되는 신호를 입력신호로 하는 하단의 PMOS 트랜지스터군으로 구성된다. 상기 상단의 PMOS 트랜지스터군은, 공급전원(VDD)에 소스단을 연결하고, 게이트단으로 Pcode(0)~Pcode(1)를 입력하는 PMOS 트랜지스터로 구성되며, 상기 Pcode 신호량만큼 PMOS 트랜지스터군이 구성된다. 상기 하단의 PMOS 트랜지스터군은, 상기 상단의 PMOS 트랜지스터의 드레인단에 소스단을 연결하고, 게이트단으로 입력라인(102)의 입력신호를 입력하고, 드레인단을 출력라인(103)에 연결하는 PMOS 트랜지스터로 구성된다.
그리고 상기 풀 업 구동부(301up)에는, 공급전원(VDD)에 소스단을 연결하고, 입력라인(102)에 게이트단을 연결하며, 드레인단에 출력라인(103)을 연결하는 PMOS 트랜지스터를 더 포함한다.
이와 같이 구성되는 풀 업 구동부(301up)는 앞서 설명하고 있는 도 1에 도시되고 있는 풀 업 PMOS 트랜지스터의 크기를 조절하는 효과를 위하여 여러개의 PMOS 트랜지스터로 구성되는 것이다.
마찬가지로 풀 다운 구동부(301dn)도 다수개의 NMOS 트랜지스터로 구성된다.
즉, 풀 다운 구동부(301dn)는, 접지전원(VSS)과 출력라인(103) 사이에 Ncode(0)~Ncode(1)를 입력신호로 하는 하단의 NMOS 트랜지스터군과, 입력라인(102)에서 입력되는 신호를 입력신호로 하는 상단의 NMOS 트랜지스터군으로 구성된다. 상기 상단의 NMOS 트랜지스터군은, 출력라인에 드레인단을 연결하고, 게이트단으로 입력라인(102)의 신호를 입력하는 NMOS 트랜지스터로 구성되며, 상기 Ncode 신호량만큼 NMOS 트랜지스터군이 구성된다. 상기 하단의 NMOS 트랜지스터군은, 상기 상단의 NMOS 트랜지스터의 소스단에 드레단을 연결하고, 게이트단으로 Ncode(0)~Ncode(1) 신호를 입력하고, 소스단을 접지전원(VSS)에 연결하는 NMOS 트랜지스터로 구성된다.
그리고 상기 풀 다운 구동부(301dn)에는, 출력라인(103)에 드레인단을 연결하고, 입력라인(102)에 게이트단을 연결하며, 소스단에 접지전원(VSS)을 연결하는 NMOS 트랜지스터를 더 포함한다.
이와 같이 구성되는 풀 다운 구동부(301dn)는 앞서 설명하고 있는 도 1에 도시되고 있는 풀 다운 NMOS 트랜지스터의 크기를 조절하는 효과를 위하여 여러개의 NMOS 트랜지스터로 구성되는 것이다.
따라서 상기와 같이 구성되는 종래 출력 드라이빙 장치는, 상기 Pcode(0)와 Pcode(1) 신호를 이용하여 마치 도 1에 도시되고 있는 풀 업 PMOS 트랜지스터의 크 기가 변화하는 것과 같은 효과를 갖도록 하고 있다. 마찬가지로 Ncode(0)와 Ncode(1) 신호를 이용하여 마치 도 1에 도시되고 있는 풀 다운 NMOS 트랜지스터의 크기가 변화하는 것과 같은 효과를 갖도록 하고 있다.
즉, 풀 업 구동부(301up)는, 제품의 스펙에 따라서 슬루율 조절을 위한 Pcode 신호 입력하고, 입력되는 Pcode 신호에 응답하여 해당하는 상단의 PMOS 트랜지스터가 동작한다. 그리고 입력라인(102)의 입력신호에 의해서 동작되는 하단의 PMOS 트랜지스터가 같이 연계 동작되면서 출력라인(103)으로 신호가 출력되어진다.
또한, 풀 다운 구동부(301dn)는, 제품의 스펙에 따라서 슬루율 조절을 위한 Ncode 신호 입력하고, 입력되는 Ncode 신호에 응답하여 해당하는 하단의 NMOS 트랜지스터가 동작한다. 그리고 입력라인(102)의 입력신호에 의해서 동작되는 상단의 NMOS 트랜지스터가 같이 연계 동작되면서 출력라인(103)으로 신호가 출력되어진다.
그러나 상기와 같이 구성되어지는 종래 출력 드라이빙 장치의 구동전력은, 출력 드라이빙 장치를 구성하는 모든 크기의 PMOS 트랜지스터와 NMOS 트랜지스터를 구동할 수 있도록 구성되야 하므로, 가장 큰 크기의 트랜지스터를 기준으로 설정되어야 하기 때문에 매우 비효율적인 특성을 갖을 수 밖에 없다. 결과적으로 종래 출력 드라이빙 장치는, 슬루율 조절을 위하여 트랜지스터의 크기를 이용하는 점 때문에 상기와 같은 문제점을 발생시킨다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위하여 출력 드라이빙 장치에 구성되는 트랜지스터의 바디 바이어스를 조절하여 출력신호의 슬루율을 조절할 수 있는 출력 드라이빙장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 출력 드라이빙장치는, 풀 업 PMOS 트랜지스터와 풀 다운 NMOS 트랜지스터로 구성되는 푸쉬 풀 타입의 구동부를 포함하는 장치에서, 슬루율 조절을 위해서 상기 풀 업 PMOS 트랜지스터와 풀 다운 NMOS 트랜지스터의 바디 바이어스를 조절하는 것을 특징으로 한다.
즉, 본 발명은 상기 풀 업 PMOS 트랜지스터의 바디 바이어스를 조절하는 제 1 바디 바이어스 조절부를 포함하고, 출력신호가 로우에서 하이로 전환될 때, 슬루율 조절을 상기 제 1 바디 바이어스 조절부에서 수행하는 것을 특징으로 한다.
그리고 본 발명은 상기 풀 다운 NMOS 트랜지스터의 바디 바이어스를 조절하는 제 2 바디 바이어스 조절부를 포함하고, 출력신호가 하이에서 로우로 전환될 때, 슬루율 조절을 상기 제 2 바디 바이어스 조절부에서 수행하는 것을 특징으로 한다.
본 발명은, 슬루율을 높여줘야 할 필요성에 있을 때, 출력 드라이빙장치에 이용되는 트랜지스터의 바디 바이어스를 조절하는 것을 특징으로 한다. 즉, NMOS 트랜지스터가 구동소자로 이용되는 경우, NMOS 트랜지스터의 바디 바이어스를 높여주면 NMOS 트랜지스터의 문턱 전압이 낮아진다. 이때 NMOS 트랜지스터에 흐르는 전류는 증가하면서 마치 NMOS 트랜지스터의 크기가 증가한 것과 같은 효과를 얻게 된다. 따라서 본 발명은 슬루율 조절을 위한 과도한 트랜지스터 구동 전력을 필요로 하지 않으므로서 매우 효율적으로 동작 제어를 할 수 있는 잇점이 있다.
이하 첨부한 도면을 참조하여 본 발명에 따른 출력 드라이빙장치에 대해서 자세하게 살펴보기로 한다.
도 5는 본 발명에 따른 출력 드라이빙장치의 구성도이다.
도시하는 바와 같이 본 발명의 출력 드라이빙장치는, 입력라인(102)과 출력라인(103) 사이에 풀 업 구동부(401up)와 풀 다운 구동부(401dn)가 구성되어진다.
상기 풀 업 구동부(401up)는, 공급전원에 소스단을 연결하고, 게이트단을 상기 입력라인(102)에 연결하며, 드레인단을 출력라인(103)에 연결하는 PMOS 트랜지스터와, 상기 PMOS 트랜지스터의 바디 바이어스(body bias)를 조절하기 위한 바이어스 조절부를 포함한다.
또한, 상기 풀 다운 구동부(401dn)는, 접지전원에 소스단을 연결하고, 게이트단을 상기 입력라인(102)에 연결하며, 드레인단을 출력라인(103)에 연결하는 NMOS 트랜지스터와, 상기 NMOS 트랜지스터의 바디 바이어스(body bias)를 조절하기 위한 바이어스 조절부를 포함한다.
상기 구성에 따르면, 본 발명의 출력 드라이빙장치는, 다음과 같이 구동된다.
출력라인(103)으로 출력되는 신호가 하이상태에서 로우상태로 변할 때, 슬루율을 높여주어야 할 필요가 있다면, 풀 다운 구동부(401dn)의 NMOS 트랜지스터의 바디 바이어스를 높여준다. 이 동작으로 NMOS 트랜지스터의 문턱 전압이 낮아지고, 상기 NMOS 트랜지스터에 흐르는 전류는 증가하게 되면서 마치 NMOS 트랜지스터의 크기가 증가한 것과 같은 효과를 나타낸다.
또한 출력라인(103)으로 출력되는 신호가 로우상태에서 하이상태로 변할 때, 슬루율을 높여주어야 할 필요가 있다면, 풀 업 구동부(401up)의 PMOS 트랜지스터의 바디 바이어스를 낮춰준다. 이 동작으로 PMOS 트랜지스터의 문턱 전압이 낮아지고, 상기 PMOS 트랜지스터에 흐르는 전류는 증가하게 되면서 마치 PMOS 트랜지스터의 크기가 증가한 것과 같은 효과를 나타낸다.
다음, 도 6은 본 발명의 일 실시예에 따른 출력 드라이빙장치의 상세 구성도를 도시하고 있다.
도시되는 실시예에서 출력 드라이빙장치의 슬루율 제어를 위한 바이어스 조절부는, 저항과 MOS 트랜지스터 하나로 구성하고 있다.
즉, 풀 업 구동부(401up)의 바이어스 조절부는, 공급전원(VDD)과 출력라인(103) 사이의 전위레벨을 제어신호(CONTROL_SIGNAL_up)의 전위레벨에 대응하는 비율로 분배하여 분배전압(DIV_VOL_up)을 생성하기 위한 분배전압 생성부(403up), 및 분배전압(DIV_VOL_up)을 풀 업 PMOS 트랜지스터의 바디 바이어스로 제공하기 위한 바디 바이어스 공급부(405up)를 구비한다.
여기서, 분배전압 생성부(403up)는, 공급전원(VDD)과 출력라인(103) 사이에 저항과 NMOS 트랜지스터(501up)가 직렬로 연결되어 있고, 상기 저항과 NMOS 트랜지스터(501up)의 드레인 사이의 접속점에서 분배전압(DIV_VOL_up)을 생성한다.
이렇게 생성된 분배전압(DIV_VOL_up)은 바디 바이어스 공급부(405up)에 의해 풀 업 PMOS 트랜지스터의 바디와 연결되어, 분배전압(DIV_VOL_up)을 풀 업 PMOS 트랜지스터의 바디 바이어스 전압으로서 공급할 수 있다.
이때, 상기 NMOS 트랜지스터(501up)의 게이트단으로 제어신호(CONTROL_SIGNAL_up)가 인가되고, 소스단은 출력라인(103)에 연결되며, 드레인단은 공급전원(VDD)단이 연결된다.
그리고 풀 다운 구동부(401dn)의 바이어스 조절부는, 출력라인(103)과 접지전압(VSS) 사이의 전위레벨을 제어신호(CONTROL_SIGNAL_dn)의 전위레벨에 대응하는 비율로 분배하여 분배전압(DIV_VOL_dn)을 생성하기 위한 분배전압 생성부(403dn), 및 분배전압(DIV_VOL_dn)을 풀 다운 NMOS 트랜지스터의 바디 바이어스로 제공하기 위한 바디 바이어스 공급부(405dn)를 구비한다.
여기서, 분배전압 생성부(403dn)는, 출력라인(103)과 접지전압(VSS) 사이에 PMOS 트랜지스터(501dn)와 저항이 직렬로 연결되어 있고, 상기 PMOS 트랜지스터(501dn)의 드레인과 저항 사이의 접속점에서 분배전압(DIV_VOL_dn)을 생성한다.
이렇게 생성된 분배전압(DIV_VOL_dn)은 바디 바이어스 공급부(405dn)에 의해 풀 다운 NMOS 트랜지스터의 바디와 연결되어, 분배전압(DIV_VOL_dn)을 풀 다운 NMOS 트랜지스터의 바디 바이어스 전압으로서 공급할 수 있다.
이때, 상기 PMOS 트랜지스터(501dn)의 게이트단으로 제어신호(CONTROL_SIGNAL_dn)가 인가되고, 소스단은 출력라인(103)에 연결되며, 드레인단은 접지전원(VSS)단이 연결된다.
도 7은 도 6에 도시된 본 발명의 일 실시예에 따른 출력 드라이빙장치의 구성요소 중 풀 업 구동부 및 풀 다운 구동부로 각각 입력되는 제어신호를 생성하는 회로를 상세히 도시한 회로도이다.
도 7을 참조하면, 도 6에 도시된 본 발명의 일 실시예에 따른 출력 드라이빙장치의 구성요소 중 풀 업 구동부(401up)의 바디 바이어스 조절부 및 풀 다운 구동부(401dn)의 바디 바이어스 조절부로 입력되는 제어신호(CONTROL_SIGNAL_up, CONTROL_SIGNAL_dn)를 생성하는 회로는, 테스트 모드 동작에서 예정된 패드를 통해 외부에서 인가되는 다수의 비트로 이루어진 테스트 코드(TEST_CODE<0:5>)에 응답하여 제어신호(CONTROL_SIGNAL_up, CONTROL_SIGNAL_dn)의 전위레벨을 조절하고, 노말 모드 동작에서 모드 레지스터 셋(Mode Register Set : MRS)에 정의되어 있는 다수의 비트로 이루어진 전위레벨 조절코드(CV_CODE<0:5>)에 응답하여 제어신 호(CONTROL_SIGNAL_up, CONTROL_SIGNAL_dn)의 전위레벨을 조절하는 것을 알 수 있다.
구체적으로, 풀 업 구동부(401up)의 바디 바이어스 조절부 및 풀 다운 구동부(401dn)의 바디 바이어스 조절부로 입력되는 제어신호(CONTROL_SIGNAL_up, CONTROL_SIGNAL_dn)를 생성하는 회로는, 테스트 코드(TEST_CODE<0:5>) 또는 전위레벨 조절코드(CV_CODE<0:5>)의 값이 크면 클수록 공급전압(VDD)단에서 제공되는 전류의 크기가 접지전압(VSS)단으로 빠져나가는 전류의 크기보다 커져서 제어신호(CONTROL_SIGNAL_up, CONTROL_SIGNAL_dn)의 전위레벨을 상승시키고, 테스트 코드(TEST_CODE<0:5>) 또는 전위레벨 조절코드(CV_CODE<0:5>)의 값이 작으면 작을수록 공급전압(VDD)단에서 제공되는 전류의 크기보다 접지전압(VSS)단으로 빠져나가는 전류의 크기가 커져서 제어신호(CONTROL_SIGNAL_up, CONTROL_SIGNAL_dn)의 전위레벨을 하강시키는 것을 알 수 있다.
상기와 같이 구성되는 본 발명에 따른 출력 드라이빙장치에서 슬루율 제어는 다음과 같이 이루어진다.
출력라인(103)으로 출력되는 신호가 하이상태에서 로우상태로 변할 때, 슬루율을 높여주어야 할 필요가 있다면, 풀 다운 구동부(401dn)의 NMOS 트랜지스터의 바디 바이어스를 높여준다. 상기 NMOS 트랜지스터의 경우, 바디 바이어스(벌크 전압)를 높여주면, 즉, 풀 다운 구동부(401dn)의 구성요소 중 분배전압 생성부(403dn)에서 생성되는 분배전압(DIV_VOL_dn)의 전위레벨을 높여주면, 문턱전압이 낮아지는 효과가 있기 때문이다.
이때, 풀 다운 구동부(401dn)의 구성요소 중 분배전압 생성부(403dn)에 구비되는 PMOS 트랜지스터(501dn)를 얼마나 턴 온 시키느냐에 따라 분배전압(DIV_VOL_dn)의 전위레벨이 달라진다.
즉, PMOS 트랜지스터(501dn)의 게이트단으로 인가되는 제어신호(CONTROL_SIGNAL_dn)의 전위레벨을 상대적으로 높여주게 되면 소스단에 접속된 출력라인(103)에서 드레인단에 접속된 풀 다운 NMOS 트랜지스터의 바디로 흐르는 전류의 크기가 상대적으로 작아지고, 그에 따라, 분배전압(DIV_VOL_dn)의 전위레벨이 상대적으로 감소하게 된다.
반면, PMOS 트랜지스터(501dn)의 게이트단으로 인가되는 제어신호(CONTROL_SIGNAL_dn)의 전위레벨을 상대적으로 낮춰주게 되면 소스단에 접속된 출력라인(103)에서 드레인단에 접속된 풀 다운 NMOS 트랜지스터의 바디로 흐르는 전류의 크기가 상대적으로 커지게 되고, 그에 따라, 분배전압(DIV_VOL_dn)의 전위레벨이 상대적으로 증가하게 된다.
따라서, 출력라인(103)으로 출력되는 신호가 하이상태에서 로우상태로 변할 때, 슬루율을 높여주어야 할 필요가 있다면, 제어신호(CONTROL_SIGNAL_dn)의 전위레벨을 상대적으로 낮춰준다. 그렇게 되면, PMOS 트랜지스터(501dn)는 상대적으로 많이 턴 온 되고, 그에 따라 NMOS 트랜지스터의 바디 바이어스가 증가되어 풀 다운 NMOS 트랜지스터의 문턱 전압을 낮아지게 된다. 이는, 풀 다운 NMOS 트랜지스터를 통해 흐르는 전류의 크기가 증가한다는 뜻이므로 풀 다운 NMOS 트랜지스터의 크기 가 증가한 것과 같은 효과가 나타나며, 출력라인(103)으로 출력되는 신호가 하이상태에서 로우상태로 변할 때 슬류율이 높아질 수 있다.
반대로, 출력라인(103)으로 출력되는 신호가 하이상태에서 로우상태로 변할 때, 슬루율을 낮춰주어야 할 필요가 있다면, 제어신호(CONTROL_SIGNAL_dn)의 전위레벨을 상대적으로 높여준다. 그렇게 되면, PMOS 트랜지스터(501dn)는 상대적으로 적게 턴 온 되고, 그에 따라 NMOS 트랜지스터의 바디 바이어스가 감소되어 풀 다운 NMOS 트랜지스터의 문턱 전압을 높아지게 된다. 이는, 풀 다운 NMOS 트랜지스터를 통해 흐르는 전류의 크기가 감소한다는 뜻이므로 풀 다운 NMOS 트랜지스터의 크기가 감소한 것과 같은 효과가 나타나며, 출력라인(103)으로 출력되는 신호가 하이상태에서 로우상태로 변할 때 슬류율이 낮아질 수 있다.
그리고, 출력라인(103)으로 출력되는 신호가 로우상태에서 하이상태로 변할 때, 슬루율을 높여주어야 할 필요가 있다면, 풀 업 구동부(401up)의 풀 업 PMOS 트랜지스터의 바디 바이어스를 낮춰준다. 풀 업 PMOS 트랜지스터의 경우, 바디 바이어스(벌크 전압)를 낮춰주면, 즉, 풀 업 구동부(401up)의 구성요소 중 분배전압 생성부(403up)에서 생성되는 분배전압(DIV_VOL_up)의 전위레벨을 낮춰주면, 문턱전압이 낮아지는 효과가 있기 때문이다.
이때, 풀 업 구동부(401up)의 구성요소 중 분배전압 생성부(403up)에 구비되는 NMOS 트랜지스터(501up)를 얼마나 턴 온 시키느냐에 따라 분배전압(DIV_VOL_up)의 전위레벨이 달라진다.
즉, NMOS 트랜지스터(501up)의 게이트단으로 인가되는 제어신호(CONTROL_SIGNAL_up)의 전위레벨을 상대적으로 낮춰주게 되면 드레인단에 접속된풀 다운 NMOS 트랜지스터의 바디에서 소스단에 접속된 출력라인(103)으로 흐르는 전류의 크기가 상대적으로 작아지고, 그에 따라, 분배전압(DIV_VOL_up)의 전위레벨이 상대적으로 증가하게 된다.
반면, NMOS 트랜지스터(501up)의 게이트단으로 인가되는 제어신호(CONTROL_SIGNAL_up)의 전위레벨을 상대적으로 높여주게 되면 드레인단에 접속된풀 다운 NMOS 트랜지스터의 바디에서 소스단에 접속된 출력라인(103)으로 흐르는 전류의 크기가 상대적으로 커지게 되고, 그에 따라, 분배전압(DIV_VOL_up)의 전위레벨이 상대적으로 감소하게 된다.
따라서, 출력라인(103)으로 출력되는 신호가 로우상태에서 하이상태로 변할 때, 슬루율을 높여주어야 할 필요가 있다면, 제어신호(CONTROL_SIGNAL_up)의 전위레벨을 상대적으로 높여준다. 그렇게 되면, NMOS 트랜지스터(501up)는 상대적으로 많이 턴 온 되고, 그에 따라 풀 업 PMOS 트랜지스터의 바디 바이어스가 감소되어 풀 업 PMOS 트랜지스터의 문턱 전압이 낮아지게 된다. 이는, 풀 업 PMOS 트랜지스터를 통해 흐르는 전류의 크기가 증가한다는 뜻이므로 풀 업 PMOS 트랜지스터의 크기가 증가한 것과 같은 효과가 나타나며, 출력라인(103)으로 출력되는 신호가 로우상태에서 하이상태로 변할 때 슬류율이 높아질 수 있다.
반대로, 출력라인(103)으로 출력되는 신호가 로우상태에서 하이상태로 변할 때, 슬루율을 낮춰주어야 할 필요가 있다면, 제어신호(CONTROL_SIGNAL_up)의 전위 레벨을 상대적으로 낮춰준다. 그렇게 되면, NMOS 트랜지스터(501up)는 상대적으로 적게 턴 온 되고, 그에 따라 풀 업 PMOS 트랜지스터의 바디 바이어스가 증가되어 풀 업 PMOS 트랜지스터의 문턱 전압이 높아지게 된다. 이는, 풀 업 PMOS 트랜지스터를 통해 흐르는 전류의 크기가 감소한다는 뜻이므로 풀 업 PMOS 트랜지스터의 크기가 감소한 것과 같은 효과가 나타나며, 출력라인(103)으로 출력되는 신호가 로우상태에서 하이상태로 변할 때 슬류율이 낮아질 수 있다.
도 8은 도 4에 도시되었던 종래기술에 따른 출력 드라이빙 장치의 동작과 도 5에 도시되었던 본 발명의 실시예에 따른 출력 드라이빙 장치의 동작을 비교하여 도시한 그래프이다.
도 8을 참조하면, 도 4에 도시되었던 종래기술에 따른 출력 드라이빙 장치의 동작은, MOS 트랜지스터 - 풀 업 PMOS 트랜지스터 및 풀 다운 NMOS 트랜지스터 - 의 문턱전압(VT) 레벨은 고정된 상태에서, 전압의 증가에 따른 MOS 트랜지스터의 전류량이 변동하는 상태인 것을 알 수 있다.
그리고, 도 5에 도시되었던 본 발명의 실시예에 따른 출력 드라이빙 장치의 동작은, 전압의 증가에 따른 MOS 트랜지스터 - 풀 업 PMOS 트랜지스터 및 풀 다운 NMOS 트랜지스터 - 의 전류량이 고정된 상태에서, MOS 트랜지스터의 문턱전압(VT)이 변동(VT1 <-> VT0 <-> VT2)하는 상태인 것을 알 수 있다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으 로, 출력 드라이빙 회로에서 슬루율 향상을 제어하기 위해, 트랜지스터의 바디 바이어스를 조절하는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
일 예로, 설명되고 있는 본 발명의 실시예는, 출력 드라이빙 장치에서 메인 드라버에 해당하는 부분에 슬루율 향상을 위한 구성을 적용해서 설명하고 있다. 그러나 이에 한정되는 것은 아니며, 예를 들어서 메인 드라이버의 앞단의 서브 드라이버에도 적용 가능함은 물론이다.
도 1은 일반적인 출력 드라이빙 장치의 구성도,
도 2, 도 3은 출력 드라이빙 장치의 출력 전압 파형도,
도 4는 종래 기술에 따른 슬루율 조절을 위한 출력 드라이빙 장치의 구성도,
도 5는 본 발명의 실시예에 따른 슬루율 조절을 위한 출력 드라이빙 장치의 구성도,
도 6은 본 발명의 실시예에 따른 출력 드라이빙 장치의 상세 구성도.
도 7은 도 6에 도시된 본 발명의 실시예에 따른 출력 드라이빙장치의 구성요소 중 풀 업 구동부 및 풀 다운 구동부로 각각 입력되는 제어신호를 생성하는 회로를 상세히 도시한 회로도.
도 8은 도 4에 도시되었던 종래기술에 따른 출력 드라이빙 장치의 동작과 도 5에 도시되었던 본 발명의 실시예에 따른 출력 드라이빙 장치의 동작을 비교하여 도시한 그래프.
* 도면의 주요 부분에 대한 부호의 설명 *
401up : 풀 업 구동부 401dn ; 풀 다운 구동부
501up : NMOS 트랜지스터 501dn : PMOS 트랜지스터
102 : 입력라인 103 : 출력라인

Claims (14)

  1. 삭제
  2. 풀 업 PMOS 트랜지스터와 풀 다운 NMOS 트랜지스터로 구성되는 푸쉬 풀 타입의 구동부를 포함하는 장치에서, 슬루율 조절을 위해서 상기 풀 업 PMOS 트랜지스터와 풀 다운 NMOS 트랜지스터의 바디 바이어스를 조절하되,
    상기 풀 업 PMOS 트랜지스터의 바디 바이어스를 조절하는 제 1 바디 바이어스 조절부를 더 포함하고,
    출력신호가 로우에서 하이로 전환될 때, 슬루율 조절은 상기 제 1 바디 바이어스 조절부에서 수행하는 것을 특징으로 하는 출력 드라이빙 장치.
  3. 제 2 항에 있어서,
    상기 제 1 바디 바이어스 조절부는, 슬루율을 높일 때 상기 풀 업 PMOS 트랜지스터의 바디 바이어스를 낮춰주고, 슬루율을 낮출 때 상기 풀 업 PMOS 트랜지스터의 바디 바이어스를 높여주는 것을 특징으로 하는 출력 드라이빙 장치.
  4. 제 3 항에 있어서,
    상기 제 1 바디 바이어스 조절부는, 공급전원과 출력노드 사이에 저항과 스 위치를 연결하고, 상기 스위치의 동작 여부에 따라서 결정되는 전압이 상기 풀 업 PMOS 트랜지스터의 바디 바이어스로 제공되는 것을 특징으로 하는 출력 드라이빙 장치.
  5. 제3항에 있어서,
    상기 제 1 바디 바이어스 조절부는,
    공급전원과 출력노드 사이의 전위레벨을 제어신호의 전위레벨에 대응하는 비율로 분배하여 분배전압을 생성하기 위한 분배전압 생성부; 및
    상기 분배전압을 상기 풀 업 PMOS 트랜지스터의 바디 바이어스로 제공하기 위한 바디 바이어스 공급부를 구비하는 것을 특징으로 하는 출력 드라이빙 장치.
  6. 제5항에 있어서,
    상기 제 1 바디 바이어스 조절부는,
    테스트 모드 동작시 예정된 패드를 통해 외부에서 인가되는 다수의 비트로 이루어진 테스트 코드에 응답하여 상기 제어신호의 전위레벨을 조절하는 것을 특징으로 하는 출력 드라이빙 장치.
  7. 제6항에 있어서,
    상기 제 1 바디 바이어스 조절부는,
    노말 모드 동작시 모드 레지스터 셋에 정의되어 있는 다수의 비트로 이루어진 전위레벨 조절코드에 응답하여 상기 제어신호의 전위레벨을 조절하는 것을 특징으로 하는 출력 드라이빙 장치.
  8. 제2항에 있어서,
    상기 풀 다운 NMOS 트랜지스터의 바디 바이어스를 조절하는 제 2 바디 바이어스 조절부를 더 포함하고,
    출력신호가 하이에서 로우로 전환될 때, 슬루율 조절은 상기 제 2 바디 바이어스 조절부에서 수행하는 것을 특징으로 하는 출력 드라이빙 장치.
  9. 제8항에 있어서,
    상기 제 2 바디 바이어스 조절부는, 슬루율을 높일 때 상기 풀 다운 NMOS 트랜지스터의 바디 바이어스를 높여주고, 슬루율을 낮출 때 상기 풀 다운 PMOS 트랜지스터의 바디 바이어스를 낮춰주는 것을 특징으로 하는 출력 드라이빙 장치.
  10. 제9항에 있어서,
    상기 제 2 바디 바이어스 조절부는, 출력노드와 접지전원 사이에 저항과 스 위치를 연결하고, 상기 스위치의 동작 여부에 따라서 결정되는 전압이 풀 다운 NMOS 트랜지스터의 바디 바이어스로 제공되는 것을 특징으로 하는 출력 드라이빙 장치.
  11. 제9항에 있어서,
    상기 제 2 바디 바이어스 조절부는,
    출력노드와 접지전압 사이의 전위레벨을 제어신호의 전위레벨에 대응하는 비율로 분배하여 분배전압을 생성하기 위한 분배전압 생성부; 및
    상기 분배전압을 상기 풀 다운 NMOS 트랜지스터의 바디 바이어스로 제공하기 위한 바디 바이어스 공급부를 구비하는 것을 특징으로 하는 출력 드라이빙 장치.
  12. 제11항에 있어서,
    상기 제 2 바디 바이어스 조절부는,
    테스트 모드 동작시 예정된 패드를 통해 외부에서 인가되는 다수의 비트로 이루어진 테스트 코드에 응답하여 상기 제어신호의 전위레벨을 조절하는 것을 특징으로 하는 출력 드라이빙 장치.
  13. 제12항에 있어서,
    상기 제 2 바디 바이어스 조절부는,
    노말 모드 동작시 모드 레지스터 셋에 정의되어 있는 다수의 비트로 이루어진 전위레벨 조절코드에 응답하여 상기 제어신호의 전위레벨을 조절하는 것을 특징으로 하는 출력 드라이빙 장치.
  14. 제 4 항 또는 제 10 항에 있어서,
    상기 스위치는 MOS 트랜지스터로 구성되는 것을 특징으로 하는 출력 드라이빙 장치.
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