KR20130084029A - 탭리스 스탠다드 셀을 포함하는 시스템-온-칩의 설계 방법, 설계 시스템 및 시스템-온-칩 - Google Patents

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최정연
김기섭
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Abstract

바디 바이어싱이 적용되는 탭리스 스탠다드 셀을 포함하는 시스템-온-칩의 설계 방법에서, 시스템-온-칩에 대한 동작 속도 산포의 제1 슬로우 코너를 포워드 바디 바이어싱을 반영하여 제1 슬로우 코너보다 빠른 동작 속도를 가지는 제2 슬로우 코너로 변경하도록 제2 슬로우 코너에 상응하는 제2 타이밍 파라미터가 설정된다. 동작 속도 산포의 제1 패스트 코너를 리버스 바디 바이어싱을 반영하여 제1 패스트 코너보다 느린 동작 속도를 가지는 제2 패스트 코너로 변경하도록 제2 패스트 코너에 상응하는 제2 타이밍 파라미터가 설정된다. 제2 슬로우 코너에 상응하는 제1 타이밍 파라미터 및 제2 패스트 코너에 상응하는 제2 타이밍 파라미터에 기초하여 탭리스 스탠다드 셀을 포함하는 시스템-온-칩이 구현된다.

Description

탭리스 스탠다드 셀을 포함하는 시스템-온-칩의 설계 방법, 설계 시스템 및 시스템-온-칩{METHOD OF DESIGNING A SYSTEM-ON-CHIP INCLUDING A TAPLESS STANDARD CELL, DESIGNING SYSTEM AND SYSTEM-ON-CHIP}
본 발명은 회로 설계에 관한 것으로서, 더욱 상세하게는 탭리스 스탠다드 셀을 포함하는 시스템-온-칩의 설계 방법, 설계 시스템 및 시스템-온-칩에 관한 것이다.
시스템-온-칩과 같은 집적 회로는 공정 변이(Process Variation)에 따라 동작 속도 산포를 가질 수 있다. 반도체 공정이 미세화됨에 따라, 시스템-온-칩에 대한 동작 속도 산포가 넓어지고, 동작 속도 대비 전력 소모가 커지며, 시스템-온-칩의 불량률이 높아질 수 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명의 일 목적은 시스템-온-칩의 동작 속도를 증가시키고, 전력 소모를 감소시킬 수 있는 시스템-온-칩의 설계 방법을 제공하는 것이다.
본 발명의 다른 목적은 시스템-온-칩의 동작 속도를 증가시키고, 전력 소모를 감소시킬 수 있는 설계 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 증가된 동작 속도 및 감소된 전력 소모를 가지는 시스템-온-칩을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 바디 바이어싱이 적용되는 탭리스 스탠다드 셀(Tapless Standard Cell)을 포함하는 시스템-온-칩의 설계 방법에서, 상기 시스템-온-칩에 대한 동작 속도 산포의 제1 슬로우 코너를 포워드 바디 바이어싱을 반영하여 상기 제1 슬로우 코너보다 빠른 동작 속도를 가지는 제2 슬로우 코너로 변경하도록 상기 제2 슬로우 코너에 상응하는 제1 타이밍 파라미터가 설정된다. 상기 동작 속도 산포의 제1 패스트 코너를 리버스 바디 바이어싱을 반영하여 상기 제1 패스트 코너보다 느린 동작 속도를 가지는 제2 패스트 코너로 변경하도록 상기 제2 패스트 코너에 상응하는 제2 타이밍 파라미터가 설정된다. 상기 제2 슬로우 코너에 상응하는 상기 제1 타이밍 파라미터 및 상기 제2 패스트 코너에 상응하는 상기 제2 타이밍 파라미터에 기초하여 상기 탭리스 스탠다드 셀을 포함하는 상기 시스템-온-칩이 구현된다.
일 실시예에서, 상기 제1 타이밍 파라미터는 상기 제2 슬로우 코너에 상응하는 상기 탭리스 스탠다드 셀의 셀 딜레이, 셋업 마진 또는 홀드 마진 중 적어도 하나를 포함하고, 상기 제2 타이밍 파라미터는 상기 제2 패스트 코너에 상응하는 상기 탭리스 스탠다드 셀의 셀 딜레이, 셋업 마진 또는 홀드 마진 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 상기 제1 슬로우 코너를 상기 제2 슬로우 코너로 변경하도록, 상기 제1 슬로우 코너에 상응하는 상기 탭리스 스탠다드 셀의 제1 셀 딜레이가 상기 제2 슬로우 코너에 상응하는 상기 탭리스 스탠다드 셀의 제2 셀 딜레이로 조절될 수 있다.
일 실시예에서, 상기 제2 셀 딜레이는 상기 제1 셀 딜레이보다 짧을 수 있다.
일 실시예에서, 상기 제1 패스트 코너를 상기 제2 패스트 코너로 변경하도록, 상기 제1 패스트 코너에 상응하는 상기 탭리스 스탠다드 셀의 제3 셀 딜레이가 상기 제2 패스트 코너에 상응하는 상기 탭리스 스탠다드 셀의 제4 셀 딜레이로 조절될 수 있다.
일 실시예에서, 상기 제4 셀 딜레이는 상기 제3 셀 딜레이보다 길 수 있다.
일 실시예에서, 상기 제1 타이밍 파라미터 및 상기 제2 타이밍 파라미터를 포함하는 탭리스 스탠다드 셀 라이브러리를 이용하여 상기 탭리스 스탠다드 셀을 포함하는 상기 시스템-온-칩이 구현될 수 있다.
일 실시예에서, 상기 시스템-온-칩을 구현하도록, 상기 제1 타이밍 파라미터 및 상기 제2 타이밍 파라미터를 포함하는 탭리스 스탠다드 셀 라이브러리가 생성되고, 상기 탭리스 스탠다드 셀 라이브러리에 기초하여 상기 시스템-온-칩에 대한 레지스터-트랜스퍼 레벨 네트리스트를 합성하여 게이트 레벨 네트리스트가 생성되며, 상기 탭리스 스탠다드 셀 라이브러리 및 상기 게이트 레벨 네트리스트에 기초하여 상기 시스템-온-칩의 구성요소들이 배치 및 연결되고, 상기 탭리스 스탠다드 셀 라이브러리에 포함된 상기 제1 타이밍 파라미터 및 상기 제2 타이밍 파라미터에 기초하여 상기 시스템-온-칩의 타이밍이 검증될 수 있다.
일 실시예에서, 상기 제1 타이밍 파라미터 및 상기 제2 타이밍 파라미터를 적용하기 위한 타이밍 조절 스크립트를 이용하여 상기 탭리스 스탠다드 셀을 포함하는 상기 시스템-온-칩이 구현될 수 있다.
일 실시예에서, 상기 시스템-온-칩을 구현하도록, 상기 제1 타이밍 파라미터 및 상기 제2 타이밍 파라미터를 적용하기 위한 타이밍 조절 스크립트가 생성되고, 상기 시스템-온-칩에 대한 레지스터-트랜스퍼 레벨 네트리스트를 합성하여 게이트 레벨 네트리스트가 생성되며, 상기 타이밍 조절 스크립트에 응답하여 상기 게이트 레벨 네트리스트에 상기 제1 타이밍 파라미터 및 상기 제2 타이밍 파라미터가 적용되고, 상기 제1 타이밍 파라미터 및 상기 제2 타이밍 파라미터가 적용된 상기 게이트 레벨 네트리스트에 기초하여 상기 시스템-온-칩의 구성요소들이 배치 및 연결되며, 상기 타이밍 조절 스크립트에 응답하여 적용된 상기 제1 타이밍 파라미터 및 상기 제2 타이밍 파라미터에 기초하여 상기 시스템-온-칩의 타이밍이 검증될 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 바디 바이어싱이 적용되는 탭리스 스탠다드 셀(Tapless Standard Cell)을 포함하는 시스템-온-칩을 설계하는 설계 시스템은 메모리 장치 및 프로세서를 포함한다. 상기 메모리 장치에 상기 시스템-온-칩을 설계하는 설계 툴이 로드된다. 상기 프로세서는 상기 메모리 장치에 로드된 상기 설계 툴을 실행한다. 상기 프로세서에 의해 실행되는 설계 툴은, 상기 시스템-온-칩에 대한 동작 속도 산포의 제1 슬로우 코너를 포워드 바디 바이어싱을 반영하여 상기 제1 슬로우 코너보다 빠른 동작 속도를 가지는 제2 슬로우 코너로 변경하도록 상기 제2 슬로우 코너에 상응하는 제1 타이밍 파라미터를 설정하는 슬로우 코너 변경 단계, 상기 동작 속도 산포의 제1 패스트 코너를 리버스 바디 바이어싱을 반영하여 상기 제1 패스트 코너보다 느린 동작 속도를 가지는 제2 패스트 코너로 변경하도록 상기 제2 패스트 코너에 상응하는 제2 타이밍 파라미터를 설정하는 패스트 코너 변경 단계, 및 상기 제2 슬로우 코너에 상응하는 상기 제1 타이밍 파라미터 및 상기 제2 패스트 코너에 상응하는 상기 제2 타이밍 파라미터에 기초하여 상기 탭리스 스탠다드 셀을 포함하는 상기 시스템-온-칩을 구현하는 구현 단계를 수행한다.
일 실시예에서, 상기 프로세서에 의해 실행되는 설계 툴은 상기 제1 타이밍 파라미터 및 상기 제2 타이밍 파라미터를 포함하는 탭리스 스탠다드 셀 라이브러리를 이용하여 상기 탭리스 스탠다드 셀을 포함하는 상기 시스템-온-칩을 구현할 수 있다.
일 실시예에서, 상기 프로세서에 의해 실행되는 설계 툴은 상기 제1 타이밍 파라미터 및 상기 제2 타이밍 파라미터를 적용하기 위한 타이밍 조절 스크립트를 이용하여 상기 탭리스 스탠다드 셀을 포함하는 상기 시스템-온-칩을 구현할 수 있다.
상기 또 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 시스템-온-칩은 바디 바이어싱이 적용되는 적어도 하나의 탭리스 스탠다드 셀(Tapless Standard Cell), 및 상기 탭리스 스탠다드 셀에 바디 바이어스 전압을 인가하는 바디 바이어스 생성기를 포함한다. 상기 시스템-온-칩은, 상기 시스템-온-칩에 대한 동작 속도 산포의 제1 슬로우 코너를 포워드 바디 바이어싱을 반영하여 상기 제1 슬로우 코너보다 빠른 동작 속도를 가지는 제2 슬로우 코너로 변경하도록 상기 제2 슬로우 코너에 상응하는 제1 타이밍 파라미터를 설정하는 슬로우 코너 변경 단계, 상기 동작 속도 산포의 제1 패스트 코너를 리버스 바디 바이어싱을 반영하여 상기 제1 패스트 코너보다 느린 동작 속도를 가지는 제2 패스트 코너로 변경하도록 상기 제2 패스트 코너에 상응하는 제2 타이밍 파라미터를 설정하는 패스트 코너 변경 단계, 및 상기 제2 슬로우 코너에 상응하는 상기 제1 타이밍 파라미터 및 상기 제2 패스트 코너에 상응하는 상기 제2 타이밍 파라미터에 기초하여 상기 탭리스 스탠다드 셀을 포함하는 상기 시스템-온-칩을 구현하는 구현 단계가 수행되어 구현된다.
일 실시예에서, 상기 바디 바이어스 생성기는, 상기 시스템-온-칩이 상기 제2 슬로우 코너에 속하는 경우, 상기 탭리스 스탠다드 셀에 포워드 바디 바이어스 전압을 인가하고, 상기 시스템-온-칩이 상기 제2 패스트 코너에 속하는 경우, 상기 탭리스 스탠다드 셀에 리버스 바디 바이어스 전압을 인가할 수 있다.
일 실시예에서, 상기 바디 바이어스 생성기는, 상기 시스템-온-칩이 상기 제2 슬로우 코너에 속하는 경우, 상기 탭리스 스탠다드 셀에 포함된 PMOS 트랜지스터의 바디에 전원 전압보다 낮은 전압을 인가하고, 상기 시스템-온-칩이 상기 제2 패스트 코너에 속하는 경우, 상기 탭리스 스탠다드 셀에 포함된 상기 PMOS 트랜지스터의 바디에 상기 전원 전압보다 높은 전압을 인가할 수 있다.
일 실시예에서, 상기 바디 바이어스 생성기는, 상기 시스템-온-칩이 상기 제2 슬로우 코너에 속하는 경우, 상기 탭리스 스탠다드 셀에 포함된 NMOS 트랜지스터의 바디에 접지 전압보다 높은 전압을 인가하고, 상기 시스템-온-칩이 상기 제2 패스트 코너에 속하는 경우, 상기 탭리스 스탠다드 셀에 포함된 상기 NMOS 트랜지스터의 바디에 상기 접지 전압보다 낮은 전압을 인가할 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 전원 전압 및 클록 주파수가 동적으로 변경되는 동적 전압 주파수 스케일링이 적용되고, 탭리스 스탠다드 셀(Tapless Standard Cell)을 포함하는 시스템-온-칩의 설계 방법에서, 복수의 전원 전압들 중 가장 높은 전원 전압 및 상기 복수의 클록 주파수들 중 가장 높은 클록 주파수에 따른 상기 시스템-온-칩에 대한 제1 동작 속도 산포의 제1 슬로우 코너를 포워드 바디 바이어싱을 반영하여 상기 제1 슬로우 코너보다 빠른 동작 속도를 가지는 상기 제1 동작 속도 산포의 제2 슬로우 코너로 변경하도록 상기 제2 슬로우 코너에 상응하는 제1 타이밍 파라미터가 설정된다. 상기 복수의 전원 전압들 중 가장 낮은 전원 전압 및 상기 복수의 클록 주파수들 중 가장 낮은 클록 주파수에 따른 상기 시스템-온-칩에 대한 제2 동작 속도 산포의 제1 패스트 코너를 리버스 바디 바이어싱을 반영하여 상기 제1 패스트 코너보다 느린 동작 속도를 가지는 상기 제2 동작 속도 산포의 제2 패스트 코너로 변경하도록 상기 제2 패스트 코너에 상응하는 제2 타이밍 파라미터가 설정된다. 상기 제2 슬로우 코너에 상응하는 상기 제1 타이밍 파라미터 및 상기 제2 패스트 코너에 상응하는 상기 제2 타이밍 파라미터에 기초하여 상기 탭리스 스탠다드 셀을 포함하는 상기 시스템-온-칩이 구현된다.
본 발명의 실시예들에 따른 탭리스 스탠다드 셀을 포함하는 시스템-온-칩의 설계 방법, 설계 시스템 및 시스템-온-칩은 시스템-온-칩의 동작 속도를 증가시킬 수 있다.
또한, 본 발명의 실시예들에 따른 탭리스 스탠다드 셀을 포함하는 시스템-온-칩의 설계 방법, 설계 시스템 및 시스템-온-칩은 시스템-온-칩의 전력 소모를 감소시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 탭리스 스탠다드 셀을 포함하는 시스템-온-칩의 설계 방법을 나타내는 순서도이다.
도 2a는 본 발명의 실시예들에 따른 설계 방법에서 설계 윈도우를 감소하는 일 예를 나타내는 도면이다.
도 2b는 본 발명의 실시예들에 따른 설계 방법에서 설계 윈도우를 감소하는 다른 예를 나타내는 도면이다.
도 2c는 본 발명의 실시예들에 따른 설계 방법에서 설계 윈도우를 감소하는 또 다른 예를 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 탭리스 스탠다드 셀을 포함하는 시스템-온-칩의 설계 방법을 나타내는 순서도이다.
도 4는 본 발명의 일 실시예에 따른 설계 방법에서 시스템-온-칩을 구현하는 단계의 일 예를 나타내는 순서도이다.
도 5는 디자인 윈도우 감소에 따라 설정된 타이밍 파라미터를 포함하는 탭리스 스탠다드 셀 라이브러리의 일 예를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 탭리스 스탠다드 셀을 포함하는 시스템-온-칩을 설계하는 설계 시스템을 나타내는 도면이다.
도 7a는 본 발명의 일 실시예에 따른 탭리스 스탠다드 셀을 포함하는 시스템-온-칩의 일 예를 나타내는 블록도이다.
도 7b는 본 발명의 일 실시예에 따른 탭리스 스탠다드 셀을 포함하는 시스템-온-칩의 다른 예를 나타내는 블록도이다.
도 7c는 본 발명의 일 실시예에 따른 탭리스 스탠다드 셀을 포함하는 시스템-온-칩의 또 다른 예를 나타내는 블록도이다.
도 8은 본 발명의 다른 실시예에 따른 탭리스 스탠다드 셀을 포함하는 시스템-온-칩을 나타내는 블록도이다.
도 9는 본 발명의 또 다른 실시예에 따른 탭리스 스탠다드 셀을 포함하는 시스템-온-칩을 나타내는 블록도이다.
도 10은 본 발명의 다른 실시예에 따른 탭리스 스탠다드 셀을 포함하는 시스템-온-칩의 설계 방법을 나타내는 순서도이다.
도 11는 본 발명의 다른 실시예에 따른 설계 방법에서 시스템-온-칩을 구현하는 단계의 일 예를 나타내는 순서도이다.
도 12는 디자인 윈도우 감소에 따라 설정된 타이밍 파라미터를 적용하기 위한 타이밍 조절 스크립트의 일 예를 설명하기 위한 도면이다.
도 13은 본 발명의 다른 실시예에 따른 탭리스 스탠다드 셀을 포함하는 시스템-온-칩을 설계하는 설계 시스템을 나타내는 도면이다.
도 14는 본 발명의 또 다른 실시예에 따른 탭리스 스탠다드 셀을 포함하는 시스템-온-칩의 설계 방법을 나타내는 순서도이다.
도 15는 본 발명의 또 다른 실시예에 따른 설계 방법에서 설계 윈도우를 감소하는 일 예를 나타내는 도면이다.
도 16은 본 발명의 또 다른 실시예에 따른 탭리스 스탠다드 셀을 포함하는 시스템-온-칩의 일 예를 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 시스템-온-칩을 나타내는 블록도이다.
도 18은 본 발명의 실시예들에 따른 시스템-온-칩을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성 요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제 2 구성 요소도 제1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 본 발명의 실시예들에 따른 탭리스 스탠다드 셀을 포함하는 시스템-온-칩의 설계 방법을 나타내는 순서도이다.
도 1을 참조하면, 바디 바이어싱이 적용되는 탭리스 스탠다드 셀(Tapless Standard Cell)을 포함하는 시스템-온-칩의 설계 방법에서, 포워드 바디 바이어싱(Forward Body Biasing; FBB)을 반영하여 상기 시스템-온-칩에 대한 동작 속도 산포의 슬로우 코너를 증가시키도록 상기 탭리스 스탠다드 셀의 제1 타이밍 파라미터를 설정한다(S110). 즉, 상기 제1 타이밍 파라미터는, 상기 동작 속도 산포의 제1 슬로우 코너를 포워드 바디 바이어싱을 반영하여 상기 제1 슬로우 코너보다 빠른 동작 속도를 가지는 제2 슬로우 코너로 변경하도록, 상기 제2 슬로우 코너에 상응하도록 설정될 수 있다. 상기 제1 타이밍 파라미터는 상기 제2 슬로우 코너에 상응하는 상기 탭리스 스탠다드 셀의 셀 딜레이, 셋업 마진 또는 홀드 마진 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제1 슬로우 코너를 상기 제2 슬로우 코너로 변경하도록, 상기 제1 슬로우 코너에 상응하는 상기 탭리스 스탠다드 셀의 제1 셀 딜레이를 상기 제1 셀 딜레이보다 짧은, 상기 제2 슬로우 코너에 상응하는 제2 셀 딜레이로 감소시킬 수 있다. 여기서, 상기 슬로우 코너의 증가는 상기 슬로우 코너의 동작 속도 상한 및/또는 동작 속도 하한의 증가를 의미한다. 즉, 상기 제2 슬로우 코너는 상기 제1 슬로우 코너의 동작 속도 하한보다 증가된 동작 속도 하한 및/또는 상기 제1 슬로우 코너의 동작 속도 상한보다 증가된 동작 속도 상한을 가질 수 있다. 일 예에서, 상기 제2 슬로우 코너의 동작 속도 하한은 상기 제1 슬로우 코너의 동작 속도 상한에 상응하도록 결정되고, 상기 제2 슬로우 코너의 동작 속도 상한은 상기 제2 슬로우 코너의 동작 속도 하한에 상기 포워드 바디 바이어싱에 따른 동작 속도 증가분을 가산함으로써 결정될 수 있다. 한편, 상기 시스템-온-칩에 대한 상기 동작 속도 산포는, 상기 시스템-온-칩을 제조할 공정 라인에서 링 발진기(Ring Oscillator), 인버터 체인 등의 임의의 반도체 장치를 샘플로서 제조하고, 상기 샘플의 동작 속도 산포를 측정함으로써, 획득될 수 있다.
리버스 바디 바이어싱(Reverse Body Biasing; RBB)을 반영하여 상기 동작 속도 산포의 패스트 코너를 감소시키도록 상기 탭리스 스탠다드 셀의 제2 타이밍 파라미터를 설정한다(S130). 즉, 상기 제2 타이밍 파라미터는, 상기 동작 속도 산포의 제1 패스트 코너를 리버스 바디 바이어싱을 반영하여 상기 제1 패스트 코너보다 느린 동작 속도를 가지는 제2 패스트 코너로 변경하도록, 상기 제2 패스트 코너에 상응하도록 설정될 수 있다. 상기 제2 타이밍 파라미터는 상기 제2 패스트 코너에 상응하는 상기 탭리스 스탠다드 셀의 셀 딜레이, 셋업 마진 또는 홀드 마진 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제1 패스트 코너를 상기 제2 패스트 코너로 변경하도록, 상기 제1 패스트 코너에 상응하는 상기 탭리스 스탠다드 셀의 제3 셀 딜레이를 상기 제3 셀 딜레이보다 긴, 상기 제2 패스트 코너에 상응하는 제4 셀 딜레이로 증가시킬 수 있다. 여기서, 상기 패스트 코너의 감소는 상기 패스트 코너의 동작 속도 상한 및/또는 동작 속도 하한의 감소를 의미한다. 즉, 상기 제2 패스트 코너는 상기 제1 패스트 코너의 동작 속도 하한보다 감소된 동작 속도 하한 및/또는 상기 제1 패스트 코너의 동작 속도 하한보다 감소된 동작 속도 상한을 가질 수 있다. 일 예에서, 상기 제2 패스트 코너의 동작 속도 상한은 상기 제1 패스트 코너의 동작 속도 하한에 상응하도록 결정되고, 상기 제2 패스트 코너의 동작 속도 하한은 상기 제2 패스트 코너의 동작 속도 상한에 상기 리버스 바디 바이어싱에 따른 동작 속도 감소분을 감산함으로써 결정될 수 있다.
상기 제2 슬로우 코너에 상응하는 상기 제1 타이밍 파라미터 및 상기 제2 패스트 코너에 상응하는 제2 상기 제2 타이밍 파라미터에 기초하여 상기 탭리스 스탠다드 셀을 포함하는 상기 시스템-온-칩을 구현한다(S150). 일 실시예에서, 상기 시스템-온-칩은 상기 탭리스 스탠다드 셀에 대한 상기 제1 타이밍 파라미터 및 상기 제2 타이밍 파라미터를 포함하는 탭리스 스탠다드 셀 라이브러리를 이용하여 구현될 수 있다. 예를 들어, 상기 시스템-온-칩을 구현하도록, 상기 제1 타이밍 파라미터 및 상기 제2 타이밍 파라미터를 포함하는 상기 탭리스 스탠다드 셀 라이브러리가 생성되고, 상기 탭리스 스탠다드 셀 라이브러리에 기초하여 상기 시스템-온-칩에 대한 레지스터-트랜스퍼 레벨(Register-Transfer Level; RTL) 네트리스트를 합성하여 게이트 레벨 네트리스트가 생성되며, 상기 탭리스 스탠다드 셀 라이브러리 및 상기 게이트 레벨 네트리스트에 기초하여 상기 시스템-온-칩의 구성요소들이 배치 및 연결되고, 상기 탭리스 스탠다드 셀 라이브러리에 포함된 상기 제1 타이밍 파라미터 및 상기 제2 타이밍 파라미터에 기초하여 상기 구성요소들이 배치 및 연결된 상기 시스템-온-칩의 타이밍이 검증될 수 있다. 상기 시스템-온-칩의 타이밍이 검증이 완료되면, 상기 시스템-온-칩에 대한 레이아웃 데이터에 기초하여 상기 시스템-온-칩이 제조 및 패키징될 수 있다. 다른 실시예에서, 상기 시스템-온-칩은 상기 제1 타이밍 파라미터 및 상기 제2 타이밍 파라미터를 적용하기 위한 타이밍 조절 스크립트를 이용하여 구현될 수 있다. 상기 타이밍 조절 스크립트가 상기 시스템-온-칩의 합성(Synthesis), 배치 및 연결(Placement & Routing), 및/또는 정적 타이밍 분석(Static Timing Analysis) 과정 중 적용됨으로써, 상기 제1 타이밍 파라미터 및 상기 제2 타이밍 파라미터에 상응하도록 구현된 상기 탭리스 스탠다드 셀을 포함하는 상기 시스템-온-칩이 제조될 수 있다.
상술한 바와 같이, 상기 포워드 바디 바이어싱을 반영하여 상기 제1 슬로우 코너보다 빠른 동작 속도를 가지는 상기 제2 슬로우 코너에 상응하는 상기 제1 타이밍 파라미터가 설정되고, 상기 제1 타이밍 파라미터에 기초하여 상기 시스템-온-칩이 구현되면, 상기 시스템-온-칩의 동작 속도가 증가될 수 있다. 예를 들어, 상기 슬로우 코너의 증가에 따라 상기 탭리스 스탠다드 셀의 셀 딜레이가 감소될 수 있고, 이에 따라, 상기 시스템-온-칩의 동작 속도가 증가될 수 있다. 게다가, 상기 셀 딜레이가 감소됨으로써, 상기 탭리스 스탠다드 셀의 면적 및/또는 배선 길이가 감소되고, 상기 시스템-온-칩의 면적이 감소될 수 있다. 또한, 상기 리버스 바디 바이어싱을 반영하여 상기 제1 패스트 코너보다 느린 동작 속도를 가지는 상기 제2 슬로우 코너에 상응하는 상기 제2 타이밍 파라미터가 설정되고, 상기 제2 타이밍 파라미터에 기초하여 상기 시스템-온-칩이 구현되면, 상기 시스템-온-칩의 전력 소모가 감소될 수 있다. 게다가, 상기 제1 슬로우 코너가 상기 제2 슬로우 코너로 증가되거나, 상기 제1 패스트 코너가 상기 제2 패스트 코너로 감소되더라도, 상기 제2 슬로우 코너에 속하는 상기 시스템-온-칩에 상기 포워드 바디 바이어싱을 적용하고, 상기 제2 패스트 코너에 속하는 상기 시스템-온-칩에 상기 리버스 바디 바이어싱을 적용함으로써, 상기 시스템-온-칩에 대한 수율(Yield)을 실질적으로 일정하게 유지할 수 있다. 그러므로, 본 발명의 실시예들에 따른 탭리스 스탠다드 셀을 포함하는 시스템-온-칩의 설계 방법은 상기 시스템-온-칩에 대한 수율을 유지하면서 상기 시스템-온-칩의 동작 속도를 증가시키고, 전력 소모 및 면적을 감소시킬 수 있다.
한편, 상기 슬로우 코너와 상기 패스트 코너 사이의 간격은 “디자인 윈도우(Design Window)”라 불릴 수 있고, 이와 같이 동작 속도 증가 및/또는 전력 소모 감소를 위하여 상기 슬로우 코너와 상기 패스트 코너 사이의 간격을 감소시키는 것은 “디자인 윈도우 감소(Design Window Reduction)”라 불릴 수 있다. 도 1에는 상기 디자인 윈도우 감소가 상기 슬로우 코너의 증가 및 상기 패스트 코너의 감소에 의해 수행되는 예가 도시되어 있으나, 실시예에 따라, 상기 디자인 윈도우 감소는 상기 슬로우 코너의 증가 또는 상기 패스트 코너의 감소 중 어느 하나에 의해 수행될 수 있다.
도 2a는 본 발명의 실시예들에 따른 설계 방법에서 설계 윈도우를 감소하는 일 예를 나타내는 도면이다.
도 2a를 참조하면, 시스템-온-칩들이 동일한 공정에 의해 제조되더라도, 상기 시스템-온-칩들은 공정 변이에 따라 동작 속도 산포(200a)를 가질 수 있다. 일반적으로, 동작 속도 산포(200a)의 제1 슬로우 코너(SS1)에 속하는 시스템-온-칩 및 동작 속도 산포(200a)의 제1 패스트 코너(FF1)에 속하는 시스템-온-칩은 불량품으로서 폐기될 수 있다.
본 발명의 실시예들에 따른 설계 방법에서, 동작 속도 산포(200a)의 제1 슬로우 코너(SS1)는 제조된 시스템-온-칩에 적용될 포워드 바디 바이어싱을 반영하여 제1 슬로우 코너(SS1)보다 빠른 동작 속도를 가지는 제2 슬로우 코너(SS2)로 증가되고, 동작 속도 산포(200a)의 제1 패스트 코너(FF1)는 제조된 시스템-온-칩에 적용될 리버스 바디 바이어싱을 반영하여 제1 패스트 코너(FF1)보다 느린 동작 속도를 가지는 제2 패스트 코너(FF2)로 감소될 수 있다.
상기 시스템-온-칩에 포함된 적어도 하나의 탭리스 스탠다드 셀은 제2 슬로우 코너(SS2)에 상응하도록 설정된 제1 타이밍 파라미터 및 제2 패스트 코너(FF2)에 상응하도록 설정된 제2 타이밍 파라미터에 기초하여 구현 및 제조될 수 있다. 각 코너에 대한 상기 탭리스 스탠다드 셀의 셀 딜레이를 설정하는 예를 들면, 제1 슬로우 코너(SS1)의 동작 속도 상한에 상응하도록 설정된 상기 탭리스 스탠다드 셀의 슬로우 코너 셀 딜레이를 제2 슬로우 코너(SS2)의 동작 속도 상한에 상응하도록 증가시켜 설정하고, 제1 패스트 코너(FF1)의 동작 속도 하한에 상응하도록 설정된 상기 탭리스 스탠다드 셀의 패스트 코너 셀 딜레이를 제2 패스트 코너(FF2)의 동작 속도 하한에 상응하도록 감소시켜 설정할 수 있다. 이와 같이 설정된 상기 증가된 슬로우 코너 셀 딜레이 및 상기 감소된 패스트 코너 셀 딜레이가 상기 탭리스 스탠다드 셀을 포함하는 상기 시스템-온-칩의 합성, 배치 및 연결, 및/또는 정적 타이밍 분석 과정에서 적용될 수 있다. 이에 따라, 상기 슬로우 코너 셀 딜레이가 감소됨으로써 동작 속도가 증가되고, 상기 패스트 코너 셀 딜레이가 감소됨으로써 전력 소모가 감소된 상기 시스템-온-칩이 구현 및 제조될 수 있다.
본 발명의 실시예들에 따른 설계 방법에 의해 구현 및 제조된 시스템-온-칩들 중 제2 슬로우 코너(SS2)에 속하는 시스템-온-칩들에는 상기 포워드 바디 바이어싱이 적용되고, 제2 패스트 코너(FF2)에 속하는 시스템-온-칩들에는 상기 리버스 바디 바이어싱이 적용될 수 있다. 이에 따라, 시스템-온-칩의 슬로우 코너가 제1 슬로우 코너(SS1)로부터 제2 슬로우 코너(SS2)로 증가되고, 상기 시스템-온-칩의 패스트 코너가 제1 패스트 코너(FF1)로부터 제2 패스트 코너(FF2)로 감소되어 설계, 구현 및 제조되더라도, 상기 시스템-온-칩의 수율이 실질적으로 일정하게 유지될 수 있다. 한편, 제1 슬로우 코너(SS1) 또는 제1 패스트 코너(FF1)에 속하는 시스템-온-칩들은 불량품으로서 폐기될 수 있다. 다른 실시예들에서, 상기 시스템-온-칩의 슬로우 코너 증가폭 및 패스트 코너 감소폭을 감소시키는 경우, 상기 시스템-온-칩의 수율을 증가시킬 수 있다.
도 2b는 본 발명의 실시예들에 따른 설계 방법에서 설계 윈도우를 감소하는 다른 예를 나타내는 도면이다.
도 2b를 참조하면, 제조된 시스템-온-칩들이 동작 속도 산포(200b)를 가질 수 있다. 본 발명의 실시예들에 따른 설계 방법에서, 동작 속도 산포(200b)의 제1 슬로우 코너(SS1)는 제조된 시스템-온-칩에 적용될 포워드 바디 바이어싱을 반영하여 제1 슬로우 코너(SS1)보다 빠른 동작 속도를 가지는 제2 슬로우 코너(SS2)로 증가될 수 있다.
상기 시스템-온-칩에 포함된 적어도 하나의 탭리스 스탠다드 셀은 제2 슬로우 코너(SS2)에 상응하도록 설정된 제1 타이밍 파라미터에 기초하여 구현 및 제조될 수 있다. 예를 들어, 제1 슬로우 코너(SS1)의 동작 속도 상한에 상응하도록 설정된 상기 탭리스 스탠다드 셀의 슬로우 코너 셀 딜레이가 제2 슬로우 코너(SS2)의 동작 속도 상한에 상응하도록 증가시켜 설정될 수 있다. 이와 같이 설정된 상기 증가된 슬로우 코너 셀 딜레이 및 조절되지 않은 패스트 코너 셀 딜레이가 상기 탭리스 스탠다드 셀을 포함하는 상기 시스템-온-칩의 합성, 배치 및 연결, 및/또는 정적 타이밍 분석 과정에서 적용될 수 있다. 이에 따라, 상기 슬로우 코너 셀 딜레이가 감소됨으로써 동작 속도가 증가된 상기 시스템-온-칩이 구현 및 제조될 수 있다.
본 발명의 실시예들에 따른 설계 방법에 의해 구현 및 제조된 시스템-온-칩들 중 제2 슬로우 코너(SS2)에 속하는 시스템-온-칩들에는 상기 포워드 바디 바이어싱이 적용될 수 있다. 이에 따라, 시스템-온-칩의 슬로우 코너가 제1 슬로우 코너(SS1)로부터 제2 슬로우 코너(SS2)로 증가되어 설계, 구현 및 제조되더라도, 상기 시스템-온-칩의 수율이 실질적으로 일정하게 유지될 수 있다. 한편, 제1 슬로우 코너(SS1) 또는 제1 패스트 코너(FF1)에 속하는 시스템-온-칩들은 불량품으로서 폐기될 수 있다. 다른 실시예들에서, 상기 시스템-온-칩의 슬로우 코너 증가폭을 감소시키는 경우, 상기 시스템-온-칩의 수율을 증가시킬 수 있다.
도 2c는 본 발명의 실시예들에 따른 설계 방법에서 설계 윈도우를 감소하는 또 다른 예를 나타내는 도면이다.
도 2c를 참조하면, 제조된 시스템-온-칩들이 동작 속도 산포(200c)를 가질 수 있다. 본 발명의 실시예들에 따른 설계 방법에서, 동작 속도 산포(200c)의 제1 패스트 코너(FF1)는 제조된 시스템-온-칩에 적용될 리버스 바디 바이어싱을 반영하여 제1 패스트 코너(FF1)보다 느린 동작 속도를 가지는 제2 패스트 코너(FF2)로 감소될 수 있다.
상기 시스템-온-칩에 포함된 적어도 하나의 탭리스 스탠다드 셀은 제2 패스트 코너(FF2)에 상응하도록 조절된 제2 타이밍 파라미터에 기초하여 구현 및 제조될 수 있다. 예를 들어, 제1 패스트 코너(FF1)의 동작 속도 하한에 상응하도록 설정된 상기 탭리스 스탠다드 셀의 패스트 코너 셀 딜레이가 제2 패스트 코너(FF2)의 동작 속도 하한에 상응하도록 감소시켜 설정될 수 있다. 이와 같이 설정된 상기 감소된 패스트 코너 셀 딜레이 및 조절되지 않은 슬로우 코너 셀 딜레이가 상기 탭리스 스탠다드 셀을 포함하는 상기 시스템-온-칩의 합성, 배치 및 연결, 및/또는 정적 타이밍 분석 과정에서 적용될 수 있다. 이에 따라, 상기 패스트 코너 셀 딜레이가 감소됨으로써 전력 소모가 감소된 상기 시스템-온-칩이 구현 및 제조될 수 있다.
본 발명의 실시예들에 따른 설계 방법에 의해 구현 및 제조된 시스템-온-칩들 중 제2 패스트 코너(FF2)에 속하는 시스템-온-칩들에는 상기 리버스 바디 바이어싱이 적용될 수 있다. 이에 따라, 시스템-온-칩의 패스트 코너가 제1 패스트 코너(FF1)로부터 제2 패스트 코너(FF2)로 감소되어 설계, 구현 및 제조되더라도, 상기 시스템-온-칩의 수율이 실질적으로 일정하게 유지될 수 있다. 한편, 제1 슬로우 코너(SS1) 또는 제1 패스트 코너(FF1)에 속하는 시스템-온-칩들은 불량품으로서 폐기될 수 있다. 다른 실시예들에서, 상기 시스템-온-칩의 패스트 코너 감소폭을 감소시키는 경우, 상기 시스템-온-칩의 수율을 증가시킬 수 있다.
도 3은 본 발명의 일 실시예에 따른 탭리스 스탠다드 셀을 포함하는 시스템-온-칩의 설계 방법을 나타내는 순서도이다.
도 3을 참조하면, 탭리스 스탠다드 셀을 포함하는 시스템-온-칩에 대한 동작 속도 산포의 제1 슬로우 코너를 포워드 바디 바이어싱을 반영하여 상기 제1 슬로우 코너보다 빠른 동작 속도를 가지는 제2 슬로우 코너로 변경하도록, 상기 제2 슬로우 코너에 상응하는 제1 타이밍 파라미터를 설정한다(S310). 예를 들어, 상기 제1 슬로우 코너를 상기 제2 슬로우 코너로 변경하도록, 상기 제1 슬로우 코너에 상응하는 상기 탭리스 스탠다드 셀의 제1 셀 딜레이를 상기 제1 셀 딜레이보다 짧은, 상기 제2 슬로우 코너에 상응하는 제2 셀 딜레이로 감소시킬 수 있다.
상기 동작 속도 산포의 제1 패스트 코너를 리버스 바디 바이어싱을 반영하여 상기 제1 패스트 코너보다 느린 동작 속도를 가지는 제2 패스트 코너로 변경하도록, 상기 제2 패스트 코너에 상응하는 제2 타이밍 파라미터를 설정한다(S330). 예를 들어, 상기 제1 패스트 코너를 상기 제2 패스트 코너로 변경하도록, 상기 제1 패스트 코너에 상응하는 상기 탭리스 스탠다드 셀의 제3 셀 딜레이를 상기 제3 셀 딜레이보다 긴, 상기 제2 패스트 코너에 상응하는 제4 셀 딜레이로 증가시킬 수 있다.
상기 제2 슬로우 코너에 상응하는 상기 제1 타이밍 파라미터 및 상기 제2 패스트 코너에 상응하는 상기 제2 타이밍 파라미터를 포함하는 탭리스 스탠다드 셀 라이브러리가 생성된다(S340). 예를 들어, 상기 탭리스 스탠다드 셀이 인버터로 구현되는 경우, 상기 인버터의 슬로우 코너에 대한 탭리스 스탠다드 셀 라이브러리에는 상기 제2 슬로우 코너에 상응하는 셀 딜레이가 포함되고, 상기 인버터의 패스트 코너에 대한 탭리스 스탠다드 셀 라이브러리에는 상기 제2 패스트 코너에 상응하는 셀 딜레이가 포함될 수 있다. 즉, 상기 슬로우 코너에 대한 탭리스 스탠다드 셀 라이브러리에 포함된 상기 셀 딜레이는 증가 전 슬로우 코너(즉, 상기 제1 슬로우 코너)에 상응하는 셀 딜레이보다 감소되고, 상기 패스트 코너에 대한 탭리스 스탠다드 셀 라이브러리에 포함된 상기 셀 딜레이는 감소 전 패스트 코너(즉, 상기 제1 패스트 코너)에 상응하는 셀 딜레이보다 증가될 수 있다. 한편, 상기 탭리스 스탠다드 셀 라이브러리는 상기 제1 및 제2 타이밍 파라미터들과 함께 상기 탭리스 스탠다드 셀에 대한 레이아웃 데이터, 기능 정의, 전력 정보, 노이즈 정보 등을 더 포함할 수 있다.
상기 탭리스 스탠다드 셀 라이브러리에 포함된 상기 제1 타이밍 파라미터 및 상기 제2 타이밍 파라미터에 기초하여 상기 탭리스 스탠다드 셀을 포함하는 상기 시스템-온-칩을 구현한다(S350). 예를 들어, 상기 탭리스 스탠다드 셀 라이브러리에 기초하여 상기 시스템-온-칩에 대한 RTL 네트리스트를 합성하여 게이트 레벨 네트리스트가 생성되고, 상기 탭리스 스탠다드 셀 라이브러리 및 상기 게이트 레벨 네트리스트에 기초하여 상기 시스템-온-칩의 구성요소들이 배치 및 연결되며, 상기 탭리스 스탠다드 셀 라이브러리에 포함된 상기 제1 타이밍 파라미터 및 상기 제2 타이밍 파라미터에 기초하여 상기 시스템-온-칩의 타이밍이 검증될 수 있다. 즉, 상기 탭리스 스탠다드 셀 라이브러리에 포함된 상기 제1 및 제2 타이밍 파라미터들이 상기 시스템-온-칩의 합성, 배치 및 연결, 및/또는 정적 타이밍 분석 과정 중 적용됨으로써, 상기 제1 및 제2 타이밍 파라미터들에 상응하도록 구현된 상기 탭리스 스탠다드 셀을 포함하는 상기 시스템-온-칩이 제조될 수 있다.
한편, 도 3에는 슬로우 코너 증가 및 패스트 코너 감소를 모두 수행하여 디자인 윈도우를 감소시키는 예가 도시되어 있으나, 실시예에 따라, 상기 디자인 윈도우 감소를 위하여 상기 슬로우 코너 증가 또는 상기 패스트 코너 감소 중 어느 하나만을 수행할 수 있다.
이하, 도 3, 도 4 및 도 5를 참조하여 일 실시예에 따른 설계 방법에서 시스템-온-칩을 구현하는 단계(S350)의 일 예를 설명한다.
도 4는 본 발명의 일 실시예에 따른 설계 방법에서 시스템-온-칩을 구현하는 단계의 일 예를 나타내는 순서도이고, 도 5는 디자인 윈도우 감소에 따라 설정된 타이밍 파라미터를 포함하는 탭리스 스탠다드 셀 라이브러리의 일 예를 설명하기 위한 도면이다.
도 3, 도 4 및 도 5를 참조하면, 시스템-온-칩에 대한 동작 속도 산포의 제1 슬로우 코너가 상기 제1 슬로우 코너보다 빠른 동작 속도를 가지는 제2 슬로우 코너로 변경되도록 상기 제2 슬로우 코너에 상응하는 제1 타이밍 파라미터가 설정되고(S310), 상기 동작 속도 산포의 제1 패스트 코너가 상기 제1 패스트 코너보다 느린 동작 속도를 가지는 제2 패스트 코너로 변경되도록 상기 제2 패스트 코너에 상응하는 제2 타이밍 파라미터가 설정된다(S330).
상기 제2 슬로우 코너에 상응하는 상기 제1 타이밍 파라미터 및 상기 제2 패스트 코너에 상응하는 상기 제2 타이밍 파라미터를 포함하는 탭리스 스탠다드 셀 라이브러리(345)가 생성된다(S340). 도 5에는 탭리스 스탠다드 셀 라이브러리(345)의 일 예로서 인버터에 대한 탭리스 스탠다드 셀 라이브러리(345a)가 도시되어 있다. 도 5에 도시된 인버터에 대한 탭리스 스탠다드 셀 라이브러리(345a)는 복수의 입력 슬루(Input Slew)들(IS1, IS2, IS3, IS4) 및 복수의 출력 로드들(OL1, OL2, OL3)의 조합들에 각각 상응하는 복수의 셀 딜레이들(D1, D2, D3, D4, D5, D6, D7, D8, D9, D10, D11, D12)의 값을 설정하는 테이블(347a)을 포함할 수 있다. 상기 인버터에 대한 탭리스 스탠다드 셀 라이브러리(345a)가 슬로우 코너에 대한 탭리스 스탠다드 셀 라이브러리인 경우, 탭리스 스탠다드 셀 라이브러리(345a)는 상기 제1 슬로우 코너에 상응하는 셀 딜레이들보다 각각 감소된 셀 딜레이들(D1, D2, D3, D4, D5, D6, D7, D8, D9, D10, D11, D12)을 포함할 수 있다. 또한, 상기 인버터에 대한 탭리스 스탠다드 셀 라이브러리(345a)가 패스트 코너에 대한 탭리스 스탠다드 셀 라이브러리인 경우, 탭리스 스탠다드 셀 라이브러리(345a)는 상기 제1 패스트 코너에 상응하는 셀 딜레이들보다 각각 증가된 셀 딜레이들(D1, D2, D3, D4, D5, D6, D7, D8, D9, D10, D11, D12)을 포함할 수 있다.
상기 시스템-온-칩을 구현하도록(S350), 상기 제1 타이밍 파라미터 및 상기 제2 타이밍 파라미터를 포함하는 탭리스 스탠다드 셀 라이브러리(345)에 기초하여 상기 시스템-온-칩에 대한 RTL 네트리스트(340)가 합성됨으로써 상기 시스템-온-칩에 대한 게이트 레벨 네트리스트가 생성될 수 있다(S351). 실시예에 따라, 탭리스 스탠다드 셀 라이브러리(345)는 상기 제1 및 제2 타이밍 파라미터들과 함께 상기 탭리스 스탠다드 셀에 대한 레이아웃 데이터, 기능 정의, 전력 정보, 노이즈 정보 등을 포함할 수 있다. 또한, 탭리스 스탠다드 셀 라이브러리(345)는 상기 시스템-온-칩에 포함된 각 타입의 상기 탭리스 스탠다드 셀에 대한 각 코너에 대하여 준비될 수 있다. 예를 들어, 상기 탭리스 스탠다드 셀은 인버터, NAND 게이트, AND 게이트, NOR 게이트, OR 게이트, XOR 게이트, XNOR 게이트, 멀티플렉서, 가산기, 래치, 플립플롭 등으로 구현될 수 있고, 상기 인버터, 상기 NAND 게이트, 상기 AND 게이트, 상기 NOR 게이트, 상기 OR 게이트, 상기 XOR 게이트, 상기 XNOR 게이트, 상기 멀티플렉서, 상기 가산기, 상기 래치, 및/또는 상기 플립플롭 각각의 슬로우 코너에 대한 셀 라이브러리(345) 및 패스트 코너에 대한 셀 라이브러리(345)가 준비될 수 있다. 또한, 각 타입의 상기 탭리스 스탠다드 셀의 상기 슬로우 코너에 대한 셀 라이브러리(345) 또는 상기 패스트 코너에 대한 셀 라이브러리(345) 중 적어도 하나의 타이밍 파라미터는 디자인 윈도우 감소에 따라 설정된 타이밍 파라미터일 수 있다. 실시예에 따라, RTL 네트리스트(340)에는 바이어스 전압 생성을 위한 바이어스 전압 생성기가 포함되거나, 상기 바이어스 전압 생성기에 대한 별도의 네트리스트가 RTL 네트리스트(340)와 함께 합성될 수 있다.
상기 시스템-온-칩에 대한 게이트 레벨 네트리스트가 생성되면, 탭리스 스탠다드 셀 라이브러리(345) 및 상기 게이트 레벨 네트리스트에 기초하여 상기 시스템-온-칩의 구성요소들이 배치 및 연결됨으로써 상기 시스템-온-칩에 대한 레이아웃 데이터(360)가 생성될 수 있다(S353). 이 때, 조절되지 않은 타이밍 파라미터에 기초하여 배치 및 연결된 각 구성요소의 면적 및 배선 길이에 비하여, 상기 조절된 타이밍 파라미터(즉, 상기 제1 및 제2 타이밍 파라미터들)에 기초하여 배치 및 연결된 각 구성요소의 면적 및 배선 길이가 감소될 수 있다. 예를 들어, 상기 제1 슬로우 코너가 상기 제2 슬로우 코너로 증가되면, 상기 슬로우 코너에 대한 인버터의 탭리스 스탠다드 셀 라이브러리(345)는 감소된 셀 딜레이를 포함할 수 있다. 이 경우, 상기 인버터에 대한 최대 셀 딜레이가 감소되었으므로, 상기 인버터는 상기 패스트 코너의 감소와 무관하게 작은 면적을 가지고, 짧은 배선 길이를 가질 수 있다. 즉, 상기 시스템-온-칩이 상기 제2 슬로우 코너 및 상기 제2 패스트 코너에 각각 상응하는 제1 및 제2 타이밍 파라미터들에 기초하여 배치 및 연결됨으로써, 상기 시스템-온-칩은 작은 면적 및 짧은 배선 길이를 가질 수 있다.
상기 시스템-온-칩에 대한 레이아웃 데이터(360)가 생성되면, 탭리스 스탠다드 셀 라이브러리(345)에 포함된 제1 및 제2 타이밍 파라미터들에 기초하여 상기 시스템-온-칩에 대한 레이아웃 데이터(360)의 타이밍이 검증될 수 있다(S355). 예를 들어, 레이아웃 데이터(360)에 따른 상기 시스템-온-칩의 각 경로의 신호 전송 타이밍, 홀드 타임 위반 여부, 셋업 타임 위반 여부 등이 확인될 수 있다. 상기 타이밍 검증 과정에서 타이밍 위반이 검출되면, 상기 시스템-온-칩에 대한 네트리스트 및/또는 배선이 수정될 수 있다.
상기 타이밍 검증이 완료된 레이아웃 데이터(360)에 기초하여 상기 시스템-온-칩이 제조 및 패키징될 수 있다. 상기 제조 및 패키징된 상기 시스템-온-칩이 증가된 슬로우 코너인 상기 제2 슬로우 코너 또는 감소된 패스트 코너인 상기 제2 패스트 코너에 속하는 경우, 상기 시스템-온-칩에 바디 바이어싱이 적용될 수 있다. 이에 따라, 슬로우 코너의 증가 및/또는 패스트 코너의 감소가 수행되더라도, 즉 디자인 윈도우 감소가 수행되더라도, 상기 시스템-온-칩의 수율은 실질적으로 일정하게 유지될 수 있다. 또한, 상기 시스템-온-칩이 상기 디자인 윈도우 감소에 따라 설정된 상기 제1 및 제2 타이밍 파라미터들에 기초하여 구현되었으므로, 상기 시스템-온-칩의 동작 속도가 증가되고, 전력 소모 및 면적이 감소될 수 있다.
도 6은 본 발명의 일 실시예에 따른 탭리스 스탠다드 셀을 포함하는 시스템-온-칩을 설계하는 설계 시스템을 나타내는 도면이다.
도 6을 참조하면, 설계 시스템(400)은 탭리스 스탠다드 셀을 포함하는 시스템-온-칩을 설계하는 설계 툴이 로드되는 메모리 장치(430) 및 상기 메모리 장치에 로드된 상기 설계 툴을 실행하는 프로세서를 포함할 수 있다. 설계 시스템(400)은 도 3 및 도 4에 도시된 설계 방법을 수행할 수 있다.
상기 프로세서는 메모리 장치(430)에 전자 설계 자동화(Electronic Design Automation; EDA) 툴과 같은 설계 툴(440)을 로드할 수 있다. 예를 들어, 상기 프로세서는, 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM)와 같은 저장 장치로부터 설계 툴(440)을 메모리 장치(430)에 로드할 수 있다.
상기 프로세서는 상기 시스템-온-칩을 구현하도록 설계 툴(440)을 실행한다. 상기 프로세서에 의해 실행되는 설계 툴(440)은, 상기 시스템-온-칩에 대한 RTL 네트리스트(340), 및 바디 바이어싱을 반영한 디자인 윈도우 감소를 위해 증가된 슬로우 코너에 상응하는 제1 타이밍 파라미터 및 상기 디자인 윈도우 감소를 위해 감소된 패스트 코너에 상응하는 제2 타이밍 파라미터를 포함하는 탭리스 스탠다드 셀 라이브러리(345)에 기초하여 상기 탭리스 스탠다드 셀을 포함하는 상기 시스템-온-칩을 구현할 수 있다. 예를 들어, 상기 프로세서는 합성 툴(441), 배치 및 연결 툴(443) 및 정적 타이밍 분석 툴(445)을 실행할 수 있다.
상기 프로세서에 의해 실행되는 합성 툴(441)은 탭리스 스탠다드 셀 라이브러리(345)에 기초하여 상기 시스템-온-칩에 대한 RTL 네트리스트(340)를 합성함으로써 상기 시스템-온-칩에 대한 게이트 레벨 네트리스트(357)를 생성할 수 있다. 또한, 상기 프로세서에 의해 실행되는 배치 및 연결 툴(443)은 탭리스 스탠다드 셀 라이브러리(345) 및 게이트 레벨 네트리스트(357)에 기초하여 상기 시스템-온-칩의 구성요소들을 배치 및 연결함으로써 상기 시스템-온-칩에 대한 레이아웃 데이터(360)를 생성할 수 있다. 또한, 상기 프로세서에 의해 실행되는 정적 타이밍 분석 툴(445)은 탭리스 스탠다드 셀 라이브러리(345)에 포함된 상기 제1 및 제2 타이밍 파라미터들에 기초하여 상기 시스템-온-칩에 대한 레이아웃 데이터(360)의 타이밍을 검증할 수 있다. 한편, 설계 시스템(400)은 이와 같이 시스템-온-칩을 구현하는 동안 각 과정의 결과를 디스플레이 장치와 같은 출력 장치를 통하여 SOC 설계자(460)에게 제공하고, SOC 설계자(460)로부터 키보드와 같은 입력 장치를 통하여 피드백을 수신할 수 있다.
상기 타이밍 검증이 완료된 레이아웃 데이터(360)에 기초하여 상기 시스템-온-칩이 제조 및 패키징될 수 있다. 도 7a 내지 도 8, 및 도 10에는 이와 같이 제조된 시스템-온-칩의 예들이 도시되어 있다.
도 7a는 본 발명의 일 실시예에 따른 탭리스 스탠다드 셀을 포함하는 시스템-온-칩의 일 예를 나타내는 블록도이다.
도 7a를 참조하면, 시스템-온-칩은 적어도 하나의 탭리스 스탠다드 셀(510a), 모니터 회로(530a) 및 바디 바이어스 생성기(550a)를 포함하는 집적 회로(500a)로 구현 및 제조될 수 있다. 상기 시스템-온-칩은 스탠다드 셀에 기반한 세미-커스텀 방식으로 설계된 임의의 시스템-온-칩일 수 있다. 예를 들어, 상기 시스템-온-칩은 모바일 SoC(System-on-Chip), 어플리케이션 프로세서(Application Processor), 미디어 프로세서(Media Processor), 마이크로프로세서, 중앙 처리 장치(Central Processing Unit; CPU), 또는 이와 유사한 장치일 수 있다.
탭리스 스탠다드 셀(510a)은 다양한 종류의 회로들로 구현될 수 있다. 예를 들어, 탭리스 스탠다드 셀(510a)은 인버터, NAND 게이트, AND 게이트, NOR 게이트, OR 게이트, XOR 게이트, XNOR 게이트, 멀티플렉서, 가산기, 래치, 플립플롭 등으로 구현될 수 있다. 탭리스 스탠다드 셀(510a)은 탭리스 스탠다드 셀(510a)에 포함된 적어도 하나의 트랜지스터에 대하여 상기 트랜지스터의 바디를 전원 전압 라인 또는 접지 전압 라인에 연결하는 탭(Tap)을 포함하지 않을 수 있다. 즉, 상기 트랜지스터의 바디가 상기 전원 전압 라인 또는 상기 접지 전압 라인에 연결되지 않고, 상기 트랜지스터의 바디에 바디 바이어스 전압이 인가될 수 있다. 탭리스 스탠다드 셀(510a)은 적어도 하나의 PMOS 트랜지스터(511a) 및 적어도 하나의 NMOS 트랜지스터(513a)를 포함할 수 있다.
모니터 회로(530a)는 탭리스 스탠다드 셀(510a)을 포함하는 집적 회로(500a)의 동작 속도를 측정할 수 있다. 예를 들어, 모니터 회로(530a)는 링 발진기(Ring Oscillator)를 포함할 수 있고, 모니터 회로(530a)는 상기 링 발진기의 출력 주파수에 기초하여 집적 회로(500a)의 동작 속도를 측정할 수 있다. 다른 예에서, 모니터 회로(530a)는 집적 회로(500a)의 누설 전류(Leakage Current)를 측정하여 집적 회로(500a)의 동작 속도를 측정할 수 있다. 모니터 회로(530a)는 집적 회로(500a)의 누설 전류가 큰 경우, 집적 회로(500a)의 동작 속도가 빠른 것으로 판단할 수 있다. 모니터 회로(530a)는 이러한 동작 속도의 측정을 상기 시스템-온-칩의 초기화 과정에서 수행하고, 집적 회로(500a)의 동작 속도에 대한 정보를 바디 바이어스 생성기(550a)에 제공할 수 있다.
바디 바이어스 생성기(550a)는 모니터 회로(530a)로부터 수신된 집적 회로(500a)의 동작 속도에 대한 정보에 기초하여 탭리스 스탠다드 셀(510a)에 바디 바이어스 전압(VNW, VPW)을 선택적으로 인가할 수 있다. 예를 들어, 바디 바이어스 생성기(550a)는, 집적 회로(500a)가 새로 설정된 슬로우 코너(예를 들어, 도 2a의 제2 슬로우 코너(SS2))에 속하는 경우 탭리스 스탠다드 셀(510a)에 포워드 바디 바이어스 전압을 인가하고, 집적 회로(500a)가 새로 설정된 패스트 코너(예를 들어, 도 2a의 제2 패스트 코너(FF2))에 속하는 경우 탭리스 스탠다드 셀(510a)에 리버스 바디 바이어스 전압을 인가하고, 집적 회로(500a)가 상기 새로 설정된 슬로우 코너 및 상기 새로 설정된 패스트 코너에 모두 속하지 않는 경우 탭리스 스탠다드 셀(510a)에 바디 바이어스 전압을 인가하지 않을 수 있다.
집적 회로(500a)가 상기 새로 설정된 슬로우 코너에 속하는 경우, 바디 바이어스 생성기(550a)는 탭리스 스탠다드 셀(510a)에 포함된 PMOS 트랜지스터(511a)의 바디에 상기 포워드 바디 바이어스 전압으로서 전원 전압보다 낮은 PMOS 바디 바이어스 전압(또는 N-웰 전압)(VNW)을 인가하고, 탭리스 스탠다드 셀(510a)에 포함된 NMOS 트랜지스터(513a)의 바디에 상기 포워드 바디 바이어스 전압으로서 접지 전압보다 높은 NMOS 바디 바이어스 전압(또는 P-웰 전압)(VPW)을 인가할 수 있다. 예를 들어, 상기 전원 전압이 1.0V인 경우, PMOS 바디 바이어스 전압(VNW)은 1.0V 미만 및 0.5V 이상인 전압 레벨을 가질 수 있고, NMOS 바디 바이어스 전압(VPW)는 0.0V 초과 및 0.5V 이하인 전압 레벨을 가질 수 있다. PMOS 트랜지스터(511a)의 바디에 상기 전원 전압보다 낮은 PMOS 바디 바이어스 전압(VNW)이 인가되고, NMOS 트랜지스터(513a)의 바디에 상기 접지 전압보다 높은 NMOS 바디 바이어스 전압(VPW)이 인가되면, PMOS 트랜지스터(511a) 및 NMOS 트랜지스터(513a)의 문턱 전압이 감소되고, 탭리스 스탠다드 셀(510a)의 동작 속도가 증가될 수 있다. 이에 따라, 상기 새로 설정된 슬로우 코너에 속하는 집적 회로(500a)의 동작 속도가 증가될 수 있고, 제조된 시스템-온-칩들의 최소 동작 속도가 증가될 수 있다.
집적 회로(500a)가 상기 새로 설정된 패스트 코너에 속하는 경우, 바디 바이어스 생성기(550a)는 탭리스 스탠다드 셀(510a)에 포함된 PMOS 트랜지스터(511a)의 바디에 상기 리버스 바디 바이어스 전압으로서 전원 전압보다 높은 PMOS 바디 바이어스 전압(VNW)을 인가하고, 탭리스 스탠다드 셀(510a)에 포함된 NMOS 트랜지스터(513a)의 바디에 상기 리버스 바디 바이어스 전압으로서 접지 전압보다 낮은 NMOS 바디 바이어스 전압(VPW)을 인가할 수 있다. 예를 들어, 상기 전원 전압이 1.0V인 경우, PMOS 바디 바이어스 전압(VNW)은 1.0V 초과 및 1.4V 이하인 전압 레벨을 가질 수 있고, NMOS 바디 바이어스 전압(VPW)는 0.0V 미만 및 -0.4V 이상인 전압 레벨을 가질 수 있다. 이에 따라, 상기 새로 설정된 패스트 코너에 속하는 집적 회로(500a)의 동작 속도가 감소될 수 있고, 제조된 시스템-온-칩들의 최대 전력 소모가 감소될 수 있다.
탭리스 스탠다드 셀(510a)은 바디 바이어싱을 반영한 디자인 윈도우 감소(즉, 동작 속도 산포의 슬로우 코너와 패스트 코너 사이의 간격의 감소)에 따라 설정된 타이밍 파라미터에 기초하여 구현될 수 있다. 이에 따라, 탭리스 스탠다드 셀(510a) 및 이를 포함하는 시스템-온-칩의 동작 속도가 증가하고, 전력 소모 및 면적이 감소할 수 있다. 또한, 증가된 슬로우 코너에 속하는 상기 시스템-온-칩에 포워드 바디 바이어싱을 적용하고, 감소된 패스트 코너에 속하는 상기 시스템-온-칩에 리버스 바디 바이어싱을 적용함으로써, 상기 디자인 윈도우가 감소되더라도 상기 시스템-온-칩에 대한 수율(Yield)을 실질적으로 일정하게 유지할 수 있다.
도 7b는 본 발명의 일 실시예에 따른 탭리스 스탠다드 셀을 포함하는 시스템-온-칩의 다른 예를 나타내는 블록도이다.
도 7b를 참조하면, 시스템-온-칩은 적어도 하나의 탭리스 스탠다드 셀(510b), 모니터 회로(530b) 및 바디 바이어스 생성기(550b)를 포함하는 집적 회로(500b)로 구현 및 제조될 수 있다. 탭리스 스탠다드 셀(510b)은 적어도 하나의 PMOS 트랜지스터(511b) 및 적어도 하나의 NMOS 트랜지스터(513b)를 포함할 수 있다. 도 7b의 상기 시스템-온-칩은 바디 바이어스 생성기(550b)가 PMOS 트랜지스터(511b)에만 바디 바이어스 전압(VNW)을 인가하는 것 외에 도 7a의 시스템-온-칩과 유사한 구조를 가질 수 있다.
바디 바이어스 생성기(550b)는, 상기 시스템-온-칩이 새로 설정된 슬로우 코너(예를 들어, 도 2a의 제2 슬로우 코너(SS2))에 속하는 경우 PMOS 트랜지스터(511b)에 포워드 바디 바이어스 전압을 인가하고, 상기 시스템-온-칩이 새로 설정된 패스트 코너(예를 들어, 도 2a의 제2 패스트 코너(FF2))에 속하는 경우 PMOS 트랜지스터(511b)에 리버스 바디 바이어스 전압을 인가할 수 있다.
도 7c는 본 발명의 일 실시예에 따른 탭리스 스탠다드 셀을 포함하는 시스템-온-칩의 또 다른 예를 나타내는 블록도이다.
도 7c를 참조하면, 시스템-온-칩은 적어도 하나의 탭리스 스탠다드 셀(510c), 모니터 회로(530c) 및 바디 바이어스 생성기(550c)를 포함하는 집적 회로(500c)로 구현 및 제조될 수 있다. 탭리스 스탠다드 셀(510c)은 적어도 하나의 PMOS 트랜지스터(511c) 및 적어도 하나의 NMOS 트랜지스터(513c)를 포함할 수 있다. 도 7c의 상기 시스템-온-칩은 바디 바이어스 생성기(550c)가 NMOS 트랜지스터(513c)에만 바디 바이어스 전압(VPW)을 인가하는 것 외에 도 7a의 시스템-온-칩과 유사한 구조를 가질 수 있다.
바디 바이어스 생성기(550c)는, 상기 시스템-온-칩이 새로 설정된 슬로우 코너(예를 들어, 도 2a의 제2 슬로우 코너(SS2))에 속하는 경우 NMOS 트랜지스터(513c)에 포워드 바디 바이어스 전압을 인가하고, 상기 시스템-온-칩이 새로 설정된 패스트 코너(예를 들어, 도 2a의 제2 패스트 코너(FF2))에 속하는 경우 NMOS 트랜지스터(513c)에 리버스 바디 바이어스 전압을 인가할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 탭리스 스탠다드 셀을 포함하는 시스템-온-칩을 나타내는 블록도이다.
도 8을 참조하면, 시스템-온-칩은 적어도 하나의 탭리스 스탠다드 셀(610) 및 모니터 회로(630)를 포함하는 집적 회로(600), 및 집적 회로(600)의 외부에 위치한 바디 바이어스 생성기(650)를 포함할 수 있다. 탭리스 스탠다드 셀(610)은 적어도 하나의 PMOS 트랜지스터(611) 및 적어도 하나의 NMOS 트랜지스터(613)를 포함할 수 있다. 도 8의 상기 시스템-온-칩은 바디 바이어스 생성기(610)가 집적 회로(600)의 외부에 위치한 것 외에 도 7a의 시스템-온-칩과 유사한 구조를 가질 수 있다.
바디 바이어스 생성기(650)는, 상기 시스템-온-칩이 새로 설정된 슬로우 코너(예를 들어, 도 2a의 제2 슬로우 코너(SS2))에 속하는 경우 탭리스 스탠다드 셀(610)에 포워드 바디 바이어스 전압을 인가하고, 상기 시스템-온-칩이 새로 설정된 패스트 코너(예를 들어, 도 2a의 제2 패스트 코너(FF2))에 속하는 경우 탭리스 스탠다드 셀(610)에 리버스 바디 바이어스 전압을 인가할 수 있다. 실시예에 따라, 바디 바이어스 생성기(650)는 바디 바이어스 전압(VNW, VPW)을 탭리스 스탠다드 셀(610)의 PMOS 트랜지스터(611), NMOS 트랜지스터(613), 또는 이들 모두에 인가할 수 있다. 한편, 바디 바이어스 생성기(650)가 집적 회로(600)의 외부에 위치하는 경우, 집적 회로(600)의 핀 수가 증가할 수 있으나, 집적 회로(600)의 면적이 감소할 수 있다.
도 7a 내지 도 8에는 모니터 회로를 포함하는 시스템-온-칩이 도시되어 있다. 이러한 시스템-온-칩에서는, 상기 모니터 회로가 상기 시스템-온-칩의 초기화 과정(또는 부팅 동작)에서 상기 시스템-온-칩의 동작 속도를 측정하여 바디 바이어싱 적용 여부가 결정될 수 있다. 다른 실시예에서, 도 9에 도시된 바와 같이, 시스템-온-칩이 제조된 후, 칩 테스트를 통하여 바디 바이어싱 적용 여부가 결정될 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 탭리스 스탠다드 셀을 포함하는 시스템-온-칩을 나타내는 블록도이다.
도 9를 참조하면, 시스템-온-칩은 적어도 하나의 탭리스 스탠다드 셀(810), 메모리 영역(840) 및 바디 바이어스 생성기(850)를 포함하는 집적 회로(800)로 구현 및 제조될 수 있다. 상기 시스템-온-칩은 스탠다드 셀에 기반한 세미-커스텀 방식으로 설계된 임의의 시스템-온-칩일 수 있다.
탭리스 스탠다드 셀(810)은 바디 바이어싱을 반영한 디자인 윈도우 감소(즉, 동작 속도 산포의 슬로우 코너 증가 및/또는 패스트 코너 감소)에 따라 조절된 타이밍 파라미터에 기초하여 구현될 수 있다. 즉, 탭리스 스탠다드 셀(810)을 설계함에 있어서, 슬로우 코너 및/또는 패스트 코너가 새로 설정될 수 있다. 예를 들어, 상기 슬로우 코너가 증가되고, 상기 패스트 코너가 감소되도록, 탭리스 스탠다드 셀(810)을 포함하는 상기 시스템-온-칩이 설계될 수 있다.
상기 시스템-온-칩이 제조된 후, 상기 시스템-온-칩이 새로 설정된 슬로우 코너(예를 들어, 도 2a의 제2 슬로우 코너(SS2)) 또는 새로 설정된 패스트 코너(예를 들어, 도 2a의 제2 패스트 코너(FF2))에 속하는지 여부를 확인하는 테스트(예를 들어, 웨이퍼-레벨 테스트, 칩-레벨 테스트, 패키지-레벨 테스트 등)가 수행될 수 있다. 예를 들어, 상기 시스템-온-칩의 동작 주파수를 측정하거나, 누설 전류를 측정함으로써, 상기 시스템-온-칩의 동작 속도를 측정하여 상기 시스템-온-칩이 상기 새로 설정된 슬로우 코너 또는 상기 새로 설정된 패스트 코너에 속하는지 여부를 확인할 수 있다. 상기 테스트의 결과가 메모리 영역(840)에 기록될 수 있다. 예를 들어, 상기 시스템-온-칩이 상기 새로 설정된 슬로우 코너에 속하는지 여부 및 상기 시스템-온-칩이 상기 새로 설정된 패스트 코너에 속하는지 여부를 나타내는 바디 바이어스 정보가 메모리 영역(840)에 기록될 수 있다. 한편, 상기 시스템-온-칩의 동작 속도가 상기 새로 설정된 슬로우 코너의 동작 속도 하한보다 느리거나, 상기 새로 설정된 패스트 코너의 동작 속도 상한보다 빠른 경우, 상기 시스템-온-칩은 불량품으로 판정되어 폐기될 수 있다.
메모리 영역(840)은 상기 시스템-온-칩이 상기 새로 설정된 슬로우 코너, 상기 새로 설정된 패스트 코너, 또는 감소된 디자인 윈도우 내에 존재하는지 여부를 나타내는 상기 바디 바이어스 정보를 저장할 수 있다. 일 실시예에서, 메모리 영역(840)은 불휘발성 메모리 장치로 구현될 수 있다. 예를 들어, 메모리 영역(840)은 전기적 프로그래머블 퓨즈 메모리, 레이저-프로그래머블 퓨즈 메모리, 안티-퓨즈 메모리, OTP(One-Time Programmable) 메모리, 플래시 메모리, 마스크 ROM(Read-Only Memory), PROM(Programmable Read-Only Memory), EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Memory) 등으로 구현될 수 있다. 다른 실시예에서, 상기 바디 바이어스 정보는 집적 회로(800)의 외부에 위치한 불휘발성 메모리 장치에 기록되고, 상기 시스템-온-칩의 초기화 과정에서 상기 바디 바이어스 정보가 상기 불휘발성 메모리 장치로부터 레지스터로 구현된 메모리 영역(840)에 제공될 수 있다.
바디 바이어스 생성기(850)는, 메모리 영역(840)에 저장된 상기 바디 바이어스 정보에 기초하여 탭리스 스탠다드 셀(810)에 바디 바이어스 전압(VNW, VPW)을 선택적으로 인가할 수 있다. 예를 들어, 상기 바디 바이어스 정보에 상기 시스템-온-칩이 상기 새로 설정된 슬로우 코너에 속함을 나타내는 표시가 포함된 경우, 바디 바이어스 생성기(850)는 탭리스 스탠다드 셀(810)에 포워드 바디 바이어스 전압을 인가할 수 있다. 또한, 상기 바디 바이어스 정보에 상기 시스템-온-칩이 상기 새로 설정된 패스트 코너에 속함을 나타내는 표시가 포함된 경우, 바디 바이어스 생성기(850)는 탭리스 스탠다드 셀(810)에 리버스 바디 바이어스 전압을 인가할 수 있다. 실시예에 따라, 바디 바이어스 생성기(850)는 탭리스 스탠다드 셀(810)의 PMOS 트랜지스터(811), NMOS 트랜지스터(813), 또는 PMOS 트랜지스터(811) 및 NMOS 트랜지스터(813) 모두에 바디 바이어스 전압(VNW, VPW)을 인가할 수 있다. 또한, 실시예에 따라, 바디 바이어스 생성기(850)는 탭리스 스탠다드 셀(810)을 포함하는 집적 회로(800)의 내부 또는 외부에 위치할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 탭리스 스탠다드 셀을 포함하는 시스템-온-칩의 설계 방법을 나타내는 순서도이다.
도 10을 참조하면, 탭리스 스탠다드 셀을 포함하는 시스템-온-칩에 대한 동작 속도 산포의 제1 슬로우 코너를 포워드 바디 바이어싱을 반영하여 상기 제1 슬로우 코너보다 빠른 동작 속도를 가지는 제2 슬로우 코너로 변경하도록, 상기 제2 슬로우 코너에 상응하는 제1 타이밍 파라미터를 설정한다(S910). 예를 들어, 상기 제1 슬로우 코너를 상기 제2 슬로우 코너로 변경하도록, 상기 제1 슬로우 코너에 상응하는 상기 탭리스 스탠다드 셀의 제1 셀 딜레이를 상기 제1 셀 딜레이보다 짧은, 상기 제2 슬로우 코너에 상응하는 제2 셀 딜레이로 감소시킬 수 있다.
상기 동작 속도 산포의 제1 패스트 코너를 리버스 바디 바이어싱을 반영하여 상기 제1 패스트 코너보다 느린 동작 속도를 가지는 제2 패스트 코너로 변경하도록, 상기 제2 패스트 코너에 상응하는 제2 타이밍 파라미터를 설정한다(S930). 예를 들어, 상기 제1 패스트 코너를 상기 제2 패스트 코너로 변경하도록, 상기 제1 패스트 코너에 상응하는 상기 탭리스 스탠다드 셀의 제3 셀 딜레이를 상기 제3 셀 딜레이보다 긴, 상기 제2 패스트 코너에 상응하는 제4 셀 딜레이로 증가시킬 수 있다.
상기 제2 슬로우 코너에 상응하는 상기 제1 타이밍 파라미터 및 상기 제2 패스트 코너에 상응하는 제2 타이밍 파라미터를 적용하기 위한 타이밍 조절 스크립트가 생성된다(S940). 예를 들어, 상기 탭리스 스탠다드 셀이 인버터로 구현되는 경우, 상기 타이밍 조절 스크립트는, 상기 인버터의 슬로우 코너에 대한 셀 딜레이를 상기 제1 슬로우 코너에 상응하는 제1 셀 딜레이에서 상기 제2 슬로우 코너에 상응하는 제2 셀 딜레이로 감소시키는 코맨드 라인, 및/또는 상기 인버터의 상기 패스트 코너에 대한 셀 딜레이를 상기 제1 패스트 코너에 상응하는 제3 셀 딜레이에서 상기 제2 패스트 코너에 상응하는 제4 셀 딜레이로 증가시키는 코맨드 라인을 포함할 수 있다.
상기 타이밍 조절 스크립트를 적용함으로써 상기 제1 및 제2 타이밍 파라미터들에 기초하여 상기 탭리스 스탠다드 셀을 포함하는 상기 시스템-온-칩이 구현된다(S950). 예를 들어, 상기 시스템-온-칩에 대한 레지스터-트랜스퍼 레벨 네트리스트를 합성하여 게이트 레벨 네트리스트가 생성되고, 상기 타이밍 조절 스크립트에 응답하여 상기 게이트 레벨 네트리스트에 상기 제1 및 제2 타이밍 파라미터들이 적용되며, 상기 제1 및 제2 타이밍 파라미터들이 적용된 상기 게이트 레벨 네트리스트에 기초하여 상기 시스템-온-칩의 구성요소들을 배치 및 연결되고, 상기 제1 및 제2 타이밍 파라미터들에 기초하여 상기 시스템-온-칩의 타이밍이 검증될 수 있다. 즉, 상기 시스템-온-칩의 합성, 배치 및 연결, 및/또는 정적 타이밍 분석 과정 중 상기 제2 슬로우 코너에 상응하는 상기 제1 타이밍 파라미터 및 상기 제2 패스트 코너에 상응하는 상기 제2 타이밍 파라미터를 설정하는 상기 타이밍 조절 스크립트를 적용함으로써, 상기 제1 및 제2 타이밍 파라미터들에 상응하도록 구현된 상기 탭리스 스탠다드 셀을 포함하는 상기 반도체 장치가 제조될 수 있다.
이하, 도 10, 도 11 및 도 12를 참조하여 다른 실시예에 따른 설계 방법에서 시스템-온-칩을 구현하는 단계(S950)의 일 예를 설명한다.
도 11는 본 발명의 다른 실시예에 따른 설계 방법에서 시스템-온-칩을 구현하는 단계의 일 예를 나타내는 순서도이고, 도 12는 디자인 윈도우 감소에 따라 설정된 타이밍 파라미터를 적용하기 위한 타이밍 조절 스크립트의 일 예를 설명하기 위한 도면이다.
도 10, 도 11 및 도 12를 참조하면, 시스템-온-칩에 대한 동작 속도 산포의 제1 슬로우 코너가 상기 제1 슬로우 코너보다 빠른 동작 속도를 가지는 제2 슬로우 코너로 변경되도록 상기 제2 슬로우 코너에 상응하는 제1 타이밍 파라미터가 설정되고(S910), 상기 동작 속도 산포의 제1 패스트 코너가 상기 제1 패스트 코너보다 느린 동작 속도를 가지는 제2 패스트 코너로 변경되도록 상기 제2 패스트 코너에 상응하는 제2 타이밍 파라미터가 설정된다(S930).
상기 제2 슬로우 코너에 상응하는 상기 제1 타이밍 파라미터 및 상기 제2 패스트 코너에 상응하는 제2 타이밍 파라미터를 적용하기 위한 타이밍 조절 스크립트(957)가 생성된다(S940). 도 12에는 제1 내지 제4 커맨드 라인들(971, 973, 975, 977)을 포함하는 타이밍 조절 스크립트(970)의 일 예가 도시되어 있다. 예를 들어, 제1 커맨드 라인(971)은 일반 문턱 전압(Regular Voltage Threshold; RVT) 트랜지스터를 포함하는 탭리스 스탠다드 셀의 셀 딜레이를 설정하는 커맨드 라인이고, 제2 커맨드 라인(973)은 낮은 문턱 전압(Low Voltage Threshold; LVT) 트랜지스터를 포함하는 탭리스 스탠다드 셀의 셀 딜레이를 설정하는 커맨드 라인이며, 제3 커맨드 라인(975)은 RVT 트랜지스터를 포함하는 플립-플롭의 홀드 마진을 설정하는 커맨드 라인이고, 제4 커맨드 라인(975)은 LVT 트랜지스터를 포함하는 플립-플롭의 홀드 마진을 설정하는 커맨드 라인일 수 있다.
상기 시스템-온-칩을 구현하도록(S950), 탭리스 스탠다드 셀 라이브러리(945)에 기초하여 상기 시스템-온-칩에 대한 RTL 네트리스트(940)가 합성됨으로써 상기 시스템-온-칩에 대한 게이트 레벨 네트리스트가 생성될 수 있다(S951). 한편, 탭리스 스탠다드 셀 라이브러리(945)는, 도 6의 탭리스 스탠다드 셀 라이브러리(345)와는 달리, 상기 제1 슬로우 코너 및 상기 제1 패스트 코너에 대한 타이밍 파라미터들을 포함할 수 있고, 탭리스 스탠다드 셀 라이브러리(945)에 포함된 상기 타이밍 파라미터들은 타이밍 조절 스크립트(957)에 의해 상기 제1 및 제2 타이밍 파라미터들로 조절될 수 있다. 실시예에 따라, 상기 합성 과정에서 상기 제1 및 제2 타이밍 파라미터들을 설정하는 타이밍 조절 스크립트(957)가 적용될 수 있다. 실시예에 따라, RTL 네트리스트(940)에는 바이어스 전압 생성을 위한 바이어스 전압 생성기가 포함되거나, 상기 바이어스 전압 생성기에 대한 별도의 네트리스트가 RTL 네트리스트(940)와 함께 합성될 수 있다.
상기 시스템-온-칩에 대한 게이트 레벨 네트리스트가 생성되면, 상기 제1 및 제2 타이밍 파라미터들을 적용하기 위한 타이밍 조절 스크립트(957)에 응답하여 상기 게이트 레벨 네트리스트에 상기 제1 및 제2 타이밍 파라미터들이 적용되고, 상기 제1 및 제2 타이밍 파라미터들이 적용된 상기 게이트 레벨 네트리스트에 기초하여 상기 시스템-온-칩의 구성요소들이 배치 및 연결됨으로써, 상기 시스템-온-칩에 대한 레이아웃 데이터(960)가 생성될 수 있다(S953). 이 때, 상기 제1 슬로우 코너 및 상기 제1 패스트 코너에 상응하는 타이밍 파라미터들에 기초하여 배치 및 연결된 각 구성요소의 면적 및 배선 길이에 비하여, 상기 제2 슬로우 코너 및 상기 제2 패스트 코너에 상응하는 상기 제1 및 제2 타이밍 파라미터들에 기초하여 배치 및 연결된 각 구성요소의 면적 및 배선 길이가 감소될 수 있다.
상기 시스템-온-칩에 대한 레이아웃 데이터(960)가 생성되면, 타이밍 조절 스크립트(957)에 응답하여 적용된 상기 제1 및 제2 타이밍 파라미터들에 기초하여 상기 시스템-온-칩에 대한 레이아웃 데이터(960)의 타이밍이 검증될 수 있다(S955). 예를 들어, 레이아웃 데이터(960)에 따른 상기 시스템-온-칩의 각 경로의 신호 전송 타이밍, 홀드 타임 위반 여부, 셋업 타임 위반 여부 등이 확인될 수 있다.
상기 타이밍 검증이 완료된 레이아웃 데이터(960)에 기초하여 상기 시스템-온-칩이 제조 및 패키징될 수 있다. 상기 제조 및 패키징된 상기 시스템-온-칩이 상기 제2 슬로우 코너 또는 상기 제2 패스트 코너에 해당하는 경우, 상기 시스템-온-칩에 바디 바이어싱이 적용될 수 있다. 이에 따라, 슬로우 코너의 증가 및/또는 패스트 코너의 감소가 수행되더라도, 즉 디자인 윈도우 감소가 수행되더라도, 상기 시스템-온-칩의 수율은 실질적으로 일정하게 유지될 수 있다. 또한, 상기 시스템-온-칩이 상기 디자인 윈도우 감소에 따라 설정된 상기 제1 및 제2 타이밍 파라미터들에 기초하여 구현되었으므로, 상기 시스템-온-칩의 동작 속도가 증가되고, 전력 소모 및 면적이 감소될 수 있다.
도 13은 본 발명의 다른 실시예에 따른 탭리스 스탠다드 셀을 포함하는 시스템-온-칩을 설계하는 설계 시스템을 나타내는 도면이다.
도 13을 참조하면, 탭리스 스탠다드 셀을 포함하는 시스템-온-칩을 설계하는 설계 툴이 로드되는 메모리 장치(430) 및 상기 메모리 장치에 로드된 상기 설계 툴을 실행하는 프로세서를 포함할 수 있다. 설계 시스템(1000)은 도 11 및 도 12에 도시된 설계 방법을 수행할 수 있다.
상기 프로세서는 메모리 장치(1030)에 EDA 툴과 같은 설계 툴(1040)을 로드할 수 있다. 예를 들어, 상기 프로세서는 솔리드 스테이트 드라이브, 하드 디스크 드라이브, 씨디롬과 같은 저장 장치로부터 설계 툴(1040)을 메모리 장치(1030)에 로드할 수 있다.
상기 프로세서는 상기 시스템-온-칩을 구현하도록 설계 툴(1040)을 실행한다. 상기 프로세서에 의해 실행되는 설계 툴(1040)은, 상기 시스템-온-칩에 대한 RTL 네트리스트(940), 탭리스 스탠다드 셀 라이브러리(945) 및 바디 바이어싱을 반영한 디자인 윈도우 감소를 위해 증가된 슬로우 코너에 상응하는 제1 타이밍 파라미터 및 상기 디자인 윈도우 감소를 위해 감소된 패스트 코너에 상응하는 제2 타이밍 파라미터를 적용하기 위한 타이밍 조절 스크립트(957)에 기초하여 상기 탭리스 스탠다드 셀을 포함하는 상기 시스템-온-칩을 구현할 수 있다. 일 실시예에서, 디자인 윈도우 감소에 따라 설정된 타이밍 파라미터를 적용하기 위한 타이밍 조절 스크립트(957)는 상기 저장 장치에 전자 파일로서 저장될 수 있고, 상기 프로세서는 상기 저장 장치에 저장된 타이밍 조절 스크립트(957)를 실행할 수 있다. 다른 실시예에서, 상기 프로세서가 설계 툴(1040)을 실행하는 동안, SOC 설계자(1060)가 입력 장치를 통하여 설계 툴(1040)에 디자인 윈도우 감소에 따라 설정된 타이밍 파라미터를 적용하기 위한 타이밍 조절 스크립트(957)를 입력할 수 있다. 예를 들어, 프로세서(1010)는 합성 툴(1041), 배치 및 연결 툴(1043) 및 정적 타이밍 분석 툴(1045)을 실행할 수 있다.
상기 프로세서에 의해 실행되는 합성 툴(1041)은 탭리스 스탠다드 셀 라이브러리(945)에 기초하여 RTL 네트리스트(1033)를 합성함으로써 상기 시스템-온-칩에 대한 게이트 레벨 네트리스트(1035)를 생성할 수 있다. 또한, 상기 프로세서에 의해 실행되는 배치 및 연결 툴(1043)은 타이밍 조절 스크립트(957)에 응답하여 상기 제1 및 제2 타이밍 파라미터들을 적용하고, 상기 제1 및 제2 타이밍 파라미터들, 탭리스 스탠다드 셀 라이브러리(945) 및 게이트 레벨 네트리스트(957)에 기초하여 상기 시스템-온-칩의 구성요소들을 배치 및 연결함으로써 상기 시스템-온-칩에 대한 레이아웃 데이터(960)를 생성할 수 있다. 또한, 상기 프로세서에 의해 실행되는 정적 타이밍 분석 툴(1045)은 타이밍 조절 스크립트(957)에 응답하여 적용된 상기 제1 및 제2 타이밍 파라미터들에 기초하여 상기 시스템-온-칩에 대한 레이아웃 데이터(960)의 타이밍을 검증할 수 있다.
상기 타이밍 검증이 완료된 레이아웃 데이터(960)에 기초하여 상기 시스템-온-칩이 제조 및 패키징될 수 있다. 이에 따라, 도 7a 내지 도 9에 도시된 시스템-온-칩이 제조될 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 탭리스 스탠다드 셀을 포함하는 시스템-온-칩의 설계 방법을 나타내는 순서도이고, 도 15는 본 발명의 또 다른 실시예에 따른 설계 방법에서 설계 윈도우를 감소하는 일 예를 나타내는 도면이다.
도 14에 도시된 설계 방법은 전원 전압 및 클록 주파수가 동적으로 변경되는 동적 전압 주파수 스케일링(Dynamic Voltage Frequency Scaling; DVFS)이 적용되는 시스템-온-칩을 설계할 때 적용될 수 있다. 본 발명의 실시예들에 따른 탭리스 스탠다드 셀을 포함하는 시스템-온-칩의 설계 방법은 복수의 전원 전압들 및 복수의 클록 주파수들에 따른 상기 시스템-온-칩에 대한 복수의 동작 속도 산포들 중 적어도 하나의 동작 속도 산포의 적어도 하나의 코너를 바디 바이어싱을 반영하여 변경할 수 있다.
도 14 및 도 15를 참조하면, 전압-주파수 조합들 중 가장 빠른 동작 속도에 대한 전압-주파수 조합에 따른 제1 동작 속도 산포(1111), 즉 상기 복수의 전원 전압들 중 가장 높은 전원 전압 및 상기 복수의 클록 주파수들 중 가장 높은 클록 주파수에 따른 제1 동작 속도 산포(1111)에서, 동작 속도를 결정하는 슬로우 코너에 대하여 제1 슬로우 코너(SS1)를 포워드 바디 바이어싱을 반영하여 제1 슬로우 코너(SS1)보다 빠른 동작 속도를 가지는 제1 동작 속도 산포(1111)의 제2 슬로우 코너(SS2)로 변경하도록 제2 슬로우 코너(SS2)에 상응하는 제1 타이밍 파라미터를 설정할 수 있다(S1110).
또한, 전압-주파수 조합들 중 가장 낮은 전력 소모에 대한 전압-주파수 조합에 따른 제2 동작 속도 산포(1112), 즉 상기 복수의 전원 전압들 중 가장 낮은 전원 전압 및 상기 복수의 클록 주파수들 중 가장 낮은 클록 주파수에 따른 제2 동작 속도 산포(1112)에서, 전력 소모를 결정하는 패스트 코너에 대하여 제1 패스트 코너(FF1)를 리버스 바디 바이어싱을 반영하여 제1 패스트 코너(FF1)보다 느린 동작 속도를 가지는 제2 동작 속도 산포(1112)의 제2 패스트 코너(FF2)로 변경하도록 제2 패스트 코너(FF2)에 상응하는 제2 타이밍 파라미터를 설정할 수 있다(S1130).
변경된 코너들(SS2, FF2)에 상응하는 상기 제1 및 제2 타이밍 파라미터들에 기초하여 상기 탭리스 스탠다드 셀을 포함하는 상기 시스템-온-칩을 구현한다(S1150). 예를 들어, 상기 제1 및 제2 타이밍 파라미터들에 기초하여 상기 시스템-온-칩이 합성(Synthesis), 배치 및 연결(Placement & Routing), 및/또는 정적 타이밍 분석(Static Timing Analysis)됨으로써, 디자인 윈도우 감소에 따라 설정된 상기 제1 및 제2 타이밍 파라미터들에 상응하도록 상기 탭리스 스탠다드 셀을 포함하는 상기 시스템-온-칩이 구현 및 제조될 수 있다. 실시예에 따라, 상기 제1 및 제2 타이밍 파라미터들을 포함하는 탭리스 스탠다드 셀 라이브러리를 이용하거나, 상기 제1 및 제2 타이밍 파라미터를 적용하기 위한 타이밍 조절 스크립트를 이용하여, 상기 제1 및 제2 타이밍 파라미터들이 상기 시스템-온-칩의 구현 및 제조 과정에서 적용될 수 있다.
상술한 바와 같이, 바디 바이어싱을 반영하여 전압-주파수 조합에 따른 적어도 하나의 동작 속도 산포의 적어도 하나의 코너를 변경함으로써, 상기 변경된 코너에 기초하여 설계된 시스템-온-칩의 동작 속도가 증가되거나, 전력 소모 및 면적이 감소될 수 있다.
한편, 도 14의 설계 방법에 의해 구현 및 제조된 시스템-온-칩이 제2 슬로우 코너(SS2)에 속하는 경우, 상기 시스템-온-칩에 상기 가장 높은 전원 전압이 인가되고, 상기 시스템-온-칩이 상기 가장 높은 클록 주파수로 동작하는 동안, 상기 시스템-온-칩에 포워드 바디 바이어싱이 적용될 수 있다. 또한, 도 14의 설계 방법에 의해 구현 및 제조된 시스템-온-칩이 제2 패스트 코너(FF2)에 속하는 경우, 상기 시스템-온-칩에 상기 가장 낮은 전원 전압이 인가되고, 상기 시스템-온-칩이 상기 가장 낮은 클록 주파수로 동작하는 동안, 상기 시스템-온-칩에 리버스 바디 바이어싱이 적용될 수 있다. 이에 따라, 상기 시스템-온-칩의 수율이 실질적으로 일정하게 유지될 수 있다.
도 14 및 도 15에는 고속 전압-주파수 조합의 슬로우 코너 및 저전력 전압-주파수 조합의 패스트 코너가 변경되는 예가 도시되어 있으나, 실시예에 따라, 임의의 전압-주파수 조합에서 적어도 하나의 코너가 변경될 수 있다. 예를 들어, 모든 전압-주파수 조합에 따른 각 동작 속도 산포의 슬로우 코너 및 패스트 코너가 변경될 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 탭리스 스탠다드 셀을 포함하는 시스템-온-칩의 일 예를 나타내는 블록도이다.
도 16을 참조하면, 시스템-온-칩은 적어도 하나의 탭리스 스탠다드 셀(1210), 메모리 영역(1240) 및 바디 바이어스 생성기(1250)를 포함하는 집적 회로(1200)로 구현 및 제조될 수 있다. 상기 시스템-온-칩은 스탠다드 셀에 기반한 세미-커스텀 방식으로 설계되고, DVFS가 적용되는 임의의 시스템-온-칩일 수 있다. 예를 들어, 상기 시스템-온-칩은 모바일 SoC, 어플리케이션 프로세서, 미디어 프로세서, 마이크로프로세서, 중앙 처리 장치, 또는 이와 유사한 장치일 수 있다.
탭리스 스탠다드 셀(1210)은 바디 바이어싱을 반영한 디자인 윈도우 감소에 따라 설정된 타이밍 파라미터에 기초하여 구현될 수 있다. 즉, 스탠다드 셀(1210)을 설계함에 있어서, 소정의 전압-주파수 조합에서 슬로우 코너 및/또는 패스트 코너가 새로 설정될 수 있다.
메모리 영역(1240)에는 슬로우 코너 및/또는 패스트 코너가 새로 설정된 전압-주파수 조합에 대한 전압-주파수 설정 정보(1241), 및 상기 시스템-온-칩이 상기 새로 설정된 코너에 속하는지 여부를 나타내는 바디 바이어스 정보(1243)가 기록될 수 있다. 일 실시예에서, 메모리 영역(1240)은 불휘발성 메모리 장치로 구현될 수 있다. 다른 실시예에서, 메모리 영역(1240)은 레지스터 또는 휘발성 메모리 장치로 구현되고, 상기 시스템-온-칩의 초기화 과정에서 전압-주파수 설정 정보(1241) 및 바디 바이어스 정보(1243)가 외부로부터 제공될 수 있다.
바디 바이어스 생성기(1250)는 내부 또는 외부의 컨트롤러로부터 상기 시스템-온-칩에 현재 인가되는 전원 전압을 나타내는 전압 정보 신호(SVI) 및 상기 시스템-온-칩의 클록 주파수를 나타내는 주파수 정보 신호(SFI)를 수신하고, 메모리 영역(1240)으로부터 전압-주파수 설정 정보(1241) 및 바디 바이어스 정보(1243)를 제공받을 수 있다. 전압 정보 신호(SVI) 및 주파수 정보 신호(SFI)가 전압-주파수 설정 정보(1241)에 포함된 전압-주파수 조합을 나타내고, 바디 바이어스 정보(1243)에 상기 시스템-온-칩이 상기 새로 설정된 코너에 속하는 것으로 나타내는 경우, 바디 바이어스 생성기(1250)는 탭리스 스탠다드 셀(1210)의 PMOS 트랜지스터(1211) 및/또는 NMOS 트랜지스터(1213)에 바디 바이어스 전압(VNW, VPW)을 인가할 수 있다. 실시예에 따라, 바디 바이어스 생성기(1250)는 탭리스 스탠다드 셀(1210)을 포함하는 집적 회로(1200)의 내부 또는 외부에 위치할 수 있다.
상술한 바와 같이, 탭리스 스탠다드 셀(1210)이 바디 바이어싱을 반영한 디자인 윈도우 감소에 따라 설정된 타이밍 파라미터에 기초하여 구현됨으로써, 탭리스 스탠다드 셀(1210) 및 이를 포함하는 상기 시스템-온-칩의 동작 속도가 증가되고, 전력 소모 및 면적이 감소될 수 있다. 또한, 상기 새로 설정된 코너에 속하는 상기 시스템-온-칩에 바디 바이어싱을 적용함으로써, 상기 디자인 윈도우가 감소되더라도 상기 시스템-온-칩에 대한 수율을 실질적으로 일정하게 유지할 수 있다.
도 17은 본 발명의 실시예들에 따른 시스템-온-칩을 나타내는 블록도이다.
도 17을 참조하면, 모바일 SOC와 같은 시스템-온-칩(1300)은 프로세싱 블록(1310) 및 바디 바이어스 생성기(1320), 내부 메모리 장치(1330), 디스플레이 컨트롤러(1340), 전력 관리 블록(1350) 및 버스(1360)을 포함할 수 있다.
프로세싱 블록(1310)은 특정 계산들 또는 태스크들을 실행할 수 있다. 프로세싱 블록(1310)은 버스(1360)를 통하여 내부 메모리 장치(1330), 디스플레이 컨트롤러(1340) 및 전력 관리 블록(1350)을 제어할 수 있다. 내부 메모리 장치(1330)는 프로세싱 블록(1310)에 처리되는 명령어 및/또는 데이터를 저장할 수 있고, 디스플레이 컨트롤러(1340)는 외부의 디스플레이 장치를 제어할 수 있으며, 전력 관리 블록(1350)은 시스템-온-칩(1300)의 전력 상태를 제어할 수 있다. 실시예에 따라, 시스템-온-칩(1300)은 3D 모듈, 메모리 컨트롤러, DMA 컨트롤러, 인터럽트 컨트롤러 등을 더 포함할 수 있다.
시스템-온-칩(1300)에 포함된 적어도 하나의 블록은 탭리스 스탠다드 셀을 이용한 세미-커스텀 방식으로 설계되고, 상기 설계 과정에서 본 발명의 실시예들에 따른 디자인 윈도우 감소가 적용될 수 있다. 예를 들어, 프로세싱 블록(1310)은 본 발명의 실시예들에 따른 디자인 윈도우 감소가 적용된 탭리스 스탠다드 셀을 포함할 수 있다. 바디 바이어스 생성기(1320)는 디자인 윈도우 감소가 적용된 탭리스 스탠다드 셀에 바디 바이어스 전압을 인가할 수 있다. 예를 들어, 시스템-온-칩(1300)이 새로 설정된 슬로우 코너에 속하는 경우, 바디 바이어스 생성기(1320)는 상기 탭리스 스탠다드 셀에 포워드 바디 바이어스 전압을 인가하고, 시스템-온-칩(1300)이 새로 설정된 패스트 코너에 속하는 경우, 바디 바이어스 생성기(1320)는 상기 탭리스 스탠다드 셀에 리버스 바디 바이어스 전압을 인가할 수 있다.
본 발명의 실시예들에 따른 모바일 SOC와 같은 시스템-온-칩(1300)은, 적어도 하나의 블록이 상기 디자인 윈도우 감소가 적용되어 설계됨으로써, 동작 속도가 증가되고, 면적 및 전력 소모가 감소될 수 있다.
도 18은 본 발명의 실시예들에 따른 시스템-온-칩을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 18을 참조하면, 컴퓨팅 시스템(1400)은 모바일 SOC와 같은 프로세서(1410), 메모리 장치(1420), 사용자 인터페이스(1430), 저장 장치(1440), 베이스밴드 칩 셋(baseband chipset)과 같은 모뎀(1450), 및 버스(1460)을 포함할 수 있다.
프로세서(1410)는 특정 계산들 또는 태스크들을 실행할 수 있다. 프로세서(1410)는 본 발명의 실시예들에 따른 디자인 윈도우 감소가 적용된 세미-커스텀 방식으로 설계된 시스템-온-칩일 수 있다. 예를 들어, 프로세서(1410)는 모바일 SoC, 어플리케이션 프로세서, 미디어 프로세서, 마이크로프로세서, 중앙 처리 장치, 또는 이와 유사한 장치일 수 있다. 프로세서(1410)는 어드레스 버스, 제어 버스 및/또는 데이터 버스와 같은 버스(1460)를 통하여 메모리 장치(1420)에 연결될 수 있다. 예를 들어, 메모리 장치(1420)는 DRAM(Dynamic random access memory), 모바일 DRAM, SRAM(Static random access memory), PRAM(Phase random access memory), FRAM(Ferroelectric random access memory), RRAM(Resistive random access memory), 또는 MRAM(Magnetic random access memory)으로 구현될 수 있다. 또한, 프로세서(1410)는 주변 구성요소 상호연결(peripheral component interconnect, PCI) 버스와 같은 확장 버스에 연결될 수 있다. 이에 따라, 프로세서(1410)는 키보드 또는 마우스와 같은 하나 이상의 입력 장치, 프린터 또는 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함하는 사용자 인터페이스(1430)를 제어할 수 있다. 또한, 프로세서(1410)는 상기 확장 버스를 통하여 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM)와 같은 저장 장치(1440)를 제어할 수 있다. 모뎀(1450)은 외부 장치와 무선으로 데이터를 송수신할 수 있다. 컴퓨팅 시스템(1400)은 동작 전압을 공급하기 위한 파워 서플라이를 더 포함할 수 있다. 또한, 컴퓨팅 시스템(1400)은, 실시예에 따라, 응용 칩셋(application chipset), 카메라 이미지 프로세서(camera image processor, CIS) 등을 더 포함할 수 있다.
프로세서(1410)는 다양한 형태들의 패키지를 이용하여 구현될 수 있는데, 예를 들어, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지를 이용하여 구현될 수 있다.
실시예에 따라, 컴퓨팅 시스템(1400)은 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 컴퓨터(computer), 노트북(laptop), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등을 포함할 수 있다.
본 발명은 탭리스 스탠다드 셀에 기반한 세미-커스텀 설계에 적용될 수 있다. 따라서, 본 발명은 세미-커스텀 방식으로 설계되는 임의의 반도체 장치, 예를 들어, 모바일 SoC(System-on-Chip), 어플리케이션 프로세서(Application Processor), 미디어 프로세서(Media Processor), 마이크로프로세서, 중앙 처리 장치(Central Processing Unit; CPU), 또는 이와 유사한 장치에 적용될 수 있을 것이다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (18)

  1. 바디 바이어싱이 적용되는 탭리스 스탠다드 셀(Tapless Standard Cell)을 포함하는 시스템-온-칩의 설계 방법에 있어서,
    상기 시스템-온-칩에 대한 동작 속도 산포의 제1 슬로우 코너를 포워드 바디 바이어싱을 반영하여 상기 제1 슬로우 코너보다 빠른 동작 속도를 가지는 제2 슬로우 코너로 변경하도록 상기 제2 슬로우 코너에 상응하는 제1 타이밍 파라미터를 설정하는 슬로우 코너 변경 단계;
    상기 동작 속도 산포의 제1 패스트 코너를 리버스 바디 바이어싱을 반영하여 상기 제1 패스트 코너보다 느린 동작 속도를 가지는 제2 패스트 코너로 변경하도록 상기 제2 패스트 코너에 상응하는 제2 타이밍 파라미터를 설정하는 패스트 코너 변경 단계; 및
    상기 제2 슬로우 코너에 상응하는 상기 제1 타이밍 파라미터 및 상기 제2 패스트 코너에 상응하는 상기 제2 타이밍 파라미터에 기초하여 상기 탭리스 스탠다드 셀을 포함하는 상기 시스템-온-칩을 구현하는 구현 단계를 포함하는 시스템-온-칩의 설계 방법.
  2. 제1 항에 있어서, 상기 제1 타이밍 파라미터는 상기 제2 슬로우 코너에 상응하는 상기 탭리스 스탠다드 셀의 셀 딜레이, 셋업 마진 또는 홀드 마진 중 적어도 하나를 포함하고,
    상기 제2 타이밍 파라미터는 상기 제2 패스트 코너에 상응하는 상기 탭리스 스탠다드 셀의 셀 딜레이, 셋업 마진 또는 홀드 마진 중 적어도 하나를 포함하는 것을 특징으로 하는 시스템-온-칩의 설계 방법.
  3. 제1 항에 있어서, 상기 슬로우 코너 변경 단계는,
    상기 제1 슬로우 코너에 상응하는 상기 탭리스 스탠다드 셀의 제1 셀 딜레이를 상기 제2 슬로우 코너에 상응하는 상기 탭리스 스탠다드 셀의 제2 셀 딜레이로 조절하는 단계를 포함하는 것을 특징으로 하는 시스템-온-칩의 설계 방법.
  4. 제3 항에 있어서, 상기 제2 셀 딜레이는 상기 제1 셀 딜레이보다 짧은 것을 특징으로 하는 시스템-온-칩의 설계 방법.
  5. 제1 항에 있어서, 상기 패스트 코너 변경 단계는,
    상기 제1 패스트 코너에 상응하는 상기 탭리스 스탠다드 셀의 제3 셀 딜레이를 상기 제2 패스트 코너에 상응하는 상기 탭리스 스탠다드 셀의 제4 셀 딜레이로 조절하는 단계를 포함하는 것을 특징으로 하는 시스템-온-칩의 설계 방법.
  6. 제5 항에 있어서, 상기 제4 셀 딜레이는 상기 제3 셀 딜레이보다 긴 것을 특징으로 하는 시스템-온-칩의 설계 방법.
  7. 제1 항에 있어서, 상기 구현 단계는,
    상기 제1 타이밍 파라미터 및 상기 제2 타이밍 파라미터를 포함하는 탭리스 스탠다드 셀 라이브러리를 이용하여 상기 탭리스 스탠다드 셀을 포함하는 상기 시스템-온-칩을 구현하는 단계를 포함하는 것을 특징으로 하는 시스템-온-칩의 설계 방법.
  8. 제1 항에 있어서, 상기 구현 단계는,
    상기 제1 타이밍 파라미터 및 상기 제2 타이밍 파라미터를 포함하는 탭리스 스탠다드 셀 라이브러리를 생성하는 단계;
    상기 탭리스 스탠다드 셀 라이브러리에 기초하여 상기 시스템-온-칩에 대한 레지스터-트랜스퍼 레벨 네트리스트를 합성하여 게이트 레벨 네트리스트를 생성하는 단계;
    상기 탭리스 스탠다드 셀 라이브러리 및 상기 게이트 레벨 네트리스트에 기초하여 상기 시스템-온-칩의 구성요소들을 배치 및 연결하는 단계; 및
    상기 탭리스 스탠다드 셀 라이브러리에 포함된 상기 제1 타이밍 파라미터 및 상기 제2 타이밍 파라미터에 기초하여 상기 시스템-온-칩의 타이밍을 검증하는 단계를 포함하는 것을 특징으로 하는 시스템-온-칩의 설계 방법.
  9. 제1 항에 있어서, 상기 구현 단계는,
    상기 제1 타이밍 파라미터 및 상기 제2 타이밍 파라미터를 적용하기 위한 타이밍 조절 스크립트를 이용하여 상기 탭리스 스탠다드 셀을 포함하는 상기 시스템-온-칩을 구현하는 단계를 포함하는 것을 특징으로 하는 시스템-온-칩의 설계 방법.
  10. 제1 항에 있어서, 상기 구현 단계는,
    상기 제1 타이밍 파라미터 및 상기 제2 타이밍 파라미터를 적용하기 위한 타이밍 조절 스크립트를 생성하는 단계;
    상기 시스템-온-칩에 대한 레지스터-트랜스퍼 레벨 네트리스트를 합성하여 게이트 레벨 네트리스트를 생성하는 단계;
    상기 타이밍 조절 스크립트에 응답하여 상기 게이트 레벨 네트리스트에 상기 제1 타이밍 파라미터 및 상기 제2 타이밍 파라미터를 적용하는 단계;
    상기 제1 타이밍 파라미터 및 상기 제2 타이밍 파라미터가 적용된 상기 게이트 레벨 네트리스트에 기초하여 상기 시스템-온-칩의 구성요소들을 배치 및 연결하는 단계; 및
    상기 타이밍 조절 스크립트에 응답하여 적용된 상기 제1 타이밍 파라미터 및 상기 제2 타이밍 파라미터에 기초하여 상기 시스템-온-칩의 타이밍을 검증하는 단계를 포함하는 것을 특징으로 하는 시스템-온-칩의 설계 방법.
  11. 바디 바이어싱이 적용되는 탭리스 스탠다드 셀(Tapless Standard Cell)을 포함하는 시스템-온-칩을 설계하는 설계 시스템에 있어서,
    상기 시스템-온-칩을 설계하는 설계 툴이 로드되는 메모리 장치; 및
    상기 메모리 장치에 로드된 상기 설계 툴을 실행하는 프로세서를 포함하고,
    상기 프로세서에 의해 실행되는 설계 툴은,
    상기 시스템-온-칩에 대한 동작 속도 산포의 제1 슬로우 코너를 포워드 바디 바이어싱을 반영하여 상기 제1 슬로우 코너보다 빠른 동작 속도를 가지는 제2 슬로우 코너로 변경하도록 상기 제2 슬로우 코너에 상응하는 제1 타이밍 파라미터를 설정하는 슬로우 코너 변경 단계;
    상기 동작 속도 산포의 제1 패스트 코너를 리버스 바디 바이어싱을 반영하여 상기 제1 패스트 코너보다 느린 동작 속도를 가지는 제2 패스트 코너로 변경하도록 상기 제2 패스트 코너에 상응하는 제2 타이밍 파라미터를 설정하는 패스트 코너 변경 단계; 및
    상기 제2 슬로우 코너에 상응하는 상기 제1 타이밍 파라미터 및 상기 제2 패스트 코너에 상응하는 상기 제2 타이밍 파라미터에 기초하여 상기 탭리스 스탠다드 셀을 포함하는 상기 시스템-온-칩을 구현하는 구현 단계를 수행하는 것을 특징으로 하는 설계 시스템.
  12. 제11 항에 있어서, 상기 프로세서에 의해 실행되는 설계 툴은 상기 제1 타이밍 파라미터 및 상기 제2 타이밍 파라미터를 포함하는 탭리스 스탠다드 셀 라이브러리를 이용하여 상기 탭리스 스탠다드 셀을 포함하는 상기 시스템-온-칩을 구현하는 것을 특징으로 하는 설계 시스템.
  13. 제11 항에 있어서, 상기 프로세서에 의해 실행되는 설계 툴은 상기 제1 타이밍 파라미터 및 상기 제2 타이밍 파라미터를 적용하기 위한 타이밍 조절 스크립트를 이용하여 상기 탭리스 스탠다드 셀을 포함하는 상기 시스템-온-칩을 구현하는 것을 특징으로 하는 설계 시스템.
  14. 바디 바이어싱이 적용되는 적어도 하나의 탭리스 스탠다드 셀(Tapless Standard Cell); 및
    상기 탭리스 스탠다드 셀에 바디 바이어스 전압을 인가하는 바디 바이어스 생성기를 포함하는 시스템-온-칩에 있어서,
    상기 시스템-온-칩은,
    상기 시스템-온-칩에 대한 동작 속도 산포의 제1 슬로우 코너를 포워드 바디 바이어싱을 반영하여 상기 제1 슬로우 코너보다 빠른 동작 속도를 가지는 제2 슬로우 코너로 변경하도록 상기 제2 슬로우 코너에 상응하는 제1 타이밍 파라미터를 설정하는 슬로우 코너 변경 단계;
    상기 동작 속도 산포의 제1 패스트 코너를 리버스 바디 바이어싱을 반영하여 상기 제1 패스트 코너보다 느린 동작 속도를 가지는 제2 패스트 코너로 변경하도록 상기 제2 패스트 코너에 상응하는 제2 타이밍 파라미터를 설정하는 패스트 코너 변경 단계; 및
    상기 제2 슬로우 코너에 상응하는 상기 제1 타이밍 파라미터 및 상기 제2 패스트 코너에 상응하는 상기 제2 타이밍 파라미터에 기초하여 상기 탭리스 스탠다드 셀을 포함하는 상기 시스템-온-칩을 구현하는 구현 단계가 수행되어 구현된 것을 특징으로 하는 시스템-온-칩.
  15. 제14 항에 있어서, 상기 바디 바이어스 생성기는,
    상기 시스템-온-칩이 상기 제2 슬로우 코너에 속하는 경우, 상기 탭리스 스탠다드 셀에 포워드 바디 바이어스 전압을 인가하고,
    상기 시스템-온-칩이 상기 제2 패스트 코너에 속하는 경우, 상기 탭리스 스탠다드 셀에 리버스 바디 바이어스 전압을 인가하는 것을 특징으로 하는 시스템-온-칩.
  16. 제15 항에 있어서, 상기 바디 바이어스 생성기는,
    상기 시스템-온-칩이 상기 제2 슬로우 코너에 속하는 경우, 상기 탭리스 스탠다드 셀에 포함된 PMOS 트랜지스터의 바디에 전원 전압보다 낮은 전압을 인가하고,
    상기 시스템-온-칩이 상기 제2 패스트 코너에 속하는 경우, 상기 탭리스 스탠다드 셀에 포함된 상기 PMOS 트랜지스터의 바디에 상기 전원 전압보다 높은 전압을 인가하는 것을 특징으로 하는 시스템-온-칩.
  17. 제15 항에 있어서, 상기 바디 바이어스 생성기는,
    상기 시스템-온-칩이 상기 제2 슬로우 코너에 속하는 경우, 상기 탭리스 스탠다드 셀에 포함된 NMOS 트랜지스터의 바디에 접지 전압보다 높은 전압을 인가하고,
    상기 시스템-온-칩이 상기 제2 패스트 코너에 속하는 경우, 상기 탭리스 스탠다드 셀에 포함된 상기 NMOS 트랜지스터의 바디에 상기 접지 전압보다 낮은 전압을 인가하는 것을 특징으로 하는 시스템-온-칩.
  18. 전원 전압 및 클록 주파수가 동적으로 변경되는 동적 전압 주파수 스케일링이 적용되고, 탭리스 스탠다드 셀(Tapless Standard Cell)을 포함하는 시스템-온-칩의 설계 방법에 있어서,
    복수의 전원 전압들 중 가장 높은 전원 전압 및 상기 복수의 클록 주파수들 중 가장 높은 클록 주파수에 따른 상기 시스템-온-칩에 대한 제1 동작 속도 산포의 제1 슬로우 코너를 포워드 바디 바이어싱을 반영하여 상기 제1 슬로우 코너보다 빠른 동작 속도를 가지는 상기 제1 동작 속도 산포의 제2 슬로우 코너로 변경하도록 상기 제2 슬로우 코너에 상응하는 제1 타이밍 파라미터를 설정하는 슬로우 코너 변경 단계;
    상기 복수의 전원 전압들 중 가장 낮은 전원 전압 및 상기 복수의 클록 주파수들 중 가장 낮은 클록 주파수에 따른 상기 시스템-온-칩에 대한 제2 동작 속도 산포의 제1 패스트 코너를 리버스 바디 바이어싱을 반영하여 상기 제1 패스트 코너보다 느린 동작 속도를 가지는 상기 제2 동작 속도 산포의 제2 패스트 코너로 변경하도록 상기 제2 패스트 코너에 상응하는 제2 타이밍 파라미터를 설정하는 패스트 코너 변경 단계; 및
    상기 제2 슬로우 코너에 상응하는 상기 제1 타이밍 파라미터 및 상기 제2 패스트 코너에 상응하는 상기 제2 타이밍 파라미터에 기초하여 상기 탭리스 스탠다드 셀을 포함하는 상기 시스템-온-칩을 구현하는 구현 단계를 포함하는 시스템-온-칩의 설계 방법.
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