JP2010277436A - メモリ構造決定支援装置、メモリ構造決定プログラム及び記録媒体 - Google Patents
メモリ構造決定支援装置、メモリ構造決定プログラム及び記録媒体 Download PDFInfo
- Publication number
- JP2010277436A JP2010277436A JP2009130944A JP2009130944A JP2010277436A JP 2010277436 A JP2010277436 A JP 2010277436A JP 2009130944 A JP2009130944 A JP 2009130944A JP 2009130944 A JP2009130944 A JP 2009130944A JP 2010277436 A JP2010277436 A JP 2010277436A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- function
- memory structure
- group
- structure determination
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
【解決手段】メモリ構造決定支援装置は、メモリ構造決定支援プログラムが格納される記憶装置と、上記メモリ構造決定支援プログラムを実行可能な中央処理装置とを含む。上記中央処理装置は、メモリ構成の決定に必要とされる情報(11〜14)に基づいて、消費電力を計算し、評価することで、メモリモジュールへ実装される配列のグルーピングを行い、それに基づいてメモリ構造を決定するメモリ構造決定機能(101〜105)を含む。上記メモリ構造決定機能により、消費電力が計算され、評価されることで、メモリモジュールへ実装される配列のグルーピングが行われ、それに基づいてメモリ構造が決定されることにより、メモリ構造が最適化される。
【選択図】図1
Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
実施の形態について更に詳述する。
31 CPU
32 記憶装置
33 入力装置
34 表示装置
35 メモリ
36 バス
321 記録媒体
Claims (12)
- メモリ構造決定支援プログラムが格納される記憶装置と、
上記メモリ構造決定支援プログラムを実行可能な中央処理装置と、を含み、
上記メモリ構造決定支援プログラムを実行する中央処理装置は、メモリ構成の決定に必要とされる情報に基づいて、消費電力を計算し、評価することで、メモリモジュールへ実装される配列のグルーピングを行い、それに基づいてメモリ構造を決定するメモリ構造決定機能を実現することを特徴とするメモリ構造決定支援装置。 - 上記メモリ構成の決定に必要とされる情報には、メモリモジュールへ実装される配列及び構造体変数のアドレス毎のアクセス回数情報が含まれる請求項1記載のメモリ構造決定支援装置。
- 上記メモリ構成の決定に必要とされる情報には、所定のプログラミング言語で記述されたシステム構造ファイルが含まれ、
上記メモリ構造決定機能は、上記システム構造ファイルを解析してアドレス毎のアクセス回数情報を生成する機能を含む請求項1記載のメモリ構造決定支援装置。 - 上記メモリ構成の決定に必要とされる情報には、テストパターンが含まれ、
上記メモリ構造決定機能は、上記テストパターンからアドレス毎のアクセス回数情報を生成する機能を含む請求項1記載のメモリ構造決定支援装置。 - 上記メモリ構造決定機能は、消費電力を考慮してメモリへマッピングする対象を、メモリモジュール及びレジスタから選択的に決定する機能を含む請求項1記載のメモリ構造決定支援装置。
- 上記メモリ構造決定機能は、所定のアクセス回数の幅を持つアドレス群毎にグループを形成し、各グループに属する配列変数の総容量から各グループに割り当て可能なメモリを選択する第1機能と、
上記第1機能によって選択されたメモリの消費電力の総和を求めるための中間テーブルを作成し、所定の条件で各グループの容量を増減させ、複数パターンのグルーピングケースで消費電力の総和を求める第2機能と、を含み、上記消費電力を評価し、それに基づいてメモリ構造を決定する請求項1記載のメモリ構造決定支援装置。 - 上記メモリ構造決定機能は、所定のアクセス回数の幅を持つアドレス群毎にグループを形成し、各グループに属する配列変数の総容量から割り当て可能なメモリを選択する第1機能と、
上記第1機能によって選択されたメモリの消費電力の総和を求めるための中間テーブルを作成し、所定の条件で各グループの容量を増減させ、複数パターンのグルーピングケースで消費電力の総和を求める第2機能と、
各グループに対応して、配列変数を複数のメモリモジュールで表現可能にするためのアドレスデコーダを生成し、当該アドレスデコーダの消費電力を求める第3機能と、
上記アドレスデコーダと上記メモリモジュールの消費電力の総和を求め、その値が最も小さいケースを選択してメモリ構造を決定する第4機能と、を含む請求項1記載のメモリ構造決定支援装置。 - 上記メモリ構造決定機能は、更に各グループのクロックを制御する信号をアドレスラインから生成可能な第5機能を含む請求項7記載のメモリ構造決定支援装置。
- 上記メモリ構造決定機能は、更にアクセス頻度の低いメモリへのクロック信号の伝達を、アクセスの無い期間停止するためのセレクタを挿入可能な第6機能を含む請求項7記載のメモリ構造決定支援装置。
- 所定のアクセス回数の幅を持つアドレス群毎にグループを形成し、各グループに属する配列変数の総容量から割り当て可能なメモリを選択する第1機能と、
上記第1機能によって選択されたメモリの消費電力の総和を求めるための中間テーブルを作成し、所定の条件で各グループの容量を増減させ、複数パターンのグルーピングケースで消費電力の総和を求める第2機能と、をコンピュータに実現させるためのメモリ構造決定支援プログラム。 - 所定のアクセス回数の幅を持つアドレス群毎にグループを形成し、各グループに属する配列変数の総容量から割り当て可能なメモリを選択する第1機能と、
上記第1機能によって選択されたメモリの消費電力の総和を求めるための中間テーブルを作成し、所定の条件で各グループの容量を増減させ、複数パターンのグルーピングケースで消費電力の総和を求める第2機能と、
各グループに対応して、配列変数を複数のメモリモジュールで表現可能にするためのアドレスデコーダを生成し、当該アドレスデコーダの消費電力を求める第3機能と、
上記アドレスデコーダと上記メモリモジュールの消費電力の総和を求め、その値が最も小さいケースを選択してメモリ構造を決定する第4機能と、をコンピュータに実現させるためのメモリ構造決定支援プログラム。 - 請求項10又は11記載のメモリ構造決定支援プログラムを記録したコンピュータ読み取り可能な記録媒体。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009130944A JP2010277436A (ja) | 2009-05-29 | 2009-05-29 | メモリ構造決定支援装置、メモリ構造決定プログラム及び記録媒体 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009130944A JP2010277436A (ja) | 2009-05-29 | 2009-05-29 | メモリ構造決定支援装置、メモリ構造決定プログラム及び記録媒体 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010277436A true JP2010277436A (ja) | 2010-12-09 |
JP2010277436A5 JP2010277436A5 (ja) | 2012-05-17 |
Family
ID=43424322
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009130944A Pending JP2010277436A (ja) | 2009-05-29 | 2009-05-29 | メモリ構造決定支援装置、メモリ構造決定プログラム及び記録媒体 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010277436A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013065069A (ja) * | 2011-09-15 | 2013-04-11 | Nec Corp | 半導体回路性能見積装置、その方法及びそのプログラム |
US9424040B2 (en) | 2012-09-21 | 2016-08-23 | Mitsubishi Electric Corporation | LSI and LSI manufacturing method |
-
2009
- 2009-05-29 JP JP2009130944A patent/JP2010277436A/ja active Pending
Non-Patent Citations (3)
Title |
---|
CSNG200800850001; 松村忠幸、外2名: 'コード配置とメモリ構成の同時最適化による省電力化手法' 情報処理学会シンポジウムシリーズ Vol.2008, No.7(DAシンポジウム2008), 20080819, pp.13〜18, 社団法人情報処理学会 * |
JPN6009016122; Schmit, H. et al.: 'Synthesis of Application-Specific Memory Designs' IEEE Transactions on Very Large Scale Integration (VLSI) Systems Vol.5, No.1, 199703, pp.101〜111, IEEE * |
JPN6013003861; 松村忠幸、外2名: 'コード配置とメモリ構成の同時最適化による省電力化手法' 情報処理学会シンポジウムシリーズ Vol.2008, No.7(DAシンポジウム2008), 20080819, pp.13〜18, 社団法人情報処理学会 * |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013065069A (ja) * | 2011-09-15 | 2013-04-11 | Nec Corp | 半導体回路性能見積装置、その方法及びそのプログラム |
US9424040B2 (en) | 2012-09-21 | 2016-08-23 | Mitsubishi Electric Corporation | LSI and LSI manufacturing method |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7331024B2 (en) | Power-consumption calculation method and apparatus | |
US7162704B2 (en) | Method and apparatus for circuit design and retiming | |
US10691856B1 (en) | System design flow with runtime customizable circuits | |
US9727681B2 (en) | Generating specific memory models using generic memory models for designing memories in VLSI design | |
US20230342531A1 (en) | Methods and apparatus for profile-guided optimization of integrated circuits | |
US9851777B2 (en) | Power gating based on cache dirtiness | |
JP2013145550A (ja) | システムオンチップの設計方法、設計システム、及びシステムオンチップ | |
US20130091482A1 (en) | Method and apparatus for design space exploration acceleration | |
US7913204B2 (en) | High-level synthesis apparatus, high-level synthesis system and high-level synthesis method | |
US7725843B2 (en) | Behavioral synthesis apparatus, behavioral synthesis method, method for manufacturing digital circuit, behavioral synthesis control program and computer-readable recording medium | |
US9081930B1 (en) | Throughput during high level synthesis | |
JP2010257164A (ja) | 半導体集積回路装置の設計方法およびプログラム | |
US20080300806A1 (en) | Power consumption calculating method | |
JP2007004563A (ja) | ライブラリ作成装置、ライブラリ作成プログラムおよびライブラリ作成方法 | |
JP2010277436A (ja) | メモリ構造決定支援装置、メモリ構造決定プログラム及び記録媒体 | |
Pasricha et al. | Capps: A framework for power–performance tradeoffs in bus-matrix-based on-chip communication architecture synthesis | |
WO2019113603A1 (en) | State machine block for high-level synthesis | |
JP5110206B2 (ja) | 動作合成装置、動作合成方法、ならびに、プログラム | |
US20160055271A1 (en) | Data structure of design data of semiconductor integrated circuit and apparatus and method of designing semiconductor integrated circuit | |
JP5347995B2 (ja) | 動作合成装置、動作合成方法及びプログラム | |
US8578075B1 (en) | Performance constraints for system synthesis | |
JP5883633B2 (ja) | レイアウト装置及びレイアウト方法 | |
JP2011022863A (ja) | 動作合成装置及び動作合成方法 | |
JP2009301505A (ja) | 半導体集積回路の消費電力見積り装置、消費電力見積り方法及びプログラム | |
JP2012221119A (ja) | 半導体集積回路の設計支援装置、設計方法、及び設計支援プログラム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120327 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120327 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130123 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130131 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130606 |