TW201331746A - 設計包含無抽頭標準元件的系統晶片的方法、設計系統以及系統晶片 - Google Patents

設計包含無抽頭標準元件的系統晶片的方法、設計系統以及系統晶片 Download PDF

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Abstract

在一種設計包含應用了本體偏壓之無抽頭標準元件之系統晶片的方法中，藉由反映順向本體偏壓來調整慢速角落時序參數以提高系統晶片之操作速度分佈之慢速角落，且藉由反映反向本體偏壓來調整快速角落時序參數以降低系統晶片之操作速度分佈之快速角落。基於對應於提高之慢速角落的經調整之慢速角落時序參數以及對應於降低之快速角落的經調整之快速角落時序參數來實施包含無抽頭標準元件之系統晶片。慢速角落時序參數對應於系統晶片之操作速度設計窗口之最低值，且快速角落時序參數對應於系統晶片之操作速度設計窗口之最高值。

Description

設計包含無抽頭標準元件的系統晶片的方法、設計系統以及系統晶片
範例實施例是關於電路設計。更特定言之，範例實施例是關於設計包含無抽頭標準元件(tapless standard cell)的系統晶片(system-on-chip,SOC)的方法、設計系統以及系統晶片。
諸如系統晶片(system-on-chip,SOC)之積體電路(integrated circuit,IC)可能由於製程變異(process variation)而具有操作速度分佈(operating speed distribution)。隨著半導體製造程序持續發展，系統晶片之操作速度分佈可能變寬，電力消耗(power consumption)對操作速度之比率可能提高，且系統晶片之不良率(defect rate)可能提高。
一些範例實施例提供一種設計系統晶片(system-on-chip,SOC)之方法，所述方法能夠提高系統晶片之操作速度(operating speed)並降低其電力消耗(power consumption)。
一些範例實施例提供一種設計系統(designing system)，所述設計系統能夠提高系統晶片之操作速度並降低其電力消耗。
一些範例實施例提供一種系統晶片，所述系統晶片具有提高之操作速度以及降低之電力消耗。
根據範例實施例，在設計包含應用了本體偏壓(body biasing)之無抽頭標準元件(tapless standard cell)之系統晶片的方法中，執行慢速角落(slow corner)改變步驟，使得藉由反映順向本體偏壓(forward body biasing)來調整慢速角落時序參數(slow corner timing parameter)以提高系統晶片之操作速度分佈(operating speed distribution)之慢速角落；執行快速角落(fast corner)改變步驟，使得藉由反映反向本體偏壓(reverse body biasing)來調整快速角落時序參數(fast corner timing parameter)以降低系統晶片之操作速度分佈之快速角落；且執行實施步驟，使得基於對應於提高之慢速角落的經調整之慢速角落時序參數以及對應於降低之快速角落的經調整之快速角落時序參數而實施包含無抽頭標準元件之系統晶片。慢速角落時序參數對應於系統晶片之操作速度設計窗口(operating speed design window)之最低值，且快速角落時序參數對應於系統晶片之操作速度設計窗口之最高值。
在一些範例實施例中，慢速角落時序參數可包含無抽頭標準元件之慢速角落元件延遲(slow corner cell delay)、慢速角落設置裕度(slow corner setup margin)以及慢速角落保持裕度(slow corner hold margin)中之至少一者，且快速角落時序參數可包含無抽頭標準元件之快速角落元件延遲(fast corner cell delay)、快速角落設置裕度(fast corner setup margin)以及快速角落保持裕度(fast corner hold margin)中之至少一者。
在一些範例實施例中，慢速角落改變步驟可包含調整無抽頭標準元件之慢速角落元件延遲的步驟。
在一些範例實施例中，可降低慢速角落元件延遲以提高慢速角落。
在一些範例實施例中，快速角落改變步驟可包含調整無抽頭標準元件之快速角落元件延遲的步驟。
在一些範例實施例中，可提高快速角落元件延遲以降低快速角落。
在一些範例實施例中，實施步驟可包含藉由使用包含經調整之慢速角落時序參數以及經調整之快速角落時序參數之無抽頭標準元件庫(tapless standard cell library)來實施包含無抽頭標準元件之系統晶片的步驟。
在一些範例實施例中，實施步驟可包含：產生包含經調整之慢速角落時序參數以及經調整之快速角落時序參數之無抽頭標準元件庫的步驟；藉由基於無抽頭標準元件庫合成(synthesizing)系統晶片之暫存器轉移級網路連線表(register-transfer level netlist)來產生閘級網路連線表(gate level netlist)的步驟；基於無抽頭標準元件庫以及閘級網路連線表來對系統晶片之組件(components)進行置放(placing)以及佈線(routing)的步驟；以及基於無抽頭標準元件庫中所包含之經調整之慢速角落時序參數以及經調整之快速角落時序參數來驗證(verifying)系統晶片之時序(timing)的步驟。
在一些範例實施例中，實施步驟可包含藉由使用用於應用經調整之慢速角落時序參數以及經調整之快速角落時序參數之時序調整指令碼(timing adjusting script)來實施包含無抽頭標準元件之系統晶片的步驟。
在一些範例實施例中，實施步驟可包含：產生用於應用經調整之慢速角落時序參數以及經調整之快速角落時序參數之時序調整指令碼的步驟；藉由合成系統晶片之暫存器轉移級網路連線表來產生閘級網路連線表的步驟；回應於時序調整指令碼而將經調整之慢速角落時序參數以及經調整之快速角落時序參數應用於閘級網路連線表的步驟；基於應用了經調整之慢速角落時序參數以及經調整之快速角落時序參數之閘級網路連線表來對系統晶片之組件進行置放以及佈線的步驟；以及基於回應於時序調整指令碼而應用之經調整之慢速角落時序參數以及經調整之快速角落時序參數來驗證系統晶片之時序的步驟。
根據範例實施例，一種用於設計包含應用了本體偏壓之無抽頭標準元件之系統晶片的設計系統包含：記憶體裝置，所述記憶體裝置經組態(configuring)以載入用於設計系統晶片之設計工具(design tool)；以及處理器，所述處理器經組態以執行載入於記憶體裝置中之設計工具。由處理器執行之設計工具使設計系統執行以下步驟：慢速角落改變步驟，所述慢速角落改變步驟藉由反映順向本體偏壓來調整慢速角落時序參數以提高系統晶片之操作速度分佈之慢速角落；快速角落改變步驟，所述快速角落改變步 驟藉由反映反向本體偏壓來調整快速角落時序參數以降低系統晶片之操作速度分佈之快速角落；以及實施步驟，所述實施步驟基於對應於提高之慢速角落的經調整之慢速角落時序參數以及對應於降低之快速角落的經調整之快速角落時序參數來實施包含無抽頭標準元件之系統晶片。慢速角落時序參數對應於系統晶片之操作速度設計窗口之最低值，且快速角落時序參數對應於系統晶片之操作速度設計窗口之最高值。
在一些範例實施例中，由處理器執行之設計工具可藉由使用包含經調整之慢速角落時序參數以及經調整之快速角落時序參數之無抽頭標準元件庫來實施包含無抽頭標準元件之系統晶片。
在一些範例實施例中，由處理器執行之設計工具可藉由使用用於應用經調整之慢速角落時序參數以及經調整之快速角落時序參數之時序調整指令碼來實施包含無抽頭標準元件之系統晶片。
根據範例實施例，一種系統晶片包含：至少一個無抽頭標準元件，本體偏壓應用於所述至少一個無抽頭標準元件；以及本體偏壓產生器(body bias generator)，所述本體偏壓產生器經組態以將本體偏壓電壓(body bias voltage)施加至無抽頭標準元件。系統晶片是藉由執行以下步驟來實施：慢速角落改變步驟，所述慢速角落改變步驟藉由反映順向本體偏壓來調整慢速角落時序參數以提高系統晶片之操作速度分佈之慢速角落；快速角落改變步 驟，所述快速角落改變步驟藉由反映反向本體偏壓來調整快速角落時序參數以降低系統晶片之操作速度分佈之快速角落；以及實施步驟，所述實施步驟基於對應於提高之慢速角落的經調整之慢速角落時序參數以及對應於降低之快速角落的經調整之快速角落時序參數來實施包含無抽頭標準元件之系統晶片。慢速角落時序參數對應於系統晶片之操作速度設計窗口之最低值，且快速角落時序參數對應於系統晶片之操作速度設計窗口之最高值。
在一些範例實施例中，本體偏壓產生器可經組態以在系統晶片處於提高之慢速角落中的情況下，將順向本體偏壓電壓施加至無抽頭標準元件，且可經組態以在系統晶片處於降低之快速角落中的情況下，將反向本體偏壓電壓施加至無抽頭標準元件。
在一些範例實施例中，本體偏壓產生器可經組態以在系統晶片處於提高之慢速角落中的情況下，將低於電源供應電壓(power supply voltage)之順向本體偏壓電壓施加至無抽頭標準元件中所包含之P通道金屬氧化物半導體(P-channel Metal Oxide Semiconductor,PMOS)電晶體之本體(body)，且可經組態以在系統晶片處於降低之快速角落中的情況下，將高於電源供應電壓之反向本體偏壓電壓施加至無抽頭標準元件中所包含之PMOS電晶體之本體。
在一些範例實施例中，本體偏壓產生器可經組態以在系統晶片處於提高之慢速角落中的情況下，將高於電源供 應電壓之順向本體偏壓電壓施加至無抽頭標準元件中所包含之N通道金屬氧化物半導體(N-channel Metal Oxide Semiconductor,NMOS)電晶體之本體，且可經組態以在系統晶片處於降低之快速角落中的情況下，將低於電源供應電壓之反向本體偏壓電壓施加至無抽頭標準元件中所包含之NMOS電晶體之本體。
根據範例實施例，在設計應用了動態電壓頻率縮放(dynamic voltage frequency scaling)且包含應用了本體偏壓之無抽頭標準元件的系統晶片的方法中，執行慢速角落改變步驟，使得藉由反映順向本體偏壓來調整慢速角落時序參數，以根據多個電源供應電壓中之最高電源供應電壓以及多個時脈頻率(clock frequencies)中之最高時脈頻率來提高系統晶片之第一操作速度分佈之慢速角落；執行快速角落改變步驟，使得藉由反映反向本體偏壓來調整快速角落時序參數，以根據多個電源供應電壓中之最低電源供應電壓以及多個時脈頻率中之最低時脈頻率來降低系統晶片之第二操作速度分佈之快速角落；且執行實施步驟，使得基於對應於提高之慢速角落的經調整之慢速角落時序參數以及對應於降低之快速角落的經調整之快速角落時序參數而實施包含無抽頭標準元件之系統晶片。慢速角落時序參數對應於系統晶片之操作速度設計窗口之最低值，且快速角落時序參數對應於系統晶片之操作速度設計窗口之最高值。
根據範例實施例，一種設計包含無抽頭標準元件之系統晶片的方法可包含：確定具有由慢速角落時序參數以及快速角落時序參數界定之範圍的操作速度設計窗口，慢速角落時序參數對應於系統晶片之操作速度設計窗口之最低值，快速角落時序參數對應於系統晶片之操作速度設計窗口之最高值；以及藉由將本體偏壓產生器包含於系統晶片中來實施包含無抽頭標準元件之系統晶片，所述本體偏壓產生器經組態以藉由基於所確定之操作速度設計窗口將本體偏壓電壓施加至無抽頭標準元件來調整系統晶片元件之操作速度。
根據範例實施例，藉由組態本體偏壓產生器以接收指示系統晶片之當前操作速度與慢速角落時序參數以及快速角落時序參數中之至少一者的比較的資訊，以及組態本體偏壓產生器以基於所述比較來將本體偏壓電壓施加至無抽頭標準元件，來實施系統晶片。
根據範例實施例，藉由組態本體偏壓產生器以將本體偏壓電壓施加至無抽頭標準元件以使得系統晶片之操作速度經調整而落入操作速度設計窗口內來實施系統晶片。
在本文中揭露了詳細範例實施例。然而，出於描述範例實施例之目的，本文中所揭露之具體結構及功能細節僅為代表性的。然而，範例實施例可按照許多替代形式實現，且不應解釋為僅限於本文中所闡述之實施例。
因此，雖然範例實施例能夠進行各種修改且具有替代形式，但其實施例以範例方式繪示於諸圖中且將在本文中進行詳細描述。然而，應理解，不欲將範例實施例限於所揭露之特定形式，而是相反，範例實施例將涵蓋落入範例實施例之範疇內的所有修改、等效物以及替代。相似數字參照諸圖之各處描述的相似元件。
應理解，當一個元件被稱為「連接」或「耦接」至另一元件時，所述元件可直接連接或直接耦接至所述另一元件，或可存在介於中間的元件(intervening element)。相比而言，當一個元件被稱為「直接連接」或「直接耦接」至另一元件時，不存在介於中間的元件。用以描述元件之間的關係的其他詞應以相似方式解釋(例如，「在……之間」相對於「直接在……之間」、「鄰近」相對於「直接鄰近」等)。
本文中所使用之術語僅是出於描述特定實施例之目的，且不意欲限制範例實施例。如本文中所使用，單數形式「一個」以及「所述」意欲亦包含複數形式，除非上下文另有清楚指示。應進一步理解，術語「包括」及/或「包含」在用於本文中時指定所敍述之特徵、整體、步驟、操作、元件及/或組件之存在，但不排除一或多個其他特徵、整體、步驟、操作、元件、組件及/或其群組之存在或添加。
亦應注意，在一些替代實施方案中，所注明之功能/動作可不按諸圖中所注明之次序發生。舉例而言，取決於 所涉及之功能性/動作，相繼繪示之兩圖可實際上實質上同時執行或可有時按相反次序執行。
在圖中，為了清楚起見，可能誇示了層以及區域之尺寸與相對大小。
應理解，儘管本文中可使用術語「第一」、「第二」、「第三」等來描述各種元件、組件、區域、層及/或區段，但此等元件、組件、區域、層及/或區段不應受此等術語限制。此等術語僅用以區分一個元件、組件、區域、層或區段與另一區域、層或區段。因此，在不脫離範例實施例之教示的情況下，可將下文所論述之第一元件、組件、區域、層或區段稱為第二元件、組件、區域、層或區段。
為了描述之簡易起見，可在本文中使用諸如「在……之下」、「在……下方」、「下部」、「在……上方」、「上部」以及其類似之空間相對術語，以描述如諸圖中所說明的一個元件或特徵相對於另一(其他)元件或特徵之關係。應理解，除了諸圖中所描繪之定向以外，所述空間相對術語意欲亦涵蓋在使用中或操作中之裝置之不同定向。舉例而言，若翻轉諸圖中之裝置，則描述為在其他元件或特徵「下方」或「之下」之元件繼而將定向於其他元件或特徵「上方」。因此，例示性術語「在……下方」可涵蓋「在……上方」以及「在……下方」兩種定向。裝置可按其他方式定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述詞相應地作出解釋。
本文中所使用之術語僅是出於描述特定範例實施例之目的，且不意欲限制範例實施例。如本文中所使用，單數形式「一個」以及「所述」意欲亦包含複數形式，除非上下文另有清楚指示。應進一步理解，術語「包括」在用於本說明書中時指定所敍述之特徵、整體、步驟、操作、元件及/或組件之存在，但不排除一或多個其他特徵、整體、步驟、操作、元件、組件及/或其群組之存在或添加。
本文中參考橫截面說明來描述範例實施例，所述橫截面說明為理想化範例實施例(以及中間結構)之示意性說明。因而，應預料到由於(例如)製造技術及/或容差(tolerance)而存在相對於所述說明之形狀的變化。因此，範例實施例不應解釋為限於本文中所說明的區域之特定形狀，而是應包含由(例如)製造引起的形狀之偏差。舉例而言，被說明為矩形之植入區通常將具有圓形或彎曲特徵，及/或在植入區域之邊緣處之植入濃度梯度，而非自植入區域至非植入區域之二元(binary)改變。同樣地，藉由植入形成之內埋區域可在所述內埋區域與進行所述植入時穿過之表面之間的區域中導致一些植入。因此，諸圖中所說明之區域本質上為示意性的，且其形狀不意欲說明裝置之區域之實際形狀且不意欲限制範例實施例之範疇。
除非另有定義，否則本文中所使用之所有術語(包含技術以及科學術語)具有與一般熟習範例實施例所屬技術者通常所理解者相同的含義。應進一步理解，術語(諸如，常用字典中所定義之術語)應被解釋為具有與其在相關技 術背景中之含義一致的含義，且不應以理想化或過度正式之意義來解釋，除非本文中明確地如此定義。
圖1為說明根據範例實施例之一種設計包含無抽頭標準元件(tapless standard cell)之系統晶片(system-on-chip)的方法的流程圖。
參看圖1，在設計包含應用了本體偏壓(body biasing)之無抽頭標準元件之系統晶片的方法中，藉由反映順向本體偏壓(forward body biasing；FBB)來調整無抽頭標準元件之慢速角落時序參數(slow corner timing parameter)以提高系統晶片之操作速度分佈(operating speed distribution)之慢速角落(S110)。舉例而言，為了藉由反映FBB來將操作速度分佈的第一慢速角落(其為操作速度分佈之習知慢速角落)改變為快於第一慢速角落之第二慢速角落，可調整慢速角落時序參數以對應於第二慢速角落。慢速角落時序參數可包含無抽頭標準元件之慢速角落元件延遲(slow corner cell delay，亦即，關於慢速角落之無抽頭標準元件之元件延遲)、慢速角落設置裕度(slow corner setup margin，亦即，關於慢速角落之無抽頭標準元件之設置裕度)以及慢速角落保持裕度(slow corner hold margin，亦即，關於慢速角落之無抽頭標準元件之保持裕度)中之至少一者。舉例而言，為了提高慢速角落，可降低無抽頭標準元件之慢速角落元件延遲以對應於提高之慢速角落。此處，慢速角落之提高意謂慢速角落之操作速度上限及/或操作速度下限之提高。亦即，提高之慢速角落可 具有操作速度下限快於習知慢速角落之操作速度下限，及/或具有操作速度上限快於習知慢速角落之操作速度上限。在一些範例實施例中，可將經提高之慢速角落之操作速度下限決定為實質上相同於習知慢速角落之操作速度上限，且可藉由將根據FBB之操作速度增量加入至所述經提高之慢速角落之操作速度下限，來決定所述經提高之慢速角落之操作速度上限。在一些範例實施例中，可藉由經由用於製造系統晶片之製程線來製造任何半導體裝置(例如，環形振盪器、反相器鏈等)作為樣本，以及藉由量測所述樣本之操作速度分佈，來獲得系統晶片之操作速度分佈。
藉由反映反向本體偏壓(reverse body biasing；RBB)來調整無抽頭標準元件之快速角落時序參數(fast corner timing parameter)以降低系統晶片之操作速度分佈之快速角落(S130)。舉例而言，為了藉由反映RBB來將操作速度分佈的第一快速角落(其為操作速度分佈之習知快速角落)改變為慢於所述第一快速角落之第二快速角落，可調整所述快速角落時序參數以對應於所述第二快速角落。所述快速角落時序參數可包含無抽頭標準元件之快速角落元件延遲(fast corner cell delay，亦即，關於快速角落之無抽頭標準元件之元件延遲)、快速角落設置裕度(fast corner setup margin，亦即，關於快速角落之無抽頭標準元件之設置裕度)以及快速角落保持裕度(fast corner hold margin，亦即，關於快速角落之無抽頭標準元件之保持裕度)中之至少一者。舉例而言，為了降低快速角落，可提 高無抽頭標準元件之快速角落元件延遲以對應於經降低之快速角落。此處，快速角落之降低意謂所述快速角落之操作速度上限及/或操作速度下限之降低。亦即，所述經降低之快速角落可具有操作速度下限慢於習知快速角落之操作速度下限，及/或具有操作速度上限慢於習知快速角落之操作速度上限。在一些範例實施例中，可將所述經降低之快速角落之操作速度上限決定為實質上相同於習知快速角落之操作速度下限，且可藉由自所述經降低之快速角落之操作速度上限減去根據RBB之操作速度減量，來決定所述經降低之快速角落之操作速度下限。
可基於經調整之慢速角落時序參數(對應於所述經提高之慢速角落)，以及基於經調整之快速角落時序參數(對應於所述經降低之快速角落)，來實施包含無抽頭標準元件之系統晶片(S150)。在一些範例實施例中，可使用包含無抽頭標準元件之所述經調整之慢速角落時序參數以及所述經調整之快速角落時序參數之無抽頭標準元件庫(tapless standard cell library)來實施系統晶片。舉例而言，為了實施系統晶片，可產生包含所述經調整之慢速角落時序參數以及所述經調整之快速角落時序參數之無抽頭標準元件庫；可藉由基於無抽頭標準元件庫合成系統晶片之暫存器轉移級(register-transfer level；RTL)網路連線表(netlist)來產生閘級網路連線表(gate level netlist)；可基於無抽頭標準元件庫以及閘級網路連線表來對系統晶片之組件(components)進行置放(placement)以及佈線 (routing)；以及基於無抽頭標準元件庫中所包含之所述經調整之慢速角落時序參數以及所述經調整之快速角落時序參數來驗證組件進行了置放以及佈線的系統晶片的時序(timing)。在完成系統晶片之時序之驗證後，可基於系統晶片之佈局資料來製造並封裝系統晶片。在其他範例實施例中，可使用用於應用所述經調整之慢速角落時序參數以及所述經調整之快速角落時序參數之時序調整指令碼來實施系統晶片。可在系統晶片之合成、置放以及佈線、及/或靜態時序分析期間應用時序調整指令碼，且因此可實施且製造包含所述應用了經調整之慢速角落時序參數以及所述經調整之快速角落時序參數之無抽頭標準元件之系統晶片。
如上所述，因為可藉由反映順向本體偏壓來調整慢速角落時序參數以對應於所述經提高之慢速角落(快於習知慢速角落)，所以基於所述經調整之慢速角落時序參數而實施之系統晶片可具有提高之操作速度。舉例而言，可根據慢速角落之提高來降低無抽頭標準元件之慢速角落元件延遲，且因此可提高系統晶片之操作速度。此外，因為降低元件延遲，所以可減小無抽頭標準元件之大小及/或配線長度(wiring length)，且可減小系統晶片之整個大小。此外，因為可藉由反映反向本體偏壓來調整快速角落時序參數以對應於所述經降低之快速角落(慢於習知快速角落)，所以，基於所述經調整之快速角落時序參數而實施之系統晶片可具有降低之電力消耗。雖然提高了慢速角落且降低 了快速角落，但可實質上維持系統晶片之良率，此是因為順向本體偏壓應用於在所述經提高之慢速角落中的系統晶片且反向本體偏壓應用於在所述經降低之快速角落中的系統晶片。因此，根據範例實施例之設計包含無抽頭標準元件之系統晶片的方法在維持系統晶片之良率的同時，可提高系統晶片之操作速度且可降低系統晶片之電力消耗以及大小。
慢速角落與快速角落之間的間隙可稱為「設計窗口」(design window)，且使慢速角落與快速角落之間的間隙變窄以提高操作速度及/或降低電力消耗可稱為「設計窗口減小」(design window reduction)。在一些範例實施例中，可藉由提高慢速角落及/或藉由降低快速角落來執行所述設計窗口減小。因此，如本文中所使用，「慢速角落時序參數」可表示系統晶片之操作速度設計窗口(operating speed design window)之最低值或速度，且「快速角落時序參數」可表示系統晶片之操作速度設計窗口之最高值或速度，其中所述操作速度設計窗口為(例如)系統晶片之操作速度之所要範圍(desired range)。
圖2A為藉由根據範例實施例之設計方法而執行之設計窗口減小的一範例的圖式。
參看圖2A，雖然系統晶片是藉由相同製程來製造，但系統晶片可由於製程變異(process variation)而具有操作速度分佈(operating speed distribution)200a。通常，處於操作速度分佈200a之第一慢速角落SS1(例如，習知慢速 角落)中之系統晶片以及處於操作速度分佈200a之第一快速角落FF1(例如，習知快速角落)中之系統晶片可作為缺陷產品而拋棄。
在根據範例實施例之設計方法中，可藉由反映待應用於系統晶片之順向本體偏壓而將操作速度分佈200a之第一慢速角落SS1提高至快於第一慢速角落SS1之第二慢速角落SS2，且可藉由反映待應用於系統晶片之反向本體偏壓而將操作速度分佈200a之第一快速角落FF1降低至慢於第一快速角落FF1之第二快速角落FF2。
可基於經調整以對應於第二慢速角落SS2之慢速角落時序參數以及經調整以對應於第二快速角落FF2之快速角落時序參數來實施並製造每一系統晶片中所包含之至少一個無抽頭標準元件。在調整關於每一角落之無抽頭標準元件之元件延遲的範例中，可調整對應於第一慢速角落SS1之操作速度上限之無抽頭標準元件的慢速角落元件延遲，以符合於第二慢速角落SS2之操作速度上限，且可調整對應於第一快速角落FF1之操作速度下限之無抽頭標準元件的快速角落元件延遲，以符合於第二快速角落FF2之操作速度下限。可在包含無抽頭標準元件之系統晶片之合成、置放以及佈線、及/或靜態時序分析期間應用經調整之(亦即，提高之)慢速角落元件延遲以及經調整之(亦即，降低之)快速角落元件延遲。因此，可藉由降低慢速角落元件延遲以及藉由提高快速角落元件延遲來實施並製造具有提高之操作速度以及降低之電力消耗的系統晶片。
在藉由根據範例實施例之設計方法而實施並製造之系統晶片中，可將順向本體偏壓應用於處於第二慢速角落SS2中的系統晶片，且可將反向本體偏壓應用於處於第二快速角落FF2中的系統晶片。因此，雖然將慢速角落自第一慢速角落SS1提高至第二慢速角落SS2，且將快速角落自第一快速角落FF1降低至第二快速角落FF2，但可實質上維持系統晶片之良率。在一些範例實施例中，處於第一慢速角落SS1中或處於第一快速角落FF1中之系統晶片可作為缺陷產品而拋棄。在其他範例實施例中，藉由降低慢速角落之增量(increment of the slow corner)以及快速角落之減量(decrement of the fast corner)，系統晶片可具有提高之良率。舉例而言，在可不提高第一慢速角落SS1且可不降低第二快速角落FF1之狀況下，系統晶片可藉由將順向本體偏壓應用於處於第一慢速角落SS1中之系統晶片以及藉由將反向本體偏壓應用於處於第一快速角落FF1中之系統晶片而具有提高之良率。
圖2B為藉由根據範例實施例之設計方法而執行之設計窗口減小的另一範例的圖式。
參看圖2B，系統晶片可能由於製程變異而具有操作速度分佈200b。在根據範例實施例之設計方法中，可藉由反映待應用於系統晶片之順向本體偏壓而將操作速度分佈200b之第一慢速角落SS1提高至快於第一慢速角落SS1之第二慢速角落SS2。
可基於經調整以對應於第二慢速角落SS2之慢速角落時序參數來實施並製造每一系統晶片中所包含之至少一個無抽頭標準元件。舉例而言，可調整對應於第一慢速角落SS1之操作速度上限的無抽頭標準元件之慢速角落元件延遲，以符合於第二慢速角落SS2之操作速度上限。可在包含無抽頭標準元件之系統晶片之合成、置放以及佈線、及/或靜態時序分析期間應用所述經調整之慢速角落元件延遲以及未經調整之快速角落元件延遲。因此，可藉由降低慢速角落元件延遲來實施並製造具有提高之操作速度之系統晶片。
在藉由根據範例實施例之設計方法而實施並製造之系統晶片中，可將順向本體偏壓應用於處於第二慢速角落SS2中的系統晶片。因此，雖然將慢速角落自第一慢速角落SS1提高至第二慢速角落SS2，但可實質上維持系統晶片之良率。在一些範例實施例中，處於第一慢速角落SS1中或處於第一快速角落FF1中之系統晶片可作為缺陷產品而拋棄。在其他範例實施例中，藉由降低慢速角落之增量，系統晶片可具有提高之良率。
圖2C為藉由根據範例實施例之設計方法而執行之設計窗口減小的又一範例的圖式。
參看圖2C，系統晶片可能由於製程變異而具有操作速度分佈200c。在根據範例實施例之設計方法中，可藉由反映待應用於系統晶片之反向本體偏壓而將操作速度分佈 200c之第一快速角落FF1降低至慢於第一快速角落FF1之第二快速角落FF2。
可基於經調整以對應於第二快速角落FF2之快速角落時序參數來實施並製造每一系統晶片中所包含之至少一個無抽頭標準元件。舉例而言，可調整對應於第一快速角落FF1之操作速度下限的無抽頭標準元件之快速角落元件延遲，以符合於第二快速角落FF2之操作速度下限。可在包含無抽頭標準元件之系統晶片之合成、置放以及佈線及/或靜態時序分析期間應用所述經調整之快速角落元件延遲以及未經調整之慢速角落元件延遲。因此，可藉由提高快速角落元件延遲來實施並製造具有降低之電力消耗之系統晶片。
在藉由根據範例實施例之設計方法而實施並製造之系統晶片中，可將反向本體偏壓應用於處於第二快速角落FF2中的系統晶片。因此，雖然將快速角落自第一快速角落FF1降低至第二快速角落FF2，但可實質上維持系統晶片之良率。在一些範例實施例中，處於第一慢速角落SS1中或處於第一快速角落FF1中之系統晶片可作為缺陷產品而拋棄。在其他範例實施例中，藉由降低快速角落之減量，且因此系統晶片可具有提高之良率。
圖3為根據範例實施例說明設計包含無抽頭標準元件之系統晶片的方法的流程圖。
參看圖3，可藉由反映順向本體偏壓來調整無抽頭標準元件之慢速角落時序參數，以提高包含無抽頭標準元件 之系統晶片之操作速度分佈的慢速角落(S310)。舉例而言，為了提高慢速角落，可降低無抽頭標準元件之慢速角落元件延遲以對應於提高之慢速角落。
可藉由反映反向本體偏壓來調整無抽頭標準元件之快速角落時序參數，以降低包含無抽頭標準元件之系統晶片之操作速度分佈的快速角落(S330)。舉例而言，為了降低快速角落，可提高無抽頭標準元件之快速角落元件延遲以對應於降低之快速角落。
可產生包含對應於提高之慢速角落的所述經調整之慢速角落時序參數以及對應於降低之快速角落的所述經調整之快速角落時序參數的無抽頭標準元件庫(S340)。舉例而言，在將無抽頭標準元件實施為反相器(inverter)的狀況下，反相器之無抽頭標準元件庫可包含對應於提高慢速角落之慢速角落元件延遲以及對應於降低快速角落之快速角落元件延遲。亦即，可將無抽頭標準元件庫中所包含之慢速角落元件延遲自習知慢速角落元件延遲提高，且可將無抽頭標準元件庫中所包含之快速角落元件延遲自習知快速角落元件延遲降低。在一些範例實施例中，無抽頭標準元件庫可不僅包含無抽頭標準元件之經調整之時序參數，而且包含其佈局資料(layout data)、功能定義(function definition)、電源資訊(power information)、雜訊資訊(noise information)等。
可基於無抽頭標準元件庫中所包含之所述經調整之慢速角落時序參數以及所述經調整之快速角落時序參數，來 實施包含無抽頭標準元件之系統晶片(S350)。舉例而言，可藉由基於無抽頭標準元件庫合成系統晶片之暫存器轉移級網路連線表來產生閘級網路連線表，可基於無抽頭標準元件庫以及閘級網路連線表來對系統晶片之組件進行置放以及佈線，且可基於無抽頭標準元件庫中所包含之經調整慢速角落時序參數以及經調整快速角落時序參數來驗證組件進行了置放以及佈線的系統晶片的時序。亦即，藉由在系統晶片之合成、置放以及佈線、及/或靜態時序分析期間應用無抽頭標準元件庫中所包含之經調整時序參數，可對應於經調整時序參數來實施包含無抽頭標準元件之系統晶片。
雖然圖3說明藉由提高慢速角落以及藉由降低快速角落來執行設計窗口減小之範例，但可藉由進行提高慢速角落以及降低快速角落中之一者來執行設計窗口減小。
下文中，將藉由參考圖3、圖4以及圖5來描述實施系統晶片之步驟(S350)的範例。
圖4為說明根據範例實施例之設計方法中的實施系統晶片之步驟的範例的流程圖，且圖5為用於描述包含根據設計窗口減小而調整時序參數的無抽頭標準元件庫的範例的圖式。
參看圖3、圖4以及圖5，可藉由反映順向本體偏壓來調整無抽頭標準元件之慢速角落時序參數，以提高包含無抽頭標準元件之系統晶片之操作速度分佈的慢速角落(S310)。可藉由反映反向本體偏壓來調整無抽頭標準元 件之快速角落時序參數，以降低包含無抽頭標準元件之系統晶片之操作速度分佈的快速角落(S330)。
可產生包含對應於提高慢速角落的所述經調整之慢速角落時序參數以及對應於降低快速角落的所述經調整之快速角落時序參數的無抽頭標準元件庫(S340)。在圖5中，將反相器之無抽頭標準元件庫345a作為無抽頭標準元件庫345之範例來說明。圖5中所說明之反相器之無抽頭標準元件庫345a可包含表347a，表347a用於設定元件延遲D1、D2、D3、D4、D5、D6、D7、D8、D9、D10、D11以及D12之值，這些元件延遲D1~D12之值分別對應於多個輸入轉換(input slew)IS1、IS2以及IS3與多個輸出負載(output load)OL1、OL2以及OL3之組合的。在反相器之無抽頭標準元件庫345a為慢速角落之無抽頭標準元件庫的狀況下，可以從習知慢速角落元件延遲加以降低而作為無抽頭標準元件庫345a中所包含之元件延遲D1、D2、D3、D4、D5、D6、D7、D8、D9、D10、D11以及D12(亦即，慢速角落元件延遲)。此外，在反相器之無抽頭標準元件庫345a為快速角落之無抽頭標準元件庫的狀況下，可以從習知快速角落元件延遲加以提高而作為無抽頭標準元件庫345a中所包含之元件延遲D1、D2、D3、D4、D5、D6、D7、D8、D9、D10、D11以及D12(亦即，快速角落元件延遲)。
為了實施系統晶片(S350)，可藉由基於包含所述經調整慢速角落時序參數以及所述經調整快速角落時序參數 之無抽頭標準元件庫345合成系統晶片之暫存器轉移級(RTL)網路連線表340來產生系統晶片之閘級網路連線表(S351)。在一些範例實施例中，無抽頭標準元件庫345可不僅包含無抽頭標準元件之所述經調整之時序參數，而且包含其佈局資料、功能定義、電源資訊、雜訊資訊等。此外，可針對系統晶片中所包含之各別類型無抽頭標準元件的每一角落而提供無抽頭標準元件庫345。舉例而言，可將無抽頭標準元件實施為反相器、反及閘(NAND gate)、及閘(AND gate)、反或閘(NOR gate)、或閘(OR gate)、互斥或閘(XOR gate)、反互斥或閘(XNOR gate)、多工器(multiplexer)、加法器(adder)、鎖存器(latch)、正反器(flip-flop)等，且可提供用於反相器、反及閘、及閘、反或閘、或閘、互斥或閘、反互斥或閘、多工器、加法器、鎖存器及正反器之慢速角落以及快速角落之無抽頭標準元件庫345。每一類型之無抽頭標準元件的慢速角落之無抽頭標準元件庫345以及快速角落之無抽頭標準元件庫345中之至少一者可具有根據設計窗口減小而調整之時序參數。根據範例實施例，RTL網路連線表340可包含用於產生偏壓電壓之偏壓電壓產生器，或偏壓電壓產生器之額外網路連線表可與RTL網路連線表340合成。舉例而言，網路連線表340可界定偏壓電壓產生器，而此偏壓電壓產生器經組態(configured)以將順向本體偏壓電壓(forward body bias voltage)或反向本體偏壓電壓(reverse body bias voltage)施加至無抽頭標準元件，使得無抽頭標 準元件之操作速度落入可由系統晶片設計程序之操作員選擇的設計窗口內。
在產生系統晶片之閘級網路連線表之後，可藉由基於無抽頭標準元件庫345以及閘級網路連線表對系統晶片之組件進行置放以及佈線來產生系統晶片的佈局資料360(S353)。與基於未經調整之時序參數來進行置放以及佈線的每一組件的大小及/或配線長度相比，基於經調整之時序參數(例如，經調整之慢速角落時序參數以及經調整之快速角落時序參數)而進行佈置以及佈線的每一組件的大小及/或配線長度可減小。舉例而言，若提高慢速角落，則慢速角落之反相器之無抽頭標準元件庫345可包含經降低之元件延遲。在此狀況下，因為降低了反相器之最大元件延遲，反相器可具有小的尺寸以及短的配線長度，而與快速角落之降低無關。亦即，因為基於對應於提高慢速角落的經調整之慢速角落時序參數以及對應於降低快速角落的經調整之時序參數而對系統晶片進行置放以及佈線，所以系統晶片可具有小的尺寸以及短的配線長度。
在產生系統晶片之佈局資料360之後，可基於無抽頭標準元件庫345中所包含之經調整時序參數而驗證系統晶片之佈局資料360的時序(S355)。舉例而言，可檢查根據佈局資料360之系統晶片之每一路徑的信號轉移時序(signal transfer timing)、保持時間違規(hold time violation)、設置時間違規(setup time violation)等。若 在時序驗證期間偵測到時序違規，則可修改系統晶片的網路連線表(netlist)及/或配線(wring)。
可基於完成時序驗證之佈局資料360來製造並封裝系統晶片。在所製造且封裝之系統晶片處於提高之慢速角落或處於降低之快速角落的狀況下，可將本體偏壓應用於系統晶片。因此，雖然執行了慢速角落之提高及/或快速角落之降低，或雖然執行了設計窗口減小，但可實質上維持系統晶片之良率。此外，因為基於根據設計窗口減小而調整之時序參數來實施系統晶片，所以可提高系統晶片之操作速度，且可降低系統晶片之電力消耗以及尺寸大小。
圖6為根據範例實施例說明用於設計包含無抽頭標準元件之系統晶片的設計系統的圖式。
參看圖6，設計系統400可包含：記憶體裝置(memory device)430，其中設計工具(design tool)440載入於記憶體裝置430中，而此設計工具440用於設計包含無抽頭標準元件之系統晶片；以及處理器(processor)，所述處理器執行載入於記憶體裝置430中之設計工具440。設計系統400可執行圖3及圖4中所說明之設計方法。
處理器可將設計工具440(諸如，電子設計自動化(electronic design automation；EDA)工具)載入至記憶體裝置430中。舉例而言，處理器可將設計工具440自儲存裝置(諸如，固態磁碟、硬碟機、CD-ROM等)載入至記憶體裝置430中。
處理器可執行設計工具440以實施系統晶片。由處理器執行之設計工具440可基於系統晶片之RTL網路連線表340以及無抽頭標準元件庫345而實施包含無抽頭標準元件之系統晶片，無抽頭標準元件庫345包含藉由反映順向本體偏壓來調整對應於提高慢速角落的慢速角落時序參數，以及包含藉由反映反向本體偏壓來調整對應於降低快速角落的快速角落時序參數。舉例而言，處理器可執行合成工具(synthesis tool)441、置放與佈線工具(placement and routing tool)443以及靜態時序分析(static timing analysis,STA)工具445。
由處理器執行之合成工具441可藉由基於無抽頭標準元件庫345合成RTL網路連線表340來產生系統晶片的閘級網路連線表357。置放與佈線工具443可藉由基於無抽頭標準元件庫345以及閘級網路連線表357對系統晶片之組件進行置放以及佈線而產生系統晶片之佈局資料360。靜態時序分析工具445可基於無抽頭標準元件庫345中所包含之經調整之時序參數來驗證系統晶片之佈局資料360的時序。在實施系統晶片時，設計系統400可經由輸出裝置(諸如，顯示裝置)向系統晶片(system-on-chip,SOC)設計者460提供每一程序之結果，且可經由輸入裝置(諸如，鍵盤)自SOC設計者460接收反饋。
可基於完成時序驗證之佈局資料360來製造並封裝系統晶片。所製造之系統晶片之範例說明於圖7A至圖10中。
圖7A為說明根據範例實施例之包含無抽頭標準元件之系統晶片的一範例的方塊圖。
參看圖7A，可將系統晶片實施並製造為積體電路500a，積體電路500a包含至少一個無抽頭標準元件510a、監視電路(monitor circuit)530a以及本體偏壓產生器(body bias generator)550a。系統晶片可為以基於標準元件之半客製化(semi-custom)方法設計之任何系統晶片。舉例而言，系統晶片可為行動SOC(mobile SOC)、應用處理器(application processor)、媒體處理器(media processor)、微處理器(microprocessor)、中央處理單元(central processing unit,CPU)等。
可將無抽頭標準元件510a實施為各種類型之電路。舉例而言，可將無抽頭標準元件510a實施為反相器、反及閘、及閘、反或閘、或閘、互斥或閘、反互斥或閘、多工器、加法器、鎖存器、正反器等。無抽頭標準元件510a中所包含之至少一個電晶體可能不具有將電晶體之本體(body)耦接至電源供應電壓線(power supply voltage line)或接地電壓線(ground voltage line)之抽頭(tap)。亦即，電晶體之本體可能不耦接至電源供應電壓線或接地電壓線，且本體偏壓電壓(body bias voltage)可施加至電晶體之本體。無抽頭標準元件510a可包含至少一個P通道金屬氧化物半導體(P-channel Metal Oxide Semiconductor,PMOS)電晶體511a以及至少一個N通道金屬氧化物半導 體(N-channel Metal Oxide Semiconductor,NMOS)電晶體513a。
監視電路530可量測包含無抽頭標準元件510a之積體電路500a之操作速度。舉例而言，監視電路530a可包含環形振盪器(ring oscillator)，且可基於環形振盪器之輸出頻率來量測積體電路500a之操作速度。在其他範例中，監視電路530a可藉由量測積體電路500a之漏電流來量測積體電路500a之操作速度。監視電路530a可在積體電路500a之漏電流大時判定積體電路500a之操作速度快。監視電路530a可在系統晶片之初始化程序(initialization sequence)期間執行操作速度之量測，且可將關於所量測之操作速度之資訊提供至本體偏壓產生器550a。
本體偏壓產生器550a可基於關於積體電路500a之操作速度之資訊來選擇性地將本體偏壓電壓VNW以及VPW施加至無抽頭標準元件510a。舉例而言，本體偏壓產生器550a可在積體電路500a處於提高之慢速角落(例如，圖2A中所說明之第二慢速角落SS2)的狀況下，將順向本體偏壓電壓施加至無抽頭標準元件510a；本體偏壓產生器550a可在積體電路500a處於降低之快速角落(例如，圖2A中所說明之第二快速角落FF2)的狀況下，將反向本體偏壓電壓施加至無抽頭標準元件510a；本體偏壓產生器550a可在積體電路500a不處於提高之慢速角落亦不處於降低之快速角落的狀況下，不將本體偏壓電壓施加至無抽頭標準元件510a。
若積體電路500a處於提高之慢速角落中，則本體偏壓產生器550a可將低於電源供應電壓(power supply voltage)之PMOS本體偏壓電壓(或N井電壓，N-well voltage)VNW作為順向本體偏壓電壓施加至無抽頭標準元件510a中所包含之PMOS電晶體511a之本體，且可將高於接地電壓(ground voltage)之NMOS本體偏壓電壓(或P井電壓，P-well voltage)VPW作為順向本體偏壓電壓施加至無抽頭標準元件510a中所包含之NMOS電晶體513a之本體。舉例而言，在電源供應電壓為約1.0伏特(1.0 V)的狀況下，PMOS本體偏壓電壓VNW可低於約1.0伏特且高於約0.5伏特，且NMOS本體偏壓電壓VPW可高於約0.0伏特且低於約0.5伏特。若將低於電源供應電壓之PMOS本體偏壓電壓VNW施加至PMOS電晶體511a之本體且將高於接地電壓之NMOS本體偏壓電壓VPW施加至NMOS電晶體513a之本體，則PMOS電晶體511a以及NMOS電晶體513a之臨限電壓(threshold voltage)可降低，且因此無抽頭標準元件510a之操作速度可提高。因此，處於提高之慢速角落中的積體電路500a之操作速度可提高，且所製造之系統晶片之最小操作速度可提高。
若積體電路500a處於降低之快速角落中，則本體偏壓產生器550a可將高於電源供應電壓之PMOS本體偏壓電壓VNW作為反向本體偏壓電壓施加至無抽頭標準元件510a中所包含之PMOS電晶體511a之本體，且可將低於接地電壓之NMOS本體偏壓電壓VPW作為反向本體偏壓 電壓施加至無抽頭標準元件510a中所包含之NMOS電晶體513a之本體。舉例而言，在電源供應電壓為約1.0伏特的狀況下，PMOS本體偏壓電壓VNW可高於約1.0伏特且低於約1.4伏特，且NMOS本體偏壓電壓VPW可低於約0.0伏特且高於約-0.4伏特。因此，處於降低之快速角落中的積體電路500a之操作速度可降低，且所製造之系統晶片之最大操作速度可降低。
藉由反映本體偏壓，可基於根據設計窗口減小(亦即，操作速度分佈之慢速角落與快速角落之間的間隙之減小)而調整之時序參數來實施無抽頭標準元件510a。因此，可提高包含無抽頭標準元件510a之系統晶片之最小操作速度，且可降低系統晶片之最大電力消耗以及最大尺寸。此外，雖然減小了設計窗口，但可藉由將順向本體偏壓應用於處於提高之慢速角落中的系統晶片，且藉由將反向本體偏壓應用於處於降低之快速角落中的系統晶片，來實質上維持系統晶片之良率。
圖7B為說明根據範例實施例之包含無抽頭標準元件之系統晶片的另一範例的方塊圖。
參看圖7B，可將系統晶片實施並製造為積體電路500b，積體電路500b包含至少一個無抽頭標準元件510b、監視電路530b以及本體偏壓產生器550b。無抽頭標準元件510b可包含至少一個PMOS電晶體511b以及至少一個NMOS電晶體513b。圖7B之系統晶片可具有與圖7A之系統晶片類似之組態，不同之處在於，本體偏壓產生器 550b可將本體偏壓電壓VNW僅施加至PMOS電晶體511b。
本體偏壓產生器550b可在系統晶片處於提高之慢速角落中的狀況下，將順向本體偏壓電壓施加至PMOS電晶體511b，且可在系統晶片處於降低之快速角落中的狀況下，將反向本體偏壓電壓施加至PMOS電晶體511b。
圖7C為說明根據範例實施例之包含無抽頭標準元件之系統晶片的又一範例的方塊圖。
參看圖7C，可將系統晶片實施並製造為積體電路500c，積體電路500c包含至少一個無抽頭標準元件510c、監視電路530c以及本體偏壓產生器550c。無抽頭標準元件510c可包含至少一個PMOS電晶體511c以及至少一個NMOS電晶體513c。圖7C之系統晶片可具有與圖7A之系統晶片類似之組態，不同之處在於，本體偏壓產生器550c可將本體偏壓電壓VPW僅施加至NMOS電晶體513c。
本體偏壓產生器550c可在系統晶片處於提高之慢速角落中的狀況下，將順向本體偏壓電壓施加至NMOS電晶體513c，且可在系統晶片處於降低之快速角落中的狀況下，將反向本體偏壓電壓施加至NMOS電晶體513c。
圖8為說明根據範例實施例之包含無抽頭標準元件之系統晶片的方塊圖。
參看圖8，系統晶片可包含：積體電路600，積體電路600包含至少一個無抽頭標準元件610及監視電路630；以 及本體偏壓產生器650，本體偏壓產生器650位於積體電路600外。無抽頭標準元件610可包含至少一個PMOS電晶體611以及至少一個NMOS電晶體613。圖8之系統晶片可具有與圖7A之系統晶片類似之組態，不同之處在於，本體偏壓產生器650可位於積體電路600外。
本體偏壓產生器650可在系統晶片處於提高之慢速角落中的狀況下，將順向本體偏壓電壓施加至無抽頭標準元件610，且可在系統晶片處於降低之快速角落中的狀況下，將反向本體偏壓電壓施加至無抽頭標準元件610。根據範例實施例，本體偏壓產生器650可將本體偏壓電壓VNW及VPW施加至PMOS電晶體611或NMOS電晶體613，或施加至PMOS電晶體611與NMOS電晶體613兩者。若本體偏壓產生器650位於積體電路600外，則雖然積體電路600之接腳之數目增大，但積體電路600之大小可減小。
圖7A至圖8說明包含監視電路之系統晶片之範例。在此等系統晶片中，監視電路可在系統晶片之初始化程序(或啟動程序，boot sequence)期間量測系統晶片之操作速度，以判定是否應用本體偏壓。在其他範例實施例中，如圖9中所說明，可在製造系統晶片之後藉由晶片測試(chip test)來判定是否應用本體偏壓。
圖9為根據範例實施例說明包含無抽頭標準元件之系統晶片的方塊圖。
參看圖9，可將系統晶片實施並製造為積體電路800，積體電路800包含至少一個無抽頭標準元件810、記憶體區域(memory region)840以及本體偏壓產生器850。系統晶片可為以基於標準元件之半客製化方法設計之任何系統晶片。
藉由反映本體偏壓，可基於根據設計窗口減小(亦即，操作速度分佈之慢速角落之提高及/或快速角落之降低)而調整之時序參數來實施無抽頭標準元件810。亦即，在設計無抽頭標準元件810時，可新設定(newly set)慢速角落及/或快速角落。舉例而言，可設計包含無抽頭標準元件810之系統晶片，以使得慢速角落提高且快速角落降低。
在製造系統晶片之後，可執行測試(例如，晶圓級測試(wafer-level test)、晶片級測試(chip-level test)、封裝級測試(package-level test)等)，以檢查系統晶片處於提高之慢速角落中還是處於降低之快速角落中。舉例而言，可藉由量測系統晶片之操作速度來判定系統晶片處於提高之慢速角落還是處於降低之快速角落中。可將測試之結果寫入至記憶體區域840。舉例而言，可將表示系統晶片處於提高之慢速角落中、處於降低之快速角落中、還是處於提高之慢速角落與降低之快速角落之間的減小之設計窗口中的本體偏壓資訊(body bias information)寫入至記憶體區域840。若系統晶片之操作速度慢於提高之慢速角落之操作速度下限，或快於降低之快速角落之操作速度上限，則系統晶片可作為缺陷產品而拋棄。
記憶體區域840可儲存表示系統晶片處於提高之慢速角落中、處於降低之快速角落中、還是處於減小之設計窗口中的本體偏壓資訊。在一些範例實施例中，可用非揮發性記憶體裝置(nonvolatile memory device)來實施記憶體區域840。舉例而言，可用以下記憶體來實施記憶體區域840：電可程式化熔絲記憶體(electrically programmable fuse memory)、雷射可程式化熔絲記憶體(laser-programmable fuse memory)、反熔絲記憶體(anti-fuse memory)、單次可程式化(one-time programmable；OTP)記憶體、快閃記憶體(flash memory)、遮罩唯讀記憶體(mask read-only memory,mask ROM)、可程式化唯讀記憶體(programmable read-only memory,PROM)、可抹除可程式化唯讀記憶體(erasable programmable read-only memory,EPROM)、電可抹除可程式化記憶體(electrically erasable programmable memory,EEPROM)等。在其他範例實施例中，可用暫存器(register)或揮發性記憶體裝置(volatile memory device)來實施記憶體區域840，且可在系統晶片之初始化程序期間將本體偏壓資訊自外部裝置提供至記憶體區域840。
本體偏壓產生器850可基於記憶體區域840中所儲存之本體偏壓資訊來選擇性地將本體偏壓電壓VNW以及VPW施加至無抽頭標準元件810。舉例而言，在本體偏壓資訊指示系統晶片處於提高之慢速角落中的狀況下，本體偏壓產生器850可將順向本體偏壓資訊施加至無抽頭標準 元件810。舉例而言，在本體偏壓資訊指示系統晶片處於降低之快速角落中的狀況下，本體偏壓產生器850可將反向本體偏壓資訊施加至無抽頭標準元件810。根據範例實施例，本體偏壓產生器850可將本體偏壓電壓VNW及VPW施加至PMOS電晶體811或NMOS電晶體813，或施加至PMOS電晶體811與NMOS電晶體813兩者。根據範例實施例，本體偏壓產生器850可位於積體電路800內或位於積體電路800外。
圖10為根據範例實施例說明設計包含無抽頭標準元件之系統晶片的方法的流程圖。
參看圖10，可藉由反映順向本體偏壓來調整無抽頭標準元件之慢速角落時序參數，以提高包含無抽頭標準元件之系統晶片之操作速度分佈的慢速角落(S910)。舉例而言，為了提高慢速角落，可降低無抽頭標準元件之慢速角落元件延遲以對應於提高之慢速角落。
可藉由反映反向本體偏壓來調整無抽頭標準元件之快速角落時序參數，以降低包含無抽頭標準元件之系統晶片之操作速度分佈之快速角落(S930)。舉例而言，為了降低快速角落，可提高無抽頭標準元件之快速角落元件延遲以對應於降低之快速角落。
可產生時序調整指令碼(timing adjusting script)，此時序調整指令碼應用對應於提高慢速角落的經調整之慢速角落時序參數以及對應於降低快速角落的經調整之快速角落時序參數(S940)。舉例而言，在無抽頭標準元件實施 為反相器之狀況下，時序調整指令碼可包含降低反相器之慢速角落元件延遲的命令行(command line)及/或提高反相器之快速角落元件延遲的命令行。
可藉由應用時序調整指令碼基於經調整之時序參數來實施包含無抽頭標準元件之系統晶片(S950)。舉例而言，可藉由合成系統晶片之暫存器轉移級網路連線表來產生閘級網路連線表，可回應於時序調整指令碼來將經調整之時序參數應用於閘級網路連線表，可基於應用了經調整之時序參數之閘級網路連線表來對系統晶片之組件進行置放以及佈線，且可基於經調整之時序參數來驗證系統晶片之時序。亦即，在系統晶片之合成、置放以及佈線、及/或靜態時序分析期間，藉由應用調整慢速角落時序參數以對應於經提高之慢速角落且調整快速角落時序參數以對應於經降低之快速角落的時序調整指令碼，可對應於所述經調整之時序參數來實施包含無抽頭標準元件之系統晶片。
下文中，藉由參考圖10、圖11以及圖12來描述實施系統晶片之步驟(S950)的範例。
圖11為根據範例實施例之設計方法中的實施系統晶片之步驟的範例的流程圖，且圖12為描述用於應用根據設計窗口減小而調整之時序參數的時序調整指令碼的範例的圖式。
參看圖10、圖11以及圖12，可藉由反映順向本體偏壓來調整無抽頭標準元件之慢速角落時序參數，以提高包含無抽頭標準元件之系統晶片之操作速度分佈的慢速角落 (S910)。可藉由反映反向本體偏壓來調整無抽頭標準元件之快速角落時序參數，以降低包含無抽頭標準元件之系統晶片之操作速度分佈的快速角落(S930)。
可產生時序調整指令碼957，此時序調整指令碼957用於應用對應於提高慢速角落的經調整之慢速角落時序參數以及對應於降低快速角落的經調整之快速角落時序參數(S940)。圖12說明包含第一至第四命令行971、973、975及977之時序調整指令碼970的範例。舉例而言，第一命令行971可設定包含正規電壓臨限值(regular voltage threshold；RVT)電晶體之無抽頭標準元件之元件延遲，第二命令行973可設定包含低電壓臨限值(low voltage threshold；LVT)電晶體之無抽頭標準元件之元件延遲，第三命令行975可設定包含RVT電晶體之正反器之保持裕度(hold margin)，且第四命令行可設定包含LVT電晶體之正反器之保持裕度。
為了實施系統晶片(S950)，可藉由基於無抽頭標準元件庫945合成系統晶片之RTL網路連線表940來產生系統晶片之閘級網路連線表(S951)。不同於圖6中所說明之無抽頭標準元件庫345，無抽頭標準元件庫945可包含對應於習知慢速角落以及習知快速角落之時序參數。可藉由時序調整指令碼957來調整無抽頭標準元件庫945中所包含之時序參數以對應於提高之慢速角落以及降低之快速角落。在一些範例實施例中，可在合成期間應用調整時序參數的時序調整指令碼957。根據範例實施例，可在RTL 網路連線表940中包含用於產生本體偏壓電壓之偏壓電壓產生器，或可將偏壓電壓產生器之額外網路連線表與RTL網路連線表940一起合成。
在產生系統晶片之閘級網路連線表之後，可回應於時序調整指令碼957來將經調整之時序參數應用於閘級網路連線表，且可藉由基於應用了經調整之時序參數之閘級網路連線表來對系統晶片之組件進行置放以及佈線來產生系統晶片之佈局資料960(S953)。與基於對應於習知慢速角落以及習知快速角落之時序參數而進行置放以及佈線之組件的大小及/或配線長度相比，基於對應於提高之慢速角落以及降低之快速角落的經調整之時序參數而進行置放以及佈線之組件的大小及/或配線長度可減小。
在產生系統晶片之佈局資料960之後，可基於回應時序調整指令碼957而應用之所述經調整時序參數來驗證系統晶片之佈局資料960的時序(S955)。舉例而言，可檢查根據佈局資料960之系統晶片之每一路徑的信號轉移時序、保持時間違規、設置時間違規等。
可基於完成時序驗證之佈局資料960來製造並封裝系統晶片。若所製造且封裝之系統晶片處於提高之慢速角落或處於降低之快速角落中，則可將本體偏壓應用於系統晶片。因此，雖然執行了慢速角落之提高及/或快速角落之降低，或雖然執行了設計窗口減小，但可實質上維持系統晶片之良率。此外，因為基於根據設計窗口減小而調整之時 序參數來實施系統晶片，所以可提高系統晶片之操作速度，且可降低系統晶片之電力消耗以及尺寸大小。
圖13為根據範例實施例說明用於設計包含無抽頭標準元件之系統晶片的設計系統的圖式。
參看圖13，設計系統1000可包含：記憶體裝置1030，其中設計工具1040載入於記憶體裝置1030中，此設計工具1040用於設計包含無抽頭標準元件之系統晶片；以及處理器，所述處理器執行載入於記憶體裝置1030中之設計工具1040。設計系統1000可執行圖11及圖12中所說明之設計方法。
處理器可將設計工具1040(諸如，EDA工具)載入至記憶體裝置1030中。舉例而言，處理器可將設計工具1040自儲存裝置(諸如，固態磁碟、硬碟機、CD-ROM等)載入至記憶體裝置1030中。
處理器可執行設計工具1040以實施系統晶片。由處理器執行之設計工具1040可基於系統晶片之RTL網路連線表940、無抽頭標準元件庫945以及時序調整指令碼957而實施包含無抽頭標準元件之系統晶片，時序調整指令碼957用於應用藉由反映本體偏壓來調整對應於提高慢速角落的慢速角落時序參數以及藉由反映本體偏壓來調整對應於降低快速角落的快速角落時序參數。在一些範例實施例中，用於應用根據設計窗口減小而調整之時序參數之時序調整指令碼957可作為電子檔案而被儲存於儲存裝置中，且處理器可執行儲存裝置中所儲存之時序調整指令碼 957。在其他範例實施例中，在處理器執行設計工具1040時，SOC設計者1060可經由輸入裝置(諸如，鍵盤)將用於應用根據設計窗口減小而調整之時序參數的時序調整指令碼957輸入至設計工具1040。處理器可執行合成工具1041、置放與佈線工具1043以及靜態時序分析工具1045。
由處理器執行之合成工具1041可藉由基於無抽頭標準元件庫945合成RTL網路連線表940來產生系統晶片的閘級網路連線表947。置放與佈線工具1043可回應於時序調整指令碼957而應用經調整之時序參數，且可藉由基於經調整時序參數、無抽頭標準元件庫945以及閘級網路連線表947對系統晶片之組件進行置放以及佈線而產生系統晶片之佈局資料960。靜態時序分析工具1045可基於回應時序調整指令碼957而應用之經調整時序參數來驗證系統晶片之佈局資料960的時序。
可基於完成時序驗證之佈局資料960來製造並封裝系統晶片。因此，可製造圖7A至圖9中所說明之系統晶片。
圖14為根據範例實施例說明設計包含無抽頭標準元件之系統晶片的方法的流程圖，且圖15為藉由根據範例實施例之設計方法而執行之設計窗口減小的一範例的圖式。
可將圖14中所說明之設計方法應用於應用了動態電壓頻率縮放(dynamic voltage frequency scaling；DVFS)的系統晶片，所述動態電壓頻率縮放動態地調整電源供應電壓(power supply voltage)以及時脈頻率(clock frequency)。根據範例實施例之設計包含無抽頭標準元件 之系統晶片的方法藉由反映本體偏壓可根據多個電源供應電壓以及多個時脈頻率來改變系統晶片之多個操作速度分佈中之至少一者的至少一個角落。
參看圖14以及圖15，關於根據多個電壓-頻率組合(voltage-frequency combination)中最快操作速度之電壓-頻率組合的第一操作速度分佈1111，或是關於根據多個電源供應電壓中最高電源供應電壓以及多個時脈頻率中最高時脈頻率的第一操作速度分佈1111，可藉由反映順向本體偏壓來調整慢速角落時序參數，以將第一操作速度分佈1111之慢速角落自第一慢速角落SS1提高至第二慢速角落SS2(S1110)。
此外，關於根據多個電壓-頻率組合中最低電力消耗之電壓-頻率組合的第二操作速度分佈1112，或是關於根據多個電源供應電壓中最低電源供應電壓以及多個時脈頻率中最低時脈頻率的第二操作速度分佈1112，可藉由反映反向本體偏壓來調整快速角落時序參數，以將第二操作速度分佈1112之快速角落自第一快速角落FF1降低至第二快速角落FF2(S1130)。
可藉由對應於經改變之角落SS2以及FF2的經調整時序參數來實施包含無抽頭標準元件之系統晶片(S1150)。舉例而言，可基於經調整之時序參數來執行系統晶片之合成、置放以及佈線、及/或靜態時序分析，且因此可對應於根據設計窗口減小而調整之時序參數來實施並製造包含無抽頭標準元件之系統晶片。根據範例實施例，在系統晶片 之實施及製造期間，可藉由使用包含經調整時序參數的無抽頭標準元件庫或藉由使用用於應用經調整時序參數之時序調整指令碼來應用經調整之時序參數。
如上所述，由於根據改變多個電壓-頻率組合之多個操作速度分佈中至少一者的至少一個角落，基於經改變之角落而設計之系統晶片的操作速度可被提高，或者基於經改變之角落而設計之系統晶片的電力消耗以及尺寸大小可被降低。
在藉由圖14中所說明之設計方法而實施並製造之系統晶片處於第二慢速角落SS2中的狀況下，可將順向本體偏壓應用於系統晶片，同時，將最高電源供應電壓供應至系統晶片，且系統晶片在最高時脈頻率下操作。在藉由圖14中所說明之設計方法而實施並製造之系統晶片處於第二快速角落FF2中的狀況下，可將反向本體偏壓應用於系統晶片，同時，將最低電源供應電壓供應至系統晶片，且系統晶片在最低時脈頻率下操作。因此，可實質上維持系統晶片之良率。
雖然圖14以及圖15說明為了最快操作速度而改變電壓-頻率組合的慢速角落以及為了最低電力消耗而改變電壓-頻率組合的快速角落的範例，但根據範例實施例，可改變任何電壓-頻率組合的至少一個角落。舉例而言，可改變根據所有電壓-頻率組合的所有操作速度分佈的慢速角落以及快速角落。
圖16為根據範例實施例說明包含無抽頭標準元件之系統晶片的一範例的方塊圖。
參看圖16，可將系統晶片實施並製造為積體電路1200，積體電路1200包含至少一個無抽頭標準元件1210、記憶體區域1240以及本體偏壓產生器1250。系統晶片可為以基於標準元件之半客製化方法設計且應用了DVFS之任何系統晶片。舉例而言，系統晶片可為行動SOC、應用處理器、媒體處理器、微處理器、中央處理單元(CPU)等。
藉由反映本體偏壓，可基於根據設計窗口減小而調整之時序參數來實施無抽頭標準元件1210。亦即，在設計無抽頭標準元件1210時，可新設定慢速角落及/或快速角落。
記憶體區域1240可儲存關於新設定慢速角落及/或快速角落之電壓-頻率組合的電壓-頻率設定資訊1241，且可儲存表示系統晶片處於新設定角落中的本體偏壓資訊1243。在一些範例實施例中，可用非揮發性記憶體裝置來實施記憶體區域1240。在其他範例實施例中，可用暫存器或揮發性記憶體裝置來實施記憶體區域1240，且可在系統晶片之初始化程序期間將電壓-頻率設定資訊1241以及本體偏壓資訊1243自外部裝置提供至記憶體區域1240。
本體偏壓產生器1250可自內部或外部控制器接收表示系統晶片之當前電源供應電壓的電壓資訊信號SVI以及表示系統晶片之當前時脈頻率的頻率資訊信號SFI，且可自記憶體區域1240讀取電壓-頻率設定資訊1241以及本體 偏壓資訊1243。在電壓資訊信號SVI以及頻率資訊信號SFI指示電壓-頻率設定資訊1241中所包含之電壓-頻率組合且本體偏壓資訊1243指示系統晶片處於新設定之角落中的狀況下，本體偏壓產生器1250可將本體偏壓電壓VNW及VPW施加至無抽頭標準元件1210之PMOS電晶體1211及/或NMOS電晶體1213。根據範例實施例，本體偏壓產生器1250可位於積體電路1200內或位於積體電路1200外。
如上所述，因為基於藉由反映本體偏壓根據設計窗口減小而調整之時序參數來實施系統晶片，所以可提高包含無抽頭標準元件1210之系統晶片之操作速度，且可降低無抽頭標準元件1210以及系統晶片之電力消耗以及尺寸大小。此外，因為將本體偏壓應用於處於新設定之角落中的系統晶片，所以雖然減小了設計窗口，但可實質上維持系統晶片之良率。
圖17為根據範例實施例說明系統晶片的方塊圖。
參看圖17，系統晶片1300(諸如行動系統晶片，mobile SOC)包含處理區塊(processing block)1310、本體偏壓產生器1320、內部記憶體裝置(internal memory device)1330、顯示控制器(display controller)1340、電源管理區塊(power management block)1350以及匯流排(bus)1360。
處理區塊1310可執行具體計算(calculations)或任務(tasks)。處理區塊1310可經由匯流排1360來控制內部記憶體裝置1330、顯示控制器1340以及電源管理區塊 1350。內部記憶體裝置1330可儲存由處理區塊1310處理之命令及/或資料。顯示控制器1340可控制外部顯示裝置。電源管理區塊1350可控制系統晶片1300之電源狀態(power state)。根據範例實施例，系統晶片1300可更包含三維(three dimensional；3D)模組、記憶體控制器(memory controller)、直接記憶體存取(direct memory access；DMA)控制器、中斷控制器(interrupt controller)等。
可按基於標準元件之半客製化方法來設計系統晶片1300中所包含之至少一個區塊，且可在設計程序期間應用根據實施例之設計窗口減小，例如，如上文參考圖1至圖16中之任一者所述之設計窗口減小。舉例而言，處理區塊1310可包含應用了根據範例實施例之設計窗口減小的無抽頭標準元件。本體偏壓產生器1320可將本體偏壓電壓施加至應用了設計窗口減小的無抽頭標準元件。舉例而言，本體偏壓產生器1320可在系統晶片1300處於新設定之慢速角落中的狀況下，將順向本體偏壓電壓施加至無抽頭標準元件，且可在系統晶片1300處於新設定之快速角落中的狀況下，將反向本體偏壓電壓施加至無抽頭標準元件。
如上所述，因為基於設計窗口減小來設計系統晶片1300之至少一個區塊，所以可提高根據範例實施例之系統晶片1300(例如，行動SOC)之操作速度，且可降低系統晶片1300之電力消耗以及尺寸大小。
圖18為根據範例實施例說明包含系統晶片的計算系統(computing system)的方塊圖。
參看圖18，計算系統1400包含處理器1410(例如，行動系統晶片，mobile SOC)、記憶體裝置1420、使用者介面(user interface)1430、儲存裝置(storage device)1440、數據機(modem)1450(例如，基帶晶片組，baseband chipset)以及匯流排1460。
處理器1410可執行具體計算或任務(tasks)。處理器1410可為以半客製化方法設計之系統晶片且實施根據範例實施例之設計窗口減小，例如，如上文參考圖1至圖16中之任一者所述之設計窗口減小。舉例而言，處理器1410可為行動SOC、應用處理器、媒體處理器、微處理器、中央處理單元(CPU)、數位信號處理器(digital signal processor)或其類似者。處理器1410可經由匯流排1460(諸如，位址匯流排(address bus)、控制匯流排(control bus)及/或資料匯流排(data bus))來耦接至記憶體裝置1420。舉例而言，記憶體裝置1420可由以下記憶體實施：動態隨機存取記憶體(dynamic random access memory；DRAM)、行動DRAM(mobile DRAM)、靜態隨機存取記憶體(static random access memory；SRAM)、相位隨機存取記憶體(phase random access memory；PRAM)、鐵電性隨機存取記憶體(ferroelectric random access memory；FRAM)、電阻性隨機存取記憶體(resistive random access memory；RRAM)、磁性隨機存取記憶體(magnetic random access memory；MRAM)等。此外，處理器1410可耦接至擴展匯流排(extension bus)(諸如，周邊組件互連(peripheral component interconnect；PCI)匯流排)，且可控制使用者介面1430。使用者介面1430包含至少一個輸入裝置(諸如，鍵盤、滑鼠、觸控螢幕等)以及至少一個輸出裝置(諸如，印表機、顯示裝置等)。此外，處理器1410可控制儲存裝置1440，諸如，固態磁碟(solid state drive)、硬碟機(hard disk drive)、CD-ROM等。數據機1450可執行與外部裝置之有線或無線通信。在一些範例實施例中，計算系統1400可更包含電源供應器(power supply)、應用晶片組(application chipset)、相機影像處理器(camera image processor；CIS)等。
處理器1410可按各種形式來封裝，諸如疊層封裝(package on package；PoP)、球狀柵格陣列(ball grid array；BGA)、晶片級封裝(chip scale package；CSP)、塑膠引線晶片載體(plastic leaded chip carrier；PLCC)、塑膠雙列直插封裝(plastic dual in-line package；PDIP)、晶粒蜂窩狀封裝(die in waffle pack)、晶圓中晶粒形式(die in wafer form)、板載晶片(chip on board；COB)、陶瓷雙列直插封裝(ceramic dual in-line package；CERDIP)、塑膠公制四方扁平封裝(plastic metric quad flat pack；MQFP)、薄四方扁平封裝(thin quad flat pack；TQFP)、小外形IC(small outline IC；SOIC)、縮小小外形封裝(shrink small outline package；SSOP)、薄型小外形封裝(thin small outline package；TSOP)、系統級封裝(system in package；SIP)、多晶片封裝(multi chip package；MCP)；晶圓級製造封裝(wafer-level fabricated package；WFP)或晶圓級處理堆疊封裝(wafer-level processed stack package；WSP)。
根據範例實施例，計算系統1400可為任何計算系統，諸如，行動電話(mobile phone)、智慧型電話(smart phone)、音樂播放器(music player)、個人數位助理(personal digital assistant；PDA)、攜帶型多媒體播放器(portable multimedia player；PMP)、膝上型電腦(laptop computer)、平板型電腦(tablet computer)、數位電視(digital television)、數位相機(digital camera)、攜帶型遊戲控制臺(portable game console)等。
範例實施例可應用於基於標準元件之半客製化方法。舉例而言，範例實施例可應用於以半客製化方法設計之任何半導體裝置，諸如，行動SOC、應用處理器、媒體處理器、微處理器、中央處理單元(CPU)等。
前述內容說明範例實施例且不應解釋為限制範例實施例。雖然已描述少許範例實施例，但熟習此項技術者將容易瞭解，可對範例實施例進行許多修改，而不會實質上偏離範例實施例之新穎教示與優勢。因此，所有此等修改意欲包含於申請專利範圍中所界定之範例實施例之範疇內。因此，應理解，前述內容說明各種範例實施例且不應解釋為限於本文所揭露之具體範例實施例，且對所揭露之範例 實施例之修改以及其他範例實施例意欲包含在隨附申請專利範圍之範疇內。
200a‧‧‧操作速度分佈
200b‧‧‧操作速度分佈
200c‧‧‧操作速度分佈
340‧‧‧RTL網路連線表
345‧‧‧無抽頭標準元件庫
345a‧‧‧無抽頭標準元件庫
347a‧‧‧表
357‧‧‧閘級網路連線表
360‧‧‧佈局資料
400‧‧‧設計系統
430‧‧‧記憶體裝置
440‧‧‧設計工具
441‧‧‧合成工具
443‧‧‧置放與佈線工具
445‧‧‧靜態時序分析工具
460‧‧‧SOC設計者
500a‧‧‧積體電路
510a‧‧‧無抽頭標準元件
511a‧‧‧PMOS電晶體
513a‧‧‧NMOS電晶體
530a‧‧‧監視電路
550a‧‧‧本體偏壓產生器
500b‧‧‧積體電路
510b‧‧‧無抽頭標準元件
511b‧‧‧PMOS電晶體
513b‧‧‧NMOS電晶體
530b‧‧‧監視電路
550b‧‧‧本體偏壓產生器
500c‧‧‧積體電路
510c‧‧‧無抽頭標準元件
511c‧‧‧PMOS電晶體
513c‧‧‧NMOS電晶體
530c‧‧‧監視電路
550c‧‧‧本體偏壓產生器
600‧‧‧積體電路
610‧‧‧無抽頭標準元件
611‧‧‧PMOS電晶體
613‧‧‧NMOS電晶體
630‧‧‧監視電路
650‧‧‧本體偏壓產生器
800‧‧‧積體電路
810‧‧‧無抽頭標準元件
811‧‧‧PMOS電晶體
813‧‧‧NMOS電晶體
840‧‧‧記憶體區域
850‧‧‧本體偏壓產生器
940‧‧‧RTL網路連線表
945‧‧‧無抽頭標準元件庫
947‧‧‧閘級網路連線表
957‧‧‧時序調整指令碼
960‧‧‧佈局資料
970‧‧‧時序調整指令碼
971‧‧‧第一命令行
973‧‧‧第二命令行
975‧‧‧第三命令行
977‧‧‧第四命令行
1000‧‧‧設計系統
1030‧‧‧記憶體裝置
1040‧‧‧設計工具
1041‧‧‧合成工具
1043‧‧‧置放與佈線工具
1045‧‧‧靜態時序分析工具
1060‧‧‧SOC設計者
1111‧‧‧第一操作速度分佈
1112‧‧‧第二操作速度分佈
1200‧‧‧積體電路
1210‧‧‧無抽頭標準元件
1211‧‧‧PMOS電晶體
1213‧‧‧NMOS電晶體
1240‧‧‧記憶體區域
1241‧‧‧電壓-頻率設定資訊
1243‧‧‧本體偏壓資訊
1250‧‧‧本體偏壓產生器
1300‧‧‧系統晶片
1310‧‧‧處理區塊
1320‧‧‧本體偏壓產生器
1330‧‧‧內部記憶體裝置
1340‧‧‧顯示控制器
1350‧‧‧電源管理區塊
1360‧‧‧匯流排
1400‧‧‧計算系統
1410‧‧‧處理器
1420‧‧‧記憶體裝置
1430‧‧‧使用者介面
1440‧‧‧儲存裝置
1450‧‧‧數據機
1460‧‧‧匯流排
FF1‧‧‧第一快速角落
FF2‧‧‧第二快速角落
S110‧‧‧操作
S130‧‧‧操作
S150‧‧‧操作
S310‧‧‧操作
S330‧‧‧操作
S340‧‧‧操作
S350‧‧‧操作
S351‧‧‧操作
S353‧‧‧操作
S355‧‧‧操作
S910‧‧‧操作
S930‧‧‧操作
S940‧‧‧操作
S950‧‧‧操作
S951‧‧‧操作
S953‧‧‧操作
S955‧‧‧操作
S1110‧‧‧操作
S1130‧‧‧操作
S1150‧‧‧操作
SS1‧‧‧第一慢速角落
SS2‧‧‧第二慢速角落
SVI‧‧‧電壓資訊信號
SFI‧‧‧頻率資訊信號
VNW‧‧‧本體偏壓電壓
VPW‧‧‧本體偏壓電壓
藉由參考附圖詳細描述範例實施例，範例實施例之上述及其他特徵與優勢將變得更明顯。附圖意欲描繪範例實施例，而不應解釋為限制申請專利範圍之預期範疇。除非明確注明，否則附圖不應視為按比例繪製。
圖1為說明根據範例實施例之設計包含無抽頭標準元件之系統晶片的方法的流程圖。
圖2A為說明藉由根據範例實施例之設計方法而執行之設計窗口減小的一範例的圖式。
圖2B為說明藉由根據範例實施例之設計方法而執行之設計窗口減小的另一範例的圖式。
圖2C為說明藉由根據範例實施例之設計方法而執行之設計窗口減小的又一範例的圖式。
圖3為說明根據範例實施例之設計包含無抽頭標準元件之系統晶片的方法的流程圖。
圖4為說明根據範例實施例之設計方法中實施系統晶片之步驟的範例的流程圖。
圖5為用於描述包含根據設計窗口減小而調整之時序參數的無抽頭標準元件庫的範例的圖式。
圖6為說明根據範例實施例之用於設計包含無抽頭標準元件之系統晶片的設計系統的圖式。
圖7A為說明根據範例實施例之包含無抽頭標準元件之系統晶片的一範例的方塊圖。
圖7B為說明根據範例實施例之包含無抽頭標準元件之系統晶片的另一範例的方塊圖。
圖7C為說明根據範例實施例之包含無抽頭標準元件之系統晶片的又一範例的方塊圖。
圖8為說明根據範例實施例之包含無抽頭標準元件之系統晶片的方塊圖。
圖9為說明根據範例實施例之包含無抽頭標準元件之系統晶片的方塊圖。
圖10為說明根據範例實施例之設計包含無抽頭標準元件之系統晶片的方法的流程圖。
圖11為根據範例實施例之設計方法中的實施系統晶片之步驟的範例的流程圖。
圖12為描述應用於根據設計窗口減小而調整之時序參數的時序調整指令碼的範例的圖式。
圖13為說明根據範例實施例之用於設計包含無抽頭標準元件之系統晶片的設計系統的圖式。
圖14為說明根據範例實施例之設計包含無抽頭標準元件之系統晶片的方法的流程圖。
圖15為說明藉由根據範例實施例之設計方法而執行之設計窗口減小的一範例的圖式。
圖16為說明根據範例實施例之包含無抽頭標準元件之系統晶片的一範例的方塊圖。
圖17為說明根據範例實施例之系統晶片的方塊圖。
圖18為說明根據範例實施例之包含系統晶片的計算系統的方塊圖。
S110‧‧‧操作
S130‧‧‧操作
S150‧‧‧操作

Claims (21)

  1. 一種設計包含應用了本體偏壓之無抽頭標準元件之系統晶片的方法，所述方法包括：藉由反映一順向本體偏壓來調整一慢速角落時序參數以提高所述系統晶片之一操作速度分佈之一慢速角落，所述慢速角落時序參數對應於所述系統晶片之一操作速度設計窗口之最低值；藉由反映一反向本體偏壓來調整一快速角落時序參數以降低所述系統晶片之所述操作速度分佈之一快速角落，所述快速角落時序參數對應於所述系統晶片之所述操作速度設計窗口之最高值；以及基於對應於所述提高之慢速角落的所述經調整之慢速角落時序參數以及對應於所述降低之快速角落的所述經調整之快速角落時序參數來實施包含所述無抽頭標準元件之所述系統晶片。
  2. 如申請專利範圍第1項所述之方法，其中所述慢速角落時序參數包含所述無抽頭標準元件之一慢速角落元件延遲、一慢速角落設置裕度以及一慢速角落保持裕度中之至少一者；以及其中所述快速角落時序參數包含所述無抽頭標準元件之一快速角落元件延遲、一快速角落設置裕度以及一快速角落保持裕度中之至少一者。
  3. 如申請專利範圍第1項所述之方法，其中所述調整慢速角落之步驟包括：調整所述無抽頭標準元件之一慢速角落元件延遲。
  4. 如申請專利範圍第3項所述之方法，其中降低所述慢速角落元件延遲以提高所述慢速角落。
  5. 如申請專利範圍第1項所述之方法，其中所述調整快速角落之步驟包括：調整所述無抽頭標準元件之一快速角落元件延遲。
  6. 如申請專利範圍第5項所述之方法，其中提高所述快速角落元件延遲以降低所述快速角落。
  7. 如申請專利範圍第1項所述之方法，其中所述實施系統晶片之步驟包括：藉由使用包含所述經調整之慢速角落時序參數以及所述經調整之快速角落時序參數的一無抽頭標準元件庫來實施包含所述無抽頭標準元件之所述系統晶片。
  8. 如申請專利範圍第1項所述之方法，其中所述實施系統晶片之步驟包括：產生包含所述經調整之慢速角落時序參數以及所述經調整之快速角落時序參數的一無抽頭標準元件庫；藉由基於所述無抽頭標準元件庫合成所述系統晶片的一暫存器轉移級網路連線表來產生一閘級網路連線表；基於所述無抽頭標準元件庫以及所述閘級網路連線表來對所述系統晶片之組件進行置放以及佈線；以及 基於所述無抽頭標準元件庫中所包含之所述經調整之慢速角落時序參數以及所述經調整之快速角落時序參數來驗證所述系統晶片之時序。
  9. 如申請專利範圍第1項所述之方法，其中所述實施系統晶片之步驟包括：藉由使用一時序調整指令碼來實施包含所述無抽頭標準元件之所述系統晶片，其中該時序調整指令碼用於應用所述經調整之慢速角落時序參數以及所述經調整之快速角落時序參數。
  10. 如申請專利範圍第1項所述之方法，其中所述實施系統晶片之步驟包括：產生用於應用所述經調整之慢速角落時序參數以及所述經調整之快速角落時序參數的一時序調整指令碼；藉由合成所述系統晶片的一暫存器轉移級網路連線表來產生一閘級網路連線表；回應於所述時序調整指令碼而將所述經調整之慢速角落時序參數以及所述經調整之快速角落時序參數應用於所述閘級網路連線表；基於應用了所述經調整之慢速角落時序參數以及所述經調整之快速角落時序參數之所述閘級網路連線表來對所述系統晶片之組件進行置放以及佈線；以及基於回應於所述時序調整指令碼而應用之所述經調整之慢速角落時序參數以及所述經調整之快速角落時序參數來驗證所述系統晶片之時序。
  11. 一種用於設計包含應用了本體偏壓之無抽頭標準元件之系統晶片的設計系統，所述設計系統包括：一記憶體裝置，所述記憶體裝置經組態以載入用於設計所述系統晶片之一設計工具；以及一處理器，所述處理器經組態以執行載入於所述記憶體裝置中之所述設計工具，其中由所述處理器執行之所述設計工具使所述設計系統執行以下步驟：一慢速角落改變步驟，所述慢速角落改變步驟藉由反映一順向本體偏壓來調整一慢速角落時序參數，以提高所述系統晶片之一操作速度分佈之一慢速角落，所述慢速角落時序參數對應於所述系統晶片之一操作速度設計窗口之最低值；一快速角落改變步驟，所述快速角落改變步驟藉由反映一反向本體偏壓來調整快速角落時序參數，以降低所述系統晶片之所述操作速度分佈之一快速角落，所述快速角落時序參數對應於所述系統晶片之所述操作速度設計窗口之最高值；以及一實施步驟，所述實施步驟基於對應於所述提高之慢速角落的所述經調整之慢速角落時序參數以及對應於所述降低之快速角落的所述經調整之快速角落時序參數來實施包含所述無抽頭標準元件之所述系統晶片。
  12. 如申請專利範圍第11項所述之設計系統，其中所述處理器經組態以執行所述設計工具，以使得所述實施包含所述無抽頭標準元件之所述系統晶片包含：使用包含所述經調整之慢速角落時序參數以及所述經調整之快速角落時序參數之一無抽頭標準元件庫。
  13. 如申請專利範圍第11項所述之設計系統，其中所述處理器經組態以執行所述設計工具，以使得所述實施包含所述無抽頭標準元件之所述系統晶片包含：使用一時序調整指令碼以應用所述經調整之慢速角落時序參數以及所述經調整之快速角落時序參數。
  14. 一種系統晶片，所述系統晶片包括：至少一個無抽頭標準元件，本體偏壓應用於所述至少一個無抽頭標準元件；以及一本體偏壓產生器，所述本體偏壓產生器經組態以將一本體偏壓電壓施加至所述無抽頭標準元件，其中所述系統晶片是藉由執行以下步驟來實施：一慢速角落改變步驟，所述慢速角落改變步驟藉由反映一順向本體偏壓來調整一慢速角落時序參數，以提高所述系統晶片之一操作速度分佈之一慢速角落，所述慢速角落時序參數對應於所述系統晶片之一操作速度設計窗口之最低值；一快速角落改變步驟，所述快速角落改變步驟藉由反映一反向本體偏壓來調整一快速角落時序參數，以降低所述系統晶片之所述操作速度分佈之一快 速角落，所述快速角落時序參數對應於所述系統晶片之所述操作速度設計窗口之最高值；以及一實施步驟，所述實施步驟基於對應於所述提高之慢速角落的所述經調整之慢速角落時序參數以及對應於所述降低之快速角落的所述經調整之快速角落時序參數來實施包含所述無抽頭標準元件之所述系統晶片。
  15. 如申請專利範圍第14項所述之系統晶片，其中所述本體偏壓產生器經組態以在所述系統晶片處於所述提高之慢速角落中的情況下，將一順向本體偏壓電壓施加至所述無抽頭標準元件，且經組態以在所述系統晶片處於所述降低之快速角落中的情況下，將一反向本體偏壓電壓施加至所述無抽頭標準元件。
  16. 如申請專利範圍第15項所述之系統晶片，其中所述本體偏壓產生器經組態以在所述系統晶片處於所述提高之慢速角落中的情況下，將低於一電源供應電壓之所述順向本體偏壓電壓施加至所述無抽頭標準元件中所包含之一PMOS電晶體之一本體，且經組態以在所述系統晶片處於所述降低之快速角落中的情況下，將高於所述電源供應電壓之所述反向本體偏壓電壓施加至所述無抽頭標準元件中所包含之所述PMOS電晶體之所述本體。
  17. 如申請專利範圍第15項所述之系統晶片，其中所述本體偏壓產生器經組態以在所述系統晶片處於所述提高之慢速角落中的情況下，將高於一接地電壓之所述順向 本體偏壓電壓施加至所述無抽頭標準元件中所包含之NMOS電晶體之本體，且經組態以在所述系統晶片處於所述降低之快速角落中的情況下，將低於所述接地電壓之所述反向本體偏壓電壓施加至所述無抽頭標準元件中所包含之所述NMOS電晶體之所述本體。
  18. 一種設計應用了動態電壓頻率縮放之系統晶片之方法，所述系統晶片包含應用了本體偏壓之無抽頭標準元件，所述方法包括：藉由反映一順向本體偏壓來調整一慢速角落時序參數，以根據多個電源供應電壓中之一最高電源供應電壓以及多個時脈頻率中之一最高時脈頻率來提高所述系統晶片之一第一操作速度分佈之一慢速角落，所述慢速角落時序參數對應於所述系統晶片之一操作速度設計窗口之最低值；藉由反映一反向本體偏壓來調整一快速角落時序參數，以根據所述多個電源供應電壓中之一最低電源供應電壓以及所述多個時脈頻率中之一最低時脈頻率來降低所述系統晶片之一第二操作速度分佈之一快速角落，所述快速角落時序參數對應於所述系統晶片之所述操作速度設計窗口之最高值；以及基於對應於所述提高之慢速角落的所述經調整之慢速角落時序參數以及對應於所述降低之快速角落的所述經調整之快速角落時序參數來實施包含所述無抽頭標準元件之所述系統晶片。
  19. 一種設計包含無抽頭標準元件之系統晶片的方法，所述方法包括：決定一操作速度設計窗口，所述操作速度設計窗口具有由一慢速角落時序參數以及一快速角落時序參數所界定之一範圍，所述慢速角落時序參數對應於所述系統晶片之所述操作速度設計窗口之最低值，所述快速角落時序參數對應於所述系統晶片之所述操作速度設計窗口之最高值；以及藉由將一本體偏壓產生器包含於所述系統晶片中來實施包含所述無抽頭標準元件之所述系統晶片，所述本體偏壓產生器經組態以藉由基於所述經決定之操作速度設計窗口將一本體偏壓電壓施加至所述無抽頭標準元件來調整所述系統晶片元件之一操作速度。
  20. 如申請專利範圍第19項所述之方法，其中藉由組態所述本體偏壓產生器以接收指示所述慢速角落時序參數以及所述快速角落時序參數中之至少一者與所述系統晶片之一當前操作速度的一比較的資訊，以及組態所述本體偏壓產生器以基於所述比較來將所述本體偏壓電壓施加至所述無抽頭標準元件，來實施所述系統晶片。
  21. 如申請專利範圍第19項所述之方法，其中藉由組態所述本體偏壓產生器以將所述本體偏壓電壓施加至所述無抽頭標準元件，以使得所述系統晶片之所述操作速度經調整而落入所述操作速度設計窗口內，來實施所述系統晶片。
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