TW202002166A - 整合裝置以及形成整合裝置的方法 - Google Patents

Abstract

本發明實施例係關於一種形成一整合裝置之方法，該方法包含：將複數個通路柱預先儲存於一儲存工具中；配置選自該複數個通路柱之一第一通路柱以電連接至一第一電路中之一電路單元；分析該第一電路之一電遷移資訊以判定該第一通路柱是否引發EM現象；在該第一通路柱引發EM現象時，配置選自該複數個通路柱之一第二通路柱以替換該電路單元之該第一通路柱以產生一第二電路；及根據該第二電路產生該整合裝置。

Description

整合裝置以及形成整合裝置的方法

本發明實施例係有關整合裝置以及形成整合裝置的方法。

電遷移(EM)係在一電流流動通過一積體電路(IC)中之一金屬結構時之金屬原子之輸送。例如，EM可使金屬原子自一金屬跡線之一部分移除，藉此產生一空隙且可能在該積體電路中產生一開路故障。隨著導線尺寸縮小且電流增加，單元內之下層金屬層中之電流密度現亦在其中EM效應可見之範圍中。為避免EM效應，吾人可藉由對於單元EM簽核(signoff)投入大量BEOL資源而過度設計單元，且此導致欠佳之佈線且影響功率效能區域(PPA)結果。

本發明的一實施例係關於一種形成一整合裝置之方法，該方法包括：將複數個通路柱預先儲存於一儲存工具中；藉由一處理器配置選自該複數個通路柱之一第一通路柱以電連接至一第一電路中之一電路單元；藉由該處理器分析該第一電路之一電遷移(EM)資訊以判定該第一通路柱是否引發EM現象；在該第一通路柱引發EM現象時，藉由該處理器配置選自該複數個通路柱之一第二通路柱以替換該電路單元之該第一通路柱以產生一第二電路；及根據該第二電路產生該整合裝置。

本發明的一實施例係關於一種形成一整合裝置之方法，該方法包括：配置一第一通路柱以電連接至一第一電路中之一電路單元；分析該第一電路之一電遷移(EM)資訊以判定該第一通路柱是否引發EM現象；在該第一通路柱引發EM現象時，修改該第一通路柱以產生一經修改通路柱；根據該經修改通路柱產生一第二電路；及根據該第二電路產生該整合裝置。

本發明的一實施例係關於一種形成一整合裝置之系統，該系統包括：一儲存工具，其經配置以儲存複數個通路柱；至少一個處理器，其經組態以執行程式指令，該等程式指令將該至少一個處理器組態為執行操作之一處理工具，該等操作包括：配置選自該複數個通路柱之一第一通路柱以電連接至一第一電路中之一電路單元；分析該第一電路之一電遷移(EM)資訊以判定該第一通路柱是否引發EM現象；及在該第一通路柱引發EM現象時，配置選自該複數個通路柱之一第二通路柱以替換該電路單元之該第一通路柱以產生一第二電路。

下列揭露提供許多不同實施例或實例以用於實施經提供之標的之不同構件。在下文描述組件及配置之特定實例以簡化本發明實施例。當然，此等僅為實例且並不意欲為限制性的。例如，在下列描述中之將一第一構件形成在一第二構件上方或上可包含其中將第一構件及第二構件形成為直接接觸之實施例，且亦可包含其中可在第一構件與第二構件之間形成額外構件，使得第一構件及第二構件可不直接接觸之實施例。另外，本發明實施例可在各種實例中重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身並不指示所論述各種實施例及/或組態之間的一關係。

下文詳細討論本發明實施例之實施例。然而，應瞭解，本發明實施例提供可在各種特定內容背景中體現之許多可應用發明概念。所討論之特定實施例僅係繪示性的且不限制本發明實施例之範疇。

此外，為便於描述，諸如「在……下方」、「在……下」、「在……上方」、「上」、「下」、「左」、「右」及類似物之空間相對術語可在本文中用於描述一個元件或構件與圖中繪示之另一(其他)元件或構件之關係。除圖中描繪之定向外，空間相對術語亦意欲涵蓋在使用或操作中之裝置之不同定向。設備可以其他方式定向(旋轉90度或成其他定向)且因此可同樣地解釋本文中使用之空間相對描述詞。將理解，當一元件被稱為「連接」或「耦合至」另一元件時，其可直接連接或耦合至另一元件或可存在中介元件。

雖然闡述本發明實施例之廣泛範疇之數值範圍及參數為近似值，但已儘可能精確地報告特定實例中所闡述之數值。然而，任何數值固有地含有必然由各自測試量測中所見之標準偏差引起之某些誤差。同樣地，如本文中使用，術語「大約」一般意謂在一給定值或範圍之10%、5%、1%或0.5%內。替代地，當為一般技術者所考慮時，術語「大約」意謂在平均值之一可接受標準誤差內。除了在操作/工作實例中外，或除非另有明確指定，否則所有數值範圍、數量、值及百分比(諸如材料數量、持續時間、溫度、操作條件、數量比及本文揭示之其等之類似物之數值範圍、數量、值及百分比)應被理解為在所有例項中被術語「大約」修飾。因此，除非相反地指示，否則本發明實施例及隨附發明申請專利範圍中闡述之數值參數係可視需要變化之近似值。最起碼，各數值參數應至少鑑於所報告之有效數位之數字且藉由應用常規捨入技術解釋。範圍可在本文表達為從一個端點至另一端點或在兩個端點之間。本文揭示之所有範圍包含該等端點，除非另有指定。

圖1係根據一些實施例之用於形成一積體電路(IC)或一半導體裝置之一製造流程100之一流程圖。製造流程100利用至少一個電子設計自動化(EDA)工具及至少一個製造工具來執行流程100中之一或多個操作。在自動放置與佈線(APR)流程期間，在標準單元之輸出接腳上之電流超過最大容許電流時將存在EM違規。在APR流程期間，最大容許電流通常經轉換為可基於輸入轉變及負載電容導出之最大變態觸發率(Toggle Rate)。為了克服EM違規，設計者可預先加寬標準單元之輸出接腳以放大容許電流或建構通路柱以將電流均勻地旁通至多個金屬形狀中。雖然此等預先方法可有效克服EM違規，但並非IC中之所有金屬或導線將具有EM風險，且引發之金屬形狀將損及佈線資源。本實施例提出一種將已經佔據最少量之佈線資源之一最小EM通路柱交換為一適當通路柱以克服EM違規且避免浪費佈線資源之方法。根據一些實施例，一電路單元之輸出接腳基於輸出接腳之變態觸發率及/或負載電容指派至適當通路柱以減輕EM現象且獲得具有減小之接腳密度之更佳PPA結果。

在一合成階段102，由一電路設計者提供一IC晶片之一高階設計。在一些實施例中，基於高階設計透過邏輯合成產生一半導體電路且半導體電路中之閘極經映射至一標準單元庫中之可用單元。半導體電路可為一閘極級網路連線表。本文使用之術語「網路連線表」係指一電路之基於圖形表示(諸如一示意圖)及/或一基於文字表示兩者。在合成階段期間，RTL (暫存器傳送級)設計經轉換為閘極級描述。閘極級網路連線表含有單元、對應互連、區域及其他細節之資訊。單元可為選自標準單元庫之各種標準單元。另外，在合成階段期間，可施加約束以確保閘極級設計滿足所需功能及速度。

在一平面規劃階段104，半導體電路經分區成功能區塊且產生IC晶片之一設計佈局中之功能區塊之一平面規劃。平面規劃階段係識別可靠近放置在一起之結構及對該等結構分配空間以滿足(例如)設計佈局之所需面積及效能之製程。平面規劃階段考慮用於設計佈局中之巨集、記憶體及/或其他IP核心。平面規劃階段亦考慮用於設計佈局中之電路區塊之對應放置。根據一些實施例，平面規劃階段判定設計佈局之IO結構及深寬比。

在一放置階段106，邏輯閘極之映射單元及電路區塊之暫存器經放置在設計佈局中之特定位置處。

在一時脈樹合成(CTS)階段108，一CTS工具可自動設計用於將一時脈信號散佈至複數個計時裝置(諸如回應於時脈信號脈衝改變狀態之正反器、暫存器及/或鎖存器)之一時脈樹。CTS工具可以嘗試使行進至各計時裝置之時脈信號與自一外部源接收時脈信號之一IC輸入端子之距離等化之一方式佈置形成時脈樹之導體。CTS工具可將緩衝器或放大器放置在酌情調整大小之樹之分支點以驅動在分支點下游之所有緩衝器或計時裝置。基於時脈樹之各分支中之信號路徑延遲之一估計，CTS工具可藉由在時脈樹之選定分支中插入額外緩衝器以調整該等分支內之路徑延遲以確保時脈樹將幾乎同時遞送各時脈信號脈衝至每一計時裝置而平衡時脈樹。

在一佈線階段110，佈線信號網。信號網之佈線包括將信號網導線放置在經放置之標準單元間之一金屬層上以在不同功能區塊之間載送非電力信號。

在一實體驗證及簽核階段112，對自設計佈局產生之一實體網路連線表執行佈局對原理圖(LVS)以確保設計佈局對應於半導體電路。此外，對設計佈局執行設計規則檢查(DRC)以確保設計無(例如)製造之電問題及微影問題。可執行增量修復以在下線(tape-out)之前達成IC晶片設計之最終簽核。

在一製造階段114，一製造工具接收對應於IC晶片之一GDS檔案以用於製造。GDS檔案係隨後可用於製造用於IC製程中之光遮罩之整合晶片之一圖形表示。在製造階段116，製造對應於GDS檔案之一半導體裝置。

根據一些實施例，在製造流程100期間，對積體電路執行EM檢查及最佳化。例如，可在製造流程100之佈線階段110之後執行EM檢查及最佳化。圖2係繪示根據一些實施例之包含對積體電路之一EM檢查及最佳化之一製程200之一流程圖。製程200包括操作202至220。在操作202中，提供與半導體製程相關之技術檔案。在操作204中，提供積體電路之一網路連線表。在操作206中，提供標準單元庫。在操作208中，提供通路柱檔案。在操作210中，提供對應於複數個通路柱之複數個EM檔案至標準單元庫。在操作212中，根據技術檔案、網路連線表、標準單元庫及通路柱執行積體電路中之電路單元之一放置。操作212可類似於上文提及之放置階段106。在操作214中，對積體電路之設計佈局執行一時脈樹合成。操作214可類似於上文提及之CTS階段108。在操作216中，對積體電路之設計佈局執行一佈線製程。操作216可類似於上文提及之佈線階段110。在操作218中，對積體電路之設計佈局執行一EM檢查及最佳化。在操作212至216之後執行EM檢查及最佳化。根據一些實施例，EM檢查及最佳化包括基於實際佈線條件根據EM檔案檢查有關標準單元之輸出接腳或通路柱之EM容限，及建構一通路柱或藉由另一通路柱替換通路柱及/或重新佈線互連路徑以基於最大變態觸發率修復EM違規。在操作220中，執行一佈線ECO (工程變更命令)操作以建構一通路柱或藉由另一通路柱替換通路柱。當執行佈線ECO操作時，方法200可重新佈線互連路徑以基於最大變態觸發率修復EM違規(即，操作216)。

圖3係繪示根據一些實施例之一通路柱300之一圖。在此實施例中，通路柱300包括複數條金屬線(例如，302a至302i)及複數個通路(例如，304a至304h)。分別在金屬層M2、M3、M4、M5及M6上形成金屬線302a至302i。通路304a至304h之各者經配置以電連接金屬線302a至302i間的不同金屬層上之兩條金屬線。例如，通路302a經配置以將第二金屬層M2上之金屬線302a電連接至第三金屬層M3上之金屬線302c。第二金屬層M2上之底部金屬線302a及302b可電連接至一標準單元之輸出接腳。因此，一通路柱係連接至一標準單元之一晶格結構。藉由通路及其中通路通過若干互連層之金屬線之緊密間隔對形成通路柱。

圖4係根據一些實施例之對積體電路之一EM檢查及最佳化400之一流程圖。EM檢查及最佳化400包括操作402至408。在操作402中，提供複數個通路柱及對應於複數個通路柱之複數個EM檔案。

圖5係繪示複數個通路柱502至506及分別對應於複數個通路柱502至506之複數個EM檔案508至512之一圖。簡而言之，圖5僅展示三個不同通路柱之俯視圖。根據一些實施例，第一通路柱502包括一金屬線5022及兩個通路5024、5026。通路5024及5026經配置以將金屬線5022電連接至一標準單元。簡而言之，藉由金屬層5028及5030表示標準單元。金屬線5022可形成於第二金屬層M2上，且金屬層5028及5030可形成於第一金屬層M1上。第一EM檔案508記錄相對於第一通路柱502之複數個負載電容C_1至C_x及複數個轉變T_1至T_y之複數個最大變態觸發率TRA_1至TRA_z。根據一些實施例，第一EM檔案508可為記錄第一通路柱502之複數個負載電容C_1至C_x、複數個轉變T_1至T_y及複數個最大變態觸發率TRA_1至TRA_z之間的關係之一查找表。例如，當負載電容C_1為0.0008F (法拉)且轉變T_1為0.00016V (伏)時，最大變態觸發率TRA_1可為215.435次/ns (每奈秒次數)。

第二通路柱504包括兩條金屬線5042、5044及四個通路5046、5048、5050及5052。通路5046、5048、5050及5052經配置以分別將金屬線5042及5044電連接至一標準單元。簡而言之，藉由金屬層5054及5056表示標準單元。金屬線5042及5044可形成於第二金屬層M2上，且金屬層5054及5056可形成於第一金屬層M1上。第二EM檔案510記錄第二通路柱504之複數個負載電容C_1至C_x、複數個轉變T_1至T_y及複數個最大變態觸發率TRB_1至TRB_z。

第三通路柱506包括三條金屬線5062、5064、5066及六個通路5068、5070、5072、5074、5076及5078。通路5068、5070、5072、5074、5076及5078經配置以分別將金屬線5062、5064及5066電連接至一標準單元。簡而言之，藉由金屬層5080及5082表示標準單元。金屬線5062、5064及5066可形成於第二金屬層M2上，且金屬層5080及5082可形成於第一金屬層M1上。第三EM檔案512記錄第三通路柱506之複數個負載電容C_1至C_x、複數個轉變T_1至T_y及複數個最大變態觸發率TRC_1至TRC_z。

針對一通路柱，負載電容可為連接至通路柱之互連路徑之寄生電容。轉變係通路柱上之從低電壓位準改變至高電壓位準之電壓位準值或從高電壓位準改變至低電壓位準之電壓位準值。變態觸發率為一電路單元之每時間單位觸發數。例如，100%之一變態觸發率意味著若一電路單元之時脈頻率為100 MHz，則電路單元之輸出頻率為50 MHz。一通路柱之最大變態觸發率意指連接至電路單元之通路柱之最大容許變態觸發率。當電路單元之變態觸發率大於最大變態觸發率時，經連接至電路單元之通路柱可引發EM現象。一通路柱之最大變態觸發率取決於通路柱上之負載電容及轉變。例如，當第一通路柱502上之負載電容及轉變分別為C_1及T1時，第一通路柱502上之最大變態觸發率為TRA_2。若標準單元之變態觸發率大於最大變態觸發率TRA_2時，經連接至標準單元之第一通路柱502可引發EM現象。

在操作404中，選擇複數個通路柱502至506中之一通路柱以在放置階段期間電連接至積體電路之一標準單元。圖6係繪示根據一些實施例之積體電路之一部分電路600之一圖。部分電路600包括一標準單元602、一通路柱604及一互連路徑606。標準單元602藉由金屬線6022及6024表示。金屬線6022及6024可形成於第一金屬層M1上。通路柱604可為如在圖5中展示之第一通路柱502。通路柱604包括一金屬線6042及兩個通路6044、6046。金屬線6042形成於第二金屬層M2上。通路6044及6046經配置以分別將金屬線6042電連接至金屬線6022及6024。互連路徑606包括一第一金屬線6062、一第二金屬線6064、一第一通路6066及一第二通路6068。金屬線6062形成於第三金屬層M3上。金屬線6064形成於第二金屬層M2上。通路6066及6068經配置以分別將金屬線6062電連接至金屬線6042及6064。互連路徑606經配置以將通路柱604電連接至另一電路單元(未展示)。

在操作406中，對部分電路600執行一EM檢查製程以判定通路柱604是否引發EM現象。EM檢查製程可分析部分電路600中之通路柱604之EM資訊。EM資訊可為通路柱604上之變態觸發率、轉變、頻率、負載電容及/或電流或電流密度。根據一些實施例，應用對應於通路柱604之一EM檔案608以檢查通路柱604是否引發EM現象。EM檔案608類似於如在圖5中展示之EM檔案508。EM檔案608記錄通路柱604之複數個負載電容C_1至C_x、複數個轉變T_1至T_y及複數個最大變態觸發率TRA_1至TRA_z。圖7係根據一些實施例之EM檢查製程700之一流程圖。EM檢查製程700包括操作702至710。在操作702中，計算通路柱604上之負載電容及轉變。通路柱604之負載電容可包含互連路徑606之寄生電容。在操作704中，計算通路柱604上之變態觸發率。在操作706中，根據通路柱604之轉變及負載電容自EM檔案608中之複數個最大變態觸發率TRA_1至TRA_z選擇一最大變態觸發率。在此實施例中，最大變態觸發率為TRA_2。最大變態觸發率TRA_2為在轉變及負載電容之條件下之通路柱604之最大容許變態觸發率。在操作708中，比較操作704中獲得之變態觸發率與操作706中獲得之最大變態觸發率TRA_2以判定變態觸發率是否大於最大變態觸發率TRA_2。在操作710中，當變態觸發率大於最大變態觸發率TRA_2時，通路柱604可引發EM現象。因此，當變態觸發率大於最大變態觸發率TRA_2時，發生一EM違規。相反，在操作712中，當變態觸發率不大於或小於最大變態觸發率TRA_2時，可不發生EM現象。

在操作408中，選擇複數個通路柱502至506中之另一通路柱(例如，通路柱504)以替換部分電路600之通路柱502，且如在圖8中展示般產生一經修改電路。圖8係繪示根據一些實施例之積體電路之一經修改電路800之一圖。部分電路800包括一標準單元802、一通路柱804及一互連路徑806。標準單元802類似於圖6中之標準單元602，且標準單元802藉由金屬線6022及6024表示。通路柱804可為如在圖5中展示之第二通路柱504。通路柱804包括兩條金屬線8042、8044及四個通路8046、8048、8050及8052。金屬線8042、8044形成於第二金屬層M2上。通路8046、8048、8050及8052經配置以分別將金屬線6022及6042電連接至金屬線8042及8044。互連路徑806包括一第一金屬線8062、一第二金屬線8064、一第一通路8068、一第二通路8070及一第三通路8072。金屬線8062形成於第三金屬層M3上。金屬線8064形成於第二金屬層M2上。通路8068及8070經配置以將金屬線8042及8044電連接至金屬線8062。通路8072經配置以將金屬線8062電連接至金屬線8064。互連路徑806經配置以將通路柱804電連接至另一電路單元(未展示)。

當部分電路600之通路柱604藉由通路柱804替換以形成經修改電路800時，亦包含用於再次執行EM檢查製程之對應於通路柱804之一EM檔案808。EM檔案808類似於如在圖5中展示之EM檔案510。EM檔案808記錄通路柱804之複數個負載電容C_1至C_x、複數個轉變T_1至T_y及複數個最大變態觸發率TRB_1至TRB_z。換言之，EM檢查及最佳化400進入操作406 (即，EM檢查製程700)以用於對經修改電路800執行EM檢查製程以判定通路柱804是否引發EM現象。在EM檢查製程700中，自互連路徑806可重新佈線起，重新計算通路柱804之負載電容以獲得一經修改負載電容。換言之，互連路徑806可不同於互連路徑606。接著，根據通路柱804之轉變及經修改負載電容自EM檔案808中之複數個最大變態觸發率TRB_1至TRB_z選擇一最大變態觸發率。在此實施例中，最大變態觸發率為TRB_2。最大變態觸發率TRB_2為在轉變及經修改負載電容之條件下之通路柱804之最大容許變態觸發率。在此實施例中，通路柱804之變態觸發率小於最大變態觸發率TRB_2，且可減輕通路柱804上之EM現象。當通路柱804之變態觸發率小於最大變態觸發率TRB_2時，通路柱804通過EM規則檢查。注意，在一些實施例中，操作406及408可重複直至選擇適當通路柱。在此處為簡單起見省略細節描述。

因此，針對圖2之實施例，提供複數個通路柱502至506及分別對應於複數個通路柱502至506之複數個EM檔案508至512。當具有第一數目條金屬線之一第一通路柱藉由具有第二數目條金屬線之一第二通路柱替換時，其中第二數目大於第一數目，對應於第一通路柱之一第一EM檔案亦藉由對應於第二通路柱之一第二EM檔案替換，使得EM檢查製程可應用第二EM檔案以檢查第二通路柱之EM違規。

圖9係繪示根據一些實施例之包含對積體電路之一EM檢查及最佳化之一製程900之一流程圖。製程900包括操作902至920。在操作902中，提供與半導體製程相關之技術檔案。在操作904中，提供積體電路之一網路連線表。在操作906中，提供標準單元庫。在操作908中，提供通路柱檔案。通路柱檔案包含複數個通路柱組態。在操作910中，提供至少一個比例因數。將比例因數應用至通路柱檔案中之一通路柱組態。在操作910中可提供複數個比例因數，其中各比例因數對應於一通路柱中之一對應金屬層上之一金屬線。例如，一第一比例因數對應於一通路柱中之第一金屬層M1上之一金屬線，且一第二比例因數對應於一通路柱中之第二金屬層M2上之一金屬線。在操作912中，根據技術檔案、網路連線表、標準單元庫及通路柱執行積體電路中之電路單元之一放置。操作912可類似於上文提及之放置階段106。在操作914中，對積體電路之設計佈局執行一時脈樹合成。操作914可類似於上文提及之CTS階段108。在操作916中，對積體電路之設計佈局執行一佈線製程。操作916可類似於上文提及之佈線階段110。在操作918中，對積體電路之設計佈局執行一EM檢查及最佳化。在操作912至916之後執行EM檢查及最佳化。根據一些實施例，EM檢查及最佳化經配置以將一通路柱升級為一更EM穩健通路柱及/或重新佈線互連路徑以基於最大變態觸發率修復EM違規。EM檢查及最佳化經進一步配置以藉由一比例因數調整經修改通路柱之EM檔案以便修改經修改通路柱之最大變態觸發率。在操作920中，執行一佈線ECO操作以將一通路柱升級為一更EM穩健通路柱。當執行佈線ECO操作時，方法900可重新佈線互連路徑以基於最大變態觸發率修復EM違規(即，操作920)。

圖10係根據一些實施例之對積體電路之一EM檢查及最佳化1000之一流程圖。EM檢查及最佳化1000包括操作1002至1008。在操作1002中，提供複數個通路柱及一EM檔案。在操作1004中，提供一比例因數。比例因數經配置以根據複數個通路柱中之一通路柱修改EM檔案中之最大變態觸發率。比例因數係一預定因數。

圖11係繪示根據一些實施例之複數個通路柱1102至1104及一EM檔案1106之一圖。簡而言之，圖11僅展示兩個不同通路柱之俯視圖。根據一些實施例，第一通路柱1102包括一金屬線11022及兩個通路11024、11026。通路11024及11026經配置以將金屬線11022電連接至一標準單元。簡而言之，藉由金屬層11028及11030表示標準單元。金屬線11022可形成於第二金屬層M2上，且金屬層11028及11030可形成於第一金屬層M1上。

第二通路柱1104包括兩條金屬線11042、11044及四個通路11046、11048、11050及11052。通路11046、11048、11050及11052經配置以分別將金屬線11042及11044電連接至一標準單元。簡而言之，藉由金屬層11054及11056表示標準單元。金屬線11042及11044可形成於第二金屬層M2上，且金屬層11054及11056可形成於第一金屬層M1上。

與具有一條金屬線(即，11022)之第一通路柱1102比較，第二通路柱1104具有連接至標準單元之兩條金屬線(即，11042及11044)。因此，第二通路柱1104可耐受比第一通路柱1102更大之變態觸發率。換言之，第二通路柱1104之最大容許變態觸發率大於第一通路柱1102之最大容許變態觸發率。

根據一些實施例，EM檔案1106記錄相對於第一通路柱1102之複數個負載電容及複數個轉變之複數個最大變態觸發率及一比例因數。與EM檔案508比較，EM檔案1106進一步記錄比例因數。EM檔案1106之功能類似於EM檔案，因此在此處省略細節描述。簡而言之，EM檔案1106在圖11中僅展示一最大變態觸發率TR1及一比例因數em_factor。EM檔案1106經指派至第一通路柱1102及第二通路柱1104。最大變態觸發率TR1為第一通路柱1102之最大容許變態觸發率。第二通路柱1104之最大變態觸發率TR2係最大變態觸發率TR1乘以比例因數em_factor，即，TR2=TR1*em_factor。根據一些實施例，比例因數em_factor係大於1之一值(例如1.3)。

因此，當第一通路柱1102用於電連接至一標準單元時，第一通路柱1102之最大容許變態觸發率為TR1。當第二通路柱1104用於電連接至一標準單元時，藉由比例因數em_factor修改第二通路柱1104之最大容許變態觸發率(即，TR2)。

在操作1006中，選擇複數個通路柱1102至1104中之一通路柱以在佈線階段期間電連接至積體電路之一標準單元。圖12係繪示根據一些實施例之積體電路之一部分電路1200之一圖。部分電路1200包括一標準單元1202、一通路柱1204及一互連路徑1206。標準單元1202藉由金屬線12022及12024表示。標準單元1202類似於標準單元1102。通路柱1204包括一金屬線12042及兩個通路12044、12046。通路柱1204類似於如在圖11中展示之第一通路柱1102，因此此處為簡明起見省略細節描述。互連路徑1206包括一第一金屬線12062、一第二金屬線12064、一第一通路12066及一第二通路12068。金屬線12062形成於第三金屬層M3上。金屬線12064形成於第二金屬層M4上。通路12066經配置以將金屬線12042電連接至金屬線12062。通路12068經配置以將金屬線12062電連接至金屬線12064。互連路徑1206經配置以將通路柱1204電連接至另一電路單元(未展示)。

在操作1008中，對部分電路1200執行一EM檢查製程以判定通路柱1204是否引發EM現象。EM檢查製程可分析部分電路1200中之通路柱1204之EM資訊。EM資訊可為通路柱604上之變態觸發率、轉變、頻率、負載電容及/或電流或電流密度。根據一些實施例，應用一EM檔案1208以檢查通路柱1204是否引發EM現象。EM檔案1208類似於如在圖11中展示之EM檔案1106。EM檔案1208記錄一最大變態觸發率TR1及一比例因數em_factor。操作1008類似於圖7之EM檢查製程700，因此此處為簡明起見省略細節描述。在操作1008中，比較通路柱1204之變態觸發率與最大變態觸發率TR1。當變態觸發率大於最大變態觸發率TR1時，通路柱1204可引發EM現象。相反，當變態觸發率不大於或小於最大變態觸發率TR1時，可不發生EM現象。

在操作1010中，將通路柱1204修改為一經修改通路柱(即，通路柱1304)。根據一些實施例，可選擇複數個通路柱1102至1104中之通路柱1104以替換部分電路1200之通路柱1204。如在圖13中展示般產生一經修改電路。圖13係繪示根據一些實施例之積體電路之一經修改電路1300之一圖。部分電路1300包括一標準單元1302、一通路柱1304及一互連路徑1306。標準單元1302類似於圖12中之標準單元1202，且標準單元1302藉由金屬線13022及13024表示。通路柱1304可為如在圖11中展示之第二通路柱1104。通路柱1304包括兩條金屬線13042、13044及四個通路13046、13048、13050及13052。通路柱1304類似於如在圖11中展示之第二通路柱1104，因此此處為簡明起見省略細節描述。互連路徑1306包括一第一金屬線13062、一第二金屬線13064、一第一通路13066、一第二通路13068及一第三通路13070。金屬線13062形成於第三金屬層M3上。金屬線13064形成於第四金屬層M4上。通路13066及13068經配置以將金屬線13042及13044電連接至金屬線13062。通路13070經配置以將金屬線13062電連接至金屬線13064。互連路徑1306經配置以將通路柱1304電連接至另一電路單元(未展示)。

根據一些實施例，可藉由將一金屬線(例如，12044)直接添加至通路柱1204中而形成通路柱1304。金屬線(例如，12044)平行於金屬線12042。當通路柱1204之組態改變時，互連路徑1206之組態相應改變。

當部分電路1200之通路柱12047藉由通路柱1304替換以形成經修改電路1300時，EM檔案1208再次用於再次執行EM檢查製程。EM檢查及最佳化1000進入操作1008以用於對經修改電路1300執行EM檢查製程以判定通路柱1304是否引發EM現象。操作1008類似於圖7之EM檢查製程700，因此此處為簡明起見省略細節描述。在操作1008中，藉由將最大變態觸發率TR1乘以比例因數em_factor而獲得通路柱1304之最大變態觸發率TR2，即，TR2=TR1*em_factor。在此實施例中，通路柱1304之變態觸發率小於最大變態觸發率TR2，且可減輕通路柱1304上之EM現象。當通路柱1304之變態觸發率小於最大變態觸發率TR2時，通路柱1304通過EM規則檢查。注意，在一些實施例中，操作1008及1010可重複直至選擇適當通路柱。在此處為簡單起見省略細節描述。

在此實施例中，藉由將一條金屬線添加至通路柱1204而形成通路柱1304，因此，藉由將最大變態觸發率TR1乘以比例因數em_factor而獲得通路柱1304之最大變態觸發率TR2，即，TR2=TR1*em_factor。若藉由將兩條金屬線添加至通路柱1204而形成通路柱1304，則可藉由將最大變態觸發率TR1乘以比例因數em_factor之兩倍而獲得通路柱1304之最大變態觸發率TR2，即，TR2=TR1* 2*em_factor。換言之，比例因數em_factor係一通路柱中之一條金屬線之變態觸發率之因數。可根據通路柱中之金屬線之數目藉由比例因數em_factor按比例調整一通路柱之最大變態觸發率。

因此，針對圖9之實施例，提供複數個通路柱1102至1104及指派至複數個通路柱1102至1104之EM檔案1106。當一第一通路柱藉由一第二通路柱替換時，EM檔案1106中之最大變態觸發率乘以一比例因數以獲得對應於第二通路柱之一經修改最大變態觸發率，使得EM檢查製程可應用經修改最大變態觸發率以檢查第二通路柱之EM違規。

圖14係根據一些實施例之用於實施製程200 (或製程900)以產生經修改電路800 (或經修改電路1300)之一硬體系統1400之一圖。系統1400包含至少一個處理器1402、一網路介面1404、一輸入及輸出(I/O)裝置1406、一儲存器1408、一記憶體1412及一匯流排1410。匯流排1410將網路介面1404、I/O裝置1406、儲存器1408及記憶體1412耦合至處理器1402。

在一些實施例中，記憶體1412包括一隨機存取記憶體(RAM)及/或其他揮發性儲存裝置及/或唯讀記憶體(ROM)及/或其他非揮發性儲存裝置。記憶體1412包含一內核14124及使用者空間14122，其經組態以儲存由處理器1402執行之程式指令及由程式指令存取之資料。

在一些實施例中，網路介面1404經組態以存取程式指令及由透過一網路遠端儲存之程式指令存取之資料。I/O裝置1406包含經組態用於實現與系統1400之使用者互動之一輸入裝置及一輸出裝置。輸入裝置包括(例如)一鍵盤、一滑鼠等。輸出裝置包括(例如)一顯示器、一印表機等。儲存裝置1408經組態用於儲存程式指令及由程式指令存取之資料。儲存裝置1408包括(例如)一磁碟及一光碟。根據一些實施例，儲存裝置1408經進一步組態以預先儲存實施例之複數個通路柱檔案(例如502至506及1102至1104)及複數個EM檔案(例如，508至512及1106)。

在一些實施例中，當執行程式指令時，處理器1402經組態以執行如參考圖2 (或圖9)描述之製程200 (或製程900)之操作。

在一些實施例中，程式指令經儲存於一非暫時性電腦可讀記錄媒體(諸如一或多個光碟、硬碟及非揮發性記憶體裝置)中。

圖15係根據一些實施例之用於製造經修改電路800 (或經修改電路1300)之一系統1500之一圖。系統1500包括一運算系統1502及一製造工具1504。運算系統1502經配置以執行製程200 (或製程900)之操作以產生經修改電路800 (或經修改電路1300)之電路佈局。運算系統1502可為上述系統1400。製造工具1504可為用於製造一積體電路之一群集工具。群集工具可為一多反應腔室類型複合設備，其包含：一多面傳送腔室，其具有插入於其中心處之一晶圓處置機械手臂；複數個處理腔室，其等定位在多面傳送腔室之各壁面處；及一裝載腔室，其安裝在傳送腔室之一不同壁面處。在製造階段，至少一個光遮罩用於(例如)用於在一晶圓上形成IC之一構件(諸如電晶體之閘極線、電晶體之源極或汲極區、互連件之金屬線及互連件之通路)之一個圖案化操作。

簡而言之，上述實施例在放置階段、CTS階段及佈線階段之後提供一EM感知通路柱最佳化技術。各通路柱經設計以基於負載電容具有適當輸出接腳或金屬線以減輕EM現象且獲得具有減小之接腳密度之更佳PPA結果。

根據一些實施例，提供一種形成一整合裝置/元件(integrated device)之方法。該方法包括：將複數個通路柱預先儲存於一儲存工具中；藉由一處理器配置選自複數個通路柱之一第一通路柱以電連接至一第一電路中之一電路單元；藉由處理器分析第一電路之一電遷移(EM)資訊以判定第一通路柱是否引發EM現象；在第一通路柱引發EM現象時，藉由處理器配置選自複數個通路柱之一第二通路柱以替換電路單元之第一通路柱以產生一第二電路；及根據第二電路產生整合裝置。

根據一些實施例，提供一種形成一整合裝置之方法。方法包括：配置一第一通路柱以電連接至一第一電路中之一電路單元；分析第一電路之一電遷移(EM)資訊以判定第一通路柱是否引發EM現象；在第一通路柱引發EM現象時，修改第一通路柱以產生一經修改通路柱；根據經修改通路柱產生一第二電路；及根據第二電路產生整合裝置。

根據一些實施例，提供一種形成一整合裝置之系統。系統包括一儲存工具、至少一個處理器及一製造工具。儲存工具經配置以儲存複數個通路柱。至少一個處理器經組態以執行程式指令，該等程式指令將至少一個處理器組態為執行操作之一處理工具，該等操作包括：配置選自複數個通路柱之一第一通路柱以電連接至一第一電路中之一電路單元；分析第一電路之一電遷移(EM)資訊以判定第一通路柱是否引發EM現象；及在第一通路柱引發EM現象時，配置選自複數個通路柱之一第二通路柱以替換電路單元之第一通路柱以產生一第二電路。製造工具經配置以根據第二電路產生整合裝置。

前文概述若干實施例之構件，使得熟習此項技術者可較佳理解本發明實施例之態樣。熟習此項技術者應瞭解，其等可容易地使用本發明實施例作為設計或修改用於實行本文中介紹之實施例之相同目的及/或達成相同優點之其他製程及結構之一基礎。熟習此項技術者亦應認識到，此等等效構造並不脫離本發明實施例之精神及範疇，且其等可在不脫離本發明實施例之精神及範疇之情況下在本文中作出各種改變、替代及更改。

100‧‧‧流程 102‧‧‧合成階段 104‧‧‧平面規劃階段 106‧‧‧放置階段 108‧‧‧時脈樹合成(CTS)階段 110‧‧‧佈線階段 112‧‧‧實體驗證及簽核階段 114‧‧‧製造階段 200‧‧‧製程 202‧‧‧操作 204‧‧‧操作 206‧‧‧操作 208‧‧‧操作 210‧‧‧操作 212‧‧‧操作 214‧‧‧操作 216‧‧‧操作 218‧‧‧操作 220‧‧‧操作 300‧‧‧通路柱 302a-302d‧‧‧金屬線 302f-302i‧‧‧金屬線 304a-304h‧‧‧通路 400‧‧‧EM檢查及最佳化 402‧‧‧操作 404‧‧‧操作 406‧‧‧操作 408‧‧‧操作 502‧‧‧通路柱 5022‧‧‧金屬線 5024‧‧‧通路 5026‧‧‧通路 5028‧‧‧金屬層 5030‧‧‧金屬層 504‧‧‧第二通路柱 5042‧‧‧金屬線 5044‧‧‧金屬線 5046‧‧‧通路 5048‧‧‧通路 5050‧‧‧通路 5052‧‧‧通路 5054‧‧‧金屬層 5056‧‧‧金屬層 506‧‧‧通路柱 5062‧‧‧金屬線 5064‧‧‧金屬線 5066‧‧‧金屬線 5068‧‧‧通路 5070‧‧‧通路 5072‧‧‧通路 5074‧‧‧通路 5076‧‧‧通路 5078‧‧‧通路 5080‧‧‧金屬層 5082‧‧‧金屬層 508‧‧‧EM檔案 510‧‧‧EM檔案 512‧‧‧EM檔案 600‧‧‧部分電路 602‧‧‧標準單元 6022‧‧‧金屬線 6024‧‧‧金屬線 604‧‧‧通路柱 6042‧‧‧金屬線 6044‧‧‧通路 6046‧‧‧通路 606‧‧‧互連路徑 6062‧‧‧第一金屬線 6064‧‧‧第二金屬線 6066‧‧‧第一通路 6068‧‧‧第二通路 608‧‧‧EM檔案 700‧‧‧EM檢查製程 702‧‧‧操作 704‧‧‧操作 706‧‧‧操作 708‧‧‧操作 710‧‧‧操作 712‧‧‧操作 800‧‧‧經修改電路 802‧‧‧標準單元 804‧‧‧通路柱 8042‧‧‧金屬線 8044‧‧‧金屬線 8046‧‧‧通路 8048‧‧‧通路 8050‧‧‧通路 8052‧‧‧通路 806‧‧‧互連路徑 8062‧‧‧第一金屬線 8064‧‧‧第二金屬線 8068‧‧‧第一通路 8070‧‧‧第二通路 8072‧‧‧第三通路 808‧‧‧EM檔案 900‧‧‧製程 902‧‧‧操作 904‧‧‧操作 906‧‧‧操作 908‧‧‧操作 910‧‧‧操作 912‧‧‧操作 914‧‧‧操作 916‧‧‧操作 918‧‧‧操作 920‧‧‧操作 1000‧‧‧EM檢查及最佳化 1002‧‧‧操作 1004‧‧‧操作 1006‧‧‧操作 1008‧‧‧操作 1010‧‧‧操作 1102‧‧‧通路柱 11022‧‧‧金屬線 11024‧‧‧通路 11026‧‧‧通路 11028‧‧‧金屬層 11030‧‧‧金屬層 1104‧‧‧通路柱 11042‧‧‧金屬線 11044‧‧‧金屬線 11046‧‧‧通路 11048‧‧‧通路 11050‧‧‧通路 11052‧‧‧通路 11054‧‧‧金屬層 11056‧‧‧金屬層 1106‧‧‧EM檔案 1200‧‧‧部分電路 1202‧‧‧標準單元 12022‧‧‧金屬線 12024‧‧‧金屬線 1204‧‧‧通路柱 12042‧‧‧金屬線 12044‧‧‧通路 12046‧‧‧通路 1206‧‧‧互連路徑 12062‧‧‧第一金屬線 12064‧‧‧第二金屬線 12066‧‧‧第一通路 12068‧‧‧第二通路 1208‧‧‧EM檔案 1300‧‧‧經修改電路 1302‧‧‧標準單元 13022‧‧‧金屬線 13024‧‧‧金屬線 1304‧‧‧通路柱 13042‧‧‧金屬線 13044‧‧‧金屬線 13046‧‧‧通路 13048‧‧‧通路 13050‧‧‧通路 13052‧‧‧通路 1306‧‧‧互連路徑 13062‧‧‧第一金屬線 13064‧‧‧第二金屬線 13066‧‧‧第一通路 13068‧‧‧第二通路 13070‧‧‧第三通路 1402‧‧‧處理器 1404‧‧‧網路介面 1406‧‧‧輸入及輸出(I/O)裝置 1408‧‧‧儲存器 1410‧‧‧匯流排 1412‧‧‧記憶體 14122‧‧‧使用者空間 14124‧‧‧內核 1500‧‧‧系統 1502‧‧‧運算系統 1504‧‧‧製造工具 M2‧‧‧金屬層 M3‧‧‧金屬層 M4‧‧‧金屬層 M5‧‧‧金屬層 M6‧‧‧金屬層

當結合附圖閱讀時自下列實施方式最佳地理解本發明實施例之態樣。應注意，根據行業中之標準實踐，各種構件未按比例繪製。實際上，為清晰論述，各種構件之尺寸可任意增大或減小。

圖1係根據一些實施例之用於形成一積體電路之一製造流程之一流程圖。

圖2係繪示根據一些實施例之包含對一積體電路之一EM檢查及最佳化之一製程之一流程圖。

圖3係繪示根據一些實施例之一通路柱之一圖。

圖4係根據一些實施例之對一積體電路之一EM檢查及最佳化之一流程圖。

圖5係繪示根據一些實施例之複數個通路柱及複數個EM檔案之一圖。

圖6係繪示根據一些實施例之一積體電路之一部分電路之一圖。

圖7係根據一些實施例之一EM檢查製程之一流程圖。

圖8係繪示根據一些實施例之一積體電路之一經修改電路之一圖。

圖9係根據一些實施例之包含對一積體電路之一EM檢查及最佳化之一製程之一流程圖。

圖10係根據一些實施例之對積體電路之一EM檢查及最佳化之一流程圖。

圖11係繪示根據一些實施例之複數個通路柱及一EM檔案之一圖。

圖12係繪示根據一些實施例之一積體電路之一部分電路之一圖。

圖13係繪示根據一些實施例之一積體電路之一經修改電路之一圖。

圖14係根據一些實施例之用於實施包含一EM檢查及最佳化之一製程之一硬體系統之一圖。

圖15係根據一些實施例之用於製造一經修改電路之一系統之一圖。

400‧‧‧EM檢查及最佳化

402‧‧‧操作

404‧‧‧操作

406‧‧‧操作

408‧‧‧操作

Claims (1)

1. 一種形成一整合裝置之方法，該方法包括： 將複數個通路柱預先儲存於一儲存工具中； 藉由一處理器配置選自該複數個通路柱之一第一通路柱以電連接至一第一電路中之一電路單元； 藉由該處理器分析該第一電路之一電遷移(EM)資訊以判定該第一通路柱是否引發EM現象； 在該第一通路柱引發EM現象時，藉由該處理器配置選自該複數個通路柱之一第二通路柱以替換該電路單元之該第一通路柱以產生一第二電路；及 根據該第二電路產生該整合裝置。

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