TWI718786B - 積體電路裝置、積體電路共設計方法及積體電路模擬方法 - Google Patents

積體電路裝置、積體電路共設計方法及積體電路模擬方法 Download PDF

Info

Publication number
TWI718786B
TWI718786B TW108143485A TW108143485A TWI718786B TW I718786 B TWI718786 B TW I718786B TW 108143485 A TW108143485 A TW 108143485A TW 108143485 A TW108143485 A TW 108143485A TW I718786 B TWI718786 B TW I718786B
Authority
TW
Taiwan
Prior art keywords
current curve
curve model
design
soc
chip
Prior art date
Application number
TW108143485A
Other languages
English (en)
Other versions
TW202029415A (zh
Inventor
周浩華
徐玫
黃智強
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202029415A publication Critical patent/TW202029415A/zh
Application granted granted Critical
Publication of TWI718786B publication Critical patent/TWI718786B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2115/00—Details relating to the type of the circuit
    • G06F2115/02—System on chip [SoC] design
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • General Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一積體電路共設計方法，其包含以下步驟：提取一第一電流曲線模型係相關於在該SOC之一第一設計階段的一SOC。然後根據該提取第一電流曲線模型，決定一IVR及該SOC是否通過一第一共模擬。下一個，提取一第二電流曲線模型，該第二電流曲線模型係相關於在該SOC之一第二設計階段的該SOC。然後根據該提取第二電流曲線模型，決定該IVR與該SOC是否通過一第二共模擬。提取一第三電流曲線模型，該提取第三電流曲線模型係相關於在該SOC之一第三設計階段的該SOC。然後根據該提取第三電流曲線模型，決定該IVR與該SOC是否通過一第三共模擬。

Description

積體電路裝置、積體電路共設計方法及積體電路模擬方法
本案實施例係有關於一種積體電路裝置、積體電路共設計方法及積體電路共模擬方法，且特別是有關於積體電壓調節器(IVR)整合至晶片上系統(SOC)的整合電路及其共設計、共模擬之方法。
一系統上晶片(System On Chip,SOC)係一積體電路(也就是熟知的一”晶片”)，其整合一電腦之複數個組件或其他電子系統。這些複數個組件通常，但並非總是，包括全部在同一基板或微晶片上的一中央處理器(Central Processing Unit,CPU)、記憶體、複數個輸入/輸出埠及二級儲存器。根據其應用，其包括數位，類比，混和訊號以及常射頻訊號處理功能。由於他們係整合在一單基板上，SOCs消耗更少的功率並且在等效功能之下比多晶片設計占用更少面積。因此，SOCs在手機運算 (例如，智慧型手機)與邊緣運算市場中是很普遍的。SOCs很普遍地使用於嵌入系統與IoT(Internet of Things)技術。
SOCs與一般傳統基於主機板PC架構相比，個別組件根據其功能連接至一個中央介面電路板。其中一主機板容納與連接可拔差或可替換的複數個組件，SOCs整合全部的這些複數個組件於一單積體電路中，如同全部這些功能都內建於該主機板中。一SOC係整合在一個單電路晶粒上的一個CPU、複數個繪圖及複數個記憶體介面、硬碟與USB的連結、複數個隨機存取記憶體及複數個唯讀記憶體，及在一單電路晶粒上的輔助記憶體，其中一主機板連接這些複數個模組成為複數個個別組件或複數個擴充卡。
更緊密地複數個積體電腦系統設計以提升效能及減少功率消耗，乃至於考慮複數個組件之減少可替換性之成本方面，半導體晶粒區域需要以複數個個別模組之一等效設計組成。根據定義，複數個SOC設計係完全或幾乎完全跨整合至不同的複數個組件模組。基於這些理由，在計算機產業中，朝向組件的更緊密整合已是一個普遍趨勢，部分原因是由於SOCs與學習自手機與嵌入運算市場的影響。SOCs可以被視為朝向嵌入運算與硬體加速的更大趨勢的一部分。
本案內容之一技術態樣係關於一種積體電路共設計方法，包括：提取一第一電流曲線模型，其中第一電流曲線模型係相關於在一晶片上系統之一第一設計階段的晶片上系統；根據提取第一電流曲線模型，決定一積體電壓調節器(Integrated Voltage Regulator,IVR)及晶片上系統是否通過一第一共模擬；提取一第二電流曲線模型，其中第二電流曲線模型係相關於在晶片上系統之一第二設計階段的晶片上系統，第二設計階段係緊接在第一設計階段之後；根據提取第二電流曲線模型，決定積體電壓調節器及晶片上系統是否通過一第二共模擬；提取一第三電流曲線模型，其中第三電流曲線模型係相關於在晶片上系統之一第三設計階段的晶片上系統，第三設計階段係緊接在第二設計階段之後；及根據提取第三電流曲線模型，決定積體電壓調節器及晶片上系統是否通過一第三共模擬。
本案內容之一技術態樣係關於一種積體電路裝置，包括：一晶片上系統(System on Chip,SOC)及一積體電壓調節器(Integrated Voltage Regulator,IVR)整合至晶片上系統，其中晶片上系統及積體電壓調節器係在一共設計之複數個階段期間使用複數個共模擬以進行共設計。
本案內容之一技術態樣係關於一種積體電路模擬 方法包括：提取一第一電流曲線模型，第一電流曲線模型係相關於在晶片上系統之一暫存器傳輸級(Register-Transfer Level,RTL)設計階段的一晶片上系統(System on Chip,SOC)；根據提取第一電流曲線模型，決定一積體電壓調節器(IVR)及晶片上系統是否通過一第一共模擬；提取一第二電流曲線模型，其中第二電流曲線模型係相關於在晶片上系統之一預模擬設計階段的晶片上系統；及根據提取第二電流曲線模型，決定積體電壓調節器及晶片上系統是否通過一第二共模擬。
100:積體電路共設計方法
102:第一設計階段
104:第二設計階段
106:第三設計階段
108:第一電流曲線模型
110:電網規範資料
112:IVR設計資料
114:決策區塊
116:電網規範資料
118:IVR設計資料
120:第二電流曲線模型
122:決策區塊
124:SOC面積、去耦合電容器與電網規範資料
126:IVR設計資料
128:第三電流曲線模型
130:決策區塊
132:階段
200:SOC電流曲線模型提取
202:去耦合電容器模型
204:電網模型
204a:電網模型
204b:電網模型
206:動態功率提取
210:去耦合電容器單位資料
212:面積規範
214:去耦合電容器利用率規範
216:單位
220:電網單位資料
222:凸塊/矽穿孔/穿孔利用率規範
224:單位
230:穩態瞬態電壓規範
240:功率回報引擎
242:SOC暫存器傳輸級/網表與動作
244:定義間隔Tstep
700:處理SOC電流曲線
700a:SOC電流曲線
702a:電流曲線I(t)
702b:反轉電流曲線I(t)
704a:反轉電流曲線I(-t)
704b:反轉電流曲線I(-t)
706a:翻轉回
706b:翻轉回
706c:翻轉回
800:回歸調整
802:回歸調整
804:回歸調整
806:回歸調整
900:元件
902:SOC
904:IVR
當結合附圖閱讀時，根據以下詳細描述可更好地理解本揭示案的態樣。應注意，根據工業標準實踐，各種特徵未按比例繪製。事實上，為論述清楚，各特徵的尺寸可任意地增加或縮小。
第1圖根據一些實施例繪示一種方法以提供一SOC及一IVR之一整合共設計的示意圖。
第2圖根據一些實施例繪示一電流曲線模型提取示意圖。
第3圖根據一些實施例繪示一去耦合電容器模型提取示意圖。
第4圖根據一些實施例繪示電網模型提取示意圖。
第5圖根據一些實施例繪示電網模型提取示意圖。
第6圖根據一些實施例繪示動態功率提取示意圖。
第7圖根據一些實施例繪示翻轉回該SOC電流曲線I(t)示意圖。
第8圖根據一些實施例繪示一回歸調整，該回歸調整用於去耦合藉由該複數個設計階段的一電容模型及一電網模型示意圖。
第9圖根據一些實施例揭露包括一晶片上系統(SOC)及一積體電壓調節器(IVR)的一裝置示意圖。
以下揭示內容提供許多不同實施例或實例，以便實現所提供標的的不同特徵。下文描述部件及排列的特定實例以簡化本揭示內容。當然，此等實例僅為實例且不意欲為限制性。舉例而言，在隨後描述中在第二特徵上方或在第二特徵上第一特徵的形成可包括第一及第二特徵形成為直接接觸的實施例，以及亦可包括額外特徵可形成在第一及第二特徵之間，使得第一及第二特徵可不直接接觸的實施例。另外，本揭示案在各實例中可重複元件符號及/或字母。此重複為出於簡單清楚的目的，且本身不指示所論述各實施例及/或配置之間的關係。
另外，空間相對用語，諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者，在此為便於描述可用於描述諸圖中所圖示一個元件或特徵與另一(些) 元件或(多個)特徵的關係。除圖形中描繪的方向外，空間相對用語意圖是包括元件在使用或操作中的不同方向。設備可為不同朝向(旋轉90度或在其他的方向)及可因此同樣地解釋在此使用的空間相對的描述詞。
積體電路(ICs)包括一矽晶粒，其攜帶被動元件例如電容器與電感器，用以整合至一電路系統中。相似於其他晶片，這些都建立在一矽基板的一邊上。該主動表面包括連接線，用以連接從該外部世界到在該晶片上的該被動元件。
複數個積體電壓調節器(Integrated Voltage Regulators,IVRs)係應用在複數個晶片上系統(SOCs)中。IVRs係包括一電感器(例如，耦合電感電壓調節器)及一電容器(例如，深溝槽電容器)。電流IVRs定位一耦合電感電壓調節器及在一SOC扇出封裝之一基板下的一深溝槽電感器。一扇出封裝由扇出晶圓級封裝(fanout Wafer-Level Packaging,fanout WLP)製造，其係一積體電流封裝技術及標準晶圓級封裝(WLP)解決方案之一增強。該電流整合電壓調節器策略的問題包括，例如，該耦合電感電壓調節器及該深溝槽電容器，在該SOC封裝上占用太多空間和/或閉塞SOC訊號。
本揭露之複數個實施例提供一IVR整合至一SOC，用以減少系統解決方案的尺寸，提升功率輸送效率，提供更多彈性動態電壓與頻率調整(DVFS)以節能，及 藉由縮短該功率傳輸電流迴路電感以提升功率整合。
藉由共模擬發生在該SOC設計完成之後，複數個傳統電壓調節器(Voltage Regulators,VRs)及SOC係個別地設計。結果，複數個傳統製程可能導致很長的轉迴時間(Turnaround Time,TAT)，一種達成最佳化解決方案的難題，而需要過度設計SOC與VR，用以支援晶粒、基板與主機版上的變數。此外，複數個傳統VRs放置於一印刷電路板(Print Circuit Boards,PCBs)上，其設計成在一後期階段中，潛在地使該SOC及VR整合TAT長度，及該SOC與VR過度設計以允許更多邊緣。
高功率密度IVR/SOC晶片及封裝級整合係需要允許IVR與SOC規範的取捨，以達成更緊密的複數個電源完整性需求。然而，藉由複數個傳統製程，則需反覆的重製該SOC與該VR，其將是昂貴且產生時間延遲(例如，最多至1-2年)。
複數個傳統製程不產生複數個合理的電流曲線用以在早期階段或複數個早期階段中分析該IVR規範。他們也不具有一致的模擬環境以提供跨越該SOC設計階段的IVR與SOC共模擬。
本揭露之複數個實施例提供一個一致SOC電流曲線模型，其中該一致SOC電流曲線模型係提取自一SOC暫存器傳輸級(RTL)設計階段、一前模擬(例如，presim) 設計階段及一後模擬(例如，postsim)設計階段，其中該SOC暫存器傳輸級(RTL)設計階段、該前模擬(例如，presim)設計階段及該後模擬(例如，postsim)設計階段係具有電源供應網、凸塊、去耦合電感器(例如，decap)及電流波前資訊，作為在一前期階段的IVR/SOC共設計。此外，本揭露之複數個實施例提供一種處理，以在任何SOC功率模擬設計階段提取電網、凸塊、去耦合電容器與電流曲線(例如，I(t))模型。
此外，本揭露之複數個實施例提供反轉電流曲線I(t)之一種處理，用以避免由複數個迴路所產生的錯誤電流變化，使模擬更為真實。並且，本揭露之複數個實施例包括一種迴歸處理用於共設計收斂與邊緣控制。這些複數個處理係使用於IVRs之全部類型，例如與本揭露之複數個實施例一致的複數個交換式調節器及複數個低壓差(LDO)調節器。
因此，本揭露之複數個實施例提供給IVR與SOC共設計一更快速的TAT時間。此外，本揭露之複數個實施例提供給IVR設計一致的IVR與SOC共模擬，用以避免過度設計及允許該設計執行漸進邊緣控制。
第1圖繪示一方法，該方法與本揭露之複數個實施例一致，用以提供一SOC及一IVR之一整合共設計。如第1圖中所示，積體電路共設計方法100係具有該SOC之一第一設計階段102、該SOC之一第二設計階段104 及該SOC之一第三設計階段106。雖然第1圖繪示3個設計階段，本揭露之複數個實施例包括複數個設計階段之任意數且並不限制於3。例如，第一設計階段102包括該SOC之一暫存器傳輸級(RTL)設計階段、第二設計階段104包括該SOC之一預模擬(例如，presim)設計階段及第三設計階段106包括該SOC之一後模擬(例如，postsim)設計階段。
在該SOC的該RTL設計階段(例如，如上述之該實施例中的該第一設計階段102)，產生該SOC之一RTL描述，其藉由一邏輯合成工具，轉換為該SOC電流之一閘級描述。該複數個合成結果係接著使用於取代及路由複數個工具，用以創造一物理性布局。RTL是一設計抽象概念，其根據介於硬體暫存器之間的數位訊號流塑造一同步數位電路，及該複數個邏輯操作運作於這些複數個訊號上。RTL抽象化使用於硬體描述語言(Hardware Description Languages,HDLs)中，例如Verilog 與VHDL，用以創造一電路之複數個高階表示法，從中導出複數個低階表示法及最終實際配線。
在該SOC之該預設計階段(例如，如上述之該實施例中的該第二設計階段104)進行預布局模擬。在該SOC之該後模擬設計階段(例如，如上述之該實施例中的該第三設計階段106)進行後布局模擬。
在積體電路共設計方法100之該複數個設計階段 之每個設計階段，從該SOC之規範資料提取一電流曲線模型。該SOC之規範資料之複數個例子包括：SOC區域、去耦合電容器(decap)及該SOC之電網規範資料。值得注意之處，該SOC之其他規範資料係使用於提取該電流曲線模型。用於該SOC的該提取電流曲線模型係接著與該IVR設計資料用於共模擬該IVR與SOC。如果該共模擬通過，積體電路共設計方法100移至下一個設計階段。藉由此種方法以提供一並聯IVR及SOC的共設計流，用以允許給予一更短TAT時間，其中於該設計處理中的規範取捨可更容易地被了解。
如第1圖中所示，在第一個設計階段(例如，該RTL設計階段)102，從該SOC之SOC區域、去耦合電感器及電網規範資料110提取一第一電流曲線模型108。然後該SOC之提取第一電流曲線模型108係隨著IVR設計資料112使用，用以共模擬該IVR及該SOC。如果在決策區塊114共模擬該IVR及該SOC通過，積體電路共設計方法100繼續至第二設計階段(例如，該預模擬設計階段)104。如果該共模擬該IVR及該SOC尚未通過，則改變SOC區域、去耦合電容器及電網規範資料110和/或改變IVR設計資料112，以及重新運作該共模擬該IVR及該SOC。重複如上所述之步驟直到該共模擬該IVR及該SOC通過為止。
在第二設計階段(例如，該預模擬設計階段)104， 改善SOC區域、去耦合電容器及電網規範資料110，用以創造SOC區域、去耦合電容器與電網規範資料116。相似地，改善IVR設計資料112，以創造IVR設計資料118。接著在第二設計階段(例如，該預模擬設計階段)104，從SOC區域、去耦合電容器與電網規範資料116抽取該SOC之一第二電流曲線模型120。然後該SOC之該抽取第二電流曲線模型120隨著IVR設計資料118使用，以共模擬該IVR及該SOC。如果在決策區塊122該共模擬該IVR與該SOC通過，積體電路共設計方法100可繼續至第三設計階段(例如，該後模擬設計階段)106。如果該共模擬尚未通過，SOC區域、去耦合電容器與電網規範資料116和/或IVR設計資料118可能被改變且該共模擬可能被重新運行。此步驟可重複直到該共模擬通過為止。
在第三設計階段(例如，該後模擬設計階段)106，SOC面積、去耦合電容器及電網規範資料116用以創造最終SOC面積、去耦合電容器及電網規範資料124。相似地，IVR設計資料118係最終確認以創造IVR設計資料126。接著在第三設計階段(例如，該後模擬設計階段)106，從SOC面積、去耦合電容器與電網規範資料124提取一第三電流曲線模型128給該SOC。該SOC的提取第三電流曲線模型128係接著與IVR設計資料126使用，以共模擬該IVR與SOC。如果在該共模擬通過於決策區塊130，積體電路共設計方法100結束在階段132。如果該共模擬 未通過，改變SOC面積、去耦合電容器與電網規範資料124和/或IVR設計資料126，並且該共模擬可重新運行。此步驟可重複直至該共模擬通過。
相應地，為該SOC制定該IVR及在早期設計階段(例如，第一設計階段102與第二設計階段104)共模擬每個IVR與SOC解決方案，用以使該IVR設計者知道更多用於該SOC的裝載，從而減少缺乏安全設計的風險與過度設計的成本。換句話說，當該IVR設計者知道用於該SOC的該裝載比預期更高，該IVR設計者可提高該IVR的該容量，以避免缺乏安全設計之風險；並且當該IVR設計者知道用於該SOC的該裝載低於預期時，該IVR設計者可減少該IVR的該電容器，以避免過度設計成本。結果，本揭露之實施例可提供該IVR與SOC共設計一快速TAT時間。此外，本揭露之實施例可提供在IVR設計的一致IVR與SOC共模擬，以避免過度設計與允許該設計者去執行漸進邊緣控制。
第2圖闡述如第1圖中所述如上的該電流曲線模型提取。如第2圖中所示，SOC電流曲線模型提取200可包括一去耦合電容器(例如，decap)模型202、一電網模型204與一動態功率提取206，其可進一步利用第3圖至第6圖討論如下。
第3圖更詳細的闡述了從第2圖的去耦合電容器(decap)模型202提取。如第3圖中所示，根據去耦合 電容器單位資料210、面積規範212與去耦合電容器利用率規範214的計算單位216之該數目來定義SOC去耦合電容器模型202。去耦合電容器是一電容器，用以去耦合一電網路的一部分或來自於其他的電路。去耦合電容器單位資料210可從一鑄造製程設計套件(Process Design Kit,PDK)中的資料來獲得。該去耦合電容器單位資料210可包括，但不限制於，面積每單位(面積單位)、電阻每單位(R單位)、電感每單位(L單位)及電容每單位(C單位)。面積可從該面積規範212來獲得且去耦合電容器利用率可從該去耦合電容器利用率規範214來獲得。單位216的該數目可運算成其中N1=面積*利用率/面積單位。換句話說，單位216的該數目由面積與去耦合電感器利用率的乘積除以面積每單位所定義。接著該去耦合電容器模型202可定義為(R單位/N1，L單位/N1，C單位*N1)；換句話說，該總電阻是N1單位的並聯連接(R單位*N1)；該總電感是N1單位的並聯連接(L單位*N1)；以及該總電容是N1單位的並聯連接(C單位*N1)。表1指出在積體電路共設計方法100的該不同設計階段中，該來源對應該面積規範212與該去耦合電容器利用率規範214。依照該面積規範212，在第一設計階段102及第二設計階段104使用該面積規範212(其中為基於閘數的面積)，在第三設計階段106時使用真實面積。依照該去耦合電容器利用率規範214，在第一設計階段102使用相關於一最小電容器的一最小利用率；在第二設計階段104使
用相關於一典型電容的一典型利用率；及在第三設計階段106使用相關於一真實例子的一真實利用率。換句話說，在之後的(複數個)階段(例如，該第三設計階段106)，對應該面積規範212及該去耦合電容器利用率規範214的該來源成為更接近於該SOC的真實例子。。
Figure 108143485-A0305-02-0017-1
第4圖闡述了提取自第2圖的電網模型204的更多細節。該電網模型204包括用在不同封裝技術例如晶圓凸塊、矽穿孔(TSV)及垂直互連存取(Via)的一電網模型204a及用在電源供應網的一電網模型204b。如第4圖中所示，用於不同封裝技術例如晶圓凸塊、矽穿孔與穿 孔的該電網模型204a，其根據電網單位資料(例如，用於晶圓凸塊、矽穿孔與穿孔的每對電網)220、該面積規範212與凸塊/矽穿孔/穿孔利用率規範222計算單位224之數目來定義。在SOCs中的電力分布網路一般地架構成一多層網稱之為SOC電網。在該SOC電網中，每個金屬化層中的垂直電源/地(P/G)線係跨越整個晶粒(或一大功能性元件)並且正交於在該相鄰複數個層中的該複數個線。不同的封裝技術例如晶圓凸塊、矽穿孔及穿孔係用於連接一電源(地)線至在該重疊部位的另個電源(地)線。晶圓凸塊係一封裝製程，其中複數個金屬焊料球或複數個凸塊在切割前形成在該半導體晶圓上。複數個晶圓凸塊提供一相互連結，該相互連結介於該晶粒及一基板或在一元件中的印刷電路板之間。一矽穿孔(TSV)或晶片穿孔係一垂直電連接，其完全通過一矽晶圓或晶粒。TSVs係高效互連技術，作為引線接合與倒裝晶片的一種替換，用以創造複數個3D封裝與複數個3D積體電路。相較於複數個替換例如封裝上的封裝，該互連及元件密度大幅提升，且該相互連結之該長度變得更短。一通孔係一電連結，該電連結係介於各層之間的一物理電子電路，其跨越一或多個相鄰層之該平面。
電網單位資料(例如，用於晶圓凸塊、矽穿孔及通孔的電網每對)220可從在一代工廠製程設計套件(PDK)中的資料獲得。該電網單位資料220可包括，但不限制於， 面積每單位(面積單位)、電阻每單位(R單位)、電感每單位(L單位)及電容每單位(C單位)。面積係從該面積規範212來獲得，凸塊/矽穿孔/穿孔利用率係從該凸塊/矽穿孔/穿孔利用率規範222來獲得。單位224的該數目係運算為，其中M1=面積*利用率/面積單位。換句話說，該些單位224之該數目係定義為面積乘以凸塊/矽穿孔/穿孔利用率除以面積每單位。接著該電網模型204a係定義成(R單位/M1，L單位/M1，C單位*M1)。換句話說，該總電阻係那個該複數個M1單元的並聯連接(R單位/M1)；該總電感為那個該複數個M1單元的並聯連接(L單位/M1)；以及該總電容為那個該複數個M1單元的並聯連接(C單位*M1)。表2指出該來源對應於在積體電路共設計方法100的不同階段中的該面積規範212及該凸塊/矽穿孔/穿孔利用率規範222。就該面積規範212而言，在第一設計階段102及第二設計階段104使用該面積規範212(其中面積為基於閘數)，在第三設計階段106時使用真實面積。就該凸塊/矽穿孔/穿孔利用率規範222而言，在第一設計階段102獲得相應於一最小電感的一最大數；在第二設計階段104獲得相應於一典型電感的一典型數量；並且在第三設計階段106獲得對應於真實例子的實數。換句話說，在之後的(該複數個)階段(例如，該第三設計階段106)，對應於該面積規範212及該凸塊/矽穿孔/穿孔利用率規範222的該來源變成更接近於該SOC之真實例子。
Figure 108143485-A0305-02-0020-2
第5圖闡述了第2圖的電網模型204提取的更多細節。如第5圖中所示，用於電源供應網的該電網模型204b係根據複數個穩態瞬態電壓規範230計算出該SOC電網用於電源供應網(Rmesh)的電阻來定義之。電源供應網為使用在晶片上電源供應器的一多層供應網，以之減少該SOC電網的電壓降。在一個實施例中，一電源供應網包括一第一供應網用以分配該電接地(GND)及一第二供應網用以分配該第一電位(VDD)。用於電力供應網的該電網模型204b可由該穩態瞬態電壓規範230來定義。在一個實施例中，該複數個穩態瞬態電壓規範230係提供該SOC電網的該瞬態電壓降(IR drop)小於在第一電位VDD(Vdrop@VDD)的電位壓降，考慮該平均電能為 P_avg。用於電力供應網的該電網模型204b係定義為Rmesh=Vdrop/(P_avg/VDD)。換句話說，用於電源供應網(Rmesh)的該SOC電網之電阻為電位壓降(Vdrop)除以平均電流，其中該平均電流係平均功率(P_avg)除以該第一電位。表3指出在積體電路共設計方法100之不同階段中，用於複數個穩態瞬態電壓規範230的該來源。在第一設計階段102獲得相關於一最小電阻的最佳穩態瞬態電壓規範，在第二設計階段104獲得相關於典型電阻的典型穩態瞬態電壓規範及在第三設計階段106獲得相關於真實例子的真實電源供應網電阻。換句話說，在其他(複數個)階段(例如，第三設計階段106)，用於複數個穩態瞬態電壓規範230的該來源變成更接近於SOC的真實例子。
Figure 108143485-A0305-02-0021-3
第6圖闡述了來自於第2圖的動態功率提取206的更詳盡細節。如第4圖中所示，各種複數個功率回報引 擎240用以分析設計之功率耗散，其可由複數個電子設計自動化(EDA)供應商產生。複數個功率回報引擎240之一些實施例包括PrimeTime PX，PowerArtist與Joules RTL Power Solution。該輸入資料係包括該SOC暫存器傳輸級/網表及動作242，用於在該複數個相關設計階段之每一個階段的該SOC。此外，該輸入資料係包括一定義間隔Tstep244。如果該定義間隔Tstep244太小，該提取處理將會太慢且產生大量不合理的故障。另一方面，如果該定義間隔Tstep244太大，該實際負載瞬態將無法被觀察。因此，存在一個介於模擬時間與精確度的衡量。在一個實施例中，該定義間隔Tstep244係選擇如以下：Tstep=min(0.1 x Tperiod,Trise/Tfall)。換句話說，該定義間隔Tstep244為更小值，其小於(1)該週期Tperiod的10%；與(2)升起時間到掉落時間(Trise/Tfall)的比例。根據簡諧振幅分析以提供一合適步驟給該SOC電流曲線的產生。具體而言，根據An=2/(π x n)，其中n為該第n個方波(例如，在第五簡諧之後，該振幅為小於12%；及在第9簡諧之後，該振幅為小於7%)。要注意之處，該定義間隔Tstep244可以選擇其他值。在一個實施例中，該功率回報引擎240從動態功率波形提取動態功率提取206在分段線性(PWL)格式中的該SOC電流曲線I(t)。PWL格式與PWL模型相關聯，其為一種方法用來打破複雜訊號行為而成數個線性分段(或個別資料集)。必須注意的是也能使用其他格式。
第7圖繪示一處理SOC電流曲線700之一實施例。該實施例在該第一共模擬、第二共模擬與第三共模擬的至少之一期間，藉由翻轉回該SOC電流曲線I(t)702a來處理SOC電流曲線，在IVR模擬之相對長持續時間之中，以延長SOC電流曲線700a的相對短持續時間。由於IVR需要相對長時間來解決，IVR模擬具有相對長的持續時間。循環模式可被使用於IVR模擬中以得到重複性。要讓循環開始電流與循環結束電流相同可能比較難。因此，如第7圖中所示，電流曲線I(t)702a在其相對短持續時間的終點時從電流曲線I(t)702a至反轉電流曲線I(-t)704a翻轉回706a。隨後，在從反轉電流曲線I(-t)704a至反轉電流曲線I(t)702b的其相對短持續時間的終點，反轉電流曲線I(-t)704a翻轉回706b。隨後，在從反轉電流曲線I(t)702b至反轉電流曲線I(-t)704b的其相對短持續時間的終點，反轉電流曲線I(t)702b翻轉回706c。換句話說，在本實施例中電流曲線I(t)702a翻轉回3次(例如，706a，706b與706c)，用以符合IVR模擬的相對長持續時間。由於此翻轉回(例如，706a，706b與706c)，當電流曲線I(t)簡單地重複時則能避免所產生的不連續性。在一實施例中，當循環回到相同電流曲線，在波形的終點執行翻轉回電流曲線，所以可以由於翻轉循環則能避免錯誤的電流改變。此例也包括了更實際的附載情況。
藉由積體電路共設計方法100之該複數個設計階段，第8圖繪示出用於去耦合電容器模型202與電網模型204的回歸調整。在積體電路共設計方法100的不同複數個設計階段中，隨著該縮放調整的增加，該共模擬結果收斂。如第8圖中所示，每個設計階段在控制調整中放鬆該複數個利用率規範，用以使共模擬結果收斂及提供較佳的邊緣控制。如第8圖中所示的該實施例中，在第一設計階段(例如，該RTL設計階段)102，該回歸調整802設定為0.8x；在第二設計階段(例如，該預模擬設計階段)104，該回歸調整804增加至0.9x；及在第三設計階段(例如，該後模擬設計階段)106，該回歸調整806更進一步增加至1x。該回歸調整800(包括該回歸調整802，該回歸調整804及該回歸調整806)係用於代工廠或IP供應商的指導方針。表4詳細地指出藉由積體電路共設計方法100之該複數個設計階段，一回歸調整800用於去耦合電容器模型202及電網模型204。具體而言，回歸調整800用於該面積規範212、該複數個去耦合電容器利用率規範214、該複數個凸塊/矽穿孔/穿孔利用率規範222及該複數個穩態瞬態電壓規範230，並由積體電路共設計方法100之該複數個設計階段指出於表4中。在第8圖與表4中所示的調整因子是例子而且其他調整因子也能使用。
Figure 108143485-A0305-02-0025-4
根據本揭露的各個方面，第9圖繪示出一例子元件900。元件900可包括SOC902與一IVR904。與本揭露之複數個實施例一致的，IVR904係與SOC902整合。IVR904包括，但不限於，一交換式調節器或一低壓降(LDO)調節器。再者，SOC902及IVR904係共設計成在該共設計處理之複數個早期階段期間使用複數個共模擬。SOC902與IVR904係共設計的，例如用以控制成本，用以避免過度設計，及用以允許該設計師去執行漸進邊緣控制。用於SOC902與IVR904的該共設計處理包括，但不限制於，如對應於第1圖有更多細節描述的積體電路共設計方法100。
本揭露之複數個實施例提供藉由一SOC RTL設 計階段、一預模擬設計階段及後模擬設計階段之一個一致性SOC電流曲線模型提取，其具有電網、凸塊、去耦合電容器與電流波形資訊，用以在複數個前期設計階段共設計IVR/SOC。並且，本揭露之複數個實施例提供一處理，用以提取在任意SOC功率模擬設計階段的電網、凸塊、去耦合電容及電流曲線模型。再者，本揭露之複數個實施例提供翻轉回電流曲線之一處理，用以避免由迴路產生的錯誤電流變化，使模擬更真實。並且，本揭露之複數個實施例包括一回歸處理，用以共模擬收斂與邊緣控制。根據本揭露之複數個實施例，提供於IVR與SOC共設計的一快速TAT時間，此外，本揭露之複數個實施例提供一致性IVR與SOC共模擬給IVR設計，用以避免過度設計及允許設計者執行漸進邊緣控制。
本揭露之一實施例包括一種方法。該方法包括提取一第一電流曲線模型，該第一電流曲線模型相關於在該SOC之第一設計階段的晶片上系統(SOC)，及定義根據該提取第一電流曲線模型，該整合電壓調節器(IVR)及該SOC通過一第一共模擬。其次，該方法包括提取一第二電流曲線模型，該第二電流曲線模型係相關於在該SOC之第二設計階段的該SOC，該第二設計階段緊接著該第一設計階段，及定義根據該提取第二電流曲線模型，該IVR和該SOC通過一第二共模擬。然後該方法包括提取一第三電流曲線模型，該第三電流曲線模型係相關於在該SOC之一 個第三設計階段的該SOC，該第三設計階段緊接著第二設計階段，及定義根據該提取第三電流曲線模型，該IVR和該SOC通過一第三共模擬。
本揭露之其他實施例係包括一裝置。該裝置包括一晶片上系統(SOC)及整合在該SOC的一積體電壓調節器(IVR)。在該共設計之複數個階段期間，該SOC與該IVR係共設計的使用複數個共模擬。
然而，本揭露之其他實施例包括一種方法。該方法包括提取一第一電流曲線模型，該第一電流曲線模型係相關於在該SOC之一暫存器傳輸級(RTL)設計階段的一晶片上系統(SOC)，及定義根據該提取第一電流曲線模型的一積體電壓調節器(IVR)及該SOC通過一第一共模擬。再來，該方法包括提取一第二電流曲線模型，該第二電流曲線模型係相關於在該SOC之預模擬設計階段的該SOC，及定義根據該提取第二電流曲線模型，該IVR與該SOC通過一第二共模擬。
以上論述了數個實施例之特徵，使得本技術領域的技術人員可以更好地理解本當前揭露之各方面。本領域技術人員應當理解，他們可以容易地使用本揭露作為基礎來設計或修改其他過程和結構以實現相同的目的和/或實現本實施例所介紹之相同優點。本領域之技術人員還應該認識到這樣的等效構造並沒有背離當前揭露之精神與範圍，他們能在不背離當前揭露之精神與範圍的情況下，在此做 出各種改變、替換和變更。
本案內容之一技術態樣係關於一種積體電路共設計方法，包括：提取一第一電流曲線模型，其中第一電流曲線模型係相關於在一晶片上系統(System on Chip,SOC)之一第一設計階段的SOC；根據提取第一電流曲線模型，決定一積體電壓調節器(Integrated Voltage Regulator,IVR)及SOC是否通過一第一共模擬；提取一第二電流曲線模型，其中第二電流曲線模型係相關於在SOC之一第二設計階段的SOC，第二設計階段係緊接在第一設計階段之後；根據提取第二電流曲線模型，決定IVR及SOC是否通過一第二共模擬；提取一第三電流曲線模型，其中第三電流曲線模型係相關於在SOC之一第三設計階段的SOC，第三設計階段係緊接在第二設計階段之後；及根據提取第三電流曲線模型，決定IVR及SOC是否通過一第三共模擬。
在一實施例中之該積體電路共設計方法，其中第一設計階段包括一暫存器傳輸級(Register-Transfer Level,RTL)設計階段。
在一實施例中之該積體電路共設計方法，其中第二設計階段包括SOC之一預模擬設計階段。
在一實施例中之該積體電路共設計方法，其中第三設計階段包括SOC之一後模擬設計階段。
在一實施例中之該積體電路共設計方法，其中第一電流曲線模型、第二電流曲線模型及第三電流曲線模型其中至少一者，包括一去耦合電感器模型。
在一實施例中之該積體電路共設計方法，其中第一電流曲線模型、第二電流曲線模型及第三電流曲線模型其中至少一者包括一電網模型。
在一實施例中之該積體電路共設計方法，其中電網模型係相關於複數個凸塊及複數個矽穿孔(Through-Silicon Via,TSV)的其中至少一者。
在一實施例中之該積體電路共設計方法，其中電網模型係相關於SOC之一電源供應網。
在一實施例中之該積體電路共設計方法，其中第一電流曲線模型、第二電流曲線模型及第三電流曲線模型的其中至少一者包括從一動態功率波形提取之一SOC I(t)之一分段線性(Piecewise Linear,PWL)描述。
在一實施例中之該積體電路共設計方法，更進一步包括選擇一Tstep給SOC I(t)，其中SOC I(t)係包括min(0.1 x Tperiod,Trise/Tfall)。
在一實施例中之該積體電路共設計方法，更進一步包括在第一共模擬、第二共模擬及第三共模擬其中至少一者的期間翻轉回SOCI(t)。
在一實施例中之該積體電路共設計方法，更進一步包括運用一回歸調整於第一電流曲線、運用回歸調整於第二電流曲線及運用一回歸調整於第三電流曲線。
在一實施例中之該積體電路共設計方法，其中IVR包括一交換式調節器。
在一實施例中之該積體電路共設計方法，其中IVR包括一低壓降(Low-Dropout,LDO)調節器。
本案內容之一技術態樣係關於一種積體電路裝置，包括：一晶片上系統(System on Chip,SOC)及一積體電壓調節器(Integrated Voltage Regulator,IVR)整合至SOC，其中SOC及IVR係在一共設計之複數個階段期間使用複數個共模擬以進行共設計。
在一實施例中之該積體電路裝置，其中IVR包括一交換式調節器。
在一實施例中之該積體電路裝置，其中IVR包括一低壓降(Low-Dropout,LDO)調節器。
本案內容之一技術態樣係關於一種積體電路模擬方法包括：提取一第一電流曲線模型，第一電流曲線模型係相關於在SOC之一暫存器傳輸級(Register-Transfer Level,RTL)設計階段的一晶片上系統(System on Chip,SOC)；根據提取第一電流曲 線模型，決定一積體電壓調節器(IVR)及SOC是否通過一第一共模擬；提取一第二電流曲線模型，其中第二電流曲線模型係相關於在SOC之一預模擬設計階段的SOC；及根據提取第二電流曲線模型，決定IVR及SOC是否通過一第二共模擬。
在一實施例中之該積體電路模擬方法，更進一步包括：提取一第三電流曲線模型，其中第三電流曲線模型係相關於在SOC之一後模擬設計階段的SOC；及根據提取第三電流曲線模型，決定IVR及SOC是否通過一第三共模擬。
在一實施例中之該積體電路模擬方法，其中第一電流曲線模型、第二電流曲線模型及第三電流曲線模型其中至少一者包括一去耦合電感器模型、一電網模型及從一動態功率波形提取之一SOC I(t)之一分段線性(Piecewise Linear,PWL)描述其中至少一者。
100:積體電路共設計方法
102:第一設計階段
104:第二設計階段
106:第三設計階段
108:第一電流曲線模型
110:電網規範資料
112:IVR設計資料
114:決策區塊
116:電網規範資料
118:IVR設計資料
120:第二電流曲線模型
122:決策區塊
124:SOC面積、去耦合電容器與電網規範資料
126:IVR設計資料
128:第三電流曲線模型
130:決策區塊
132:階段

Claims (10)

  1. 一種積體電路共設計方法，包括：提取一第一電流曲線模型，其中該第一電流曲線模型係相關於在一晶片上系統之一第一設計階段的該晶片上系統；根據經提取之該第一電流曲線模型，決定一積體電壓調節器及該晶片上系統是否通過一第一共模擬；提取一第二電流曲線模型，其中該第二電流曲線模型係相關於在該晶片上系統之一第二設計階段的該晶片上系統，該第二設計階段係緊接在該第一設計階段之後；根據經該提取之該第二電流曲線模型，決定該積體電壓調節器及該晶片上系統是否通過一第二共模擬；提取一第三電流曲線模型，其中該第三電流曲線模型係相關於在該晶片上系統之一第三設計階段的該晶片上系統，該第三設計階段係緊接在該第二設計階段之後；及根據經提取之該第三電流曲線模型，決定該積體電壓調節器及該晶片上系統是否通過一第三共模擬。
  2. 如請求項1所述之該積體電路共設計方法，其中該第一設計階段包括一暫存器傳輸級設計階段。
  3. 如請求項1所述之該積體電路共設計方法，其中該第一電流曲線模型、該第二電流曲線模型及該第三電流曲線模型其中至少一者包括一去耦合電感器模型。
  4. 如請求項1所述之該積體電路共設計方法，其中該第一電流曲線模型、該第二電流曲線模型及該第三電流曲線模型其中至少一者包括一電網模型。
  5. 如請求項4所述之該積體電路共設計方法，其中該電網模型係相關於複數個凸塊及複數個矽穿孔的其中至少一者。
  6. 如請求項1所述之該積體電路共設計方法，其中該第一電流曲線模型、該第二電流曲線模型及該第三電流曲線模型的其中至少一者包括從一動態功率波形提取一晶片上系統電流曲線之一分段線性描述。
  7. 如請求項1所述之該積體電路共設計方法，更進一步包括運用一回歸調整於該第一電流曲線模型、運用該回歸調整於該第二電流曲線模型及運用該回歸調整於該第三電流曲線模型。
  8. 一種積體電路裝置，包括：一晶片上系統；及一積體電壓調節器整合至該晶片上系統，該積體電壓調節器與該晶片上系統配置於一封裝基板上，其中該晶片上系統及該積體電壓調節器係在一共設計之複數個階段期間 使用複數個共模擬以進行共設計，其中該積體電壓調節器包含：一功率控制器；以及一電感器，該電感器配置於該功率控制器與該封裝基板之間。
  9. 一種積體電路模擬方法，包括：提取一第一電流曲線模型，該第一電流曲線模型係相關於在一晶片上系統之一暫存器傳輸級設計階段的該晶片上系統；根據經提取之該第一電流曲線模型，決定一積體電壓調節器及該晶片上系統是否通過一第一共模擬；提取一第二電流曲線模型，其中該第二電流曲線模型係相關於在該晶片上系統之一預模擬設計階段的該晶片上系統；及根據經提取之該第二電流曲線模型，決定該積體電壓調節器及該晶片上系統是否通過一第二共模擬。
  10. 如請求項9所述之該積體電路模擬方法，其中該第一電流曲線模型、該第二電流曲線模型及該第三電流曲線模型其中至少一者包括一去耦合電感器模型、一電網模型及從一動態功率波形提取之一晶片上系統電流曲線之一分段線性描述的其中至少一者。
TW108143485A 2018-11-29 2019-11-28 積體電路裝置、積體電路共設計方法及積體電路模擬方法 TWI718786B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201862772966P 2018-11-29 2018-11-29
US62/772,966 2018-11-29
US201962857373P 2019-06-05 2019-06-05
US62/857,373 2019-06-05
US16/599,823 2019-10-11
US16/599,823 US10970439B2 (en) 2018-11-29 2019-10-11 System on chip (SOC) current profile model for integrated voltage regulator (IVR) co-design

Publications (2)

Publication Number Publication Date
TW202029415A TW202029415A (zh) 2020-08-01
TWI718786B true TWI718786B (zh) 2021-02-11

Family

ID=70850270

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108143485A TWI718786B (zh) 2018-11-29 2019-11-28 積體電路裝置、積體電路共設計方法及積體電路模擬方法

Country Status (3)

Country Link
US (3) US10970439B2 (zh)
CN (1) CN111241763B (zh)
TW (1) TWI718786B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9627365B1 (en) * 2015-11-30 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Tri-layer CoWoS structure
US10970439B2 (en) * 2018-11-29 2021-04-06 Taiwan Semiconductor Manufacturing Company, Ltd System on chip (SOC) current profile model for integrated voltage regulator (IVR) co-design
CN113067471B (zh) * 2021-04-08 2022-04-08 北京华大九天科技股份有限公司 一种pwm逻辑高低电平切换区域的电流监控方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9536625B1 (en) * 2015-06-22 2017-01-03 Qualcomm Incorporated Circuitry and method for critical path timing speculation in RAMs
US20170263588A1 (en) * 2016-03-09 2017-09-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of fabricating the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8595677B1 (en) * 2011-12-21 2013-11-26 Cadence Design Systems, Inc. Method and system for performing voltage-based fast electrical analysis and simulation of an electronic design
TWI653367B (zh) * 2013-06-11 2019-03-11 美商應用材料股份有限公司 具有高薄片電阻之工件上的電化學沉積
US9536038B1 (en) * 2015-04-13 2017-01-03 Qualcomm Incorporated Method and algorithm for functional critical paths selection and critical path sensors and controller insertion
US10402526B2 (en) * 2015-06-05 2019-09-03 Chaoyang Semiconductor Jiangyin Technology Co., Ltd. Integrated system of PDN implementation and digital co-synthesis
US10521538B2 (en) * 2016-04-27 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd Method and system for integrated circuit design with on-chip variation and spatial correlation
US10599799B1 (en) * 2016-10-26 2020-03-24 Ansys, Inc. Low-dropout regulator and charge pump modeling using frequency-domain fitting methods
US10970439B2 (en) * 2018-11-29 2021-04-06 Taiwan Semiconductor Manufacturing Company, Ltd System on chip (SOC) current profile model for integrated voltage regulator (IVR) co-design

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9536625B1 (en) * 2015-06-22 2017-01-03 Qualcomm Incorporated Circuitry and method for critical path timing speculation in RAMs
US20170263588A1 (en) * 2016-03-09 2017-09-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of fabricating the same

Also Published As

Publication number Publication date
US11669664B2 (en) 2023-06-06
US10970439B2 (en) 2021-04-06
US20240012969A1 (en) 2024-01-11
CN111241763B (zh) 2023-12-08
US20210224445A1 (en) 2021-07-22
TW202029415A (zh) 2020-08-01
CN111241763A (zh) 2020-06-05
US20200175129A1 (en) 2020-06-04

Similar Documents

Publication Publication Date Title
TWI718786B (zh) 積體電路裝置、積體電路共設計方法及積體電路模擬方法
US6240542B1 (en) Poly routing for chip interconnects with minimal impact on chip performance
TWI709053B (zh) 積體電路設計系統以及用於積體電路設計之方法
US10796060B2 (en) Method and system for pin layout
Healy et al. Distributed TSV topology for 3-D power-supply networks
US11030383B2 (en) Integrated device and method of forming the same
Karn et al. EDA challenges facing future microprocessor design
Kim et al. Chiplet/interposer co-design for power delivery network optimization in heterogeneous 2.5-D ICs
Zhu et al. High-performance logic-on-memory monolithic 3-D IC designs for arm Cortex-A processors
US20190384869A1 (en) Integrated system of pdn implementation and digital co-synthesis
JP3544356B2 (ja) 半導体集積回路のレイアウト方法および設計システム
Healy et al. Power-supply-network design in 3D integrated systems
Chen et al. Floorplet: Performance-Aware Floorplan Framework for Chiplet Integration
Cheng et al. Alleviating through-silicon-via electromigration for 3-D integrated circuits taking advantage of self-healing effect
Xu et al. Distributed port assignment for extraction of power delivery networks
Kim et al. Power integrity coanalysis methodology for multi-domain high-speed memory systems
Uematsu et al. Chip-package-PCB co-simulation for power integrity design at the early design stage
Wane et al. Chip-package co-design methodology for global co-simulation of re-distribution layers (RDL)
Kannan et al. An efficient wirelength optimization for booth multiplier using silicon vias
Lee et al. Efficient package pin-out planning with system interconnects optimization for package-board codesign
Gupta et al. A Methodology for distributed Co-design and Coextraction of Die Re-distribution Layer and Package
Bekiaris et al. A standard-cell library suite for deep-deep sub-micron CMOS technologies
Song et al. A fine-grained co-simulation methodology for IR-drop noise in silicon interposer and TSV-based 3D IC
Walimbe Efficient Pre-Silicon ESD Verification for Enabling High Performance IO Design
GB2612165A (en) Full die and partial die tape outs from common design