CN111241763B - 集成电路装置、集成电路共设计方法及集成电路模拟方法 - Google Patents

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Abstract

一集成电路共设计方法，其包含以下步骤：提取一第一电流曲线模型是相关于在一晶片上系统的一第一设计阶段的该晶片上系统。然后根据该提取第一电流曲线模型，决定一集成电压调节器及该晶片上系统是否通过一第一共模拟。下一个，提取一第二电流曲线模型，该第二电流曲线模型是相关于在该晶片上系统的一第二设计阶段的该晶片上系统。然后根据该提取第二电流曲线模型，决定该集成电压调节器与该晶片上系统是否通过一第二共模拟。提取一第三电流曲线模型，该提取第三电流曲线模型是相关于在该晶片上系统的一第三设计阶段的该晶片上系统。然后根据该提取第三电流曲线模型，决定该集成电压调节器与该晶片上系统是否通过一第三共模拟。

Description

集成电路装置、集成电路共设计方法及集成电路模拟方法
技术领域
本案实施例是有关于一种集成电路装置、集成电路共设计方法及集成电路共模拟方法，且特别是有关于集成电压调节器(IVR)整合至晶片上系统(SOC)的整合电路及其共设计、共模拟的方法。
背景技术
一系统单晶片(System On Chip,SOC)是一集成电路(也就是熟知的一“晶片”)，其整合一计算机的多个组件或其他电子系统。这些多个组件通常，但并非总是，包括全部在同一基板或微晶片上的一中央处理器(Central Processing Unit,CPU)、记忆体、多个输入/输出端口及二级储存器。根据其应用，其包括数字，模拟，混和信号以及常射频信号处理功能。由于他们是整合在一单基板上，SOCs消耗更少的功率并且在等效功能之下比多晶片设计占用更少面积。因此，SOCs在手机运算(例如，智能手机)与边缘运算市场中是很普遍的。SOCs很普遍地使用于嵌入系统与IoT技术。
SOCs与一般传统基于主机板PC架构相比，个别组件根据其功能连接至一个中央接口电路板。其中一主机板容纳与连接可拔插或可替换的多个组件，SOCs整合全部的这些多个组件于一单集成电路中，如同全部这些功能都内建于该主机板中。一SOC是整合在一个单电路晶粒上的一个CPU、多个绘图及多个记忆体接口、硬盘与USB的连接、多个随机存取记忆体及多个只读记忆体，及在一单电路晶粒上的辅助记忆体，其中一主机板连接这些多个模块成为多个个别组件或多个扩充卡。
更紧密地多个集成计算机系统设计以提升效能及减少功率消耗，乃至于考虑多个组件的减少可替换性的成本方面，半导体晶粒区域需要以多个个别模块的一等效设计组成。根据定义，多个SOC设计是完全或几乎完全跨整合至不同的多个组件模块。基于这些理由，在计算机产业中，朝向组件的更紧密整合已是一个普遍趋势，部分原因是由于SOCs与学习自手机与嵌入运算市场的影响。SOCs可以被视为朝向嵌入运算与硬件加速的更大趋势的一部分。
发明内容
本案内容的一技术态样是关于一种集成电路共设计方法，包括：提取一第一电流曲线模型，其中第一电流曲线模型是相关于在一晶片上系统的一第一设计阶段的晶片上系统；根据提取第一电流曲线模型，决定一集成电压调节器及晶片上系统是否通过一第一共模拟；提取一第二电流曲线模型，其中第二电流曲线模型是相关于在晶片上系统的一第二设计阶段的晶片上系统，第二设计阶段是紧接在第一设计阶段之后；根据提取第二电流曲线模型，决定集成电压调节器及晶片上系统是否通过一第二共模拟；提取一第三电流曲线模型，其中第三电流曲线模型是相关于在晶片上系统的一第三设计阶段的晶片上系统，第三设计阶段是紧接在第二设计阶段之后；及根据提取第三电流曲线模型，决定集成电压调节器及晶片上系统是否通过一第三共模拟。
本案内容的一技术态样是关于一种集成电路装置，包括：一晶片上系统及一集成电压调节器整合至晶片上系统，其中晶片上系统及集成电压调节器是在一共设计的多个阶段期间使用多个共模拟以进行共设计。
本案内容的一技术态样是关于一种集成电路模拟方法包括：提取一第一电流曲线模型，第一电流曲线模型是相关于在一晶片上系统的一暂存器传输级设计阶段的晶片上系统；根据提取第一电流曲线模型，决定一集成电压调节器及晶片上系统是否通过一第一共模拟；提取一第二电流曲线模型，其中第二电流曲线模型是相关于在晶片上系统的一预模拟设计阶段的晶片上系统；及根据提取第二电流曲线模型，决定集成电压调节器及晶片上系统是否通过一第二共模拟。
附图说明
当结合附图阅读时，根据以下详细描述可更好地理解本揭示案的态样。应注意，根据工业标准实践，各种特征未按比例绘制。事实上，为论述清楚，各特征的尺寸可任意地增加或缩小。
图1根据一些实施例绘示一种方法以提供一SOC及一IVR的一整合共设计的示意图；
图2根据一些实施例绘示一电流曲线模型提取示意图；
图3根据一些实施例绘示一去耦合电容器模型提取示意图；
图4根据一些实施例绘示电网模型提取示意图；
图5根据一些实施例绘示电网模型提取示意图；
图6根据一些实施例绘示动态功率提取示意图；
图7根据一些实施例绘示翻转回该SOC电流曲线I(t)示意图；
图8根据一些实施例绘示一回归调整，该回归调整用于去耦合通过该多个设计阶段的一电容模型及一电网模型示意图；
图9根据一些实施例揭露包括一晶片上系统(SOC)及一集成电压调节器(IVR)的一装置示意图。
【符号说明】
100 集成电路共设计方法
102 第一设计阶段
104 第二设计阶段
106 第三设计阶段
108 第一电流曲线模型
110 电网规范数据
112 IVR设计阶段
114 决策区块
116 电网规范数据
118 IVR设计数据
120 第二电流曲线模型
122 决策区块
124最终SOC面积、去耦合电容器与电网规范数据
126 IVR设计数据
128 第三电流曲线模型
130 决策区块
132 阶段
200 SOC电流曲线模型提取
202 去耦合电容器模型
204 电网模型
204a 电网模型
204b 电网模型
206 动态功率提取
210 去耦合电容器单位数据
212 面积规范
214 去耦合电容器规范
216 单位
220 电网单位数据
222凸块/硅穿孔/穿孔利用率规范
224 单位
230 稳态瞬态电压规范
240 功率回报引擎
242SOC暂存器传输级/网表与动作244定义间隔Tstep
700处理SOC电流曲线
700a SOC电流曲线
702a电流曲线I(t)
702b反转电流曲线I(t)
704a反转电流曲线I(-t)
704c反转电流曲线I(-t)
706a 翻转回
706b 翻转回
706c 翻转回
800 回归调整
802 回归调整
804 回归调整
806 回归调整
900 元件
902 晶片上系统
904 集成电压调节器
具体实施方式
以下揭示内容提供许多不同实施例或实例，以便实现所提供标的之不同特征。下文描述部件及排列的特定实例以简化本揭示内容。当然，此等实例仅为实例且不意欲为限制性。举例而言，在随后描述中在第二特征上方或在第二特征上第一特征的形成可包括第一及第二特征形成为直接接触的实施例，以及亦可包括额外特征可形成在第一及第二特征之间，使得第一及第二特征可不直接接触的实施例。另外，本揭示案在各实例中可重复元件符号及/或字母。此重复为出于简单清楚的目的，且本身不指示所论述各实施例及/或配置之间的关系。
另外，空间相对用语，诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者，在此为便于描述可用于描述诸图中所图示一个元件或特征与另一(些)元件或(多个)特征的关系。除图形中描绘的方向外，空间相对用语意图是包括元件在使用或操作中的不同方向。设备可为不同朝向(旋转90度或在其他的方向)及可因此同样地解释在此使用的空间相对的描述词。
集成电路(ICs)包括一硅晶粒，其携带被动元件例如电容器与电感器，用以整合至一电路系统中。相似于其他晶片，这些都建立在一硅基板的一边上。该主动表面包括连接线，用以连接从该外部世界到在该晶片上的该被动元件。
多个集成电压调节器(Integrated Voltage Regulators,IVRs)是应用在多个晶片上系统(SOCs)中。IVRs是包括一电感器(例如，耦合电感电压调节器)及一电容器(例如，深沟槽电容器)。电流IVRs定位一耦合电感电压调节器及在一SOC扇出封装的一基板下的一深沟槽电感器。一扇出封装由扇出晶圆级封装(fanout Wafer-Level Packaging,fanoutWLP)制造，其是一集成电流封装技术及标准晶圆级封装(WLP)解决方案的一增强。该电流整合电压调节器策略的问题包括，例如，该耦合电感电压调节器及该深沟槽电容器，在该SOC封装上占用太多空间和/或闭塞SOC信号。
本揭露的多个实施例提供一IVR整合至一SOC，用以减少系统解决方案的尺寸，提升功率输送效率，提供更多弹性动态电压与频率调整(DVFS)以节能，及通过缩短该功率传输电流回路电感以提升功率整合。
通过共模拟发生在该SOC设计完成之后，多个传统电压调节器(VoltageRegulators,VRs)及SOC是个别地设计。结果，多个传统制程可能导致很长的转回时间(Turnaround Time,TAT)，一种达成最佳化解决方案的难题，而需要过度设计SOC与VR，用以支援晶粒、基板与主机版上的变数。此外，多个传统VRs放置于一印刷电路板(PrintCircuit Boards,PCBs)上，其设计成在一后期阶段中，潜在地使该SOC及VR整合TAT长度，及该SOC与VR过度设计以允许更多边缘。
高功率密度IVR/SOC晶片及封装级整合是需要允许IVR与SOC规范的取舍，以达成更紧密的多个电源完整性需求。然而，通过多个传统制程，则需反复的重制该SOC与该VR，其将是昂贵且产生时间延迟(例如，最多至1-2年)。
多个传统制程不产生多个合理的电流曲线用以在早期阶段或多个早期阶段中分析该IVR规范。他们也不具有一致的模拟环境以提供跨越该SOC设计阶段的IVR与SOC共模拟。
本揭露的多个实施例提供一个一致SOC电流曲线模型，其中该一致SOC电流曲线模型是提取自一SOC暂存器传输级(RTL)设计阶段、一前模拟(例如，presim)设计阶段及一后模拟(例如，postsim)设计阶段，其中该SOC暂存器传输级(RTL)设计阶段、该前模拟(例如，presim)设计阶段及该后模拟(例如，postsim)设计阶段是具有电源供应网、凸块、去耦合电感器(例如，decap)及电流波前信息，作为在一前期阶段的IVR/SOC共设计。此外，本揭露的多个实施例提供一种处理，以在任何SOC功率模拟设计阶段提取电网、凸块、去耦合电容器与电流曲线(例如，I(t))模型。
此外，本揭露的多个实施例提供反转电流曲线I(t)的一种处理，用以避免由多个回路所产生的错误电流变化，使模拟更为真实。并且，本揭露的多个实施例包括一种回归处理用于共设计收敛与边缘控制。这些多个处理是使用于IVRs的全部类型，例如与本揭露的多个实施例一致的多个交换式调节器及多个低压差(LDO)调节器。
因此，本揭露的多个实施例提供给IVR与SOC共设计一更快速的TAT时间。此外，本揭露的多个实施例提供给IVR设计一致的IVR与SOC共模拟，用以避免过度设计及允许该设计执行渐进边缘控制。
图1绘示一方法，该方法与本揭露的多个实施例一致，用以提供一SOC及一IVR的一整合共设计。如图1中所示，方法100是具有该SOC的一第一设计阶段102、该SOC的一第二设计阶段104及该SOC的一第三设计阶段106。虽然图1绘示3个设计阶段，本揭露的多个实施例包括多个设计阶段的任意数且并不限制于3。例如，第一设计阶段102包括该SOC的一暂存器传输级(RTL)设计阶段、第二设计阶段104包括该SOC的一预模拟(例如，presim)设计阶段及第三设计阶段106包括该SOC的一后模拟(例如，postsim)设计阶段。
在该SOC的该RTL设计阶段(例如，如上述的该实施例中的该第一设计阶段102)，产生该SOC的一RTL描述，其通过一逻辑合成工具，转换为该SOC电流的一门级描述。该多个合成结果是接着使用于取代及路由多个工具，用以创造一物理性布局。RTL是一设计抽象概念，其根据介于硬件暂存器之间的数字信号流塑造一同步数字电路，及该多个逻辑操作运作于这些多个信号上。RTL抽象化使用于硬件描述语言(Hardware DescriptionLanguages,HDLs)中，例如Verilog与VHDL，用以创造一电路的多个高阶表示法，从中导出多个低阶表示法及最终实际配线。
在该SOC的该预设计阶段(例如，如上述的该实施例中的该第二设计阶段104)进行预布局模拟。在该SOC的该后模拟设计阶段(例如，如上述的该实施例中的该第三设计阶段106)进行后布局模拟。
在方法100的该多个设计阶段的每个设计阶段，从该SOC的规范数据提取一电流曲线模型。该SOC的规范数据的多个例子包括：SOC区域、去耦合电容器(decap)及该SOC的电网规范数据。值得注意之处，该SOC的其他规范数据是使用于提取该电流曲线模型。用于该SOC的该提取电流曲线模型是接着与该IVR设计数据用于共模拟该IVR与SOC。如果该共模拟通过，方法100移至下一个设计阶段。通过此种方法以提供一并联IVR及SOC的共设计流，用以允许给予一更短TAT时间，其中于该设计处理中的规范取舍可更容易地被了解。
如图1中所示，在第一个设计阶段(例如，该RTL设计阶段)102，从该SOC的SOC区域、去耦合电感器及电网规范数据110提取一第一电流曲线模型108。然后该SOC的提取电流曲线模型108是随着IVR设计阶段112使用，用以共模拟该IVR及该SOC。如果在决策区块114共模拟该IVR及该SOC通过，方法100继续至第二设计阶段(例如，该预模拟设计阶段)104。如果该共模拟该IVR及该SOC尚未通过，则改变SOC区域、去耦合电容器及电网规范数据110和/或改变IVR设计数据112，以及重新运作该共模拟该IVR及该SOC。重复如上所述的步骤直到该共模拟该IVR及该SOC通过为止。
在第二设计阶段(例如，该预模拟设计阶段)104，改善SOC区域、去耦合电容器及电网规范数据110，用以创造SOC区域、去耦合电容器与电网规范数据116。相似地，改善IVR设计数据112，以创造IVR设计数据118。接着在第二设计阶段(例如，该预模拟设计阶段)104，从SOC区域、去耦合电容器与电网规范数据116抽取该SOC的一第二电流曲线模型120。然后该SOC的该抽取电流曲线模型120随着IVR设计数据118使用，以共模拟该IVR及该SOC。如果在决策区块122该共模拟该IVR与该SOC通过，方法100可继续至第三设计阶段(例如，该后模拟设计阶段)106。如果该共模拟尚未通过，SOC区域、去耦合电容器与电网规范数据116和/或IVR设计数据118可能被改变且该共模拟可能被重新运行。此步骤可重复直到该共模拟通过为止。
在第三设计阶段(例如，该后模拟设计阶段)106，SOC面积、去耦合电容器及电网规范数据116用以创造最终SOC区域、去耦合电容器及电网规范数据124。相似地，IVR设计数据118是最终确认以创造IVR设计数据126。接着在第三设计阶段(例如，该后模拟设计阶段)106，从SOC面积、去耦合电容器与电网规范数据124提取一第三电流曲线模型128给该SOC。该SOC的提取电流曲线模型128是接着与IVR设计数据126使用，以共模拟该IVR与SOC。如果在该共模拟通过于决策区块130，方法100结束在阶段132。如果该共模拟未通过，改变SOC面积、去耦合电容器与电网规范数据124和/或IVR设计数据126，并且该共模拟可重新运行。此步骤可重复直至该共模拟通过。
相应地，为该SOC制定该IVR及在早期设计阶段(例如，第一设计阶段102与第二设计阶段104)共模拟每个IVR与SOC解决方案，用以使该IVR设计者知道更多用于该SOC的装载，从而减少缺乏安全设计的风险与过度设计的成本。换句话说，当该IVR设计者知道用于该SOC的该装载比预期更高，该IVR设计者可提高该IVR的该容量，以避免缺乏安全设计的风险；并且当该IVR设计者知道用于该SOC的该装载低于预期时，该IVR设计者可减少该IVR的该电容器，以避免过度设计成本。结果，本揭露的实施例可提供该IVR与SOC共设计一快速TAT时间。此外，本揭露的实施例可提供在IVR设计的一致IVR与SOC共模拟，以避免过度设计与允许该设计者去执行渐进边缘控制。
图2阐述如图1中所述如上的该电流曲线模型提取。如图2中所示，SOC电流曲线模型提取200可包括一去耦合电容器(例如，decap)模型202、一电网模型204与一动态功率提取206，其可进一步利用图3至图6讨论如下。
图3更详细的阐述了从图2的去耦合电容器(decap)模型202提取。如图3中所示，根据去耦合电容器单位数据210、面积规范212与去耦合电容器利用率规范214的计算单位216的该数目来定义SOC去耦合电容器模型202。去耦合电容器是一电容器，用以去耦合一电网络的一部分或来自于其他的电路。去耦合电容器单位数据210可从一铸造制程设计套件(Process Design Kit,PDK)中的数据来获得。该去耦合电容器单位数据210可包括，但不限制于，面积每单位(面积单位)、电阻每单位(R单位)、电感每单位(L单位)及电容每单位(C单位)。面积可从该面积规范212来获得且去耦合电容器利用率可从该去耦合电容器利用率规范214来获得。单位216的该数目可运算成其中N1＝面积*利用率/面积单位。换句话说，单位216的该数目由面积与去耦合电感器利用率的乘积除以面积每单位所定义。接着该去耦合电容器模型202可定义为(R单位/N1，L单位/N1，C单位*N1)；换句话说，该总电感是N1单位的并联连接(R单位*N1)；该总电感是N1单位的并联连接(L单位*N1)；以及该总电容是N1单位的并联连接(C单位*N1)。表1指出在方法100的该不同设计阶段中，该来源对应该面积规范212与该去耦合电容器利用率规范214。依照该面积规范212，在第一设计阶段102及第二设计阶段104使用该面积规范212(其中为基于门数的面积)，在第三阶段106时使用真实面积。依照该去耦合电容器利用率规范214，在第一设计阶段102使用相关于一最小电容器的一最小利用率；在第二设计阶段104使用相关于一典型电容的一典型利用率；及在第三设计阶段106使用相关于一真实例子的一真实利用率。换句话说，在之后的(多个)阶段(例如，该第三设计阶段106)，对应该面积规范212及该去耦合电容器利用率规范214的该来源成为更接近于该SOC的真实例子。
表1
图4阐述了提取自图2的电网模型204的更多细节。该电网模型204包括用在不同封装技术例如晶圆凸块、硅穿孔(TSV)及垂直互连存取(Via)的一电网模型204a及用在电源供应网的一电网模型204b。如图4中所示，用于不同封装技术例如晶圆凸块、硅穿孔与穿孔的该电网模型204a，其根据电网单位数据(例如，用于晶圆凸块、硅穿孔与穿孔的每对电网)220、该面积规范212与凸块/硅穿孔/穿孔利用率规范222来定义。在SOCs中的电力分布网络一般地架构成一多层网称之为SOC电网。在该SOC电网中，每个金属化层中的垂直电源/地(P/G)线是跨越整个晶粒(或一大功能性元件)并且正交于在该相邻多个层中的该多个线。不同的封装技术例如晶圆凸块、硅穿孔及穿孔是用于连接一电源(地)线至在该重迭部位的另个电源(地)线。晶圆凸块是一封装制程，其中多个金属焊料球或多个凸块在切割前形成在该半导体晶圆上。多个晶圆凸块提供一相互连接，该相互连接介于该晶粒及一基板或在一元件中的印刷电路板之间。一硅穿孔(TSV)或晶片穿孔是一垂直电连接，其完全通过一硅晶圆或晶粒。TSVs是高效互连技术，作为引线接合与倒装晶片的一种替换，用以创造多个3D封装与多个3D集成电路。相较于多个替换例如封装上的封装，该互连及元件密度大幅提升，且该相互连接的该长度变得更短。一通孔是一电连接，该电连接是介于各层之间的一物理电子电路，其跨越一或多个相邻层的该平面。
电网单位数据(例如，用于晶圆凸块、硅穿孔及通孔的电网每对)220可从在一代工厂制程设计套件(PDK)中的数据获得。该电网单位数据220可包括，但不限制于，面积每单位(面积单位)、电阻每单位(R单位)、电感每单位(L单位)及电容每单位(C单位)。面积是从该面积规范212来获得，凸块/硅穿孔/穿孔利用率是从该凸块/硅穿孔/穿孔利用率规范222来获得。单位224的该数目是运算为，其中M1＝面积*使用率/面积单位。换句话说，该些单位224的该数目是定义为面积乘以凸块/硅穿孔/穿孔利用率除以面积每单位。接着该电网模型204a是定义成(R单位/M1，L单位/M1，C单位*M1)。换句话说，该总电阻是那个该多个M1单元的并联连接(R单位*M1)；该总电感为那个该多个M1单元的并联连接(L单位*/M1)；以及该总电容为那个该多个M1单元的并联连接(C单位*/M1)。表2指出该来源对应于在方法100的不同阶段中的该面积规范212及该凸块/硅穿孔/穿孔利用率规范222。就该面积规范212而言，在第一设计阶段102及第二设计阶段104使用该面积规范212(其中面积为基于门数)，在第三阶段106时使用真实面积。就该凸块/硅穿孔/穿孔利用率规范222而言，在第一设计阶段102获得相应于一最小电感的一最大数；在第二设计阶段104获得相应于一典型电感的一典型数量；并且在第三设计阶段106获得对应于真实例子的实数。换句话说，在之后的(该多个)阶段(例如，该第三设计阶段106)，对应于该面积规范212及该凸块/硅穿孔/穿孔利用率规范222的该来源变成更接近于该SOC的真实例子。
表2
图5阐述了图2的电网模型204提取的更多细节。如图5中所示，用于电源供应网的该电网模型204b是根据多个稳态瞬态电压规范230计算出该SOC电网用于电源供应网(Rmesh)的电阻来定义之。电源供应网为使用在晶片上电源供应器的一多层供应网，以之减少该SOC电网的电压降。在一个实施例中，一电源供应网包括一第一供应网用以分配该电接地(GND)及一第二供应网用以分配该第一电位(VDD)。用于电力供应网的该电网模型204b可由该稳态瞬态电压规范230来定义。在一个实施例中，该多个稳态瞬态电压规范230是提供该SOC电网的该瞬态电压降(IR drop)小于在第一位能VDD(Vdrop@VDD)的电位压降，考虑该平均电能为P_avg。用于电力供应网的该电网模型204b是定义为Rmesh＝Vdrop/(P_avg/VDD)。换句话说，用于电源供应网(Rmesh)的该SOC电网的电阻为电位压降(Vdrop)除以平均电流，其中该平均电流是平均功率(P_avg)除以该第一电位。表3指出在方法100的不同阶段中，用于多个稳态瞬态电压规范230的该来源。在第一设计阶段102获得相关于一最小电阻的最佳稳态瞬态电压规范，在第二设计阶段104获得相关于典型电阻的典型稳态瞬态电压规范及在第三设计阶段106获得相关于真实例子的真实电源供应网电阻。换句话说，在其他(多个)阶段(例如，第三设计阶段106)，用于多个稳态瞬态电压规范230的该来源变成更接近于SOC的真实例子。
设计阶段 稳态瞬态电压规范 注记
第一设计阶段102 最佳稳态瞬态电压规范 最小R电阻
第二设计阶段104 典型稳态瞬态电压规范 典型R电阻
第三设计阶段106 真实电源供应网R电阻 真实例子
表3
图6阐述了来自于图2的动态功率提取206的更详尽细节。如图4中所示，各种多个功率回报引擎240用以分析设计的功率耗散，其可由多个电子设计自动化(EDA)供应商产生。多个功率回报引擎240的一些实施例包括PrimeTime PX，PowerArtist与Joules RTLPower Solution。该输入数据是包括该SOC暂存器传输级/网表及动作242，用于在该多个相关设计阶段的每一个阶段的该SOC。此外，该输入数据是包括一定义间隔Tstep244。如果该定义间隔Tstep244太小，该提取处理将会太慢且产生大量不合理的故障。另一方面，如果该定义间隔Tstep244太大，该实际负载瞬态将无法被保存。因此，存在一个介于模拟时间与精确度的衡量。在一个实施例中，该定义间隔Tstep244是选择如以下：Tstep＝min(0.1x Tperiod,Trise/Tfall)。换句话说，该定义间隔Tstep244为更小值，其小于(1)该周期Tperiod的10％；与(2)升起时间到掉落时间(Trise/Tfall)的比例。根据简谐振幅分析以提供一合适步骤给该SOC电流曲线的产生。具体而言，根据An＝2/(πx n)，其中n为该第n个方波(例如，在第五简协之后，该振幅为小于12％；及在第9简协之后，该振幅为小于7％)。要注意之处，该定义间隔Tstep244可以选择其他值。在一个实施例中，该功率回报引擎240提取动态功率波形206在分段线性(PWL)格式中的该SOC电流曲线I(t)。PWL格式与PWL模型相关联，其为一种方法用来打破复杂信号行为而成数个线性分段(或个别数据集)。必须注意的是也能使用其他格式。
图7绘示一处理SOC电流曲线700的一实施例。该实施例在该第一共模拟、第二共模拟与第三共模拟的至少之一期间，通过翻转回该SOC电流曲线I(t)702a来处理SOC电流曲线，在IVR模拟之相对长持续时间之中，以延长SOC电流曲线700a的相对短持续时间。由于IVR需要相对长时间来解决，IVR模拟具有相对长的持续时间。循环模式可被使用于IVR模拟中以得到重复性。要让循环开始电流与循环结束电流相同可能比较难。因此，如图7中所示，电流曲线I(t)702a在其相对短持续时间的终点时从I(t)702a至I(-t)704a翻转回706a。随后，在从I(-t)704a至I(t)702b的其相对短持续时间的终点，反转电流曲线I(-t)704a翻转回706b。随后，在从I(t)702b至I(-t)704b的其相对短持续时间的终点，反转电流曲线I(t)702b翻转回706b。换句话说，在本实施例中电流曲线I(t)702a翻转回3次(例如，706a，706b与706c)，用以符合IVR模拟的相对长持续时间。由于此翻转回(例如，706a，706b与706c)，当电流曲线I(t)简单地重复时则能避免所产生的不连续性。在一实施例中，当循环回到相同电流曲线，在波形的终点执行翻转回电流曲线，所以可以由于翻转循环则能避免错误的电流改变。此例也包括了更实际的附载情况。
通过方法100的该多个设计阶段，图8绘示出用于去耦合电容器模型202与电网模型204的回归调整。在方法100的不同多个设计阶段中，随着该缩放调整的增加，该共模拟结果收敛。如图8中所示，每个设计阶段在控制调整中放松该多个利用率规范，用以使共模拟结果收敛及提供较佳的边缘控制。如图8中所示的该实施例中，在第一设计阶段(例如，该RTL设计阶段)102，该回归调整802设定为0.8x；在第二设计阶段(例如，该预模拟设计阶段)104，该回归调整804增加至0.9x；及在第三设计阶段(例如，该后模拟设计阶段)106，该回归调整806更进一步增加至1x。该回归调整800(包括该回归调整802，该回归调整804及该回归调整806)是用于代工厂或IP供应商的指导方针。表4详细地指出通过方法100的该多个设计阶段，一回归调整800用于去耦合电容器模型202及电网模型204。具体而言，回归调整800用于该面积规范212、该多个去耦合电容器利用规范214、该多个凸块/硅穿孔/穿孔利用率规范222及该多个稳态瞬态电压规范230，并由方法100的该多个设计阶段指出于表4中。在图8与表4中所示的调整因子是例子而且其他调整因子也能使用。
表4
根据本揭露的各个方面，图9绘示出一例子元件900。元件900可包括SOC902与一IVR904。与本揭露的多个实施例一致的，IVR904是与SOC902整合。IVR904包括，但不限于，一交换式调节器或一低压降(LDO)调节器。再者，SOC902及IVR904是共设计成在该共设计处理的多个早期阶段期间使用多个共模拟。SOC902与IVR904是共设计的，例如用以控制成本，用以避免过度设计，及用以允许该设计师去执行渐进边缘控制。用于SOC902与IVR904的该共设计处理包括，但不限制于，如对应于图1有更多细节描述的方法100。
本揭露的多个实施例提供通过一SOC RTL设计阶段、一预模拟设计阶段及后模拟设计阶段的一个一致性SOC电流曲线模型提取，其具有电网、凸块、去耦合电容器与电流波形信息，用以在多个前期设计阶段共设计IVR/SOC。并且，本揭露的多个实施例提供一处理，用以提取在任意SOC功率模拟设计阶段的电网、凸块、去耦合电容及电流曲线模型。再者，本揭露的多个实施例提供翻转回电流曲线的一处理，用以避免由回路产生的错误电流变化，使模拟更真实。并且，本揭露的多个实施例包括一回归处理，用以共模拟收敛与边缘控制。根据本揭露的多个实施例，提供于IVR与SOC共设计的一快速TAT时间，此外，本揭露的多个实施例提供一致性IVR与SOC共模拟给IVR设计，用以避免过度设计及允许设计者执行渐进边缘控制。
本揭露的一实施例包括一种方法。该方法包括提取一第一电流曲线模型，该第一电流曲线模型相关于在该SOC的第一设计阶段的晶片上系统(SOC)，及定义根据该提取第一电流曲线模型，该整合电压调节器(IVR)及该SOC通过一第一共模拟。其次，该方法包括提取一第二电流曲线模型，该第二电流曲线模型是相关于在该SOC的第二设计阶段的该SOC，该第二设计阶段紧接着该第一设计阶段，及定义根据该提取第二电流曲线模型，该IVR和该SOC通过一第二共模拟。然后该方法包括提取一第三电流曲线模型，该第三电流曲线模型是相关于在该SOC的一个第三设计阶段的该SOC，该第三设计阶段紧接着第二设计阶段，及定义根据该提取第三电流曲线模型，该IVR和该SOC通过一第三共模拟。
本揭露的其他实施例是包括一装置。该装置包括一晶片上系统(SOC)及整合在该SOC的一集成电压调节器(IVR)。在该共设计的多个阶段期间，该SOC与该IVR是共设计的使用多个共模拟。
然而，本揭露的其他实施例包括一种方法。该方法包括提取一第一电流曲线模型，该第一电流曲线模型是相关于在该SOC的一暂存器传输级(RTL)设计阶段的一晶片上系统(SOC)，及定义根据该提取第一电流曲线模型的一集成电压调节器(IVR)及该SOC通过一第一共模拟。再来，该方法包括提取一第二电流曲线模型，该第二电流曲线模型是相关于在该SOC的预模拟设计阶段的该SOC，及定义根据该提取第二电流曲线模型，该IVR与该SOC通过一第二共模拟。
以上论述了数个实施例的特征，使得本技术领域的技术人员可以更好地理解本当前揭露的各方面。本领域技术人员应当理解，他们可以容易地使用本揭露作为基础来设计或修改其他过程和结构以实现相同的目的和/或实现本实施例所介绍的相同优点。本领域的技术人员还应该认识到这样的等效构造并没有背离当前揭露的精神与范围，他们能在不背离当前揭露的精神与范围的情况下，在此做出各种改变、替换和变更。
本案内容的一技术态样是关于一种集成电路共设计方法，包括：提取一第一电流曲线模型，其中第一电流曲线模型是相关于在一晶片上系统(System on Chip,SOC)的一第一设计阶段的SOC；根据提取第一电流曲线模型，决定一集成电压调节器(IntegratedVoltage Regulator,IVR)及SOC是否通过一第一共模拟；提取一第二电流曲线模型，其中第二电流曲线模型是相关于在SOC的一第二设计阶段的SOC，第二设计阶段是紧接在第一设计阶段之后；根据提取第二电流曲线模型，决定IVR及SOC是否通过一第二共模拟；提取一第三电流曲线模型，其中第三电流曲线模型是相关于在SOC的一第三设计阶段的SOC，第三设计阶段是紧接在第二设计阶段之后；及根据提取第三电流曲线模型，决定IVR及SOC是否通过一第三共模拟。
在一实施例中的该集成电路共设计方法，其中第一设计阶段包括一暂存器传输级(Register-Transfer Level,RTL)设计阶段。
在一实施例中的该集成电路共设计方法，其中第二设计阶段包括SOC的一预模拟设计阶段。
在一实施例中的该集成电路共设计方法，其中第三设计阶段包括SOC的一后模拟设计阶段。
在一实施例中的该集成电路共设计方法，其中第一电流曲线模型、第二电流曲线模型及第三电流曲线模型其中至少一者，包括一去耦合电感器模型。
在一实施例中的该集成电路共设计方法，其中第一电流曲线模型、第二电流曲线模型及第三电流曲线模型其中至少一者包括一电网模型。
在一实施例中的该集成电路共设计方法，其中电网模型是相关于多个凸块及多个硅穿孔(Through-Silicon Via,TSV)的其中至少一者。
在一实施例中的该集成电路共设计方法，其中电网模型是相关于SOC的一电源供应网。
在一实施例中的该集成电路共设计方法，其中第一电流曲线模型、第二电流曲线模型及第三电流曲线模型的其中至少一者包括从一动态功率波形提取的一SOC I(t)的一分段线性(Piecewise Linear,PWL)描述。
在一实施例中的该集成电路共设计方法，更进一步包括选择一Tstep给SOC I(t)，其中SOC I(t)是包括min(0.1x Tperiod,Trise/Tfall)。
在一实施例中的该集成电路共设计方法，更进一步包括在第一共模拟、第二共模拟及第三共模拟其中至少一者的期间翻转回SOCI(t)。
在一实施例中的该集成电路共设计方法，更进一步包括运用一回归调整于第一电流曲线、运用回归调整于第二电流曲线及运用一回归调整于第三电流曲线。
在一实施例中的该集成电路共设计方法，其中IVR包括一交换式调节器。
在一实施例中的该集成电路共设计方法，其中IVR包括一低压降(Low-Dropout,LDO)调节器。
本案内容的一技术态样是关于一种集成电路装置，包括：一晶片上系统(Systemon Chip,SOC)及一集成电压调节器(Integrated Voltage Regulator,IVR)整合至SOC，其中SOC及IVR是在一共设计的多个阶段期间使用多个共模拟以进行共设计。
在一实施例中的该集成电路装置，其中IVR包括一交换式调节器。
在一实施例中的该集成电路装置，其中IVR包括一低压降(Low-Dropout,LDO)调节器。
本案内容的一技术态样是关于一种集成电路模拟方法包括：提取一第一电流曲线模型，第一电流曲线模型是相关于在SOC的一暂存器传输级(Register-Transfer Level,RTL)设计阶段的一晶片上系统(System on Chip,SOC)；根据提取第一电流曲线模型，决定一集成电压调节器(IVR)及SOC是否通过一第一共模拟；提取一第二电流曲线模型，其中第二电流曲线模型是相关于在SOC的一预模拟设计阶段的SOC；及根据提取第二电流曲线模型，决定IVR及SOC是否通过一第二共模拟。
在一实施例中的该集成电路模拟方法，更进一步包括：提取一第三电流曲线模型，其中第三电流曲线模型是相关于在SOC的一后模拟设计阶段的SOC；及根据提取第三电流曲线模型，决定IVR及SOC是否通过一第三共模拟。
在一实施例中的该集成电路模拟方法，其中第一电流曲线模型、第二电流曲线模型及第三电流曲线模型其中至少一者包括一去耦合电感器模型、一电网模型及从一动态功率波形提取的一SOC I(t)的一分段线性(Piecewise Linear,PWL)描述其中至少一者。

Claims (20)

1.一种集成电路共设计方法，其特征在于，包括：
提取一第一电流曲线模型，其中该第一电流曲线模型是相关于在一晶片上系统的一第一设计阶段的该晶片上系统；
根据该提取该第一电流曲线模型，决定一集成电压调节器及该晶片上系统是否通过一第一共模拟；
提取一第二电流曲线模型，其中该第二电流曲线模型是相关于在该晶片上系统的一第二设计阶段的该晶片上系统，该第二设计阶段是紧接在该第一设计阶段之后；
根据该提取该第二电流曲线模型，决定该集成电压调节器及该晶片上系统是否通过一第二共模拟；
提取一第三电流曲线模型，其中该第三电流曲线模型是相关于在该晶片上系统的一第三设计阶段的该晶片上系统，该第三设计阶段是紧接在该第二设计阶段之后；及
根据提取该第三电流曲线模型，决定该集成电压调节器及该晶片上系统是否通过一第三共模拟。
2.根据权利要求1所述的集成电路共设计方法，其特征在于，该第一设计阶段包括一暂存器传输级设计阶段。
3.根据权利要求1所述的集成电路共设计方法，其特征在于，该第二设计阶段包括该晶片上系统的一预模拟设计阶段。
4.根据权利要求1所述的集成电路共设计方法，其特征在于，该第三设计阶段包括该晶片上系统的一后模拟设计阶段。
5.根据权利要求1所述的集成电路共设计方法，其特征在于，该第一电流曲线模型、该第二电流曲线模型及该第三电流曲线模型其中至少一者包括一去耦合电感器模型。
6.根据权利要求1所述的集成电路共设计方法，其特征在于，该第一电流曲线模型、该第二电流曲线模型及该第三电流曲线模型其中至少一者包括一电网模型。
7.根据权利要求6所述的集成电路共设计方法，其特征在于，该电网模型是相关于多个凸块及多个硅穿孔的其中至少一者。
8.根据权利要求6所述的集成电路共设计方法，其特征在于，该电网模型是相关于该晶片上系统的一电源供应网。
9.根据权利要求1所述的集成电路共设计方法，其特征在于，该第一电流曲线模型、该第二电流曲线模型及该第三电流曲线模型的其中至少一者包括从一动态功率波形提取的一晶片上系统电流曲线的一分段线性描述。
10.根据权利要求9所述的集成电路共设计方法，其特征在于，更进一步包括选择一定义间隔给该晶片上系统的该电流曲线，其中该选择该定义间隔给该晶片上系统的该电流曲线是包括一周期的百分之十及一升起时间到一掉落时间的一比例的一最小值。
11.根据权利要求10所述的集成电路共设计方法，其特征在于，更进一步包括翻转回该电流曲线，其中该翻转回该电流曲线是在该第一共模拟、该第二共模拟及该第三共模拟其中至少一者的期间。
12.根据权利要求1所述的集成电路共设计方法，其特征在于，更进一步包括运用一回归调整于该第一电流曲线、运用该回归调整于该第二电流曲线及运用该回归调整于该第三电流曲线。
13.根据权利要求1所述的集成电路共设计方法，其特征在于，该集成电压调节器包括一交换式调节器。
14.根据权利要求1所述的集成电路共设计方法，其特征在于，该集成电压调节器包括一低压降调节器。
15.一种集成电路装置，其特征在于，包括：
一晶片上系统；及
一集成电压调节器整合至该晶片上系统，其中该晶片上系统及该集成电压调节器是在一共设计的多个阶段期间以进行该共设计，
其中该共设计的所述多个阶段包括：
提取一第一电流曲线模型的一暂存器传输级设计阶段，其中该第一电流曲线模型是相关于在该暂存器传输级设计阶段的该晶片上系统，以及
该集成电压调节器及该晶片上系统根据该提取该第一电流曲线模型被决定是否通过一第一共模拟；
提取一第二电流曲线模型的该晶片上系统的一预模拟设计阶段，其中该第二电流曲线模型是相关于在该预模拟设计阶段的该晶片上系统，以及
该集成电压调节器及该晶片上系统根据该提取该第二电流曲线模型被决定是否通过一第二共模拟；以及
提取一第三电流曲线模型的该晶片上系统的一后模拟设计阶段，其中该第三电流曲线模型是相关于在该后模拟设计阶段的该晶片上系统，以及
该集成电压调节器及该晶片上系统根据该提取该第三电流曲线模型被决定是否通过一第三共模拟。
16.根据权利要求15所述的集成电路装置，其特征在于，该集成电压调节器包括一交换式调节器。
17.根据权利要求15所述的集成电路装置，其特征在于，该集成电压调节器包括一低压降调节器。
18.一种集成电路模拟方法，其特征在于，包括：
提取一第一电流曲线模型，该第一电流曲线模型是相关于在一晶片上系统的一暂存器传输级设计阶段的该晶片上系统；
根据该提取该第一电流曲线模型，决定一集成电压调节器及该晶片上系统是否通过一第一共模拟；
提取一第二电流曲线模型，其中该第二电流曲线模型是相关于在该晶片上系统的一预模拟设计阶段的该晶片上系统；及
根据该提取该第二电流曲线模型，决定该集成电压调节器及该晶片上系统是否通过一第二共模拟。
19.根据权利要求18所述的集成电路模拟方法，其特征在于，更进一步包括：
提取一第三电流曲线模型，该第三电流曲线模型是相关于在该晶片上系统的一后模拟设计阶段的该晶片上系统；及
根据该提取该第三电流曲线模型，决定该集成电压调节器及该晶片上系统是否通过一第三共模拟。
20.根据权利要求19所述的集成电路模拟方法，其特征在于，该第一电流曲线模型、该第二电流曲线模型及该第三电流曲线模型其中至少一者包括一去耦合电感器模型、一电网模型及从一动态功率波形提取的一晶片上系统电流曲线的一分段线性描述的其中至少一者。
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