JP2008182004A - 半導体集積回路 - Google Patents

Abstract

【課題】高い製造歩留を可能とするアクティブモードでの基板バイアス技術を採用すると伴に、アクティブモードでの信号処理の動作消費電力と信号遅延量の変動を軽減すること。
【解決手段】付加容量回路ＣＣ１の付加ＰＭＯＳＱｐ４、付加ＮＭＯＳＱｎ４は、ＣＭＯＳ回路ＳＴＣ１、２、３のＰＭＯＳ、ＮＭＯＳと同一製造プロセスで製造される。電源配線Ｖｄｄ＿ＭとＮウェルＮ＿Ｗｅｌｌとの間に付加ＰＭＯＳＱｐ４のゲート容量が接続され、接地配線Ｖｓｓ＿ＭとＰウェルＰ＿Ｗｅｌｌとの間に付加ＮＭＯＳＱｎ４のゲート容量が接続される。電源配線Ｖｄｄ＿Ｍのノイズはゲート容量Ｃｑｐ０４を介してＮウェルＮ＿Ｗｅｌｌに伝達され、接地配線Ｖｓｓ＿Ｍのノイズはゲート容量Ｃｑｎ０４を介してＰウェルＰ＿Ｗｅｌｌに伝達される。ＣＭＯＳ回路ＳＴＣ１、２、３のＰＭＯＳ、ＮＭＯＳのソース・ウェル間の基板バイアス電圧のノイズ変動が低減される。
【選択図】図１

Description

本発明は、半導体集積回路に関し、特に高い製造歩留を可能とするアクティブモードで基板バイアス技術を採用すると伴に、アクティブモードでの信号処理の動作消費電力と信号遅延量の変動を軽減するのに有益な技術に関するものである。

半導体デバイスの微細化によるショートチャンネル効果により、ＭＯＳトランジスタのしきい値電圧が低下すると伴に、サブスレッショルドリーク電流の増加が顕在化してきている。ＭＯＳトランジスタのしきい値電圧以下の特性がサブスレッショルド特性であり、ＭＯＳシリコン表面が弱反転状態のリーク電流がサブスレッショルドリーク電流と呼ばれる。このようなリーク電流を低減させる方法として、基板バイアス技術が良く知られている。ＭＯＳトランジスタが形成された半導体基板（ＣＭＯＳの場合には、ウェルと呼ばれる）に所定の基板バイアス電圧を印加することにより、サブスレッショルドリーク電流を低減することができる。

下記の非特許文献１には、アクティブモードとスタンドバイモードとで、基板バイアス電圧を切り換えることが記載されている。アクティブモードでは、ＣＭＯＳのＮＭＯＳのＰウェルに印加されるＮＭＯＳ基板バイアス電圧Ｖｂｎは、ＮＭＯＳのＮ型ソースに印加される接地電圧Ｖｓｓ（０ボルト）に設定される。また、ＣＭＯＳのＰＭＯＳのＮウェルに印加されるＰＭＯＳ基板バイアス電圧Ｖｂｐは、ＰＭＯＳのＰ型ソースに印加される電源電圧Ｖｄｄ（１．８ボルト）に設定される。サブスレッショルドリーク電流を低減するスタンドバイモードでは、ＣＭＯＳのＮＭＯＳのＮ型ソースに印加される接地電圧Ｖｓｓ（０ボルト）に対して、Ｐウェルに印加されるＮＭＯＳ基板バイアス電圧Ｖｂｎは逆バイアスの負電圧（−１．５ボルト）に設定される。また、ＣＭＯＳのＰＭＯＳのＰ型ソースに印加される電源電圧Ｖｄｄ（１．８ボルト）に対して、Ｎウェルに印加されるＰＭＯＳ基板バイアス電圧Ｖｂｐは逆バイアスの正電圧（３．３ボルト）に設定される。

また、下記の特許文献１には、基板バイアス電圧を切り換える際のラッチアップを誘発するノイズを軽減するため、論理回路の内部の未使用セルに基板バイアス電圧を切り換えるスイッチ素子を分散配置することが記載されている。更に、下記の特許文献１には、未使用セルのＰＭＯＳのＰ型ソースとＮＭＯＳのＮ型ソースとを電源電圧Ｖｄｄと接地電圧Ｖｓｓとにそれぞれ接続して、ノイズ低減のための容量を付加することも記載されている。

Ｈｉｒｏｙｕｋｉ Ｍｉｚｕｎｏ ｅｔ ａｌ，"Ａ １８μＡ−Ｓｔａｎｄｂｙ−Ｃｕｒｒｅｎｔ １．８Ｖ ２００ＭＨｚ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ ｗｉｔｈ Ｓｅｌｆ Ｓｕｂｓｔｒａｔｅ−Ｂｉａｓｅｄ Ｄａｔａ−Ｒｅｔｅｎｔｉｏｎ Ｍｏｄｅ"， １９９９ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＰＥＲＳ，ｐｐ．２８０−２８１，４６８． 国際公開番号 ＷＯ００／６５６５０ 公報

本発明者等は、入力信号の処理を行うアクティブモードにおいて、ＭＯＳトランジスタに基板バイアス電圧を印加すると言うアクティブ基板バイアス技術の採用を本発明に先立って検討した。これは、アクティブモードで、ＭＯＳトランジスタのソースとＭＯＳトランジスタの基板（ウェル）との間に印加される基板バイアス電圧のレベルを調整することにより、ＭＯＳトランジスタのしきい値電圧のバラツキを補償すると言うものである。

従来の基板バイアス技術は、半導体デバイスの微細化によるＭＯＳトランジスタのしきい値電圧の低下によるスタンドバイモードのサブスレッショルドリーク電流を低減するものである。しかし、半導体デバイスの更なる微細化によって、ＭＯＳトランジスタのしきい値電圧のチップ間のバラツキが顕在化している。すなわち、ＭＯＳトランジスタのしきい値電圧が低すぎると、半導体集積回路がディジタル入力信号やアナログ入力信号の信号処理を行うアクティブモードでの動作消費電力が著しく増大してしまう。逆に、ＭＯＳトランジスタが高すぎると、半導体集積回路がディジタル入力信号やアナログ入力信号の信号処理を行うアクティブモードでの動作速度が著しく低下してしまう。その結果、ＭＯＳＬＳＩの製造に際してのＭＯＳトランジスタのしきい値電圧のプロセスウィンドウが極めて狭く、ＭＯＳＬＳＩの製造歩留が著しく低くなってしまう。

このような問題を解消するために、アクティブ基板バイアス技術が本発明に先立って本発明者等により検討された。このアクティブ基板バイアス技術では、製造されたＭＯＳトランジスタのしきい値電圧が測定される。もし、しきい値電圧のバラツキが大きければ、基板バイアス電圧のレベルを調整してバラツキを所定の誤差範囲に制御するものである。ＭＯＳトランジスタのソースに印加される動作電圧に対してＭＯＳトランジスタの基板（ウェル）には、逆バイアスまたは極めて浅い順バイアスの基板バイアス電圧が印加される。

このようにして、アクティブ基板バイアス技術を採用することにより、ＭＯＳＬＳＩの製造歩留を向上すると伴に、信号処理を行うアクティブモードでの動作消費電力の増大もしくは信号処理を行うアクティブモードでの動作速度の低下を回避することができる。

一方、このアクティブモードでの基板バイアス技術の採用によって、新たな問題が明らかとなった。それは、アクティブモードでのディジタル入力信号やアナログ入力信号の信号処理による充放電電流によりＣＭＯＳのＮＭＯＳのＮ型ソースの接地電圧ＶｓｓやＰＭＯＳのＰ型ソースの電源電圧Ｖｄｄにノイズが誘起されることである。一方、アクティブモードの間にＮＭＯＳのＰウェルとＰＭＯＳのＮウェルとにそれぞれ印加されるＮＭＯＳ基板バイアス電圧ＶｂｎとＰＭＯＳ基板バイアス電圧Ｖｂｐのレベルは、略安定に維持されている。従って、ソース・基板間のバイアス電圧がノイズで変動するため、ＭＯＳトランジスタのしきい値電圧が変動する。その結果、信号処理の動作消費電力と信号遅延量とが変動してしまうと言う問題が、本発明者等の検討により明らかとされた。

従って、本発明は本発明に先立った本発明者等による検討を基にしてなされたものである。従って、本発明の目的とするところは、高い製造歩留を可能とするアクティブモードでの基板バイアス技術を採用すると伴に、アクティブモードでの信号処理の動作消費電力と信号遅延量の変動を軽減することにある。

本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。

即ち、本発明の代表的な半導体集積回路は、入力信号を処理するＣＭＯＳ回路と、前記ＣＭＯＳ回路と同一製造プロセスで製造された付加容量回路とを含む。前記ＣＭＯＳ回路と前記付加容量回路とは、Ｎウェルを有するＰＭＯＳと付加ＰＭＯＳと、Ｐウェルを有するＮＭＯＳと付加ＮＭＯＳとを含む。前記ＣＭＯＳ回路の前記ＰＭＯＳのソースと前記付加容量回路の前記付加ＰＭＯＳのソースとは第１動作電圧配線に電気的に接続され、前記ＣＭＯＳ回路の前記ＮＭＯＳのソースと前記付加容量回路の前記付加ＮＭＯＳのソースとは第２動作電圧配線に電気的に接続される。前記ＮウェルにはＰＭＯＳ基板バイアス電圧が供給されることが可能であり、前記ＰウェルにはＮＭＯＳ基板バイアス電圧が供給されることが可能である。前記Ｎウェルには前記付加容量回路の前記付加ＰＭＯＳのゲートが電気的に接続され、前記Ｐウェルには前記付加容量回路の前記付加ＮＭＯＳのゲートが電気的に接続される。

従って、本発明の代表的な半導体集積回路によれば、前記第１動作電圧配線と前記Ｎウェルとの間には前記付加容量回路の前記付加ＰＭＯＳのゲートの寄生容量が接続され、前記第２動作電圧配線と前記Ｐウェルとの間には前記付加容量回路の前記付加ＮＭＯＳのゲートの寄生容量が接続されている。その結果、前記付加ＰＭＯＳのゲートの寄生容量を介して前記第１動作電圧配線の充放電ノイズがＮウェルのＰＭＯＳ基板バイアス電圧に伝達され、前記付加ＮＭＯＳのゲートの寄生容量を介して前記第２動作電圧配線の充放電ノイズがＰウェルのＮＭＯＳ基板バイアス電圧に伝達される。従って、ＰＭＯＳのソース・ウェル間の基板バイアス電圧のノイズ変動とＮＭＯＳのソース・ウェル間の基板バイアス電圧のノイズ変動とが、低減される。その結果、アクティブモードでの基板バイアス技術の採用によるアクティブモードでの信号処理による充放電電流による信号処理の動作消費電力と信号遅延量の変動を軽減することができる。また、ノイズ低減用の補償容量を、ＣＭＯＳ回路と同一製造プロセスで製造される付加容量回路の付加ＰＭＯＳのゲート寄生容量と付加ＮＭＯＳのゲート寄生容量とでローコストで形成することが可能となる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、本発明によれば、高い製造歩留を可能とするアクティブモードでの基板バイアス技術を採用すると伴に、アクティブモードでの信号処理の動作消費電力と信号遅延量の変動を軽減することができる。

《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態に係る半導体集積回路（Ｃｈｉｐ）は、入力信号（Ｉｎ１）を処理するＣＭＯＳ回路（ＳＴ１、ＳＴ２、ＳＴ３）と、前記ＣＭＯＳ回路と同一製造プロセスで製造された付加容量回路（ＣＣ１）とを含む。前記ＣＭＯＳ回路と前記付加容量回路とは、Ｎウェル（Ｎ＿Ｗｅｌｌ）を有するＰＭＯＳ（Ｑｐ０１、Ｑｐ０２、Ｑｐ０３）と付加ＰＭＯＳ（Ｑｐ０４）と、Ｐウェル（Ｐ＿Ｗｅｌｌ）を有するＮＭＯＳ（Ｑｎ０１、Ｑｎ０２、Ｑｎ０３）と付加ＮＭＯＳ（Ｑｎ０４）とを含む。前記ＣＭＯＳ回路の前記ＰＭＯＳのソースと前記付加容量回路の前記付加ＰＭＯＳのソースとは第１動作電圧配線（Ｖｄｄ＿Ｍ）に電気的に接続され、前記ＣＭＯＳ回路の前記ＮＭＯＳのソースと前記付加容量回路の前記付加ＮＭＯＳのソースとは第２動作電圧配線（Ｖｓｓ＿Ｍ）に電気的に接続される。前記ＮウェルにはＰＭＯＳ基板バイアス電圧（Ｖｂｐ）が供給されることが可能であり、前記ＰウェルにはＮＭＯＳ基板バイアス電圧（Ｖｂｎ）が供給されることが可能である。前記付加容量回路（ＣＣ１）の前記付加ＰＭＯＳ（Ｑｐ０４）のゲート電極（Ｇ）は前記Ｎウェル（Ｎ＿Ｗｅｌｌ）に電気的に接続され、前記付加容量回路（ＣＣ１）の前記付加ＮＭＯＳ（Ｑｎ０４）のゲート電極（Ｇ）は前記Ｐウェル（Ｐ＿Ｗｅｌｌ）に電気的に接続されている（図１、図２、図３参照）。

従って、前記実施の形態によれば、前記第１動作電圧配線と前記Ｎウェルとの間には前記付加容量回路の前記付加ＰＭＯＳのゲートの寄生容量（Ｃｑｐ０４）が接続され、前記第２動作電圧配線と前記Ｐウェルとの間には前記付加容量回路の前記付加ＮＭＯＳのゲートの寄生容量（Ｃｑｎ０４）が接続されている。その結果、前記付加ＰＭＯＳのゲートの寄生容量を介して前記第１動作電圧配線の充放電ノイズがＰＭＯＳ基板バイアス電圧に伝達され、前記付加ＮＭＯＳのゲートの寄生容量を介して前記第２動作電圧配線の充放電ノイズがＮＭＯＳ基板バイアス電圧に伝達される。その結果、アクティブモードでの基板バイアス技術の採用によるアクティブモードでの信号処理による充放電電流による信号処理の信号遅延量の変動を軽減することができる（図４参照）。

好適な形態による半導体集積回路（Ｃｈｉｐ）では、前記第１動作電圧配線（Ｖｄｄ＿Ｍ）と前記Ｎウェル（Ｎ＿Ｗｅｌｌ）との間には、前記付加容量回路（ＣＣ１）の前記付加ＰＭＯＳ（Ｑｐ０４）の前記ソース（Ｓ）と前記ゲート電極（Ｇ）との間のソース・ゲート・オーバーラップ容量と前記付加容量回路（ＣＣ１）の前記付加ＰＭＯＳ（Ｑｐ０４）の前記ソース（Ｓ）と前記Ｎウェル（Ｎ＿Ｗｅｌｌ）との間のソース・ウェル接合容量とが少なくとも並列に接続されている。前記第２動作電圧配線（Ｖｓｓ＿Ｍ）と前記Ｐウェル（Ｐ＿Ｗｅｌｌ）との間には、前記付加容量回路（ＣＣ１）の前記付加ＮＭＯＳ（Ｑｎ０４）の前記ソース（Ｓ）と前記ゲート電極（Ｇ）との間のソース・ゲート・オーバーラップ容量と前記付加容量回路（ＣＣ１）の前記付加ＮＭＯＳ（Ｑｎ０４）の前記ソース（Ｓ）と前記Ｐウェル（Ｐ＿Ｗｅｌｌ）との間のソース・ウェル接合容量とが少なくとも並列に接続されている。

より好適な形態による半導体集積回路（Ｃｈｉｐ）では、前記付加容量回路（ＣＣ１）の前記付加ＰＭＯＳ（Ｑｐ０４）の前記ソース（Ｓ）はドレイン（Ｄ）と電気的に接続され、前記付加容量回路（ＣＣ１）の前記付加ＮＭＯＳ（Ｑｎ０４）の前記ソース（Ｓ）はドレイン（Ｄ）と電気的に接続されている。前記第１動作電圧配線（Ｖｄｄ＿Ｍ）と前記Ｎウェル（Ｎ＿Ｗｅｌｌ）との間には、前記付加容量回路（ＣＣ１）の前記付加ＰＭＯＳ（Ｑｐ０４）の前記ドレイン（Ｄ）と前記ゲート電極（Ｇ）との間のドレイン・ゲート・オーバーラップ容量と前記付加容量回路（ＣＣ１）の前記付加ＰＭＯＳ（Ｑｐ０４）の前記ドレイン（Ｄ）と前記Ｎウェル（Ｎ＿Ｗｅｌｌ）との間のドレイン・ウェル接合容量とが更に並列に接続されている。前記第２動作電圧配線（Ｖｓｓ＿Ｍ）と前記Ｐウェル（Ｐ＿Ｗｅｌｌ）との間には、前記付加容量回路（ＣＣ１）の前記付加ＮＭＯＳ（Ｑｎ０４）の前記ドレイン（Ｄ）と前記ゲート電極（Ｇ）との間のドレイン・ゲート・オーバーラップ容量と前記付加容量回路（ＣＣ１）の前記付加ＮＭＯＳ（Ｑｎ０４）の前記ドレイン（Ｄ）と前記Ｐウェル（Ｐ＿Ｗｅｌｌ）との間のドレイン・ウェル接合容量とが更に並列に接続されている。

更により好適な形態による半導体集積回路（Ｃｈｉｐ）は、前記第１動作電圧配線（Ｖｄｄ＿Ｍ）に供給される第１動作電圧（Ｖｄｄ）から前記ＰＭＯＳ基板バイアス電圧（Ｖｂｐ）を生成する第１電圧生成部（ＣＰ＿Ｐ）と、前記第２動作電圧配線（Ｖｓｓ＿Ｍ）に供給される第２動作電圧（Ｖｓｓ）から前記ＮＭＯＳ基板バイアス電圧（Ｖｂｎ）を生成する第２電圧生成部（ＣＰ＿Ｎ）とを含む（図５参照）。

具体的な一つの形態による半導体集積回路（Ｃｈｉｐ）では、前記ＣＭＯＳ回路の前記ＰＭＯＳの前記ソースに供給される前記第１動作電圧（Ｖｄｄ）に対して前記Ｎウェルに供給される前記ＰＭＯＳ基板バイアス電圧（Ｖｂｐ）は逆バイアスに設定されている。前記ＣＭＯＳ回路の前記ＮＭＯＳの前記ソースに供給される前記第２動作電圧（Ｖｓｓ）に対して前記Ｐウェルに供給される前記ＮＭＯＳ基板バイアス電圧（Ｖｂｎ）は逆バイアスに設定されている。前記第１動作電圧（Ｖｄｄ）よりも高いレベルに設定された前記ＰＭＯＳ基板バイアス電圧（Ｖｂｐ）が前記Ｎウェルに供給されることにより、前記Ｎウェル（Ｎ＿Ｗｅｌｌ）を有する前記ＰＭＯＳ（Ｑｐ０１、Ｑｐ０２、Ｑｐ０３）は高しきい値電圧で低リーク電流の状態に制御される。前記第２動作電圧（Ｖｓｓ）よりも低いレベルに設定された前記ＮＭＯＳ基板バイアス電圧（Ｖｂｎ）が前記Ｐウェルに供給されることにより、前記Ｐウェル（Ｐ＿Ｗｅｌｌ）を有する前記ＮＭＯＳ（Ｑｎ０１、Ｑｎ０２、Ｑｎ０３）は高しきい値電圧で低リーク電流の状態に制御される（図１６（ａ）、（ｂ）参照）。

他の具体的な一つの形態による半導体集積回路（Ｃｈｉｐ）は、前記第１動作電圧（Ｖｄｄ）よりも高いレベルに設定された前記ＰＭＯＳ基板バイアス電圧（Ｖｂｐ）を前記Ｎウェルに供給するか否かと前記第２動作電圧（Ｖｓｓ）よりも低いレベルに設定された前記ＮＭＯＳ基板バイアス電圧（Ｖｂｎ）を前記Ｐウェルに供給するか否かとを決定する制御情報を格納する制御メモリ（Ｃｎｔ＿ＭＭ）を含む（図１３参照）。

更に他の具体的な一つの形態による半導体集積回路（Ｃｈｉｐ）では、前記ＣＭＯＳ回路の前記ＰＭＯＳの前記ソースに供給される前記第１動作電圧（Ｖｄｄ）に対して前記Ｎウェルに供給される前記ＰＭＯＳ基板バイアス電圧（Ｖｂｐ）は順バイアスに設定されている。前記ＣＭＯＳ回路の前記ＮＭＯＳの前記ソースに供給される前記第２動作電圧（Ｖｓｓ）に対して前記Ｐウェルに供給される前記ＮＭＯＳ基板バイアス電圧（Ｖｂｎ）は順バイアスに設定されている。前記第１動作電圧（Ｖｄｄ）よりも低いレベルに設定された前記ＰＭＯＳ基板バイアス電圧（Ｖｂｐ）が前記Ｎウェルに供給されることにより、前記Ｎウェル（Ｎ＿Ｗｅｌｌ）を有する前記ＰＭＯＳ（Ｑｐ０１、Ｑｐ０２、Ｑｐ０３）は低しきい値電圧で高リーク電流の状態に制御される。前記第２動作電圧（Ｖｓｓ）よりも高いレベルに設定された前記ＮＭＯＳ基板バイアス電圧（Ｖｂｎ）が前記Ｐウェルに供給されることにより、前記Ｐウェル（Ｐ＿Ｗｅｌｌ）を有する前記ＮＭＯＳ（Ｑｎ０１、Ｑｎ０２、Ｑｎ０３）は低しきい値電圧で高リーク電流の状態に制御される（図２０（ａ）、（ｂ）参照）。

また他の具体的な一つの形態による半導体集積回路（Ｃｈｉｐ）は、前記第１動作電圧（Ｖｄｄ）よりも低いレベルに設定された前記ＰＭＯＳ基板バイアス電圧（Ｖｂｐ）を前記Ｎウェルに供給するか否かと前記第２動作電圧（Ｖｓｓ）よりも高いレベルに設定された前記ＮＭＯＳ基板バイアス電圧（Ｖｂｎ）を前記Ｐウェルに供給するか否かとを決定する制御情報を格納する制御メモリ（Ｃｎｔ＿ＭＭ）を含む（図１９参照）。

また更に他の具体的な一つの形態による半導体集積回路（Ｃｈｉｐ）では、前記ＣＭＯＳ回路は、前記Ｎウェル（Ｎ＿Ｗｅｌｌ）を有するＰ型高不純物濃度領域（ＤＰ１、ＤＰ２、ＤＰ３）と、前記Ｐウェル（Ｐ＿Ｗｅｌｌ）を有するＮ型高不純物濃度領域（ＤＮ１、ＤＮ２、ＤＮ３）を含む。前記ＣＭＯＳ回路の前記ＰＭＯＳの前記ソースと前記Ｎウェルとの間には、前記Ｐ型高不純物濃度領域と前記Ｎウェル（Ｎ＿Ｗｅｌｌ）とで構成された第１ダイオード（ＤＰ１、ＤＰ２、ＤＰ３）が接続される。前記ＣＭＯＳ回路の前記ＮＭＯＳの前記ソースと前記Ｐウェルとの間には、前記Ｎ型高不純物濃度領域と前記Ｐウェル（Ｐ＿Ｗｅｌｌ）とで構成された第２ダイオード（ＤＮ１、ＤＮ２、ＤＮ３）が接続される（図９、図１０、図１１、図１２参照）。

更に他の具体的な一つの実施の形態による半導体集積回路では、前記ＣＭＯＳ回路の前記複数のＰＭＯＳは、ＳＯＩ構造のＰＭＯＳである。前記ＣＭＯＳ回路の前記複数のＮＭＯＳは、ＳＯＩ構造のＮＭＯＳである。前記複数のＰＭＯＳのソースとドレインと前記複数のＮＭＯＳのソースとドレインとは、前記ＳＯＩ構造の絶縁膜の上のシリコンに形成される。前記複数のＰＭＯＳの前記Ｎウェル（Ｎ＿Ｗｅｌｌ）と前記複数のＮＭＯＳの前記Ｐウェル（Ｐ＿Ｗｅｌｌ）とは、前記ＳＯＩ構造の前記絶縁膜の下のシリコン基板（Ｐ＿Ｓｕｂ）中に形成されている（図２２）。

従って、前記更に他の具体的な一つの実施の形態によれば、ドレインとウェルとの間の容量を低減でき、高速・低消費電力の半導体集積回路を提供することができる。

〔２〕別の観点による半導体集積回路（Ｃｈｉｐ）は、入力信号（Ｉｎ１）を処理するＭＯＳ回路（ＳＴ１、ＳＴ２、ＳＴ３）と、前記ＭＯＳ回路と同一製造プロセスで製造された付加容量回路（ＣＣ１）とを含む。前記ＭＯＳ回路と前記付加容量回路とは、基板（Ｐ＿Ｗｅｌｌ）を有するＭＯＳ（Ｑｎ０１、Ｑｎ０２、Ｑｎ０３）と付加ＭＯＳ（Ｑｎ０４）とを含む。前記ＭＯＳ回路の前記ＭＯＳのソースと前記付加容量回路の前記付加ＭＯＳのソースとは第１動作電圧配線（Ｖｓｓ＿Ｍ）に電気的に接続される。前記基板（Ｐ＿Ｗｅｌｌ）にはＭＯＳ基板バイアス電圧（Ｖｂｎ）が供給されることが可能である。前記付加容量回路（ＣＣ１）の前記付加ＭＯＳ（Ｑｎ０４）のゲート電極（Ｇ）は前記基板（Ｐ＿Ｗｅｌｌ）に電気的に接続されている（図１、図２、図３参照）。

従って、前記実施の形態によれば、前記第１動作電圧配線と前記基板との間には前記付加容量回路の前記付加ＭＯＳのゲートの寄生容量（Ｃｑｎ０４）が接続されている。その結果、前記付加ＭＯＳのゲートの寄生容量を介して前記第１動作電圧配線の充放電ノイズがＭＯＳ基板バイアス電圧に伝達される。その結果、アクティブモードでの基板バイアス技術の採用によるアクティブモードでの信号処理による充放電電流による信号処理の信号遅延量の変動を軽減することができる（図４参照）。

好適な形態による半導体集積回路（Ｃｈｉｐ）では、前記第１動作電圧配線（Ｖｓｓ＿Ｍ）と前記基板（Ｐ＿Ｗｅｌｌ）との間には、前記付加容量回路（ＣＣ１）の前記付加ＭＯＳ（Ｑｎ０４）の前記ソース（Ｓ）と前記ゲート電極（Ｇ）との間のソース・ゲート・オーバーラップ容量と前記付加容量回路（ＣＣ１）の前記付加ＭＯＳ（Ｑｎ０４）の前記ソース（Ｓ）と前記基板（Ｐ＿Ｗｅｌｌ）との間のソース・基板接合容量とが少なくとも並列に接続されている。

より好適な形態による半導体集積回路（Ｃｈｉｐ）では、前記付加容量回路（ＣＣ１）の前記付加ＭＯＳ（Ｑｎ０４）の前記ソース（Ｓ）はドレイン（Ｄ）と電気的に接続されている。前記第１動作電圧配線（Ｖｓｓ＿Ｍ）と前記基板（Ｐ＿Ｗｅｌｌ）との間には、前記付加容量回路（ＣＣ１）の前記付加ＭＯＳ（Ｑｎ０４）の前記ドレイン（Ｄ）と前記ゲート電極（Ｇ）との間のドレイン・ゲート・オーバーラップ容量と前記付加容量回路（ＣＣ１）の前記付加ＭＯＳ（Ｑｎ０４）の前記ドレイン（Ｄ）と前記基板（Ｐ＿Ｗｅｌｌ）との間のドレイン・基板接合容量とが更に並列に接続されている。

更により好適な形態による半導体集積回路（Ｃｈｉｐ）は、前記第１動作電圧配線（Ｖｓｓ＿Ｍ）に供給される第１動作電圧（Ｖｓｓ）から前記ＭＯＳ基板バイアス電圧（Ｖｂｎ）を生成する電圧生成部（ＣＰ＿Ｎ）を含む（図５参照）。

具体的な一つの形態による半導体集積回路（Ｃｈｉｐ）では、前記ＭＯＳ回路の前記ＭＯＳの前記ソースに供給される前記第１動作電圧（Ｖｓｓ）に対して前記基板に供給される前記ＭＯＳ基板バイアス電圧（Ｖｂｎ）は逆バイアスに設定されている。前記第１動作電圧（Ｖｓｓ）よりも低いレベルに設定された前記ＭＯＳ基板バイアス電圧（Ｖｂｎ）が前記基板に供給されることにより、前記基板（Ｐ＿Ｗｅｌｌ）に形成された前記ＭＯＳ（Ｑｎ０１、Ｑｎ０２、Ｑｎ０３）は高しきい値電圧で低リーク電流の状態に制御される（図１６（ａ）、（ｂ）参照）。

他の具体的な一つの形態による半導体集積回路（Ｃｈｉｐ）は、前記第１動作電圧（Ｖｓｓ）よりも低いレベルに設定された前記ＭＯＳ基板バイアス電圧（Ｖｂｎ）を前記基板に供給するか否かを決定する制御情報を格納する制御メモリ（Ｃｎｔ＿ＭＭ）を含む（図１３参照）。

更に他の具体的な一つの形態による半導体集積回路（Ｃｈｉｐ）では、前記ＭＯＳ回路の前記ＭＯＳの前記ソースに供給される前記第１動作電圧（Ｖｓｓ）に対して前記基板に供給される前記ＭＯＳ基板バイアス電圧（Ｖｂｎ）は順バイアスに設定されている。前記第１動作電圧（Ｖｓｓ）よりも高いレベルに設定された前記ＭＯＳ基板バイアス電圧（Ｖｂｎ）が前記基板に供給されることにより、前記基板（Ｐ＿Ｗｅｌｌ）に形成された前記ＭＯＳ（Ｑｎ０１、Ｑｎ０２、Ｑｎ０３）は低しきい値電圧で高リーク電流の状態に制御される（図２０（ａ）、（ｂ）参照）。

また他の具体的な一つの形態による半導体集積回路（Ｃｈｉｐ）は、前記第１動作電圧（Ｖｓｓ）よりも高いレベルに設定された前記ＭＯＳ基板バイアス電圧（Ｖｂｎ）を前記基板に供給するか否かを決定する制御情報を格納する制御メモリ（Ｃｎｔ＿ＭＭ）を含む（図１９参照）。

また更に他の具体的な一つの形態による半導体集積回路（Ｃｈｉｐ）では、前記ＭＯＳ回路は、前記基板（Ｐ＿Ｗｅｌｌ）に形成された高不純物濃度領域（ＤＮ１、ＤＮ２、ＤＮ３）を含む。前記ＣＭＯＳ回路の前記ＭＯＳの前記ソースと前記基板との間には、前記高不純物濃度領域と前記基板（Ｐ＿Ｗｅｌｌ）とで構成されたダイオード（ＤＮ１、ＤＮ２、ＤＮ３）が接続される（図９、図１０、図１１、図１２参照）。

更に他の具体的な一つの実施の形態による半導体集積回路では、前記ＭＯＳ回路の前記複数のＭＯＳは、ＳＯＩ構造のＭＯＳである。前記複数のＭＯＳのソースとドレインとは、前記ＳＯＩ構造の絶縁膜の上のシリコンに形成される。前記複数のＭＯＳの前記ウェル（Ｐ＿Ｗｅｌｌ）は、前記ＳＯＩ構造の前記絶縁膜の下のシリコン基板（Ｐ＿Ｓｕｂ）中に形成されている（図２２）。

従って、前記更に他の具体的な一つの実施の形態によれば、ドレインとウェルとの間の容量を低減でき、高速・低消費電力の半導体集積回路を提供することができる。

《実施の形態の説明》
次に、実施の形態について更に詳述する。

《半導体集積回路の構成》
図１は、本発明の１つの実施の形態による半導体集積回路を示す回路図である。図１の半導体集積回路のコアＣｏｒｅは、インバータ回路であるスタンダードセルＳＴＣ１、２、３と、ゲート容量Ｃｑｐ０４、Ｃｑｎ０４を付加する付加容量セルＣＣ１とを含んでいる。図２は、図１に示した半導体集積回路のデバイス平面構造を示すレイアウト図である。図３は、図２の要部の断面図である。

《スタンダードセルの構成》
１段目のインバータのスタンダードセルＳＴＣ１は、Ｐチャネル型ＭＯＳトランジスタＱｐ０１およびＮチャネル型ＭＯＳトランジスタＱｎ０１より構成される。Ｐチャネル型ＭＯＳトランジスタＱｐ０１のゲート電極とＮチャネル型ＭＯＳトランジスタＱｎ０１のゲート電極とに、入力信号Ｉｎ１が供給される。Ｐチャネル型ＭＯＳトランジスタＱｐ０１のドレイン電極とＮチャネル型ＭＯＳトランジスタＱｎ０１のドレイン電極とから、次段のスタンダードセルＳＴＣ２の入力信号Ｉｎ１となる出力信号が得られる。Ｐチャネル型ＭＯＳトランジスタＱｐ０１のソース電極は電源配線Ｖｄｄ＿Ｍに接続されることによりソース電極には電源電圧Ｖｄｄが供給され、Ｎチャネル型ＭＯＳトランジスタＱｎ０１のソース電極は接地配線Ｖｓｓ＿Ｍに接続されることによりソース電極には接地電圧Ｖｓｓが供給される。Ｐチャネル型ＭＯＳトランジスタＱｐ０１のＮウェルＮ＿ＷｅｌｌはＰＭＯＳ基板バイアス配線Ｖｂｐ＿Ｍに接続されることにより、ＮウェルにはＰＭＯＳ基板バイアス電圧Ｖｂｐが供給される。Ｎチャネル型ＭＯＳトランジスタＱｎ０１のＰウェルＰ＿ＷｅｌｌはＮＭＯＳ基板バイアス配線Ｖｂｎ＿Ｍに接続されることにより、ＰウェルにはＮＭＯＳ基板バイアス電圧Ｖｂｐが供給される。

２段目のスタンダードセルＳＴＣ２と３段目のスタンダードセルＳＴＣ３も、１段目のスタンダードセルＳＴＣ１と同様に、Ｐチャネル型ＭＯＳトランジスタＱｐ０２およびＮチャネル型ＭＯＳトランジスタＱｎ０２、Ｐチャネル型ＭＯＳトランジスタＱｐ０３およびＮチャネル型ＭＯＳトランジスタＱｎ０３より構成されている。

《付加容量セルの構成》
付加容量セルＣＣ１は、Ｐチャネル型ＭＯＳトランジスタＱｐ０４およびＮチャネル型ＭＯＳトランジスタＱｎ０４より構成される。Ｐチャネル型ＭＯＳトランジスタＱｐ０４のゲート電極はＰＭＯＳ基板バイアス配線Ｖｂｐ＿Ｍに接続されることによりゲート電極にはＰＭＯＳ基板バイアス電圧Ｖｂｐが供給され、Ｎチャネル型ＭＯＳトランジスタＱｎ０４のゲート電極はＮＭＯＳ基板バイアス配線Ｖｂｎ＿Ｍに接続されることによりゲート電極にはＮＭＯＳ基板バイアス電圧Ｖｂｐが供給される。Ｐチャネル型ＭＯＳトランジスタＱｐ０４のソース電極とドレイン電極とは電源配線Ｖｄｄ＿Ｍに接続されることによりソース電極とドレイン電極とには電源電圧Ｖｄｄが供給され、Ｎチャネル型ＭＯＳトランジスタＱｎ０４のソース電極とドレイン電極とは接地配線Ｖｓｓ＿Ｍに接続されることによりソース電極とドレイン電極とには接地電圧Ｖｓｓが供給される。

その結果、スタンダードセルＳＴＣ１、２、３のＰＭＯＳＱｐ０１、２、３のソース電極が接続された電源配線Ｖｄｄ＿ＭとＰＭＯＳＱｐ０１、２、３のＮウェルＮ＿Ｗｅｌｌが接続されたＰＭＯＳ基板バイアス配線Ｖｂｐ＿Ｍとの間には、付加容量セルＣＣ１のＰＭＯＳＱｐ０４の大きなゲート容量Ｃｑｐ０４が接続されている。また、スタンダードセルＳＴＣ１、２、３のＮＭＯＳＱｎ０１、２、３のソース電極が接続された接地配線Ｖｓｓ＿ＭとＮＭＯＳＱｎ０１、２、３のＰウェルＰ＿Ｗｅｌｌが接続されたＮＭＯＳ基板バイアス配線Ｖｂｎ＿Ｍとの間には、付加容量セルＣＣ１のＮＭＯＳＱｎ０４の大きなゲート容量Ｃｑｎ０４が接続されている。

《基板バイアス電圧》
スタンダードセルＳＴＣ１、２、３のＰＭＯＳＱｐ０１、２、３のＰ型ソース電極に供給される電源配線Ｖｄｄ＿Ｍの電源電圧Ｖｄｄに対して、ＰＭＯＳＱｐ０１、２、３のＮウェルＮ＿Ｗｅｌｌに供給されるＰＭＯＳ基板バイアス電圧Ｖｂｐは逆バイアスに設定されている。すなわち、ＰＭＯＳＱｐ０１、２、３のＰ型ソース電極に供給される電源電圧Ｖｄｄよりも、ＰＭＯＳＱｐ０１、２、３のＮウェルＮ＿Ｗｅｌｌに供給されるＰＭＯＳ基板バイアス電圧Ｖｂｐは高いレベルに設定される。その結果、スタンダードセルＳＴＣ１、２、３のＰＭＯＳＱｐ０１、２、３は、高しきい値電圧で低リーク電流の状態に制御される。ＰＭＯＳＱｐ０１、２、３のＰ型ソース電極とＮウェルＮ＿Ｗｅｌｌとに、例えば電源電圧Ｖｄｄのような同一レベルの電圧が供給されると、ＰＭＯＳＱｐ０１、２、３には逆バイアスの基板バイアス電圧は印加されていない状態となる。この状態では、スタンダードセルＳＴＣ１、２、３のＰＭＯＳＱｐ０１、２、３は、低しきい値電圧で高リーク電流の状態である。

スタンダードセルＳＴＣ１、２、３のＮＭＯＳＱｎ０１、２、３のＮ型ソース電極に供給される接地配線Ｖｓｓ＿Ｍの接地電圧Ｖｓｓに対して、ＮＭＯＳＱｎ０１、２、３のＰウェルＰ＿Ｗｅｌｌに供給されるＮＭＯＳ基板バイアス電圧Ｖｂｎは逆バイアスに設定されている。すなわち、ＮＭＯＳＱｎ０１、２、３のＮ型ソース電極に供給される接地電圧Ｖｓｓよりも、ＮＭＯＳＱｎ０１、２、３のＰウェルＰ＿Ｗｅｌｌに供給されるＮＭＯＳ基板バイアス電圧Ｖｂｎは低いレベルに設定される。その結果、スタンダードセルＳＴＣ１、２、３のＮＭＯＳＱｎ０１、２、３は、高しきい値電圧で低リーク電流の状態に制御される。ＮＭＯＳＱｎ０１、２、３のＮ型ソース電極とＰウェルＰ＿Ｗｅｌｌとに、例えば接地電圧Ｖｓｓのような同一レベルの電圧が供給されると、ＮＭＯＳＱｎ０１、２、３には逆バイアスの基板バイアス電圧は印加されていない状態となる。この状態では、スタンダードセルＳＴＣ１、２、３のＮＭＯＳＱｎ０１、２、３は、低しきい値電圧で高リーク電流の状態である。

《平面レイアウトおよび断面構造》
図２は、図１に示した半導体集積回路のデバイス平面構造を示すレイアウト図である。スタンダードセルＳＴＣ１、２、３のＰＭＯＳＱｐ０１、Ｑｐ０２、Ｑｐ０３は、多結晶シリコン層により構成されたゲート電極Ｇ、ＮウェルＮ＿Ｗｅｌｌ、Ｐ型高不純物濃度ソース領域、Ｐ型高不純物濃度ドレイン領域を含んでいる。付加容量セルＣＣ１のＰＭＯＳＱｐ０４も、多結晶シリコン層により構成されたゲート電極Ｇ、ＮウェルＮ＿Ｗｅｌｌ、Ｐ型高不純物濃度ソース領域、Ｐ型高不純物濃度ドレイン領域を含んでいる。ＰＭＯＳＱｐ０１、Ｑｐ０２、Ｑｐ０３、Ｑｐ０４のＮウェルＮ＿Ｗｅｌｌは、コンタクトホールＣｏｎｔを介して、第１層配線Ｍ１により構成されたＰＭＯＳ基板バイアス配線Ｖｂｐ＿Ｍに接続されている。ＰＭＯＳＱｐ０１、Ｑｐ０２、Ｑｐ０３、Ｑｐ０４のＰ型高不純物濃度ソース領域Ｓは、コンタクトホールＣｏｎｔを介して、第１層配線Ｍ１により構成された電源配線Ｖｄｄ＿Ｍに接続されている。スタンダードセルＳＴＣ１、２、３のＮＭＯＳＱｎ０１、Ｑｎ０２、Ｑｎ０３は、多結晶シリコン層により構成されたゲート電極Ｇ、ＰウェルＰ＿Ｗｅｌｌ、Ｎ型高不純物濃度ソース領域、Ｎ型高不純物濃度ドレイン領域を含んでいる。付加容量セルＣＣ１のＮＭＯＳＱｎ０４も、多結晶シリコン層により構成されたゲート電極Ｇ、ＰウェルＰ＿Ｗｅｌｌ、Ｎ型高不純物濃度ソース領域、Ｎ型高不純物濃度ドレイン領域を含んでいる。ＮＭＯＳＱｎ０１、Ｑｎ０２、Ｑｎ０３、ＮＭＯＳＱｎ０４のＰウェルＰ＿Ｗｅｌｌは、コンタクトホールＣｏｎｔを介して、第１層配線Ｍ１により構成されたＮＭＯＳ基板バイアス配線Ｖｂｎ＿Ｍに接続されている。ＮＭＯＳＱｎ０１、Ｑｎ０２、Ｑｎ０３、ＮＭＯＳＱｎ０４のＮ型高不純物濃度ソース領域Ｓは、コンタクトホールＣｏｎｔを介して、第１層配線Ｍ１により構成された接地配線Ｖｓｓ＿Ｍに接続されている。付加容量セルＣＣ１のＰＭＯＳＱｐ０４のゲート電極ＧとＮウェルＮ＿Ｗｅｌｌとは第１層配線Ｍ１により構成されたＰＭＯＳ基板バイアス配線Ｖｂｐ＿Ｍに接続され、付加容量セルＣＣ１のＰＭＯＳＱｐ０４のＰ型高不純物濃度ソース領域ＳとＰ型高不純物濃度ドレイン領域Ｄとは第１層配線Ｍ１により構成された電源配線Ｖｄｄ＿Ｍに接続されている。付加容量セルＣＣ１のＰＭＯＳＱｐ０４の破線Ａ−Ａ´に沿った断面構造が図３の（ａ）に示されている。図３（ａ）に示すように、付加容量セルＣＣ１のＰＭＯＳＱｐ０４のゲート電極Ｇとドレイン領域Ｄとの間のオーバーラップ容量とゲート電極Ｇとソース領域Ｓとの間のオーバーラップ容量とにより、付加容量セルＣＣ１のＰＭＯＳＱｐ０４の大きなゲート容量Ｃｑｐ０４の一部が構成されている。また、付加容量セルＣＣ１のＰＭＯＳＱｐ０４のＰ型ドレイン領域ＤとＮウェルＮ＿Ｗｅｌｌとの間のＰＮ接合とＰＭＯＳＱｐ０４のＰ型ソース領域ＳとＮウェルＮ＿Ｗｅｌｌとの間のＰＮ接合とにより、付加容量セルＣＣ１のＰＭＯＳＱｐ０４の大きなゲート容量Ｃｑｐ０４の他の一部が構成されている。付加容量セルＣＣ１のＮＯＳＱｎ０４のゲート電極ＧとＰウェルＰ＿Ｗｅｌｌとは第１層配線Ｍ１により構成されたＮＭＯＳ基板バイアス配線Ｖｂｎ＿Ｍに接続され、付加容量セルＣＣ１のＮＭＯＳＱｎ０４のＮ型高不純物濃度ソース領域ＳとＮ型高不純物濃度ドレイン領域Ｄとは第１層配線Ｍ１により構成された接地配線Ｖｓｓ＿Ｍに接続されている。付加容量セルＣＣ１のＮＭＯＳＱｎ０４の破線Ｂ−Ｂ´に沿った断面構造が図３の（ｂ）に示されている。図３（ｂ）に示すように、付加容量セルＣＣ１のＮＭＯＳＱｎ０４のゲート電極Ｇとドレイン領域Ｄとの間のオーバーラップ容量とゲート電極Ｇとソース領域Ｓとの間のオーバーラップ容量とにより、付加容量セルＣＣ１のＮＭＯＳＱｎ０４の大きなゲート容量Ｃｑｎ０４の一部が構成されている。また、付加容量セルＣＣ１のＮＭＯＳＱｎ０４のＮ型ドレイン領域ＤとＰウェルＰ＿Ｗｅｌｌとの間のＰＮ接合とＰＭＯＳＱｐ０４のＮ型ソース領域ＳとＰウェルＰ＿Ｗｅｌｌとの間のＰＮ接合とにより、付加容量セルＣＣ１のＮＭＯＳＱｎ０４の大きなゲート容量Ｃｑｎ０４の他の一部が構成されている。

《アクティブモードの動作》
図４は、図１と図２と図３に示した半導体集積回路のアクティブモードの動作を説明するための波形図である。同図に示すように、スタンダードセルＳＴＣ１、２、３では、ＰＭＯＳＱｐ０１、２、３には逆バイアスのＰＭＯＳ基板バイアス電圧Ｖｂｐが印加され、ＮＭＯＳＱｎ０１、２、３にも逆バイアスのＮＭＯＳ基板バイアス電圧Ｖｂｎが印加される。また同図に示すように、１段目のインバータのスタンダードセルＳＴＣ１の入力信号Ｉｎ１と、２段目のインバータのスタンダードセルＳＴＣ２の入力信号Ｉｎ２と、３段目のインバータのスタンダードセルＳＴＣ３の入力信号Ｉｎ３と出力信号Ｉｎ４とが、“ローレベル”から“ハイレベル”または“ハイレベル”から“ローレベル”に変化すると想定する。これらの信号変化期間では、スタンダードセルＳＴＣ１、２、３の出力端子の負荷容量の充放電電流が電源配線Ｖｄｄ＿Ｍから流出したり接地配線Ｖｓｓ＿Ｍへ流入するので、電源配線Ｖｄｄ＿Ｍの電源電圧Ｖｄｄのレベルは低下して、接地配線Ｖｓｓ＿Ｍの接地電圧Ｖｓｓのレベルは上昇しようとする。

電源配線Ｖｄｄ＿ＭとＰＭＯＳ基板バイアス配線Ｖｂｐ＿Ｍとの間に付加容量セルＣＣ１のＰＭＯＳＱｐ０４の大きなゲート容量Ｃｑｐ０４が接続されていない場合には、電源配線Ｖｄｄ＿Ｍの電源電圧Ｖｄｄのレベルが変動しても、ＰＭＯＳ基板バイアス配線Ｖｂｐ＿Ｍの電圧はＰＭＯＳ基板バイアス発生器の出力電圧によって略一定に維持されている。その結果、スタンダードセルＳＴＣ１、２、３のＰＭＯＳＱｐ０１、Ｑｐ０２、Ｑｐ０３のしきい値電圧Ｖｔｈ（Ｐ）は低下していまい、スタンダードセルＳＴＣ１、２、３の種々の電気的特性も変動してしまう。接地配線Ｖｓｓ＿ＭとＮＭＯＳ基板バイアス配線Ｖｂｎ＿Ｍとの間には付加容量セルＣＣ１のＮＭＯＳＱｎ０４の大きなゲート容量Ｃｑｎ０４が接続されていない場合には、接地配線Ｖｓｓ＿Ｍの接地電圧Ｖｓｓのレベルが変動しても、ＮＭＯＳ基板バイアス配線Ｖｂｎ＿Ｍの電圧はＮＭＯＳ基板バイアス発生器の出力電圧によって略一定に維持されている。その結果、スタンダードセルＳＴＣ１、２、３のＮＭＯＳＱｎ０１、Ｑｎ０２、Ｑｎ０３のしきい値電圧Ｖｔｈ（Ｎ）は低下していまい、スタンダードセルＳＴＣ１、２、３の種々の電気的特性も変動してしまう。

《付加容量セルによる効果》
それに対して、図１、図２、図３に示した本発明の１つの実施の形態による半導体集積回路では、電源配線Ｖｄｄ＿ＭとＰＭＯＳ基板バイアス配線Ｖｂｐ＿Ｍとの間には付加容量セルＣＣ１のＰＭＯＳＱｐ０４の大きなゲート容量Ｃｑｐ０４が接続され、接地配線Ｖｓｓ＿ＭとＮＭＯＳ基板バイアス配線Ｖｂｎ＿Ｍとの間には付加容量セルＣＣ１のＮＭＯＳＱｎ０４の大きなゲート容量Ｃｑｎ０４が接続されている。その結果、電源配線Ｖｄｄ＿Ｍの電源電圧Ｖｄｄのレベルが低下すると、ＰＭＯＳ基板バイアス配線Ｖｂｐ＿Ｍの電圧レベルも低下する。また、接地配線Ｖｓｓ＿Ｍの接地電圧Ｖｓｓのレベルが上昇すると、ＮＭＯＳ基板バイアス配線Ｖｂｎ＿Ｍの電圧レベルも上昇する。従って、スタンダードセルＳＴＣ１、２、３のＰＭＯＳＱｐ０１、Ｑｐ０２、Ｑｐ０３のしきい値電圧Ｖｔｈ（Ｐ）とＮＭＯＳＱｎ０１、Ｑｎ０２、Ｑｎ０３のしきい値電圧Ｖｔｈ（Ｎ）の低下は軽減され、スタンダードセルＳＴＣ１、２、３の種々の電気的特性の変動も軽減される。

《コアを含むシステムＬＳＩ》
図５は、本発明の１つの実施の形態による半導体集積回路であるシステムＬＳＩの回路図である。図５のロジックのコアＣｏｒｅは、図１の半導体集積回路に示したスタンダードセルＳＴＣ１、２、３と、ゲート容量Ｃｑｐ０４、Ｃｑｎ０４を付加する付加容量セルＣＣ１とを含むコアＣｏｒｅである。システムＬＳＩは、更に電源パッドＶｄｄ＿Ｐａｄ、接地パッドＶｓｓ＿Ｐａｄ、ＰＭＯＳ制御部Ｐ＿Ｃｎｔ、ＮＭＯＳ制御部Ｎ＿Ｃｎｔを含んでいる。

電源配線Ｖｄｄ＿Ｍは電源パッドＶｄｄ＿Ｐａｄに接続され電源配線Ｖｄｄ＿Ｍには電源電圧Ｖｄｄが供給され、接地配線Ｖｓｓ＿Ｍは接地パッドＶｓｓ＿Ｐａｄに接続され接地配線Ｖｓｓ＿Ｍには接地電圧Ｖｓｓが供給される。ＰＭＯＳ基板バイアス配線Ｖｂｐ＿Ｍは、ＰＭＯＳ制御部Ｐ＿Ｃｎｔの正電圧生成部ＣＰ＿ＰとＰＭＯＳＱｐｃ１１、Ｑｐｃ１ｎのドレイン電極とに接続されている。正電圧生成部ＣＰ＿Ｐは、例えばチャージポンプ回路で構成され、電源電圧Ｖｄｄから電源電圧Ｖｄｄよりも高い電圧Ｖｄｄ＋Δを生成する。ＰＭＯＳＱｐｃ１１、Ｑｐｃ１ｎのゲートには、制御スイッチ回路Ｃｎｔ＿ＳＷ＿ｐが接続されている。ＮＭＯＳ基板バイアス配線Ｖｂｎ＿Ｍは、ＮＭＯＳ制御部Ｎ＿Ｃｎｔの負電圧生成部ＣＰ＿ＮとＮＭＯＳＱｎｃ１１、Ｑｎｃ１ｎのドレイン電極とに接続されている。負電圧生成部ＣＰ＿Ｎは、例えばチャージポンプ回路で構成され、接地電圧Ｖｓｓから接地電圧Ｖｓｓよりも低い電圧Ｖｓｓ−Δを生成する。ＭＯＳＱｎｃ１１、Ｑｎｃ１ｎのゲートには、制御スイッチ回路Ｃｎｔ＿ＳＷ＿ｎが接続されている。

ＰＭＯＳ基板バイアス配線Ｖｂｐ＿Ｍに電源電位Ｖｄｄを供給したい時には、正電圧生成部ＣＰ＿Ｐをオフして、ＰＭＯＳＱｐｃ１１、Ｑｐｃ１ｎをオンして、電源パッドＶｄｄ＿Ｐａｄから電源電圧Ｖｄｄを供給する。また、ＰＭＯＳ基板バイアス配線Ｖｂｐ＿Ｍに電源電圧Ｖｄｄよりも高い電圧レベルＶｄｄ＋Δを供給する場合には、正電圧生成部ＣＰ＿Ｐをオンして、ＰＭＯＳＱｐｃ１１、Ｑｐｃ１ｎをオフにする。ＮＭＯＳ基板バイアス配線Ｖｂｎ＿Ｍに接地電圧Ｖｓｓを供給したい時には、負電圧生成部ＣＰ＿Ｎをオフして、ＮＭＯＳＱｎｃ１１、Ｑｎｃ１ｎをオンして、接地パッドＶｓｓ＿Ｐａｄから接地電圧Ｖｓｓを供給する。また、ＮＭＯＳ基板バイアス配線Ｖｂｎ＿Ｍに接地電圧Ｖｓｓよりも低い電圧レベルＶｓｓ−Δを供給する場合には、負電圧生成部ＣＰ＿Ｎをオンして、ＮＭＯＳＱｎｃ１１、Ｑｎｃ１ｎをオフにする。

《他の実施の形態による半導体集積回路》
《スタンダードセルのウェルでの高不純物濃度領域の削除》
図６は、本発明の他の１つの実施の形態による半導体集積回路を示す回路図である。図７は、図６に示した半導体集積回路のデバイス平面構造を示すレイアウト図である。図８は、図７の要部の断面図である。

図６と図７とに示した半導体集積回路が、図１と図２に示した半導体集積回路と相違するのは、下記の点である。

図１と図２に示した半導体集積回路では、スタンダードセルＳＴＣ１、２、３のＰＭＯＳＱｐ０１、０２、０３のＮウェルＮ＿ＷｅｌｌとＰＭＯＳ基板バイアス配線Ｖｂｐ＿Ｍとを電気的に接続するために、スタンダードセルＳＴＣ１、２、３のＰＭＯＳＱｐ０１、０２、０３のＮウェルＮ＿ＷｅｌｌにコンタクトホールＣｏｎｔを有するＮ型高不純物濃度領域Ｎ＋が形成されている。また、図１と図２に示した半導体集積回路では、スタンダードセルＳＴＣ１、２、３のＮＭＯＳＱｎ０１、０２、０３のＰウェルＰ＿ＷｅｌｌとＮＭＯＳ基板バイアス配線Ｖｂｎ＿Ｍとを電気的に接続するために、スタンダードセルＳＴＣ１、２、３のＮＭＯＳＱｎ０１、０２、０３のＰウェルＰ＿ＷｅｌｌにコンタクトホールＣｏｎｔを有するＰ型高不純物濃度領域Ｐ＋が形成されている。

それに対して、図６と図７に示した半導体集積回路では、スタンダードセルＳＴＣ１、２、３のＰＭＯＳＱｐ０７、０８、０９のＮウェルＮ＿ＷｅｌｌからはＮ型高不純物濃度領域Ｎ＋が削除され、スタンダードセルＳＴＣ１、２、３のＮＭＯＳＱｎ０７、０８、０９のＰウェルＰ＿ＷｅｌｌからはＰ型高不純物濃度領域Ｐ＋が削除されている。すなわち、図６と図７では、スタンダードセルＳＴＣ１、２、３のＰＭＯＳＱｐ０７、０８、０９のＮウェルＮ＿ＷｅｌｌとＰＭＯＳ基板バイアス配線Ｖｂｐ＿Ｍとを電気的に接続するために、付加容量セルＣＣ１のＰＭＯＳＱｐ１０のＮウェルＮ＿ＷｅｌｌにコンタクトホールＣｏｎｔを有するＮ型高不純物濃度領域Ｎ＋が形成されている。

図７の付加容量セルＣＣ１のＰＭＯＳＱｐ１０の破線Ａ−Ａ´に沿った断面構造が図８の（ａ）に示されている。図８（ａ）に示すように、付加容量セルＣＣ１のＰＭＯＳＱｐ１０のＮウェルＮ＿ＷｅｌｌにはＮ型高不純物濃度領域Ｎ＋が形成され、このＮ型高不純物濃度領域Ｎ＋はＰＭＯＳ基板バイアス配線Ｖｂｐ＿Ｍと電気的に接続されている。また、付加容量セルＣＣ１のＰＭＯＳＱｐ１０のＮウェルＮ＿Ｗｅｌｌは、スタンダードセルＳＴＣ１、２、３のＰＭＯＳＱｐ０７、０８、０９のＮウェルＮ＿Ｗｅｌｌと一体に構成されている。従って、スタンダードセルＳＴＣ１、２、３のＰＭＯＳＱｐ０７、０８、０９のＮウェルＮ＿Ｗｅｌｌは、ＰＭＯＳ基板バイアス配線Ｖｂｐ＿Ｍと電気的に接続されることができる。更に、図７の付加容量セルＣＣ１のＮＭＯＳＱｎ１０の破線Ｂ−Ｂ´に沿った断面構造が図８の（ｂ）に示されている。図８（ｂ）に示すように、付加容量セルＣＣ１のＮＭＯＳＱｎ１０のＰウェルＰ＿ＷｅｌｌにはＰ型高不純物濃度領域Ｐ＋が形成され、このＰ型高不純物濃度領域Ｐ＋はＮＭＯＳ基板バイアス配線Ｖｂｎ＿Ｍと電気的に接続されている。また、付加容量セルＣＣ１のＮＭＯＳＱｎ１０のＰウェルＰ＿Ｗｅｌｌは、スタンダードセルＳＴＣ１、２、３のＮＭＯＳＱｎ０７、０８、０９のＰウェルＰ＿Ｗｅｌｌと一体に構成されている。従って、スタンダードセルＳＴＣ１、２、３のＮＭＯＳＱｎ０７、０８、０９のＰウェルＰ＿Ｗｅｌｌは、ＮＭＯＳ基板バイアス配線Ｖｂｎ＿Ｍと電気的に接続されることができる。

《スタンダードセルのウェルでの寄生ダイオードの追加》
図９は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。図１０は、図９に示した半導体集積回路のデバイス平面構造を示すレイアウト図である。図１１は、図１０の要部の断面図である。図１２も、図１０の要部の断面図である。

図９と図１０とに示した半導体集積回路が、図１と図２に示した半導体集積回路と相違するのは、下記の点である。

図１と図２に示した半導体集積回路では、スタンダードセルＳＴＣ１、２、３のＰＭＯＳＱｐ０１、０２、０３のＮウェルＮ＿ＷｅｌｌとＰＭＯＳ基板バイアス配線Ｖｂｐ＿Ｍとを電気的に接続するために、スタンダードセルＳＴＣ１、２、３のＰＭＯＳＱｐ０１、０２、０３のＮウェルＮ＿ＷｅｌｌにコンタクトホールＣｏｎｔを有するＮ型高不純物濃度領域Ｎ＋が形成されている。また、図１と図２に示した半導体集積回路では、スタンダードセルＳＴＣ１、２、３のＮＭＯＳＱｎ０１、０２、０３のＰウェルＰ＿ＷｅｌｌとＮＭＯＳ基板バイアス配線Ｖｂｎ＿Ｍとを電気的に接続するために、スタンダードセルＳＴＣ１、２、３のＮＭＯＳＱｎ０１、０２、０３のＰウェルＰ＿ＷｅｌｌにコンタクトホールＣｏｎｔを有するＰ型高不純物濃度領域Ｐ＋が形成されている。

それに対して、図９と図１０に示した半導体集積回路では、スタンダードセルＳＴＣ１、２、３のＰＭＯＳＱｐ１１、１２、１３のＮウェルＮ＿ＷｅｌｌにはＰ型高不純物濃度領域ＤＰ１、ＤＰ２、ＤＰ３が形成されている。スタンダードセルＳＴＣ１、２、３のＰ型高不純物濃度領域ＤＰ１、ＤＰ２、ＤＰ３とＰＭＯＳＱｐ１１、１２、１３のＰ型高不純物濃度ソース領域Ｓとは、コンタクトホールＣｏｎｔを介して、第１層配線Ｍ１により構成された電源配線Ｖｄｄ＿Ｍに接続されている。図１０のスタンダードセルＳＴＣ３のＰＭＯＳＱｐ１３の破線Ｃ−Ｃ´に沿った断面構造が図１２の（ａ）に示されている。図１２（ａ）に示すように、スタンダードセルＳＴＣ３のＰＭＯＳＱｐ１３のＮウェルＮ＿ＷｅｌｌにはＰ型高不純物濃度領域ＤＰ３が形成され、このＰ型高不純物濃度領域ＤＰ３とＰＭＯＳＱｐ１３のＰ型高不純物濃度ソース領域Ｓとは、コンタクトホールＣｏｎｔを介して、第１層配線Ｍ１により構成された電源配線Ｖｄｄ＿Ｍに接続されている。その結果、図９に示すように、スタンダードセルＳＴＣ１、２、３のＰＭＯＳＱｐ１１、１２、１３のＰ型高不純物濃度ソース領域とＮウェルＮ＿Ｗｅｌｌとの間には、寄生ダイオードＤＰ１、ＤＰ２、ＤＰ３が接続されることになる。

図１０の付加容量セルＣＣ１のＰＭＯＳＱｐ１４の破線Ａ−Ａ´に沿った断面構造が図１１の（ａ）に示されている。図１１（ａ）に示すように、付加容量セルＣＣ１のＰＭＯＳＱｐ１４のＮウェルＮ＿ＷｅｌｌにはＮ型高不純物濃度領域Ｎ＋が形成され、このＮ型高不純物濃度領域Ｎ＋はＰＭＯＳ基板バイアス配線Ｖｂｐ＿Ｍと電気的に接続されている。また、付加容量セルＣＣ１のＰＭＯＳＱｐ１４のＮウェルＮ＿Ｗｅｌｌは、スタンダードセルＳＴＣ１、２、３のＰＭＯＳＱｐ１１、１２、１３のＮウェルＮ＿Ｗｅｌｌと一体に構成されている。従って、寄生ダイオードＤＰ１、ＤＰ２、ＤＰ３の存在にもかかわらず、スタンダードセルＳＴＣ１、２、３のＰＭＯＳＱｐ１１、１２、１３のＮウェルＮ＿Ｗｅｌｌは、ＰＭＯＳ基板バイアス配線Ｖｂｐ＿Ｍと電気的に接続されることができる。

また、図９と図１０に示した半導体集積回路では、スタンダードセルＳＴＣ１、２、３のＮＭＯＳＱｎ１１、１２、１３のＰウェルＰ＿ＷｅｌｌにはＮ型高不純物濃度領域ＤＮ１、ＤＮ２、ＤＮ３が形成されている。スタンダードセルＳＴＣ１、２、３のＮ型高不純物濃度領域ＤＮ１、ＤＮ２、ＤＮ３とＮＭＯＳＱｎ１１、１２、１３のＮ型高不純物濃度ソース領域Ｓとは、コンタクトホールＣｏｎｔを介して、第１層配線Ｍ１により構成された接地配線Ｖｓｓ＿Ｍに接続されている。図１０のスタンダードセルＳＴＣ３のＮＭＯＳＱｎ１３の破線Ｄ−Ｄ´に沿った断面構造が図１２の（ｂ）に示されている。図１２（ｂ）に示すように、スタンダードセルＳＴＣ３のＮＭＯＳＱｎ１３のＰウェルＰ＿ＷｅｌｌにはＮ型高不純物濃度領域ＤＮ３が形成され、このＮ型高不純物濃度領域ＤＮ３とＮＭＯＳＱｎ１３のＮ型高不純物濃度ソース領域Ｓとは、コンタクトホールＣｏｎｔを介して、第１層配線Ｍ１により構成された接地配線Ｖｓｓ＿Ｍに接続されている。その結果、図９に示すように、スタンダードセルＳＴＣ１、２、３のＮＭＯＳＱｎ１１、１２、１３のＮ型高不純物濃度ソース領域とＰウェルＰ＿Ｗｅｌｌとの間には、寄生ダイオードＤＮ１、ＤＮ２、ＤＮ３が接続されることになる。

図１０の付加容量セルＣＣ１のＮＭＯＳＱｎ１４の破線Ｂ−Ｂ´に沿った断面構造が図１１の（ｂ）に示されている。図１１（ｂ）に示すように、付加容量セルＣＣ１のＮＭＯＳＱｎ１４のＰウェルＰ＿ＷｅｌｌにはＰ型高不純物濃度領域Ｐ＋が形成され、このＮ型高不純物濃度領域Ｐ＋はＮＭＯＳ基板バイアス配線Ｖｂｎ＿Ｍと電気的に接続されている。また、付加容量セルＣＣ１のＮＭＯＳＱｎ１４のＰウェルＰ＿Ｗｅｌｌは、スタンダードセルＳＴＣ１、２、３のＮＭＯＳＱｎ１１、１２、１３のＰウェルＰ＿Ｗｅｌｌと一体に構成されている。従って、寄生ダイオードＤＮ１、ＤＮ２、ＤＮ３の存在にもかかわらず、スタンダードセルＳＴＣ１、２、３のＮＭＯＳＱｎ１１、１２、１３のＰウェルＰ＿Ｗｅｌｌは、ＮＭＯＳ基板バイアス配線Ｖｂｎ＿Ｍと電気的に接続されることができる。

《基板バイアス電圧によるＭＯＳしきい値電圧の調整》
図１３は、図１のコアＣｏｒｅのスタンダードセルＳＴＣ１、２、３のＭＯＳトランジスタのしきい値電圧のバラツキを補償する半導体集積回路を示す回路図である。

同図において、半導体集積回路としてのＬＳＩのチップＣｈｉｐは、コア回路ＣｏｒｅのＣＭＯＳ論理回路を含み、このコアＣＭＯＳ論理回路Ｃｏｒｅの特性バラツキを補償するための制御メモリＣｎｔ＿ＭＭと制御スイッチＣｎｔ＿ＳＷとを含んでいる。コアＣＭＯＳ論理回路Ｃｏｒｅは、ソースが電源電圧Ｖｄｄに接続されたＰＭＯＳＱｐ１とソースが接地電圧Ｖｓｓに接続されたＭＯＳＱｎ１とを含んでいる。ＰＭＯＳＱｐ１のゲートとＭＯＳＱｎ１のゲートとには入力信号Ｉｎが印加され、ＰＭＯＳＱｐ１のドレインとＭＯＳＱｎ１のドレインとから出力信号Ｏｕｔが得られる。制御スイッチＣｎｔ＿ＳＷは、ＰＭＯＳ制御部Ｐ＿ＣｎｔとＮＭＯＳ制御部Ｎ＿Ｃｎｔとを含んでいる。

まず、ＰＭＯＳ制御部Ｐ＿Ｃｎｔは、ＰＭＯＳのＱｐｃ＿１、ＰＭＯＳのＱｐｃ＿２、インバータＩｎｖ＿ｐにより構成されている。ＰＭＯＳ制御部Ｐ＿Ｃｎｔでは、ＰＭＯＳのＱｐｃ＿１のソースには電源電圧Ｖｄｄが印加され、ＰＭＯＳのＱｐｃ＿２のソースには電源電圧Ｖｄｄよりも高いＮウェルバイアス電圧Ｖｐ＿１が印加されている。ＰＭＯＳのＱｐｃ＿１のドレインとＰＭＯＳのＱｐｃ＿２のドレインとは、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１のＮウェルＮ＿Ｗｅｌｌに接続されている。

また、ＮＭＯＳ制御部Ｎ＿Ｃｎｔは、ＮＭＯＳのＱｎｃ＿１、ＮＭＯＳのＱｎｃ＿２、インバータＩｎｖ＿ｎにより構成されている。ＮＭＯＳ制御部Ｎ＿Ｃｎｔでは、ＮＭＯＳのＱｎｃ＿１のソースには接地電圧Ｖｓｓが印加され、ＮＭＯＳのＱｎｃ＿２のソースには接地電圧Ｖｓｓよりも低いＰウェルバイアス電圧Ｖｎ＿１が印加される。ＮＭＯＳのＱｎｃ＿１のドレインとＮＭＯＳのＱｎｃ＿２のドレインとは、コアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳＱｎ１のＰウェルＰ＿Ｗｅｌｌに接続されている。

制御メモリＣｎｔ＿ＭＭの出力信号Ｃｎｔ＿Ｓｇがハイレベルとなると、ＰＭＯＳ制御部Ｐ＿ＣｎｔのＰＭＯＳのＱｐｃ＿１がオンとなりＮＭＯＳ制御部Ｎ＿ＣｎｔのＮＭＯＳのＱｎｃ＿１がオンとなる。すると、電源電圧ＶｄｄがコアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１のＮウェルＮ＿ＷｅｌｌにＰＭＯＳ基板バイアス電圧Ｖｂｐとして印加され、接地電圧ＶｓｓがコアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳＱｎ１のＰウェルＰ＿ＷｅｌｌにNＭＯＳ基板バイアス電圧Ｖｂｎとして印加される。一方、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１のソースとＮＭＯＳＱｎ１のソースとには、電源電圧Ｖｄｄと接地電圧Ｖｓｓとがそれぞれ供給されている。従って、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１のソースとＮウェルＮ＿Ｗｅｌｌとには電源電圧Ｖｄｄが共通に印加され、コアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳＱｎ１のソースとＰウェルＰ＿Ｗｅｌｌとには接地電圧Ｖｓｓが共通に印加されている。

制御メモリＣｎｔ＿ＭＭの出力信号Ｃｎｔ＿Ｓｇがローレベルとなると、ＰＭＯＳ制御部Ｐ＿ＣｎｔのＰＭＯＳのＱｐｃ＿２がオンとなりＮＭＯＳ制御部Ｎ＿ＣｎｔのＮＭＯＳのＱｎｃ＿２がオンとなる。すると、電源電圧Ｖｄｄよりも高いＮウェルバイアス電圧Ｖｐ＿１が、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１のＮウェルＮ＿ＷｅｌｌにＰＭＯＳ基板バイアス電圧Ｖｂｐとして印加される。また、接地電圧Ｖｓｓよりも低いＰウェルバイアス電圧Ｖｎ＿１が、コアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳＱｎ１のＰウェルＰ＿ＷｅｌｌにNＭＯＳ基板バイアス電圧Ｖｂｎとして印加される。一方、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１のソースとＮＭＯＳＱｎ１のソースとには、電源電圧Ｖｄｄと接地電圧Ｖｓｓとがそれぞれ供給されている。従って、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１のソースに印加された電源電圧Ｖｄｄに対して、ＮウェルＮ＿Ｗｅｌｌに印加されている高いＮウェルバイアス電圧Ｖｐ＿１は逆バイアスとなる。また、コアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳＱｎ１のソースに印加された接地電圧Ｖｓｓに対して、ＰウェルＰ＿Ｗｅｌｌに印加されている低いＰウェルバイアス電圧Ｖｎ＿１も逆バイアスとなる。その結果、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１とＮＭＯＳＱｎ１とは、ともに高いしきい値電圧Ｖｔｈに制御され、リーク電流が低減されることができる。

《リーク電流測定のためのウエーハーテストとウエーハープロセス》
図１７は、図１３に示すＬＳＩのチップＣｈｉｐを多数個含むウエーハーテストを説明する図である。また、図１８は、ウエーハーテストとウエーハープロセスとのフローを含む半導体集積回路の製造方法を説明する図である。

まず、図１８のステップ９１でウエーハーテストが開始されると、電流測定のステップ９２でＬＳＩのチップＣｈｉｐの電源電圧Ｖｄｄと接地電圧Ｖｓｓとに予め接続された図１７に示す外部テスタＡＴＥによって１個のＬＳＩのチップＣｈｉｐのリーク電流が測定される。次の判定のステップ９３にて、ステップ９２で測定されたリーク電流が設計目標値より大きいか否かが、外部テスタＡＴＥによって判定される。判定のステップ９３で測定されたリーク電流が設計目標値より大きいと外部テスタＡＴＥによって判定されると、チップＣｈｉｐのコアＣＭＯＳ論理回路ＣｏｒｅのＭＯＳトランジスタのしきい値電圧Ｖｔｈが設計目標値よりも大幅に低いと言うことになる。この場合には、コアＣＭＯＳ論理回路ＣｏｒｅのＭＯＳトランジスタのしきい値電圧Ｖｔｈを低Ｖｔｈから高Ｖｔｈに変更するために、次のステップ９４で制御メモリＣｎｔ＿ＭＭの不揮発性メモリ素子としてのヒューズＦＳをカットして基板バイアスを印加するようにする。逆に、判定のステップ９３で測定されたリーク電流が設計目標値より小さいと外部テスタＡＴＥによって判定されると、チップＣｈｉｐのコアＣＭＯＳ論理回路ＣｏｒｅのＭＯＳトランジスタのしきい値電圧Ｖｔｈが設計目標値より高いと言うことになる。この場合には、コアＣＭＯＳ論理回路ＣｏｒｅのＭＯＳトランジスタ高Ｖｔｈに変更する必要が無いために、ステップ９５で処理を終了して、次のＬＳＩのチップＣｈｉｐのリーク電流の測定ステップ９２と判別ステップ９３との処理に移行する。

図１８に示した多数個のチップを含むＬＳＩウェーハテストが完了すると、１枚のウェーハの多数のチップのそれぞれの制御メモリＣｎｔ＿ＭＭのヒューズＦＳはカットの状態とされているか、非カットの状態とされている。図１３に示したＬＳＩのチップＣｈｉｐで、制御メモリＣｎｔ＿ＭＭのヒューズＦＳはカットの状態と非カットの状態との場合の動作を説明する。

《制御メモリ》
図１４は、図１３に示したＬＳＩのチップＣｈｉｐの制御メモリＣｎｔ＿ＭＭの構成の例を示す回路図である。図１４（ａ）は、最も単純な制御メモリＣｎｔ＿ＭＭであり、制御メモリＣｎｔ＿ＭＭは電源電圧Ｖｄｄと接地電圧ＧＮＤとの間に直列に接続されたヒューズＦＳと抵抗Ｒとにより構成されている。図１４（ｂ）は、若干複雑な制御メモリＣｎｔ＿ＭＭである。この制御メモリＣｎｔ＿ＭＭは、電源電圧Ｖｄｄと接地電圧ＧＮＤとの間に直列に接続されたＰＭＯＳのＱｍｐ＿１、ヒューズＦＳ、抵抗Ｒ、ＮＭＯＳのＱｍｎ＿１と、４個のインバータＩｎｖ＿ｍ１…ｍ４と、ＣＭＯＳアナログスイッチＳＷ＿ｍ１とで構成されている。図１４（ａ）の制御メモリＣｎｔ＿ＭＭのヒューズＦＳを図１８のステップ９４でカットする場合には、カットのための高い電源電圧Ｖｄｄを印加することにより、ヒューズＦＳが溶断される。図１４（ｂ）の制御メモリＣｎｔ＿ＭＭのヒューズＦＳを図１８のステップ９４でカットする場合には、高レベルの制御信号Ｓｔを印加すると伴にカットのための高い電源電圧Ｖｄｄを印加することにより、ヒューズＦＳが溶断される。図１４（ａ）の制御メモリＣｎｔ＿ＭＭは、ヒューズＦＳが図１８のステップ９４でカットされると、その後のＬＳＩのチップＣｈｉｐの動作開始の初期時の制御メモリＣｎｔ＿ＭＭの出力信号Ｃｎｔ＿Ｓｇはローレベルの接地電圧ＧＮＤとなる。逆に、図１４（ａ）の制御メモリＣｎｔ＿ＭＭは、ヒューズＦＳが図１８のフローでカットされなければ、その後のＬＳＩのチップＣｈｉｐの動作開始初期時の出力信号Ｃｎｔ＿Ｓｇはハイレベルの電源電圧Ｖｄｄとなる。図１４（ｂ）の制御メモリＣｎｔ＿ＭＭも、ヒューズＦＳが図１８のフローでカットされると、ハイレベルの起動信号Ｓｔに応答して動作開始初期時の制御メモリＣｎｔ＿ＭＭのラッチ出力信号Ｃｎｔ＿Ｓｇはローレベルの接地電圧ＧＮＤとなる。逆に、図１４（ｂ）の制御メモリＣｎｔ＿ＭＭは、ヒューズＦＳが図１８のフローでカットされなければ、ハイレベルの起動信号Ｓｔに応答して動作開始初期時のラッチ出力信号Ｃｎｔ＿Ｓｇはハイレベルの電源電圧Ｖｄｄとなる。

図１３に示したＬＳＩのチップＣｈｉｐの制御メモリＣｎｔ＿ＭＭのヒューズＦＳが非カットの状態と想定する。すると、ＬＳＩのチップＣｈｉｐの動作開始初期時の制御メモリＣｎｔ＿ＭＭのラッチ出力信号Ｃｎｔ＿Ｓｇはハイレベルの電源電圧Ｖｄｄとなる。まず、制御スイッチＣｎｔ＿ＳＷのＰＭＯＳ制御部Ｐ＿Ｃｎｔでは、ＰＭＯＳのＱｐｃ＿２はオフとなり、インバータＩｎｖ＿ｐの出力はローレベルとなり、ＰＭＯＳのＱｐｃ＿１はオンとなる。すると、ＰＭＯＳのＱｐｃ＿１のオンによってコアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１のＮウェルＮ＿Ｗｅｌｌには、ＰＭＯＳのＱｐｃ＿１のソースに印加されている電源電圧Ｖｄｄが印加される。また、制御スイッチＣｎｔ＿ＳＷのＮＭＯＳ制御部Ｎ＿Ｃｎｔでは、ＮＭＯＳのＱｎｃ＿１はオンとなり、インバータＩｎｖ＿ｎの出力はローレベルとなり、ＮＭＯＳのＱｎｃ＿２はオフとなる。すると、ＮＭＯＳのＱｎｃ＿１のオンによってコアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳＱｎ１のＰウェルＰ＿Ｗｅｌｌには、ＰＭＯＳのＮＭＯＳＱｎ１ソースに印加されている接地電圧Ｖｓｓが印加される。この時の図１３に示した半導体集積回路の各部の電圧の関係が、図１５の左の非カットの状態ＮＣに示されている。図１５は、図１３に示した半導体集積回路の各部の電圧の関係を示す図である。

図１３に示したＬＳＩのチップＣｈｉｐの制御メモリＣｎｔ＿ＭＭのヒューズＦＳがカットの状態と想定する。すると、ＬＳＩのチップＣｈｉｐの動作開始初期時の制御メモリＣｎｔ＿ＭＭのラッチ出力信号Ｃｎｔ＿Ｓｇはローレベルの接地電圧Ｖｓｓとなる。まず、制御スイッチＣｎｔ＿ＳＷのＰＭＯＳ制御部Ｐ＿Ｃｎｔでは、ＰＭＯＳのＱｐｃ＿２はオンとなり、インバータＩｎｖ＿ｐの出力はハイレベルとなり、ＰＭＯＳのＱｐｃ＿１はオフとなる。すると、ＰＭＯＳのＱｐｃ＿２のオンによってコアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１のＮウェルＮ＿Ｗｅｌｌには、ＰＭＯＳのＱｐｃ＿２のソースに印加されている高いＮウェルバイアス電圧Ｖｐ＿１が印加される。また、制御スイッチＣｎｔ＿ＳＷのＮＭＯＳ制御部Ｎ＿Ｃｎｔでは、ＮＭＯＳのＱｎｃ＿１はオフとなり、インバータＩｎｖ＿ｎの出力はハイレベルとなり、ＮＭＯＳのＱｎｃ＿２はオンとなる。すると、ＮＭＯＳのＱｎｃ＿２のオンによってコアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳＱｎ１のＰウェルＰ＿Ｗｅｌｌには、ＮＭＯＳのＱｎ２のソースに印加されている低いＰウェルバイアス電圧Ｖｎ＿１が印加される。この時の図１３に示した半導体集積回路の各部の電圧の関係が、図１５の右のカットの状態Ｃに示されている。このように、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１のＮウェルＮ＿Ｗｅｌｌに高いＮウェルバイアス電圧Ｖｐ＿１が印加され、コアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳＱｎ１のＰウェルＰ＿Ｗｅｌｌに低いＰウェルバイアス電圧Ｖｎ＿１が印加される。図１５に示すように、ＰＭＯＳＱｐ１のＮウェルバイアス電圧Ｖｐ＿１はソースの電源電圧Ｖｄｄよりも高く設定され、ＮＭＯＳＱｎ１のＰウェルバイアス電圧Ｖｎ＿１はソースの接地電圧Ｖｓｓよりも低く設定されている。その結果、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１とＮＭＯＳＱｎ１とのしきい値電圧は、低Ｖｔｈから高Ｖｔｈに変化される。

《ＭＯＳＬＳＩのしきい値電圧Ｖｔｈの制御》
図１６は、製造されたＭＯＳＬＳＩのしきい値電圧Ｖｔｈの分布を説明する図である。図の横軸はＭＯＳＬＳＩのしきい値電圧Ｖｔｈを示し、図の縦軸はＭＯＳＬＳＩのチップの個数を示し、曲線Ｌｆｒｃは分布を示している。ＭＯＳＬＳＩのしきい値電圧Ｖｔｈが下限しきい値Ｌ＿ｌｉｍ以下に低下すると、リーク電流が著しく増大して、消費電流が著しく過大となる。逆に、ＭＯＳＬＳＩのしきい値電圧Ｖｔｈが上限しきい値Ｈ＿ｌｉｍ以上に上昇すると、スイッチング速度が著しく低下して、データ処理速度も著しく低下する。

従って、図１６（ａ）の下限しきい値Ｌ＿ｌｉｍ以下に存在するＭＯＳＬＳＩのチップ群Ａは、本発明の以前では不良品として破棄されていた。しかし、このようなＭＯＳＬＳＩのチップ群Ａは本発明の１つの実施の形態によれば図１８のステップ９４でヒューズをカットされる。それにより、ＬＳＩのチップＣｈｉｐの動作開始初期時にコアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１とＮＭＯＳＱｎ１とのしきい値電圧は低Ｖｔｈから高Ｖｔｈに変化され、図１６（ｂ）のように以前のチップ群Ａは再生チップ群Ａ＿ｂｖに変化する。その結果、ＭＯＳＬＳＩのチップのコアＣＭＯＳ論理回路内部の全てのＰＭＯＳと全てのＮＭＯＳの平均的なしきい値電圧Ｖｔｈが下限しきい値Ｌ＿ｌｉｍ以上に増加して、チップ全体のリーク電流が低減されることができる。従って、ＬＳＩチップ内部で大きな占有面積を占める大規模論理のコアＣＭＯＳ論理回路に小さな占有面積の制御メモリＣｎｔ＿ＭＭと制御スイッチＣｎｔ＿ＳＷとを追加することにより、高い製造歩留まりで低リーク電流のＭＯＳＬＳＩを製造することができる。

《ウエーハーテストとウエーハープロセス》
図１９は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。図１９に示すＭＯＳＬＳＩのチップＣｈｉｐが、図１３に示したＭＯＳＬＳＩのチップＣｈｉｐと基本的に相違するのは、次の通りである。

それは、図１９では、図１３と同様に図２０（ａ）に示すようにＭＯＳＬＳＩのしきい値電圧Ｖｔｈが下限しきい値Ｌ＿Ｌｉｍ以下に低下したチップ群Ａのヒューズがカットされるだけではなく、図２０（ｂ）に示すように上限しきい値Ｈ＿Ｌｉｍ以上に上昇したチップ群Ｂのヒューズもカットされる。しかし、ＭＯＳＬＳＩのしきい値電圧Ｖｔｈが上限しきい値Ｈ＿Ｌｉｍ以上に上昇したチップ群Ｂに関しては、下記のように制御される。まず、ＰＭＯＳ制御部Ｃｎｔ＿Ｐの電圧生成部ＣＰ＿ＰからＰＭＯＳのＱｐｃ＿２を介してコアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ０１のＮウェルに印加されるＮウェルバイアス電圧Ｖｐ＿１は電源電圧Ｖｄｄより若干低いレベルに変更される。また、ＮＭＯＳ制御部Ｃｎｔ＿Ｎの電圧生成部ＣＰ＿ＮからＮＭＯＳのＱｎｃ＿２を介してコアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳＱｎ０１のＰウェルに印加されるＰウェルバイアス電圧Ｖｎ＿１は接地電圧Ｖｓｓより若干高いレベルに変更される。この時の図１９に示した半導体集積回路の各部の電圧の関係が、図２１の左のカットの状態Ｃ（Ｂ）に示されている。図２１は、図１９に示した半導体集積回路の各部の電圧の関係を示す図である。図２１の左のカットの状態Ｃ（Ｂ）に示すように、ＰＭＯＳＱｐ０１のＮウェルバイアス電圧Ｖｐ＿１はソースの電源電圧Ｖｄｄよりも若干低く設定され、ＮＭＯＳＱｎ０１のＰウェルバイアス電圧Ｖｎ＿１はソースの接地電圧Ｖｓｓよりも若干高く設定されている。その結果、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ０１とＮＭＯＳＱｎ０１とのしきい値電圧は、超高Ｖｔｈから低下されて、コアＣＭＯＳ論理回路Ｃｏｒｅの遅延時間は過大な状態から適正な状態に変化する。図２０は、図１９に示した半導体集積回路のしきい値電圧Ｖｔｈの分布を説明する図である。従って、図２０の上限しきい値Ｈ＿Ｌｉｍ以上に存在するチップ群Ｂは、上記の制御によって、再生チップ群Ｂ＿ｂｖに変化する。その結果、ＭＯＳＬＳＩのチップのコアＣＭＯＳ論理回路Ｃｏｒｅの全てのＰＭＯＳと全てのＮＭＯＳの平均的しきい値電圧Ｖｔｈが上限しきい値Ｈ＿Ｌｉｍ以下に低下して、チップ全体の遅延時間が低減されることができる。

《ＳＯＩデバイス》
図２２は、本発明の更に他の１つの実施の形態による半導体集積回路の断面構造を示す図である。図２２に示すＭＯＳＬＳＩは、ＳＯＩ構造を採用している。尚、ＳＯＩは、Silicon-On-Insulatorの略である。

図２２に示すように、ＳＯＩ構造は、例えばＰ型のシリコン基板Ｐ＿Ｓｕｂを下層に有する。下層のシリコン基板Ｐ＿Ｓｕｂの表面にはＮウェルＮ＿ＷｅｌｌとＰウェルＰ＿Ｗｅｌｌとが形成される。尚、ＮウェルＮ＿ＷｅｌｌとＰウェルＰ＿Ｗｅｌｌとの間には、絶縁物素子分離領域としてのＳＴＩ層が形成されている。尚、ＳＴＩは、Shallow Trench Isolationの略である。

ＮウェルＮ＿ＷｅｌｌとＰウェルＰ＿Ｗｅｌｌとが形成されたシリコン基板Ｐ＿Ｓｕｂの表面には、薄い絶縁膜（Insulator）が形成されている。

この薄い絶縁膜（Insulator）の上には、シリコン（Silicon）層が形成される。シリコン層の左には、ＰＭＯＳＱｐ０１の高不純物濃度のＰ型ソース領域とＰ型ドレイン領域と超低ドーズ量に制御されたN型チャンネル領域とが形成される。シリコン層の右には、ＮＭＯＳＱｎ０１の高不純物濃度のN型ソース領域とＮ型ドレイン領域と超低ドーズ量に制御されたＰ型チャンネル領域とが形成される。

薄い絶縁膜としての酸化膜は、シリコン層に埋め込まれているので、薄い絶縁膜は埋め込み酸化膜（Buried Oxide、BOX）と呼ばれる。ＰＭＯＳＱｐ０１の超低ドーズ量に制御されたN型チャンネル領域は完全に空乏化され、ＮＭＯＳＱｎ０１の超低ドーズ量に制御されたＰ型チャンネル領域も完全に空乏化される。従って、ＰＭＯＳＱｐ０１とＮＭＯＳＱｎ０１とは、完全空乏化（fully-depleted、FD）のＳＯＩトランジスタである。この完全空乏化ＳＯＩトランジスタのＰＭＯＳＱｐ０１とＮＭＯＳＱｎ０１のしきい値電圧は、バックゲートと呼ばれる薄い絶縁膜の直下のＮウェルＮ＿ＷｅｌｌとＰウェルＰ＿Ｗｅｌｌの基板バイアス電圧により制御されることができる。このような、BOX FD-SOIトランジスタはドレインとウェルとの間の接合容量を大幅に削減することができるので、高速・低消費電力のＭＯＳＬＳＩに最適である。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、スタンドバイモードでのＰＭＯＳＱｐ０１、２、３のＰＭＯＳ基板バイアス電圧ＶｂｐとＮＭＯＳＱｎ０１、２、３のＮＭＯＳ基板バイアス電圧Ｖｂｎとをアクティブモードよりも更に大きな逆バイアス電圧とすることにより、スタンドバイモードでのリーク電流を低減することも可能である。

また、本発明はシステムＬＳＩ以外にも、マイクロプロセッサやベースバンド信号処理ＬＳＩの種々の用途の半導体集積回路を高い製造歩留で製造すると伴にアクティブモードでの信号処理の動作消費電力と信号遅延量の変動を軽減する際に広く適用することができる。

図１は、本発明の１つの実施の形態による半導体集積回路を示す回路図である。 図２は、図１に示した半導体集積回路のデバイス平面構造を示すレイアウト図である。 図３は、図２の要部の断面図である。 図４は、図１と図２と図３に示した半導体集積回路のアクティブモードの動作を説明するための波形図である。 図５は、本発明の１つの実施の形態による半導体集積回路であるシステムＬＳＩの回路図である。 図６は、本発明の他の１つの実施の形態による半導体集積回路を示す回路図である。 図７は、図６に示した半導体集積回路のデバイス平面構造を示すレイアウト図である。 図８は、図７の要部の断面図である。 図９は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。 図１０は、図９に示した半導体集積回路のデバイス平面構造を示すレイアウト図である。 図１１は、図１０の要部の断面図である。 図１２は、図１０の要部の断面図である。 図１３は、図１のコアのスタンダードセルのＭＯＳトランジスタのしきい値電圧のバラツキを補償する半導体集積回路を示す回路図である。 図１４は、図１３に示したＬＳＩのチップの制御メモリの構成の例を示す回路図である。 図１５は、図１３に示した半導体集積回路の各部の電圧の関係を示す図である。 図１６は、製造されたＭＯＳＬＳＩのしきい値電圧Ｖｔｈの分布を説明する図である。 図１７は、図１３に示すＬＳＩのチップを多数個含むウエーハーテストを説明する図である。 図１８は、ウエーハーテストとウエーハープロセスとのフローを含む半導体集積回路の製造方法を説明する図である。 図１９は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。 図２０は、図１９に示した半導体集積回路のしきい値電圧Ｖｔｈの分布を説明する図である。 図２１は、図１９に示した半導体集積回路の各部の電圧の関係を示す図である。 図２２は、本発明の更に他の１つの実施の形態による半導体集積回路の断面構造を示す図である。

符号の説明

Ｃｈｉｐ チップ
Ｃｏｒｅ コア
ＳＴＣ１ スタンダードセル
ＣＣ１ 付加容量セル
Ｖｄｄ＿Ｍ 電源配線
Ｖｓｓ＿Ｍ 接地配線
Ｖｂｐ＿Ｍ ＰＭＯＳ基板バイアス配線
Ｖｂｎ＿Ｍ ＮＭＯＳ基板バイアス配線
Ｎ＿Ｗｅｌｌ Ｎウェル
Ｐ＿Ｗｅｌｌ Ｐウェル
Ｑｐ０１、Ｑｐ０２、Ｑｐ０３ ＰＭＯＳ
Ｑｎ０１、Ｑｎ０２、Ｑｎ０３ ＮＭＯＳ
Ｑｐ０４ 付加ＰＭＯＳ
Ｑｎ０４ 付加ＮＭＯＳ
Ｃｑｐ０４ ゲート容量
Ｃｑｎ０４ ゲート容量
Ｖｄｄ 電源電圧
Ｖｓｓ 接地電圧
Ｖｂｐ ＰＭＯＳ基板バイアス電圧
Ｖｂｎ ＮＭＯＳ基板バイアス電圧

Claims (20)

1. 入力信号を処理するＣＭＯＳ回路と、前記ＣＭＯＳ回路と同一製造プロセスで製造された付加容量回路とを含み、
   前記ＣＭＯＳ回路と前記付加容量回路とは、Ｎウェルを有するＰＭＯＳと付加ＰＭＯＳと、Ｐウェルを有するＮＭＯＳと付加ＮＭＯＳとを含み、
   前記ＣＭＯＳ回路の前記ＰＭＯＳのソースと前記付加容量回路の前記付加ＰＭＯＳのソースとは第１動作電圧配線に電気的に接続され、前記ＣＭＯＳ回路の前記ＮＭＯＳのソースと前記付加容量回路の前記付加ＮＭＯＳのソースとは第２動作電圧配線に電気的に接続され、
   前記ＮウェルにはＰＭＯＳ基板バイアス電圧が供給されることが可能であり、前記ＰウェルにはＮＭＯＳ基板バイアス電圧が供給されることが可能であり、
   前記付加容量回路の前記付加ＰＭＯＳのゲート電極は前記Ｎウェルに電気的に接続され、前記付加容量回路の前記付加ＮＭＯＳのゲート電極は前記Ｐウェルに電気的に接続されている半導体集積回路。
2. 前記第１動作電圧配線と前記Ｎウェルとの間には、前記付加容量回路の前記付加ＰＭＯＳの前記ソースと前記ゲート電極との間のソース・ゲート・オーバーラップ容量と前記付加容量回路の前記付加ＰＭＯＳの前記ソースと前記Ｎウェルとの間のソース・ウェル接合容量とが少なくとも並列に接続され、
   前記第２動作電圧配線と前記Ｐウェルとの間には、前記付加容量回路の前記付加ＮＭＯＳの前記ソースと前記ゲート電極との間のソース・ゲート・オーバーラップ容量と前記付加容量回路の前記付加ＮＭＯＳの前記ソースと前記Ｐウェルとの間のソース・ウェル接合容量とが少なくとも並列に接続されている請求項１に記載の半導体集積回路。
3. 前記付加容量回路の前記付加ＰＭＯＳの前記ソースはドレインと電気的に接続され、前記付加容量回路の前記付加ＮＭＯＳの前記ソースはドレインと電気的に接続され、
   前記第１動作電圧配線と前記Ｎウェルとの間には、前記付加容量回路の前記付加ＰＭＯＳの前記ドレインと前記ゲート電極との間のドレイン・ゲート・オーバーラップ容量と前記付加容量回路の前記付加ＰＭＯＳの前記ドレインと前記Ｎウェルとの間のドレイン・ウェル接合容量とが更に並列に接続され、
   前記第２動作電圧配線と前記Ｐウェルとの間には、前記付加容量回路の前記付加ＮＭＯＳの前記ドレインと前記ゲート電極との間のドレイン・ゲート・オーバーラップ容量と前記付加容量回路の前記付加ＮＭＯＳの前記ドレインと前記Ｐウェルとの間のドレイン・ウェル接合容量とが更に並列に接続されている請求項２に記載の半導体集積回路。
4. 前記第１動作電圧配線に供給される第１動作電圧から前記ＰＭＯＳ基板バイアス電圧を生成する第１電圧生成部と、前記第２動作電圧配線に供給される第２動作電圧から前記ＮＭＯＳ基板バイアス電圧を生成する第２電圧生成部とを含む請求項１に記載の半導体集積回路。
5. 前記ＣＭＯＳ回路の前記ＰＭＯＳの前記ソースに供給される前記第１動作電圧に対して前記Ｎウェルに供給される前記ＰＭＯＳ基板バイアス電圧は逆バイアスに設定され、前記ＣＭＯＳ回路の前記ＮＭＯＳの前記ソースに供給される前記第２動作電圧に対して前記Ｐウェルに供給される前記ＮＭＯＳ基板バイアス電圧は逆バイアスに設定され、
   前記第１動作電圧よりも高いレベルに設定された前記ＰＭＯＳ基板バイアス電圧が前記Ｎウェルに供給されることにより、前記Ｎウェルを有する前記ＰＭＯＳは高しきい値電圧で低リーク電流の状態に制御され、前記第２動作電圧よりも低いレベルに設定された前記ＮＭＯＳ基板バイアス電圧が前記Ｐウェルに供給されることにより、前記Ｐウェルを有する前記ＮＭＯＳは高しきい値電圧で低リーク電流の状態に制御される請求項４に記載の半導体集積回路。
6. 前記第１動作電圧よりも高いレベルに設定された前記ＰＭＯＳ基板バイアス電圧を前記Ｎウェルに供給するか否かと前記第２動作電圧よりも低いレベルに設定された前記ＮＭＯＳ基板バイアス電圧を前記Ｐウェルに供給するか否かとを決定する制御情報を格納する制御メモリを含む請求項５に記載の半導体集積回路。
7. 前記ＣＭＯＳ回路の前記ＰＭＯＳの前記ソースに供給される前記第１動作電圧に対して前記Ｎウェルに供給される前記ＰＭＯＳ基板バイアス電圧は順バイアスに設定され、前記ＣＭＯＳ回路の前記ＮＭＯＳの前記ソースに供給される前記第２動作電圧に対して前記Ｐウェルに供給される前記ＮＭＯＳ基板バイアス電圧は順バイアスに設定され、
   前記第１動作電圧よりも低いレベルに設定された前記ＰＭＯＳ基板バイアス電圧が前記Ｎウェルに供給されることにより、前記Ｎウェルを有する前記ＰＭＯＳは低しきい値電圧で高リーク電流の状態に制御され、前記第２動作電圧よりも高いレベルに設定された前記ＮＭＯＳ基板バイアス電圧が前記Ｐウェルに供給されることにより、前記Ｐウェルを有する前記ＮＭＯＳは低しきい値電圧で高リーク電流の状態に制御される請求項４に記載の半導体集積回路。
8. 前記第１動作電圧よりも低いレベルに設定された前記ＰＭＯＳ基板バイアス電圧を前記Ｎウェルに供給するか否かと前記第２動作電圧よりも高いレベルに設定された前記ＮＭＯＳ基板バイアス電圧を前記Ｐウェルに供給するか否かとを決定する制御情報を格納する制御メモリを含む請求項７に記載の半導体集積回路。
9. 前記ＣＭＯＳ回路は、前記Ｎウェルに形成されたＰ型高不純物濃度領域と、前記Ｐウェルに形成されたＮ型高不純物濃度領域を含み、
   前記ＣＭＯＳ回路の前記ＰＭＯＳの前記ソースと前記Ｎウェルとの間には、前記Ｐ型高不純物濃度領域と前記Ｎウェルとで構成された第１ダイオードが接続され、前記ＣＭＯＳ回路の前記ＮＭＯＳの前記ソースと前記Ｐウェルとの間には、前記Ｎ型高不純物濃度領域と前記Ｐウェルとで構成された第２ダイオードが接続される請求項１に記載の半導体集積回路。
10. 前記ＣＭＯＳ回路の前記複数のＰＭＯＳは、ＳＯＩ構造のＰＭＯＳであり、
    前記ＣＭＯＳ回路の前記複数のＮＭＯＳは、ＳＯＩ構造のＮＭＯＳであり、
    前記複数のＰＭＯＳのソースとドレインと前記複数のＮＭＯＳのソースとドレインとは、前記ＳＯＩ構造の絶縁膜の上のシリコンに形成され、
    前記複数のＰＭＯＳの前記Ｎウェルと前記複数のＮＭＯＳの前記Ｐウェルとは、前記ＳＯＩ構造の前記絶縁膜の下のシリコン基板中に形成されている請求項１に記載の半導体集積回路。
11. 入力信号を処理するＭＯＳ回路と、前記ＭＯＳ回路と同一製造プロセスで製造された付加容量回路とを含み、
    前記ＭＯＳ回路と前記付加容量回路とは、基板に形成されたＭＯＳと付加ＭＯＳとを含み、
    前記ＭＯＳ回路の前記ＭＯＳのソースと前記付加容量回路の前記付加ＭＯＳのソースとは第１動作電圧配線に電気的に接続され、
    前記基板にはＭＯＳ基板バイアス電圧が供給されることが可能であり、
    前記付加容量回路の前記付加ＭＯＳのゲート電極は前記基板に電気的に接続されている半導体集積回路。
12. 前記第１動作電圧配線と前記基板との間には、前記付加容量回路の前記付加ＭＯＳの前記ソースと前記ゲート電極との間のソース・ゲート・オーバーラップ容量と前記付加容量回路の前記付加ＭＯＳの前記ソースと前記基板との間のソース・基板接合容量とが少なくとも並列に接続されている請求項１１に記載の半導体集積回路。
13. 前記付加容量回路の前記付加ＭＯＳの前記ソースはドレインと電気的に接続され、前記第１動作電圧配線と前記基板との間には、前記付加容量回路の前記付加ＭＯＳの前記ドレインと前記ゲート電極との間のドレイン・ゲート・オーバーラップ容量と前記付加容量回路の前記付加ＭＯＳの前記ドレインと前記基板との間のドレイン・基板接合容量とが更に並列に接続されている請求項１２に記載の半導体集積回路。
14. 前記第１動作電圧配線に供給される第１動作電圧から前記ＭＯＳ基板バイアス電圧を生成する電圧生成部を含む請求項１１に記載の半導体集積回路。
15. 前記ＭＯＳ回路の前記ＭＯＳの前記ソースに供給される前記第１動作電圧に対して前記基板に供給される前記ＭＯＳ基板バイアス電圧は逆バイアスに設定され、
    前記第１動作電圧よりも低いレベルに設定された前記ＭＯＳ基板バイアス電圧が前記基板に供給されることにより、前記基板に形成された前記ＭＯＳは高しきい値電圧で低リーク電流の状態に制御される請求項１１に記載の半導体集積回路。
16. 前記第１動作電圧よりも低いレベルに設定された前記ＭＯＳ基板バイアス電圧を前記基板に供給するか否かを決定する制御情報を格納する制御メモリを含む請求項１５に記載の半導体集積回路。
17. 前記ＭＯＳ回路の前記ＭＯＳの前記ソースに供給される前記第１動作電圧に対して前記基板に供給される前記ＭＯＳ基板バイアス電圧は順バイアスに設定され、
    前記第１動作電圧よりも高いレベルに設定された前記ＭＯＳ基板バイアス電圧が前記基板に供給されることにより、前記基板に形成された前記ＭＯＳは低しきい値電圧で高リーク電流の状態に制御される請求項１１に記載の半導体集積回路。
18. 前記第１動作電圧よりも高いレベルに設定された前記ＭＯＳ基板バイアス電圧を前記基板に供給するか否かを決定する制御情報を格納する制御メモリを含む請求項１７に記載の半導体集積回路。
19. 前記ＭＯＳ回路は、前記基板に形成された高不純物濃度領域を含み、前記ＣＭＯＳ回路の前記ＭＯＳの前記ソースと前記基板との間には、前記高不純物濃度領域と前記基板とで構成されたダイオードが接続される請求項１１に記載の半導体集積回路。
20. 前記ＭＯＳ回路の前記複数のＭＯＳは、ＳＯＩ構造のＭＯＳであり、
    前記複数のＭＯＳのソースとドレインとは、前記ＳＯＩ構造の絶縁膜の上のシリコンに形成され、
    前記複数のＭＯＳの前記ウェルは、前記ＳＯＩ構造の前記絶縁膜の下のシリコン基板中に形成されている請求項１１に記載の半導体集積回路。

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