KR100568075B1 - 반도체집적회로장치 - Google Patents

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Abstract

반도체 기체에 형성된 MOS 트랜지스터를 포함하는 논리회로와, 상기 논리회로를 구성하는 MOS 트랜지스터의 문턱치 전압을 제어하는 제어회로와, 상기 반도체 기체에 형성된 MOS 트랜지스터를 포함하는 발진출력의 주파수를 가변할 수 있도록 구성된 발진회로와, 버퍼회로를 구비하고, 상기 제어회로에는 소정의 주파수를 가지는 클록신호와 상기 발진회로의 발진출력이 공급되고, 상기 제어회로는 상기 발진출력의 주파수와 상기 클록신호의 주파수를 비교해서 제1의 제어신호를 발생하고, 상기 발진회로는 상기 제1의 제어신호에 의해 상기 발진출력의 주파수가 상기 클록신호의 주파수에 대응하도록 제어되며, 상기 발진출력의 주파수 제어는 상기 제1의 제어신호에 의해 상기 발진회로를 형성하는 MOS 트랜지스터의 문턱치 전압을 제어함으로써 행해지고, 상기 버퍼회로에는 상기 제1의 제어신호가 입력되며, 상기 제1의 제어신호에 대응한 제2의 제어신호를 출력하고, 상기 제2의 제어신호에 의해 상기 논리회로를 형성하는 MOS 트랜지스터의 문턱치 전압이 제어되도록 구성되어 있는 것을 특징으로 하는 반도체 집적회로장치.

Description

반도체 집적회로장치
본 발명은 반도체 집적회로장치에 관한 것으로서, 특히 고속성과 저전력성을 겸비한 반도체 집적회로장치에 관한 것이다.
도 2에 일본공개특허 평8-274620호 공보에 기재되어 있는 종래 기술을 나타낸다(이하, 이 종래예를 종래예 A라 한다).
발진회로(OSC0)는, 단자(B1)로 제어회로(CNT0)로부터의 제어신호를 받아 그 신호의 값에 의해 발진주파수가 변화하도록 구성되어 있다. 제어회로(CNT0)는 외부로부터 기준클록(CLK0)을 받음과 동시에, 발진회로(OSC0)의 발진출력을 받도록 구성된다. 여기서, 주파수 가변형 발진회로(OSC0)와, 주파수 가변형 발진회로(OSC0)의 출력(S0)을 입력으로 하는 제어회로(CNT0)로 이루어지는 폐회로 시스템은, 서로 부궤환(負軌還)이 걸리는 안정한 시스템이 되도록 구성되어 있다. 이 폐회로 시스템에 의해 주파수 가변형 발진회로(OSC0)의 출력(S0)의 발진주파수는 기준클록(CLK0)의 주파수에 대응한 주파수로 되고, 예를들면 출력(S0)의 발진주파수와 외부클록의 주파수는 같은 주파수에서 동기하게 된다.
발진회로(OSC0)를 반도체 기판상에 형성된 N형 MOSFET(NMOSFET)와 P형 MOSFET(PMOSFET)로 구성하고, 제어회로(CNT0)로부터의 제어전압이 그 MOSFET의 기판 바이어스를 변화한다. 그 변화에 의해 MOSFET의 문턱치가 변화하고, 발진회로(OSC0)의 발진주파수가 변화하도록 구성하고 있다.
게다가, 주회로(LOG0)는 단자(B0)로 제어회로(CNT0)의 제어신호를 받도록 구성되고, 이 제어신호에 의해 주회로(LOG0)를 구성하는 MOSFET의 기판 바이어스를 제어하여 MOSFET의 문턱치 전압을 제어하도록 구성하고 있다.
이와같은 구성에 의해, 기준클록(CLK0)으로 주회로(LOG0)중의 MOSFET의 문턱치 전압을 제어하는 것이 가능해지고, 기준클록의 주파수에 따라서(동작주파수에 적응해서) 주회로를 구성하는 MOSFET의 문턱치 전압, 더 나아가서는 소비전력과 동작속도를 가변(可變) 할 수 있다.
종래예 A에서는 신호(B0)의 주회로(LOG0)중의 MOSFET로의 분배방법에 대해서의 한정이 없지만, 기판 바이어스의 주회로로의 분배방법은 주회로의 소비전력 및 실장밀도에 크게 관계한다.
종래예 A에서는 주회로(LOG0)는 B1의 신호에 대응한 B0의 신호에 의해 제어되는 것으로 하고 있다. 이 대응관계는 기판 바이어스 제어회로의 안정도나 안정시간에 크게 관계한다.
상기 2개의 과제를 해결하기 위해서,
(1) 종래예 A의 주회로(LOG0)를 PMOS 기판 바이어스 스위치 및 NMOS 기판 바이어스 스위치를 사용해서 복수의 기판 제어블록으로 분할하고, 각각의 회로블록의 기판 바이어스를 기판 바이어스 제어회로와는 독립해서 제어할 수 있도록 한다.
(2) 종래예 A의 실시예에서는, 주회로(LOG0)로 입력되는 신호(B0)는 주파수 가변형 발진회로(OSC0)로 입력되는 신호(B1)에 대응한 신호로 하고 있다. 본 발명의 실시예에서는 구체적으로 신호(B0)에 상당하는 기판 바이어스는 신호(B1)에 상당하는 기판 바이어스로부터 기판 바이어스 버퍼를 사용해서 생성한다. 기판 바이어스 버퍼의 입력은 고임피던스로 하고, 출력은 그것보다도 저임피던스로 한다.
다음에, 고속성과 저전력성을 겸비한 반도체 집적회로장치를 구성하기 위해 바람직한 셀 레이아웃에 관해서 설명한다. 본 발명은 반도체 집적회로장치, 셀 라이브러리 또는 그 셀 라이브러리를 사용한 반도체 집적회로장치에 관한 것으로, 특히 기판 바이어스와 전원전압을 독립적으로 제어할 수 있는 반도체 집적회로장치에 관한 것이다.
도 13에 종래의 CMOS 인버터의 레이아웃도를 나타낸다. MP1은 PMOS의 소스, 드레인을 형성하는 P형 확산(불순물)층과 게이트 전극으로 이루어지는 P형MOS 트랜지스터(이하, PMOS라 한다)이고, MN1은 NMOS의 소스, 드레인을 형성하는 N형 확산(불순물)층과 게이트 전극으로 이루어지는 N형 MOS 트랜지스터(이하, NMOS라 한다)이다. 110은 제2배선층으로 정(正)의 전원전위(이하 VDD라 한다)가 공급되고 있다. 111은 제2배선층으로 부(負)의 전원전위(이하 VSS라 한다)가 공급되고 있다.
PMOS(MP1)의 기판 또는 웰 전위(이하, PMOS 기판 또는 웰 바이어스라 한다)는 표면이 고농도인 N층(이하, PMOS 기판 또는 웰 확산(불순물)층이라 한다)(204)으로부터 공급되고, 제1배선층을 통해 제2배선층(110)과 접속되어 VDD가 공급되고 있다. NMOS(MN1)의 기판 또는 웰 바이어스는 표면이 고농도인 P층(이하, NMOS 기판 또는 웰 확산(불순물)층이라 한다)(203)으로부터 공급되고, 제1배선층을 통해 제2배선층(111)과 접속되어 VSS가 공급되고 있다. 이와 같이 도 13의 종래예에서는 PMOS의 기판 또는 웰 바이어스는 VDD에, NMOS의 기판 또는 웰 바이어스는 VSS에 접속되어 있다.
종래, MOS 트랜지스터의 문턱치를 제어하기 위해서 기판 또는 웰 바이어스를 전원전압과는 다른 전위로 하는 방법이 있다. 그러나, 도 13의 셀 구조에서는 기판 또는 웰 바이어스는 전원전압과는 다른 전위로 설정할 수 없다.
도 14는 PMOS의 기판 또는 웰 바이어스를 VDD와는 다른 전위로, 또한 NMOS의 기판 또는 웰 바이어스는 VSS와는 다른 전위로 설정할 수 있도록 한 경우의 CMOS 인버터 셀의 레이아웃도이다. PMOS의 기판 또는 웰 바이어스는 제2 배선층(112)으로부터, NMOS의 기판 또는 웰 바이어스는 제2 배선층(113)으로부터 공급하고 있다. 각각 제2배선층(110,111)과는 전기적으로 절연되어 있기 때문에 독립적으로 전위를 공급할 수 있다.
도 13 및 도 14의 회로도를 각각 도 15a 및 도 15b에 나타낸다.
PMOS의 기판 또는 웰 바이어스를 VDD와는 다른 전위로, 또한 NMOS의 기판 또는 웰 바이어스는 VSS와는 다른 전위로 설정할 수 있도록 한 경우, 도 13 및 도 14를 비교해서 분명해진 바와 같이,
(1) 셀(200,300)의 높이를 같게 한 경우, 전원배선(110,111)의 폭이 좁게 된다. 이것에 의해 전원의 공급능력이 저하한다(이하 제l의 과제라 한다).
(2) 셀(200)의 전원배선(110,111)의 폭과 셀(300)의 전원배선(110,111)의 폭이 같게 되도록 한 경우, 제2배선층(112,113)의 배선영역 때문에 셀(300)의 높이가 셀(200)의 높이보다도 높게 된다. 이것에 의해 면적이 증가한다(이하 제2의 과제라 한다).
(3) 기판 또는 웰 바이어스 공급선(112,113)에 제2배선층 이외의 배선층을 사용한 경우, 셀내 및 셀간의 배선에 제한을 주게 된다. 이것에 의해 면적이 증가한다(이하 제3의 과제라 한다).
제1～제3의 과제를 동시에 해결하기 위해, 기판 또는 웰 바이어스의 전위 공급을 PMOS 기판 또는 웰 확산(불순물)층 및 NMOS 기판 또는 웰 확산(불순물)층으로 행한다. 혹은, 기판 또는 웰 바이어스의 전위 공급을 셀내 및 셀간의 전원배선 또는 신호배선에 사용되고 있는 배선층 이외의 배선층으로 행한다.
각 셀로의 전위 공급방법으로서는, 예를들면 일본공개특허 소61-214448호가 있다. 이 공지예에서는, 불순물 웰용 콘택트 영역에 콘택트를 취해서 전위 공급하고 있지만, 본원 발명에서는 전위 공급을 위한 콘택트를 취할 필요가 없고, 전위 공급은 인접하는 셀의 불순물층을 통해서 행한다.
본 발명이 제공하는 반도체 집적회로장치의 예로서는, 반도체 기체에 형성된 MOS 트랜지스터를 포함하는 논리회로와, 논리회로를 구성하는 MOS 트랜지스터의 문턱치 전압을 제어하는 제어회로와, 반도체 기체에 형성된 MOS 트랜지스터를 포함하는 발진출력의 주파수를 가변 할 수 있도록 구성된 발진회로와, 버퍼회로를 구비하고, 제어회로에는 소정의 주파수를 가지는 클록신호와 발진회로의 발진출력이 공급되며, 제어회로는 발진출력의 주파수와 클록신호의 주파수를 비교해서 제1의 제어신호를 발생하고, 발진회로는 제1의 제어신호에 의해 발진출력의 주파수가 클록신호의 주파수에 대응하도록 제어되며, 발진출력의 주파수 제어는 제1의 제어신호에 의해 발진회로를 형성하는 MOS 트랜지스터의 문턱치 전압을 제어함으로써 행해지고, 버퍼회로에는 상기 제1의 제어신호가 입력되어 제1의 제어신호에 대응한 제2의 제어신호를 출력하며, 상기 제2의 제어신호에 의해 상기 논리회로를 형성하는 MOS 트랜지스터의 문턱치 전압이 제어되도록 구성되어 있는 것을 특징으로 한다.
또한, 각 회로블록에 대응한 바이어스 스위치회로를 설치하여도 된다. 발진회로는 제1의 제어신호에 의해 발진출력의 주파수가 클록신호의 주파수에 대응하도록 제어되고, 발진출력의 주파수 제어는 제1의 제어신호에 의해 발진회로를 형성하는 MOS 트랜지스터의 문턱치 전압을 제어함으로써 행해지며, 제1의 제어신호에 대응한 제2의 제어신호는 복수의 바이어스 스위치회로로 입력되어 복수의 제3의 제어신호를 출력하고, 각 제3의 제어신호는 그 출력 원래의 바이어스 스위치회로에 대응하는 회로블록으로 입력되며, 각 제3의 제어신호는 각 회로블록을 형성하는 MOS 트랜지스터의 문턱치 전압을 제어한다.
제어회로를 2개 설치하고, 이들 제1 및 제2의 제어회로에는, 제1의 제어회로는 발진출력의 상승 타이밍과 클록신호의 상승 타이밍이 일치하도록 제어신호 A를 발생하고, 제2의 제어회로는 발진출력의 하강 타이밍과 클록신호의 하강 타이밍이 일치하도록 제어신호 B를 발생하며, 발진회로는 제어신호 A와 제어신호 B에 의해 발진출력이 클록신호와 같은 신호가 되도록 제어하고, 발진출력의 주파수 제어는 제어신호 A 및 제어신호 B에 의해 발진회로를 형성하는 MOS 트랜지스터의 문턱치 전압을 제어하는 것으로 행해도 된다. 이 때, 제어신호 A와 상기 제어신호 B로 이루어지는 제1의 제어신호에 대응한 제2의 제어신호에 의해 논리회로를 형성하는 MOS 트랜지스터의 문턱치 전압이 제어된다.
회로블록내의 셀 레이아웃으로서는, 적어도 하나의 MOS 트랜지스터를 가지는 제1의 셀과, 적어도 하나의 MOS 트랜지스터를 가지는 제2의 셀을 구비하고, 제1의 셀과 상기 제2의 셀을 인접하도록 배치하며, 제1의 셀에는 MOS 트랜지스터의 기판 또는 웰 전위의 공급을 위한 제1의 불순물층이 배치되고, 제2의 셀에는 MOS 트랜지스터의 기판 또는 웰 전위의 공급을 위한 제2의 불순물층이 배치되며, 제1의 불순물층과 제2의 불순물층이 적어도 일부에서 연속하고, 제1의 불순물층으로 제2의 불순물층을 통해서 전위 공급을 행한다.
기판 또는 웰 전위는 전원전압과는 독립한 전위가 공급되는 것으로 하고, 예컨대 기판 또는 웰 전위가 반도체 집적회로장치가 동작시(액티브시)에는 적어도 하나의 MOS 트랜지스터의 문턱치가 낮게 되도록 설정하며, 반도체 집적회로장치가 비동작시(스탠바이시)에는 적어도 하나의 MOS 트랜지스터의 문턱치가 높게 되도록 설정한다. 또한, 기판 또는 웰 전위가 반도체 집적회로장치의 선별(選別)시에 MOS 트랜지스터의 문턱치가 높게 되도록 설정하는 것도 가능하다. 또한, 전원배선이 상기 불순물층의 위를 덮고 있는 것으로 하여도 된다.
불순물층은 실리사이드화 하고 있으면 저항이 적어져 바람직하다. 기판 또는 웰 전위를 공급하는 불순물층과 전원선과의 사이에 커패시턴스를 접속하여도 된다.
이하, 도면을 참조하여 본 발명의 구체적인 실시예를 설명한다.
도 1은 본 발명의 제1 발명의 실시예를 나타내는 도면이다. 100은 종래예 A에 기재한 것과 같은 기판 바이어스 제어회로로, 주파수 가변형 발진회로(OSC0)와, 제어회로(CNT0)로 구성되어 있다. 310, 311은 기판 제어블록으로, 복수의 MOSFET로 이루어지는 회로블록(300)과, PMOS 기판 바이어스 스위치회로(200), NMOS 기판 바이어스 스위치회로(201)로 구성되어 있다. 120은 전원(power) 제어회로이다.
종래예 A의 구조에 의해 기판 바이어스 제어회로(100)로부터 동작주파수에 적응한 PMOS 기판 바이어스(110) 및 NMOS 기판 바이어스(111)가 출력되어, 각각 각 기판 제어블록(310,311)내의 회로블록(300)으로, PMOS 기판 바이어스 스위치(200) 및 NMOS 기판 바이어스 스위치(201)를 통해서 입력되고 있다.
입력된 PMOS 기판 바이어스(112) 및 NMOS 기판 바이어스(113)는 회로블록(300)중의 MOSFET의 백게이트에 접속되어 있다(여기서의 백게이트는 MOSFET의 기판 바이어스를 인가하는 단자를 의미한다. 따라서, 자명한 것이지만 실제로는 N형 웰이나 P형 웰로 전원 공급되는 가능성도 있다).
기판 바이어스 제어회로(100)는, 전원 제어회로(120)로부터의 스탠바이(standby)신호(400)에 의해 제어되어 스탠바이 신호(400)가 'H' 일때는 동작상태로 되고, 스탠바이 신호(400)가 'L' 일때에는 정지상태로 된다.
상기 동작상태와 정지상태의 차이는, 정지상태의 쪽이 기판 바이어스 제어회로(100)의 소비전력이 동작상태일 때보다도 적고, 그 이외에는 특별히 한정하지 않는다. 또한, 당연히 기판 바이어스 제어회로(100)가 동작상태만을 가지는 경우 등에서는 스탠바이 신호(400)는 없어도 된다.
PMOS 기판 바이어스 스위치(200) 및 NMOS 기판 바이어스 스위치(201)는 전원 제어회로(120)로부터 출력되는 스탠바이 신호(401,402)에 의해서 제어되고, 스탠바이 신호(401,402)가 'H' 일때는 기판 바이어스(110,111)의 전위를 그대로 기판 바이어스(112,113)로 전송한다. 스탠바이 신호(401,402)가 'L' 일때에는 기판 바이어스(112,113)의 전위는 각각 상기 스탠바이 신호가 'H' 일때의 기판 바이어스치보다도 심한 기판 바이어스 전위가 된다.
예를들면, 전원전압이 1.0V이고, 기판 바이어스(110,111)가 각각 1.2V, -0.2V라고 가정하면, 스탠바이 신호(401,402)가 'H' 일때에는 기판 바이어스(112,113)에는 각각 1.2V, -0. 2V가 인가되고, 스탠바이 신호(401,402)가 'L' 일때에는 기판 바이어스(112,113)에는 각각 3.3V, -2. 3V가 인가된다.
도 1과 같이 종래예 A의 주회로(LOG0)를 PMOS 기판 바이어스 스위치(200) 및 NMOS 기판 바이어스 스위치(201)를 사용해서 복수의 기판 제어블록(310,311)으로 분할하는 것으로, 각각의 회로블록(300)의 기판 바이어스를 기판 바이어스 제어회로(100)와는 독립해서 제어할 수 있다.
예컨데, 회로블록(300)이 동작중일때는 스탠바이 신호(401)를 'H'로 한다. 기판 바이어스(110,111)의 전위가 그대로 기판 바이어스(112,113)로 전송되기 때문에, 회로블록(300)중의 MOSFET의 기판 바이어스에는 동작주파수에 적응한 기판 바이어스가 인가된다.
또한, 회로블록(300)이 정지중일때는 스탠바이 신호를 'L'로 한다. 기판 바이어스(112,113)에는 각각 동작시보다도 심하게 기판 바이어스가 출력되어, 회로블록(300)중의 MOSFET 문턱치 전압이 증가하여 서브드레숄드(subthreshold) 누설전류를 저감할 수 있다.
게다가, 그 방법에 관해서는 특별히 한정하지 않지만, 각 회로블록(300)이 동작중일때만 회로블록(300)으로 클록을 공급하도록 하면, 정지중의 회로블록의 소비전력을 저감할 수 있다.
상기한 바와 같이, 종래예의 주회로(LOG0)를 복수의 회로블록으로 분할하여 개별로 기판 바이어스를 제어하는 것으로, 정지중의 회로블록의 서브드레숄드 누설전류를 삭감할 수 있어, 주회로 전체의 실효적인 소비전력을 저감할 수 있다.
또한, 회로블록(300)의 기판 바이어스를 PMOS 기판 바이어스 스위치(200) 및 NMOS 기판 바이어스 스위치(201)를 사용해서 기판 바이어스 제어회로(100)와는 독립해서 제어할 수 있기 때문에, 회로블록(300)을 정지상태로부터 동작상태 또는 동작상태로부터 정지상태로 이행시키는데 필요한 시간을 빠르게 할수 있다. 기판 바이어스 스위치(200,201)의 기판 구동능력에 의존하지만, 수백나노(nano)초 정도의 짧은 시간으로 가능해진다. 따라서, 스탠바이 신호(401,402)를 고빈도(高頻度)로 변화시켜 회로블록의 동작상태를 고빈도로 변화시켜도, 시스템의 퍼포먼스(performance)가 저하하지 않는다.
도 3은 도 1의 기판 바이어스 제어회로(100)의 실시예이다. 종래예 A에도 기판 바이어스 제어회로의 예가 나타나 있지만, 여기서 나타낸 것은 기본동작은 유사하지만 다른 회로구성이다.
OSC1은 주파수 가변형 발진회로로, 인버터 열과 2입력 난드(NAND)회로로 구성된 링 오실레이터이다. PFD, CP, LPF는 각각 종래예 A에도 기술되어 있는 위상주파수 비교회로, 차지 펌프회로, 저역필터(lowpass filter)이다. RCLK는 주파수 가변형 발진회로(OSC1)로 입력되는 기준클록이다.
CNV1, CNV2는 전압레벨 변환기로, 하이레벨 'H'이 Vdd(정(正)의 전원전압 전위로, 예를들면1.0V)이고, 로레벨 'L'이 Vss(부(負)의 전원전압 전위로, 예컨대 0.0V)인 디지탈신호를, 하이레벨 'H'이 Vdd이고, 로레벨 'L'이 Vssq(제2의 부의 전원전압 전위로, 예를들면 -2.3V)인 디지탈신호로 변환한다.
MP1～MP4는 PMOSFET이고, MN1～MN4는 NMOSFET이며, CM1～CM3은 차동증폭기이다. SBUF1, SBUF2는 기판 바이어스 버퍼로, 400이 'H' 일때 기판 바이어스(Vbp0,Vbn0)를 고임피던스로 받아 저임피던스로 110 및 111로 이득 1로 출력한다.
400이 'L' 일때에는 110 및 111로는 각각 Vddq(제2의 정의 전원전압 전위로, 예를들면 3.3V), Vssq가 출력되면서 동시에, 차동증폭기(CM1,CM2)중의 정전류원(定電流源)의 전류가 오프되어 기판 바이어스 버퍼(SBUF1,SBUF2)의 소비전력은 적게 된다.
SBM은 기판 바이어스 미러회로로, 기판 바이어스 Vbn0을 입력으로 하고, 기판 바이어스 Vbp0을 출력한다.
도 4는 기판 바이어스 미러회로의 기판 바이어스 Vbp0출력을 나타내는 도면이다. 이 SBM의 상세한 동작은 도 9에서 기술한다.
기준클록(RCLK)과 주파수 가변형 발진회로(OSC1)의 출력(OCLK)은 위상주파수 비교회로(PFD)로 입력되어, 그 위상 또는 주파수차에 따라서 업(UP)신호 및 다운(DN)신호가 출력된다. 각각의 신호는 전압레벨 변환기(CNV1,CNV2)를 통해서 차지 펌프회로(CP)로 입력되고, 저역필터(LPF)를 통해서 기판 바이어스 Vbn0이 생성된다. 기판 바이어스 Vbn0은 전술의 기판 바이어스 미러회로(SBM)로 입력되어 기판 바이어스 Vbp0이 생성된다. 생성된 기판 바이어스 Vbp0과 Vbn0은, 각각 주파수 가변형 발진회로(OSC1)를 구성하고 있는 MOSFET의 PMOSFET 및 NMOSFET의 기판 바이어스로서 MOSFET의 백게이트에 접속되어 있다.
이 위상고정 루프(phase locked loop)시스템에 의해, 주파수 가변형 발진회로(OSC1)의 발진주파수는 기준클록의 주파수와 동일하게 되어 기준클록으로 기판 바이어스(Vbp0,Vbn0)를 제어할 수 있다.
도 2에 나타낸 종래예 A에서는, 주회로(LOG0)로 입력되는 신호(B0)는 주파수 가변형 발진회로(OSC0)로 입력되는 신호(B1)에 대응한 신호로 하고 있다. 도 3의 실시예에서는 구체적으로 신호(B0)에 상당하는 기판 바이어스(110,111)는 신호(B1)에 상당하는 기판 바이어스(Vbp0,Vbn0)로부터 기판 바이어스 버퍼 (SBUF1,SBUF2)를 사용해서 생성되고 있다.
이렇게 하는 것으로, 기판 바이어스(110,111)에 큰 부하가 접속되어도 기판 바이어스(Vbp0,Vbn0)는 영향을 받지 않는다. 따라서, 상기 위상고정 루프시스템의 설계가 용이하게 되고, 또 위상고정 루프시스템이 안정하게 되는 시간(로크시간)을 단축할 수 있다.
기판 바이어스 버퍼(SBUF1,SBUF2)의 구조는 도 3에 나타낸 것에 특별히 한정하지 않지만, 기판 바이어스(Vbp0,Vbn0)를 고임피던스로 받아 저임피던스로 110 및 111로 출력할 수 있는 것이라면 된다.
도 5는 도 3에 나타낸 도 1의 기판 바이어스 제어회로(100)의 실시예의 또 다른 실시예이다.
OSC2는 주파수 가변형 발진회로로, 인버터 열과 2입력 난드회로로 구성된 링 오실레이터로 구성되어 있다. PFD1, PFD2는 위상주파수 비교회로, CP1, CP2는 차지 펌프회로, LPF1, LPF2는 저역필터이다. RCLK는 듀티비(클록의 한 주기중 'H' 기간의 비율)가 50％인 기준클록이다. SBUF1, SBUF2는 도 3에 나타낸 기판 바이어스 버퍼이다.
주파수 가변형 발진회로(OSC2), 위상주파수 비교회로(PFD1), 차지 펌프회로(CP1), 저역필터(LPF1)로 구성된 위상고정 루프시스템에 의해, 주파수 가변형 발진회로(OSC2)의 발진출력(OCLK1)의 하강과 기준클록(RCLK)의 하강이 동일 타이밍이 되도록 기판 바이어스(Vbp1)가 변화한다.
마찬가지로, 주파수 가변형 발진회로(OSC2), 위상주파수 비교회로(PFD2), 차지 펌프회로(CP2), 저역필터(LPF2)로 구성된 위상고정 루프시스템에 의해, 주파수 가변형 발진회로(OSC2)의 발진출력(OCLK1)의 상승과 기준클록(RCLK)의 상승이 동일 타이밍이 되도록 기판 바이어스(Vbn1)가 변화한다.
결국, 상기 2개의 위상고정 루프시스템에 의해, 주파수 가변형 발진회로(OSC2)의 발진출력(OCLK1)의 상승과 하강이, 기준클록(RCLK)의 상승과 하강이 동일 타이밍이 되도록 기판 바이어스(Vbn1,Vbn1)가 변화하게 된다. 바꾸어 말하면, 주파수 가변형 발진회로(OSC2)의 발진출력(OCLK1)의 위상과 주파수와 듀티비와, 기준클록(RCLK)의 위상과 주파수와 듀티비(50％)가 동일하게 되도록 기판 바이어스(Vbn1,Vbn1)가 변화하게 된다.
기판 바이어스(Vbp1,Vbn1)는 각각 독립해서 결정되어야 하는 것은 아니고, 예컨데 그들의 기판 바이어스가 백게이트로 인가된 PMOSFET와 NMOSFET의 드레인 전류(구동능력)가 2:1 등의 적당한 비율이 되도록 유지할 필요가 있다.
주파수 가변형 발진회로(OSC2)의 발진출력(OCLK1)의 'H' 기간은 주로 주파수 가변형 발진회로(OSC2)중의 PMOSFET의 구동능력(PMOSFET의 문턱치, 즉 PMOSFET로 인가되는 기판 바이어스(Vbn1)에 의존한다)에 의해서 결정되고, 'L' 기간은 주로 주파수 가변형 발진회로(OSC2)중의 NMOSFET의 구동능력(NMOSFET의 문턱치, 즉 NMOSFET로 인가되는 기판 바이어스(Vbp1)에 의존한다)에 의해서 결정된다. 따라서, 주파수 가변형 발진회로(OSC2)의 발진출력(OCLK1)의 듀티비가 50％ 가 된다는 것은, PMOSFET과 NMOSFET의 구동능력이 주파수 가변형 발진회로(OSC2) 중의 PMOSFET와 NMOSFET의 w(게이트폭)비가 되는 것을 의미하고, 상기 기판 바이어스(Vbp1,Vbn1)의 밸런스가 유지되게 된다.
이와 같이 도 5의 실시예에서는, 기판 바이어스(Vbp1,Vbn1)의 값은 기준클록(RCLK)의 주파수로 결정되고, 기판 바이어스(Vbp1,Vbn1)의 밸런스는 주파수 가변형 발진회로(OSC2)중의 PMOSFET와 NMOSFET의 w비로 결정되게 된다.
도 5에서는 도 3과 같이, 기판 바이어스(110,111)는 기판 바이어스(Vbp1, Vbn1)에서 기판 바이어스 버퍼(SBUF1,SBUF2)를 사용해서 생성되고 있다.
따라서, 도 3의 경우와 같이, 기판 바이어스(110,111)에 큰 부하가 접속되어도, 기판 바이어스(Vbp1,Vbn1)는 영향을 받지 않는다. 따라서, 상기 위상고정 루프시스템의 설계가 용이하게 되고, 또 위상고정 루프시스템이 안정하게 되는 시간(로크시간)을 단축할 수 있다.
물론, 도 3의 경우와 같이, 기판 바이어스 버퍼(SBUFl,SBUF2)의 구조는 도 5에 나타낸 것에 특별히 한정하지 않는다. 기판 바이어스(Vbp1,Vbn1)를 고임피던스로 받아 저임피던스로 110 및 111로 출력할 수 있는 것이라면 된다.
도 6a, 도 6b는 각각 도 1의 기판 바이어스 스위치(200,201)의 실시예이다. 도 3이나 도 5에서 나타낸 기판 바이어스 버퍼(SBUF1,SBUF2)와 같은 것으로 실현할 수 있다.
401이 'H' 일때는, 기판 바이어스(110,111)를 고임피던스로 받아 저임피던스로 112 및 113으로 이득 1로 출력한다.
400이 'L' 일때에는 112 및 113에는 각각 Vddq, Vssq가 출력되면서 동시에, 차동증폭기(CM1,CM2)로 공급되는 정전류원의 전류가 오프되어 기판 바이어스스위치(200,201)의 소비전력은 적게 된다.
도 7은 본 발명의 다른 실시예이다. 도 1에서는, 기판 바이어스 제어회로(100)로부터 동작주파수에 적응한 PMOS 기판 바이어스(110) 및 NMOS 기판 바이어스(111)가 출력되고 있지만, 도 7에서는 바이어스(120)만이 출력되고 있다. 전원 제어신호(401,402)가 'H' 일때, PMOS 기판 바이어스 스위치(204) 및 NMOS 기판 바이어스 스위치(205)에 의해 바이어스(120)로부터 PMOS 기판 바이어스(112)및 NMOS 기판 바이어스(113)가 출력된다. 그 PMOS 기판 바이어스(112) 및 NMOS 기판 바이어스(113)는 회로블록(300)의 MOSFET의 백게이트로 입력된다.
바이어스(120)는 도 1의 PMOS 기판 바이어스(110) 및 NMOS 기판 바이어스(111)중의 어느 하나라도 된다. 예를들면, 바이어스(120)는 도 1의 PMOS 기판 바이어스(110)와 동일한 신호라고 하면, 기판 바이어스 스위치(204)는 도 1의 기판 바이어스 스위치(200)와 동일한 것이 좋다. 또한, 기판 바이어스 스위치(205)는 전원 제어신호(401,402)가 'H' 일때, 바이어스(120)(이 경우 PMOS 기판 바이어스(110)와 동일)에서 NMOS 기판 바이어스(111)에 상당하는 것을 만들고, 기판 바이어스(113)로 출력할 수 있는 것이라면 된다.
도 1의 경우와 완전히 같은 효과를 얻을 수 있다. 게다가, 도 1의 경우에는 기판 바이어스(110,111)가 2개의 배선을 필요로 하는 것에 비교해서, 도 7의 실시예에서는 바이어스(120)가 1개의 배선으로 기판 제어블록(310,311)으로 기판 바이어스를 공급할 수 있기 때문에, 배선효율이 좋게 된다는 이점이 있다.
도 8은 도 7의 기판 바이어스 제어회로(100)의 실시예이다. 도 3에서 기판 바이어스 버퍼(SBUF1)를 제거한 것으로 실현할 수 있다. 즉, 바이어스(120)는 도 1의 NMOS 기판 바이어스(111)와 동일한 신호가 된다. 도 8의 회로동작에 대해서는 도 3과 같기 때문에 여기서는 생략한다.
도 9는 도 7의 기판 바이어스 제어회로(100)에 도 8의 회로를 사용한 경우의 도 7의 기판 바이어스(205)의 실시예이다. 또, 그 경우의 기판 바이어스 스위치(204)는 도 6b의 회로를 그대로 사용할 수 있다.
도 9의 회로는 도 3 및 도 8의 실시예중에 있는 기판 바이어스 미러회로와 동일한 것이므로, 기판 바이어스(120)를 입력으로 하고, 기판 바이어스(113)를 출력한다. 여기서는 이 동작을 상세하게 기술한다.
특별히 한정하지 않지만, 설명을 간편하게 하기 위해, 401은 'H'이고, Vddq= 3.3V, Vdd=1.0V, Vss= 0.0V, Vssq=-2.3V로 가정한다.
MP3～MP5는 PMOSFET이고, MN3～MN5는 NMOSFET이다. MP3과 MN3의 게이트 길이는 같고, w(게이트폭)비를 m:1로, 마찬가지로, MP5와 MN5의 게이트 길이는 같고, w(게이트폭)비를 m:1로 설정하고 있다. CM3은 차동증폭기이고, Vh1과 Vh2의 전위차를 증폭하여 출력(Vh3)을 MP5의 게이트로 입력하고 있다.
MP3과 MN3으로 이루어지는 분압기에 의해, MP3과 MN3의 구동능력에 대응한 전압이 Vh1로 출력된다. 즉, Vh1이 0. 5V(=(Vdd+ Vss/2)+ Vss)일때는 MP3과 MN3의 구동능력은 같게 되어 있는 것을 의미한다. 지금, MP3과 MN3의 구동능력이 같다고 가정하고, Vh1는 0. 5V로 되어 있다고 가정한다.
차동증폭기(CM3)의 출력(Vh3)은 MP4의 기판 바이어스를 제어하고, 그것에 의해 Vh2의 전위가 제어되기 때문에 차동증폭기(CM3)는 부궤환이 걸리고 있다. 따라서, 정상상태에서는 Vh2의 전위는 Vh1과 같은 전위가 되어 0. 5V로 된다.
MP4와 MN4로 이루어지는 분압기에 의해, MP3과 MN3의 구동능력에 대응한 전압이 Vh2로 출력되기 때문에, Vh2의 전위가 0. 5V라는 것은 MP4와 MN4의 구동능력이 같게 되어 있는 것을 의미한다.
따라서, MP3과 MN3의 w비와, MP4와 MN4의 w비를 같은 값으로 설정하는 것으로, 기판 바이어스를 소스전위와 같은 전위로 할 때 MP4와 MN4의 구동능력비를 유지하면서 입력된 기판 바이어스(120)에 대해서 기판 바이어스(113)의 전위가 출력되게 된다.
상기한 바와 같이, 기판 바이어스(120,113)는 각각 독립해서 결정되어야하는 것은 아니고, 예컨데 그들의 기판 바이어스가 백게이트로 인가된 PMOSFET와 NMOSFET의 단위 게이트폭에 대해서 드레인 전류(구동능력)가 2:1 등의 적당한 비율이 되도록 유지할 필요가 있지만, 도 9의 회로로 그것을 실현할 수 있다.
또한 일반적으로, PMOSFET와 NMOSFET에서 문턱치 전압의 기판 바이어스의 의존성이 다르고, 또 전원전압의 변화에 따른 단위 게이트폭에 대해서 드레인전류의 의존성도 다르다. 예컨데, 전원전압의 저하에 따라 PMOSFET의 쪽이 NMOSFET보다도 구동능력의 감소가 현저하다. 본 발명의 도 9의 기판 바이어스 미러회로(SBM)를 사용하는 것으로, 상기 의존성의 차이도 보상할 수 있다.
도 9는 401이 'L' 일때, 기판 바이어스(113)에는 Vddq가 출력되고, 또 MP3과 MN3, MP4와 MN4로 이루어지는 분압기와, 차동증폭기(CM3)로 공급되는 전류가 오프되어 소비전력이 적게 된다.
도 10은 도 1의 기판 바이어스(110,111)의 전원 공급배선의 실시예이다. 전원 제어회로 및 그것으로부터 출력되는 스탠바이 신호는 간단화를 위해 생략하고 있다.
500은 예를들면 마이크로 컴퓨터이고, 그 마이크로 컴퓨터의 내부전원은 Vdd, Vss에 의해서 공급되고 있다. 501은 외부 인터페이스용의 I/O 회로로, Vdd 그것보다도 높은 전압(Vddq)이 공급되고 있다. 전원전압 전위는 특별히 한정하지않지만, 예컨데 Vddq = 3.3V, Vdd = 1.0V, Vss = 0.0V, Vssq = -2.3V이다. 이 전압설정에 의하면 Vddq - Vss와, Vdd - Vssq가 동일 전위차로 되어 디바이스 설계가 용이하게 된다는 이점이 있다.
마이크로 프로세서내의 회로는 MA1～MA4까지의 4개의 기판 제어블록으로 분할되어 있다. 200, 201은 도 1의 기판 바이어스 스위치와 같다. 기준클록(RCLK)의 공급원에 대해서는 한정하지 않지만, 마이크로 프로세서(500)내의 클록신호에서 생성하여도 된다.
여기서는 일본공개특허 평8-314506호의 발명의 방법을 사용해서, 기판 바이어스(110,111)를 공급하고 있다. 즉, 금속의 3층째 M3로부터 금속의 2층째 M2를 통해서 기판 전위를 얻기 위해 표면이 고농도인 확산층(DL)에서 각 트랜지스터의 기판 바이어스를 전원 공급하고 있다.
금속의 1층째를 사용하지 않기 때문에 각 트랜지스터를 고밀도로 실장할 수 있다.
이 실시예의 금속의 사용방법은 특별히 한정하지 않는다.
도 11에 도 10을 실현하는 기판 구조(웰 구조)의 단면도 예를 나타낸다. 기판 표면에는 n 웰과 p 웰이 교대로 늘어져 있고, 그 표면에 트랜지스터를 형성하는 것으로 회로를 실장할 수 있다. m 웰은 n 극성을 가지는 웰이다.
기판 제어블록(MA1)내의 n 웰과 기판 제어블록(MA2)내의 n 웰은 p 기판에 의해서 전기적으로 분리되고, 기판 제어블록(MA1)내의 p 웰과 기판 제어블록(MA2)내의 p 웰은 n 극성을 가지는 m 웰에 의해서 전기적으로 분리되어 있다.
따라서, 기판 제어블록(MA1)내의 PMOSFET와 기판 제어블록(MA2)내의 PMOSFET 및 기판 제어블록(MA1)내의 NMOSFET와 기판 제어블록(MA2)내의 NMOSFET에 독립한 기판 바이어스가 인가될 수 있게 되어 도 10의 회로를 실현할 수 있다.
도 3, 도 5 또는 도 8에서 400이 'H' 일때는 상기한 동작을 행하지만, 'L' 일때는 주파수 가변형 발진회로(OSC1,OSC2)의 발진이 정지하여 기판 바이어스 미러회로(SBM) 및 기판 바이어스 버퍼(SBUF1,SBUF2)가 저전력 상태로 된다. 따라서, 회로 전체의 소비전력이 적게 된다.
본 발명을 사용한 마이크로 프로세서에서는, 400의 신호를 마이크로 프로세서의 스탠바이 신호에 접속하면 스탠바이시의 마이크로 프로세서의 소비전력이 삭감할 수 있다.
또한, 마이크로 프로세서의 IDDQ 테스트시에 400을 'L'로 하여도 된다. 도 3, 도 5 또는 도 8의 회로에 흐르는 누설전류가 적게 되고, 또 기판 바이어스(110,111)에 큰 기판 바이어스치가 출력되므로, 기판 바이어스(110,111)에 의해서 문턱치가 제어되고 있는 MOSFET의 서브드레숄드 누설전류를 저감할 수가 있다.
또한, 상기 400이 'L' 일때에 위상주파수 비교기(PFD,PFD1,PFD2)의 출력(UP,DN)을 각각 'H', 'L'로 고정하도록 하여도 된다. 상기 400이 'L' 로 할 때 저역필터(LPF,LPF1,LPF2)중의 커패시턴스(C1)의 방전이 억제된다. 400을 고빈도로 스위칭시켜도 커패시턴스(C1)의 전위가 유지되기 때문에, 커패시턴스(C1)의 충방전만큼의 소비전력을 저감할 수 있다.
이상의 실시예에서는 트랜지스터의 구조 및 그 기판 구조는 특별히 한정하지 않는다. 1992년 아이·이·디·엠, 테크니컬 다이제스트, 제35페이지～제38페이지(1992 IEDM Technical Digest. pp 35-38)에 기재되어 있는 SOl 구조의 MOS 트랜지스터를 사용하여도 된다. 요점은 문턱치를 제어할 수 있는 구조의 트랜지스터라면 된다.
이상의 실시예에 의해, 이하의 효과가 얻어진다.
(1) 종래예 A의 주회로(LOG0)를 PMOS 기판 바이어스 스위치 및 NMOS 기판 바이어스 스위치를 사용해서 복수의 기판 제어블록으로 분할하는 것으로, 각각의 회로블록의 기판 바이어스를 기판 바이어스 제어회로와는 독립해서 제어할 수 있다.
회로블록마다 개별로 기판 바이어스를 제어하는 것으로, 정지중의 회로블록의 기판 바이어스를 제어하는 것으로, 그 회로블록의 서브드레숄드 누설전류를 삭감할 수 있어, 주회로 전체의 실효적인 소비전력을 저감할 수 있다.
또한, 회로블록의 기판 바이어스를 PMOS 기판 바이어스 스위치 및 NMOS 기판 바이어스 스위치를 사용해서 기판 바이어스 제어회로와는 독립해서 제어할 수 있기 때문에, 회로블록을 정지상태로부터 동작상태 또는 동작상태로부터 정지상태로 이행시키는데 필요한 시간을 빠르게 할 수 있다. 따라서, 스탠바이 신호(401,402)를 고빈도로 변화시켜 회로블록의 동작상태를 고빈도로 변화시켜도 시스템의 퍼포먼스가 저하하지 않는다.
(2) 종래예 A의 예에서는, 주회로(LOG0)로 입력되는 신호(B0)는 주파수 가변형 발진회로(OSC0)로 입력되는 신호(B1)에 대응한 신호로 하고 있다. 본 발명의 실시예에서는 구체적으로 신호(B0)에 상당하는 기판 바이어스는 신호(B1)에 상당하는 기판 바이어스에서 기판 바이어스 버퍼를 사용해서 생성한다. 이렇게 하는 것으로, 신호(B0)에 상당하는 기판 바이어스에 큰 부하가 접속되어도 신호(B1)에 상당하는 기판 바이어스는 영향을 받지 않는다. 따라서, 신호(B1)에 상당하는 기판 바이어스를 생성하는 위상고정 루프시스템의 설계가 용이하게 되고, 또 위상고정 루프시스템이 안정하게 되는 시간(로크시간)을 단축할 수 있다.
이하, 도면을 참조하여 본 발명의 셀 레이아웃에 관해서 구체적인 실시예를 설명한다.
도 12는 본 발명의 가장 간단한 CMOS 인버터의 실시예이다. PMOS의 소스, 드레인을 형성하는 P형 확산(불순물)층과 게이트 전극으로 이루어지는 MP3은 PMOS이고, NMOS의 소스, 드레인을 형성하는 N형 확산(불순물)층과 게이트 전극으로 이루어지는 MN3은 NMOS이다. 110은 제2배선층으로 VDD가 공급되고 있다. 111은 제2배선층으로 VSS가 공급되어 있다.
PMOS MP3의 PMOS 기판 또는 웰 바이어스는 PMOS 기판 또는 웰 확산(불순물)층(104)으로부터 공급되고, 제2배선층(110)과는 접속되어 있지 않다. NMOS MN3의 기판 또는 웰 바이어스는 NMOS 기판 또는 웰 확산(불순물)층(103)으로부터 공급되고, 제2배선층(111)과는 접속되어 있지 않다.
이와 같이 도 12의 실시예에서는 PMOS의 기판 또는 웰 바이어스를 VDD와는 다른 전위로, 또한 NMOS의 기판 또는 웰 바이어스는 VSS와는 다른 전위로 설정할 수 있다.
종래예 도 14와 같은 기능을 가지지만, 기판 또는 웰 바이어스는 기판 또는 웰 확산(불순물)층으로부터 공급되어 있기 때문에 제2배선층을 사용하지 않는다. 이것에 의해 제1～제3의 과제를 동시에 해결할 수 있다.
PMOS 기판 또는 웰 확산(불순물)층 및 NMOS 기판 또는 웰 확산(불순물)층의 저항은 PMOS 및 NMOS의 기판 또는 웰 혹은 웰 저항보다도 1자리수 정도 낮기 때문에, 기판 또는 웰 바이어스를 안정하게 공급할 수 있다. PMOS 기판 또는 웰 확산(불순물)층 및 NMOS 기판 또는 웰 확산(불순물)층을 실리사이드화 하면, 더욱 상기 저항을 2자리수 정도 낮게 할 수 있어 기판 또는 웰 바이어스를 보다 안정하게 공급할 수 있다.
도 16은 도 1의 CMOS 인버터 셀을 3개 좌우로 늘어 놓은 3단의 인버터 열의 레이아웃 도면이다. 도 12의 PMOS 기판 또는 웰 확산(불순물)층(104) 및 NMOS 기판 또는 웰 확산(불순물)층(103)은 셀의 좌우 단부까지 연장되어 있기 때문에, 도 16과 같이 단지 셀을 좌우에 늘어 놓는 것만으로 각 셀의 PMOS 기판 또는 웰 확산(불순물)층(404) 및 NMOS 기판 또는 웰 확산(불순물)층(403)을 각각 접속할 수 있다. 물론, 도 12에서 셀에는 기판 또는 웰 확산(불순물)층을 설치하지 않고, 셀의 배치배선시에 각 셀의 기판 또는 웰 혹은 웰을 기판 또는 웰 확산(불순물)층에서 한번에 접속하여도 된다.
도 17에 도 16을 회로도로 나타낸 것을 나타낸다. 본 발명의 기판 또는 웰 바이어스 분배방법에 의해, 각 셀의 기판 또는 웰 바이어스를 공급하기 위해 배선층을 사용할 필요가 없기 때문에, 종래 사용하고 있던 도 13의 레이아웃을 대폭 개량하지 않고 실현할 수 있어, 종래 셀의 배치배선에 사용하고 있던 종래의 CAD 툴(tool)을 그대로 사용할 수 있다.
도 12～도 16은 CMOS 인버터를 예로서 설명하였지만, PMOS와 NMOS를 사용한 회로라면 어떠한 회로라도 된다. 이 때, 도 16과 같이 단지 셀을 좌우에 늘어 놓는 것만으로 PMOS 기판 또는 웰 확산(불순물)층 및 NMOS 기판 또는 웰 확산(불순물)층을 접속하기 위해서는 각 셀의 좌우 단부에서 PMOS 기판 또는 웰 확산(불순물)층 및 NMOS 기판 또는 웰 확산(불순물)층의 위치를 결정해 두면 된다.
요점은 셀간의 전원전원 공급에 사용되고 있는 배선층을 사용하지 않고, 또 셀내 및 셀간 배선에 지장이 없도록 각 셀의 PMOS 기판 또는 웰 확산(불순물)층 및 NMOS 기판 또는 웰 확산(불순물)층이 각각 접속되도록 하면 된다.
도 12도～도 16에서는 제2배선층까지의 배선을 사용한 경우의 예이고, 제2배선층을 전원으로 사용하고 있지만, 배선층의 사용방법은 다른 방법이라도 된다. 신호선의 배선 및 전원선의 배선에 사용하고 있지 않은 배선재료로 기판 또는 웰 전원 공급을 행하면 된다.
도 12의 실시예에서는 n 웰을 사용한 싱글 웰 구조로 되어 있지만, 트랜지스터의 구조 및 그 기판 또는 웰 구조는 불문하고, N 웰과 P 웰의 양쪽을 사용한 트윈 웰 구조로 하여도 된다. 또한 1989년 2월 ISSCC Digest of Technical Papers, pp 248-249에 기재되어 있는 3중 웰 구조의 MOS 트랜지스터나, 1992 IEDM Technica l Digest, pp 35-38에 기재되어 있는 SOl 구조의 MOS 트랜지스터를 사용하더라도 된다. 또한, 도 12에서는 P형 실리콘 웨이퍼를 사용하고 있지만, N형 실리콘 웨이퍼를 사용하여도 된다.
도 18a는 도 16 및 도 17에서 나타낸 3단의 인버터 열에 기판 또는 웰 바이어스 제어회로(500)를 첨부하여 그 MOS 트랜지스터의 문턱치를 제어할 수 있도록 한 것이다.
410이 도 16 및 도 17에서 나타낸 3단 인버터 열이고, VBP는 PMOS의 기판 또는 웰 바이어스, VBN은 NMOS의 기판 또는 웰 바이어스이다. 501은 기판 또는 웰 바이어스 제어단자로 1개 이상의 제어선으로 이루어지고, 기판 또는 웰 바이어스(VBP,VBN)로 공급하는 전위를 제어한다.
도 18b는 기판 또는 웰 바이어스 제어회로(500)의 기판 또는 웰 바이어스제어예를 나타낸 것이다. 시간 t0 까지는 3단 인버터 열은 동작모드(액티브시)이고, 기판 또는 웰 바이어스(VBP,VBN)에는 각각 전원전위 VDD(1.0V), VSS(0.0V)를 인가하고 있다. 시간 t0 이후는 비동작모드(스탠바이시)이고, 기판 또는 웰 바이어스(VBP,VBN)에는 각각 VDDQ(3.3V), VSSQ(-2.3V)를 인가하고 있다. 이와 같이 기판 또는 웰 바이어스를 제어하는 것에 의해, 스탠바이시에 MOS 트랜지스터의 문턱치를 높게 제어한다. MOS 트랜지스터의 소스, 드레인 사이에 흐르는 서브드레숄드 누설전류를 적게 할 수 있어 전력을 저감할 수 있다. 또한, 액티브시에는 MOS 트랜지스터의 문턱치가 낮게 제어되기 때문에, MOS 트랜지스터의 온(ON) 저항을 내릴 수 있어, 3단 인버터를 고속으로 동작시킬수 있다.
도 19는 도 18a의 기판 또는 웰 바이어스 제어회로(500)의 실시예이다. STB는 도 18a의 기판 또는 웰 바이어스 제어단자(501)이다. 510, 511은 인버터 회로로, STB의 진폭을 반전 증폭하여 각각 PMOS(MP30,MP31) 및 NMOS(MN30,MN31)를 완전히 온, 오프동작(각각의 MOS 트랜지스터의 게이트 전위는 소스 및 드레인전위의 중간전위로 되지 않는다)할 수 있도록 하고 있다.
STB가 VSS 전위(0.0V)시 PMOS MP30과 NMOS MN30이 온하고, 기판 또는 웰 바이어스(VBP,VBN)에는 각각 VDD(1.0V), VSS(0. 0V)가 인가된다. STB가 VDD 전위(1.0V)시 PMOS MP31과 NMOS MN31이 온하고, 기판 또는 웰 바이어스(VBP,VBN)에는 각각 VDDQ(3.3V), VSSQ(-2.3V)가 인가된다.
도 19의 실시예에서 PMOS(MP30,MP31) 및 NMOS(MN30,MN31)의 기판 또는 웰은 각각 다른 전위로 설정된다. 따라서, 도 19의 기판 또는 웰 바이어스 제어회로(500)는 3중 웰 구조로 만들 필요가 있다. 이 경우, 도 18a에서 기판 또는 웰 바이어스 제어회로(500)만을 3중 웰 구조로 하고, 3단 인버터(410)는 싱글 웰 또는 트윈 웰 구조로 하여도 된다. 물론, 3단 인버터(410)도 3중 웰구조로 하여도 된다.
도 20a는 도 18a의 기판 또는 웰 바이어스 제어회로(500)의 다른 실시예이다. STB, STBB, VBP, VBN이 도 18a의 기판 또는 웰 바이어스 제어단자(501)이다. 도 20a에서는 기판 또는 웰 바이어스(VBP,VBN)를 직접 제어한다. 즉, 도 18b를 실현하기 위해서는, 액티브시에는 VBP, VBN에 각각 VDD(1.0V), VSS(0.0V)를 인가하고, 스탠바이시에는 VBP, VBN에 각각 VDDQ(3.3V), VSSQ(-2.3V)를 인가한다.
MP40은 PMOS이고, MN40은 NMOS이다. 액티브시에는 기판 또는 웰 전류가 흐르기 때문에, 기판 또는 웰 바이어스(VBP,VBN)는 충분히 저임피던스로 할 필요가 있다. 이것을 실현하기 위해 액티브시에 STB에 VSS(0.0V)를, STBB에 VDD(1.0V)를 인가한다. PMOS MP40과 NMOS MN40이 온하기 때문에, 기판 또는 웰 바이어스(VBP,VBN)와 VDD(1.0V), VSS(0.0V)는 각각 저임피던스에 접속된다. 스탠바이시에는 STB에 VDDQ(3. 3V)를, STBB에 VSSQ(-2.3V)를 인가하는 것으로, PMOS MP40과 NMOS MN40을 오프상태로 할 수 있다.
도 20b는 도 20a에 커패시턴스(C10,C11)를 새롭게 내장한 것이다. 커패시턴스(C10)는 VDD와 기판 또는 웰 바이어스(VBP)의 사이에, 커패시턴스(C11)는 VSS와 기판 또는 웰 바이어스(VBN)의 사이에 접속되어 있다. 기판 또는 웰 바이어스와 전원을 커패시턴스에 의해서 커플링하는 것으로, 전원의 링잉(ringing)을 기판 또는 웰 바이어스로 전송할 수 있다. 일반적으로 전원의 링잉은 기판 또는 웰의 링잉보다도 크고, MOS 트랜지스터의 기판 또는 웰과 소스간의 전위차는 전원전위, 즉 소스전위가 변화하는 것으로 크게 변화한다. 커패시턴스(C10,C11)를 연결하는 것으로 MOS 트랜지스터의 기판 또는 웰과 소스간의 전위차를 어느 정도 일정하게 유지할 수 있다.
도 20b에서는 커패시턴스(C10,C11)는 기판 또는 웰 바이어스 제어회로내에 있지만, 기판 또는 웰 바이어스(VBP,VBN)에 의해서 기판 또는 웰이 제어되는 MOS 트랜지스터로 구성된 회로중(도 18a에서는 3단 인버터회로)에 놓아도 된다. 도 19의 기판 또는 웰 바이어스 제어회로중에 놓아도 된다. 그 수는 많을수록 효과적이고, 또한 흩어진 편이 효과적인 것은 분명하다. 또, 이 커패시턴스의 실현방법은 불문한다. 예를들면, 게이트 용량으로 실현하면 된다.
도 21은 도 20a의 레이아웃 도면이다. 601이 도 20a의 기판 또는 웰 바이어스 제어회로(500)이고, 600은 도 12의 인버터이다. 인버터의 기판 또는 웰 바이어스는 PMOS 기판 또는 웰 확산(불순물)층(604) 및 NMOS 기판 또는 웰 확산(불순물)층(603)으로부터 공급되고 있다.
도 22의 700은 본 발명을 사용한 마이크로 프로세서의 실시예이다. 711～714는 기판 또는 웰 바이어스를 제어하는 것이 필요한 회로와 기판 또는 웰 바이어스 제어회로로 이루어지는 회로블록이다. 도 18a가 그 예이다. 그 회로블록내에서의 기판 또는 웰 전위를 충분히 저임피던스로 하기 위해 다수의 회로블록(711～714)으로 분해하고 있다.
716은 기판 또는 웰 바이어스 제어단자로, 외부와의 인터페이스 회로(710)를 통해서 외부단자(717)와 접속하고 있다. 715는 기판 또는 웰 바이어스를 제어할 필요가 없는 회로로 이루어지는 회로블록이다.
외부단자(717)에 의해서, 마이크로 프로세서(700)의 동작모드를 액티브 상태와 슬립(sleep) 상태로 변화시킬수 있다.
도 22에서는 외부단자(717)에 의해서 마이크로 프로세서(700)의 동작모드를 바꾸고 있지만, 마이크로 프로세서내의 레지스터 값에 의해서 바꾸어지도록 하여도 된다.
도 22에서 회로블록(711～714)의 모든 회로블록의 기판 또는 웰 바이어스의 공급에 본 발명의 방법을 사용하여도 되지만, 특별히 기판 또는 웰 전류가 많이 흐르는 회로블록에 대해서는 도 14와 같은 종래의 기판 또는 웰 바이어스 공급방법을 사용하여도 된다.
이상의 실시예에서는 기판 또는 웰 바이어스로 인가하는 전위는, 액티브시에는 VDD(1.0V), VSS(0.0V), 스탠바이시에는 VDDQ(3.3V), VSSQ(-2.3V)뿐이지만 특별히 한정하지 않는다. 액티브시에 적당한 전위를 기판 또는 웰 바이어스로 인가하여 MOS 트랜지스터의 문턱치 변동을 조절할 수 있도록 하여도 된다.
또한, 이상의 실시예에서는 MOS 트랜지스터의 문턱치는 회로의 동작모드가 액티브시에 낮은 문턱치로, 스탠바이시에는 높은 문턱치로 하였지만, 1996년 아이·이·이·이 스펙트럼, 제66페이지～제71페이지(1996 IEEE SPECTRUM, pp 66-71)에 기재되어 있는 IDDQ 테스트시에 높은 문턱치가 되도록 기판 또는 웰 바이어스를 설정하여도 된다.
도 20a의 기판 또는 웰 바이어스 제어회로의 실시예에서 IDDQ 테스트시에 MOS 트랜지스터를 높은 문턱치로 하는 경우, STB, VBP에 VDDQ(3.3V)를, STBB, VBN에 VSSQ(-2.3V)를 인가하면 된다.
출하시에는 STB에 VSS(0.0V)를, VBP에 VDD(1.0V)를, STBB에 (1.0V)를, VBN에 VSS(0.0V)를 인가하도록, 예컨데 본딩 등으로 설정하면 된다.
이상, 본 발명에 의하면, 전원 공급능력의 향상이나 면적 저감을 도모할 수 있다.
이상, 본 발명에 의하면, 회로블록의 서브드레숄드 누설전류를 삭감할 수 있어, 주회로 전체의 실효적인 소비전력을 저감할 수 있다는 효과가 있다. 또한, 회로블록을 정지상태로부터 동작상태 또는 동작상태로부터 정지상태로 이행시키는데 필요한 시간을 빠르게 할 수 있어 스탠바이 신호를 고빈도로 변화시켜 회로블록의 동작상태를 고빈도로 변화시켜도 시스템의 퍼포먼스가 저하하지 않는다는 효과가 있다.
게다가, 기판 바이어스를 생성하는 위상고정 루프시스템의 설계가 용이하고, 또 위상고정 루프시스템이 안정하게 되는 시간(로크시간)을 단축할 수 있다는 효과가 있다. 또한, 전원 공급능력의 향상이나 면적 저감을 도모할 수 있다는 효과가 있다.
도 1은 본 발명을 나타내는 가장 간단한 실시예의 블록도,
도 2는 종래예를 나타내는 블록도,
도 3은 도 1의 기판 바이어스 제어회로의 실시예의 회로도,
도 4는 도 1의 기판 바이어스 미러회로의 동작을 나타내는 그래프도,
도 5는 도 1의 기판 바이어스 제어회로의 다른 실시예의 회로도,
도 6a는 PMOS 기판 바이어스 스위치의 실시예의 회로도,
도 6b는 NMOS 기판 바이어스 스위치의 실시예의 회로도,
도 7은 본 발명의 다른 실시예의 블록도,
도 8은 도 7의 기판 바이어스 제어회로의 실시예의 회로도,
도 9는 도 7의 PMOS 기판 바이어스 스위치의 실시예의 회로도,
도 10은 본 발명을 마이크로 프로세서에 적용할 때의 기판 바이어스 분배방법을 나타내는 실시예의 블록도,
도 11은 본 발명을 실현하는 기판 구조예를 나타내는 평면도,
도 12는 본 발명을 나타내는 다른 간단한 실시예의 평면도,
도 13은 종래예 1을 나타내는 평면도,
도 14는 종래예 2를 나타내는 평면도,
도 15a는 도 13의 회로도,
도 15b는 도 12 혹은 도 14의 회로도,
도 16은 도 12를 3단 접속할 때의 실시예의 평면도,
도 17은 도 16의 회로도,
도 18a는 도 16에 기판 또는 웰 바이어스 제어회로를 접속할 때의 실시예의 회로도,
도 18b는 도 18a의 동작예의 타이밍 챠트도,
도 19는 도 18a의 기판 또는 웰 바이어스 제어회로의 실시예의 회로도,
도 20a, 도 20b는 각각 도 18a의 기판 또는 웰 바이어스 제어회로의 실시예의 회로도,
도 21은 도 20a와 도 12를 접속할 때의 실시예의 평면도,
도 22는 본 발명을 사용한 마이크로 프로세서의 실시예의 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 기판 바이어스 제어회로,
200 PMOS 기판 바이어스 스위치회로,
201 NMOS 기판 바이어스 스위치회로,
300 회로블록,
310, 311 기판 제어블록,
400 스탠바이 신호,
CM1,CM2 차동증폭기,
CNV1,CNV2 전압레벨 변환기,
CP1, CP2 차지 펌프회로,
LPF1, LPF2 저역필터,
LOG0 주회로,
PFD,PFD1,PFD2 위상주파수 비교기,
RCLK 기준클록,
SBUF1,SBUF2 기판 바이어스 버퍼,
SBM 기판 바이어스 미러회로.

Claims (6)

  1. 반도체 기체에 형성된 MOS 트랜지스터를 포함하는 복수의 회로 클록과,
    상기 복수의 회로 클록의 각각에 대응하여 설치된 복수의 바이어스 스위치회로와,
    상기 반도체 기판에 형성된 MOS 트랜지스터를 포함하고 발진출력의 주파수를 가변으로 할 수 있도록 구성된 발진출력회로와,
    버퍼회로와,
    제어회로와,
    전원제어회로를 구비하고,
    상기 제어회로에는, 소정의 주파수를 가진 클록신호와 상기 발진출력회로의 발진출력이 공급되고,
    상기 제어회로는, 상기 발진출력의 주파수와 상기 클록신호의 주파수를 비교해서 제1의 제어신호를 발생하고,
    상기 발진출력회로는, 상기 제1의 제어신호에 의해, 상기 발진출력의 주파수가 상기 클록신호의 주파수에 대응하도록 제어되고,
    상기 발진출력의 주파수의 제어는, 상기 제1 제어신호에 의해, 상기 발진출력회로를 구성하는 MOS트랜지스터의 문턱치전압을 제어하는 것에 의해 행해지고,
    상기 버퍼회로에는 상기 제1 제어신호가 입력되고, 상기 제1 제어신호에 대응한 제2 제어신호를 출력하고,
    상기 제2 제어신호는, 상기 복수의 바이어스 스위치회로에 입력되고, 복수의 제3 제어신호를 출력하고,
    상기 복수의 제3 제어신호의 각각은, 대응하는 회로블록에 입력되고,
    상기 제3 제어신호는, 상기 회로블록을 구성하는 MOS 트랜지스터의 문턱치 전압을 제어하고,
    상기 전원제어회로로부터 제1 전원 제어신호에 의해, 상기 버퍼회로는 상기 제2 제어신호의 값을 상기 제1 제어신호의 값과는 관계없는 값으로서 출력하고,
    상기 제1 제어신호의 값과는 관계없는 값으로서 출력된 상기 제2 제어신호에 의해, 상기 복수의 회로블록의 소비전력이 적어지게 제어되고,
    상기 전원제어회로로부터의 제2 전원제어신호에 의해, 상기 바이어스 스위치회로는 상기 제3 제어신호의 값을 상기 제2 제어신호의 값과는 관계없는 값으로서 출력하고,
    상기 제2 제어신호의 값과는 관계없는 값으로서 출력된 상기 제3 제어신호에 의해, 상기 바이어스 스위치회로에 대응하는 회로 블록의 소비전력이 적어지게 제어되는 것을 특징으로 하는 반도체 집적회로장치.
  2. 제1 항에 있어서,
    상기 제1 제어신호는 상기 전원회로에 제1 임피던스로 입력되고,
    상기 버퍼회로는, 상기 제1 임피던스보다도 낮은 제2 임피던스로 상기 제2 제어신호를 출력하는 것을 특징으로 하는 반도체 집적회로장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제2 제어신호는 상기 바이어스 스위치회로에 제3 임피던스로 입력되고,
    상기 바이어스 스위치회로는, 상기 제3 임피던스보다도 낮은 제4 임피던스로 상기 제3 제어신호를 출력하는 것을 특징으로 하는 반도체집적회로장치.
  4. 제 1 항에 있어서,
    상기 제1 제어신호는 상기 발진출력회로를 구성하는 MOS 트랜지스터의 기판바이어스를 제어하고,
    상기 제3 제어신호는 대응하는 회로블록을 구성하는 MOS트랜지스터의 기판바이어스를 제어하는 것을 특징으로 하는 반도체집적회로장치.
  5. 제 1 항에 있어서,
    상기 바이어스 회로는, 상기 제1 제어신호를 받고, 이득 1에서 상기 제2 제어신호를 출력하고,
    상기 바이어스 스위치회로는, 상기 제2 제어신호를 받고, 이득 1에서 상기 제3 제어신호를 출력하는 것을 특징으로 하는 반도체 집적회로장치.
  6. 제 1 항에 있어서,
    상기 제2 제어신호의 값과는 관계없는 값으로서 출력된 상기 제3 제어신호가 인가된 경우의 상기 회로블록을 구성하는 MOS 트랜지스터의 문턱치전압은, 상기 제2 제어신호에 대응한 상기 제3제어신호가 인가된 경우의 상기 회로블록을 구성하는 MOS트랜지스터의 문턱치 전압보다도 높게 되는 것을 특징으로 하는 반도체집적회로장치.
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