KR20080069899A

KR20080069899A - 반도체 집적회로

Info

Publication number: KR20080069899A
Application number: KR1020070119569A
Authority: KR
Inventors: 켄이치 오사다; 마사나오 야마오카; 시게노부 고마츠
Original assignee: 가부시끼가이샤 르네사스 테크놀로지
Priority date: 2007-01-24
Filing date: 2007-11-22
Publication date: 2008-07-29
Also published as: TW200840019A; JP2008182004A; CN101232020B; CN101232020A; US20080174359A1

Abstract

본 발명은 반도체집적회로에 관한 것으로서 부가 용량 회로 (CC1)의 부가 PMOSQp4, 부가 NMOSQn4는 CMOS 회로 (STC1, 2, 3)의 PMOS, NMOS와 동일 제조 프로세스로 제조된다. 전원 배선 (Vdd＿M)과 N웰 (N＿Well)의 사이에 부가 PMOSQp4의 게이트 용량이 접속되고 접지 배선 (Vss＿M)과 P웰 (P＿Well)의 사이에 부가 NMOSQn4의 게이트 용량이 접속된다. 전원 배선 (Vdd＿M)의 노이즈는 게이트 용량 (Cqp04)를 개재시켜 N웰 (N＿Well)에 전달되고, 접지 배선 (Vss＿M)의 노이즈는 게이트 용량 (Cqn04)를 개재시켜 P웰 (P＿Well)에 전달된다. CMOS 회로 (STC1, 2, 3)의 PMOS, NMOS의 소스·웰간의 기판 바이어스 전압의 노이즈 변동이 저감 되는 고 제조보류를 가능하게 하는 액티브 모드에서의 기판 바이어스 기술을 채용하는 것과 동시에, 액티브 모드에서의 신호 처리의 동작 소비 전력과 신호 지연량의 변동을 경감하는 기술을 제공한다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}

도 1은, 본 발명의 하나의 실시의 형태에 의한 반도체 집적회로를 나타내는 회로도이다.

도 2는, 도 1에 나타낸 반도체 집적회로의 디바이스 평면 구조를 나타내는 레이아웃도이다.

도 3은, 도 2의 주요부의 단면도이다.

도 4는, 도 1과 도 2와 도 3에 나타낸 반도체 집적회로의 액티브 모드의 동작을 설명하기 위한 파형도이다.

도 5는, 본 발명의 하나의 실시의 형태에 의한 반도체 집적회로인 시스템 LSI의 회로도이다.

도 6은, 본 발명의 다른 하나의 실시의 형태에 의한 반도체 집적회로를 나타내는 회로도이다.

도 7은, 도 6에 나타낸 반도체 집적회로의 디바이스 평면 구조를 나타내는 레이아웃도이다.

도 8은, 도 7의 주요부의 단면도이다.

도 9는, 본 발명의 또 다른 하나의 실시의 형태에 의한 반도체 집적회로를 나타내는 회로도이다.

도 10은, 도 9에 나타낸 반도체 집적회로의 디바이스 평면 구조를 나타내는 레이아웃도이다.

도 11은, 도 10의 주요부의 단면도이다.

도 12는, 도 10의 주요부의 단면도이다.

도 13은, 도 1의 코어의 스탠다드 셀의 MOS 트랜지스터의 한계치 전압의 불균형을 보상하는 반도체 집적회로를 나타내는 회로도이다.

도 14는, 도 13에 나타낸 LSI의 칩의 제어 메모리의 구성의 예를 나타내는 회로도이다.

도 15는, 도 13에 나타낸 반도체 집적회로의 각부의 전압의 관계를 나타내는 도이다.

도 16은, 제조된 MOSLSI의 한계치 전압 (Vth)의 분포를 설명하는 도이다.

도 17은, 도 13에 나타내는 LSI의 칩을 다수개 포함한 웨이퍼 테스트를 설명하는 도이다.

도 18은, 웨이퍼 테스트와 웨이퍼 프로세스의 플로우를 포함한 반도체 집적회로의 제조 방법을 설명하는 도이다.

도 19는, 본 발명의 또 다른 하나의 실시의 형태에 의한 반도체 집적회로를 나타내는 회로도이다.

도 20은, 도 19에 나타낸 반도체 집적회로의 한계치 전압 (Vth)의 분포를 설명하는 도이다.

도 21은, 도 19에 나타낸 반도체 집적회로의 각부의 전압의 관계를 나타내는 도이다.

도 22는, 본 발명의 또 다른 하나의 실시의 형태에 의한 반도체 집적회로의 단면 구조를 나타내는 도이다.

*주요 부위를 나타내는 도면부호의 설명**

Chip 칩

Core　코어

STC1　스탠다드 셀

CC1　부가 용량 셀

Vdd＿M　전원 배선

Vss＿M　접지 배선

Vbp＿M　PMOS 기판 바이어스 배선

Vbn＿M　NMOS 기판 바이어스 배선

N＿Well　N웰

P＿Well　P웰

Qp01, Qp02, Qp03　 PMOS

Qn01, Qn02, Qn03 　NMOS

Qp04　 부가 PMOS

Qn04　 부가 NMOS

Cqp04　게이트 용량

Cqn04　게이트 용량

Vdd　전원 전압

Vss　접지 전압

Vbp　PMOS 기판 바이어스 전압

Vbn　NMOS 기판 바이어스 전압

본 발명은, 반도체 집적회로에 관계되는 특히 높은 제조보류를 가능하게 하는 액티브 모드로 기판 바이어스 기술을 채용하는 것과 동시에, 액티브 모드에서의 신호 처리의 동작 소비 전력과 신호 지연량의 변동을 경감하는데 유익한 기술에 관한 것이다.

반도체 디바이스의 미세화에 의한 쇼트 채널 효과에 의해, MOS 트랜지스터의 한계치 전압이 저하하는 것과 동시에, 서브슬레숄드리크 전류의 증가가 표면화해 오고 있다. MOS 트랜지스터의 한계치 전압 이하의 특성이 서브슬레숄드 특성이며, MOS 실리콘 표면이 약반전 상태의 리크 전류가 서브슬레숄드리크 전류로 불린다. 이러한 리크 전류를 저감 시키는 방법으로서 기판 바이어스 기술이 잘 알려져 있다. MOS 트랜지스터가 형성된 반도체 기판(CMOS의 경우에는, 웰로 불린다)에 소정의 기판 바이어스 전압을 인가함으로써 서브슬레숄드리크 전류를 저감 할 수가 있다.

아래와 같은 비특허 문헌 1에는 액티브 모드와 스탠바이 모드로 기판 바이어 스 전압을 절환하는 것이 기재되어 있다. 액티브 모드에서는, CMOS의 NMOS의 P웰에 인가되는 NMOS 기판 바이어스 전압 (Vbn)은 NMOS의 N형 소스에 인가되는 접지 전압 (Vss, 0볼트)로 설정된다. 또, CMOS의 PMOS의 N웰에 인가되는 PMOS 기판 바이어스 전압 (Vbp)는 PMOS의 P형 소스에 인가되는 전원 전압 (Vdd, 1. 8볼트)로 설정된다. 서브슬레숄드리크 전류를 저감 하는 스탠바이 모드에서는, CMOS의 NMOS의 N형 소스에 인가되는 접지 전압 (Vss, 0볼트)에 대해서 P웰에 인가되는 NMOS 기판 바이어스 전압 (Vbn)은 역바이어스의 부전압(－1. 5볼트)로 설정된다. 또, CMOS의 PMOS의 P형 소스에 인가되는 전원 전압 (Vdd,1. 8볼트)에 대해서 N웰에 인가되는 PMOS 기판 바이어스 전압 (Vbp)는 역바이어스의 정전압(3. 3볼트)로 설정된다.

또, 아래와 같은 특허 문헌 1에는 기판 바이어스 전압을 절환할 때의 래치 업을 유발하는 노이즈를 경감하기 위해 논리 회로의 내부의 미사용 셀에 기판 바이어스 전압을 절환하는 스윗치 소자를 분산 배치하는 것이 기재되어 있다. 또한 아래와 같은 특허 문헌 1에는 미사용 셀의 PMOS의 P형 소스와 NMOS의 N형 소스를 전원 전압 (Vdd)와 접지 전압 (Vss)에 각각 접속해, 노이즈 저감을 위한 용량을 부가하는 경우도 기재되어 있다.

[비특허 문헌 1]Hiroyuki　Mizuno　et　al, "A　18μA－Standby－Current　1.8V　200MHz　Microprocessor　with　Self　Substrate－Biased　Data－Retention　Mode",　1999　IEEE　International　Solid－State　Circuits　Conference　DIGEST　OF　TECHNICAL　PAPPERS, pp. 280－281, 468.

[특허 문헌 1] 국제 공개 번호　WO00/65650　공보

본 발명자 등은, 입력 신호의 처리를 실시하는 액티브 모드에 대해, MOS 트랜지스터에 기판 바이어스 전압을 인가한다고 하는 액티브 기판 바이어스 기술의 채용을 본 발명에 앞서 검토했다. 이것은, 액티브 모드로 MOS 트랜지스터의 소스와 MOS 트랜지스터의 기판(웰)의 사이에 인가되는 기판 바이어스 전압의 레벨을 조정함으로써, MOS 트랜지스터의 한계치 전압의 불균형을 보상한다고 하는 것이다.

종래의 기판 바이어스 기술은 반도체 디바이스의 미세화에 의한 MOS 트랜지스터의 한계치 전압의 저하에 의한 스탠바이 모드의 서브슬레숄드리크 전류를 저감 하는 것이다. 그러나, 반도체 디바이스의 한층 더 미세화에 의해 MOS 트랜지스터의 한계치 전압의 칩간의 불균형이 표면화하고 있다. 즉, MOS 트랜지스터의 한계치 전압이 너무 낮으면 반도체 집적회로가 디지털 입력 신호나 아날로그 입력 신호의 신호 처리를 실시하는 액티브 모드에서의 동작 소비 전력이 현저하게 증대해 버린다. 반대로, MOS 트랜지스터가 너무 높으면 반도체 집적회로가 디지털 입력 신호나 아날로그 입력 신호의 신호 처리를 실시하는 액티브 모드에서의 동작 속도가 현저하게 저하해 버린다. 그 결과, MOSLSI의 제조에 비추어 MOS 트랜지스터의 한계치 전압의 프로세스 윈도우가 지극히 좁고, MOSLSI의 제조보류가 현저하게 낮아져 버린다.

이러한 문제를 해소하기 위해서 액티브 기판 바이어스 기술이 본 발명에 앞서 본 발명자 등에 의해 검토되었다. 상기 액티브 기판 바이어스 기술에서는, 제조된 MOS 트랜지스터의 한계치 전압이 측정된다. 만약, 한계치 전압의 불균형이 크면 기판 바이어스 전압의 레벨을 조정해 불균형을 소정의 오차 범위에 제어하는 것이 다. MOS 트랜지스터의 소스에 인가되는 동작 전압에 대해서 MOS 트랜지스터의 기판(웰)에는 역바이어스 또는 지극히 얕은 순서 바이어스의 기판 바이어스 전압이 인가된다.

이와 같이 해, 액티브 기판 바이어스 기술을 채용함으로 MOSLSI의 제조보류를 향상하는 것과 동시에, 신호 처리를 실시하는 액티브 모드에서의 동작 소비 전력의 증대 혹은 신호 처리를 실시하는 액티브 모드에서의 동작 속도의 저하를 회피할 수가 있다.

한편, 상기 액티브 모드에서의 기판 바이어스 기술의 채용에 의해, 새로운 문제가 확실해졌다. 그것은, 액티브 모드에서의 디지털 입력 신호나 아날로그 입력 신호의 신호 처리에 의한 충방전 전류에 의해 CMOS의 NMOS의 N형 소스의 접지 전압 (Vss)나 PMOS의 P형 소스의 전원 전압 (Vdd)에 노이즈가 야기 되는 것이다. 한편, 액티브 모드의 사이에 NMOS의 P웰과 PMOS의 N웰에 각각 인가되는 NMOS 기판 바이어스 전압 (VbN)과 PMOS 기판 바이어스 전압 (Vbp)의 레벨은 대략 안정되게 유지되고 있다. 따라서, 소스·기판간의 바이어스 전압이 노이즈로 변동하기 위해 MOS 트랜지스터의 한계치 전압이 변동한다. 그 결과, 신호 처리의 동작 소비 전력과 신호 지연량이 변동해 버린다는 문제가 본 발명자 등의 검토에 의해 명확하게 되었다.

따라서, 본 발명은 본 발명에 앞선 본 발명자 등에 의한 검토를 기본으로 하여 이루어진 것이다. 따라서, 본 발명의 목적으로 하는 것은, 높은 제조보류를 가능하게 하는 액티브 모드에서의 기판 바이어스 기술을 채용하는 것과 동시에, 액티브 모드에서의 신호 처리의 동작 소비 전력과 신호 지연량의 변동을 경감하는 것에 있다.

　본 발명의 상기 및 그 외의 목적과 신규 특징이란 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.

본원에 대해 개시되는 발명 가운데 대표적인 것에 대해 간단하게 설명하면 아래와 같다.

즉, 본 발명의 대표적인 반도체 집적회로는, 입력 신호를 처리하는 CMOS 회로와 상기 CMOS 회로와 동일 제조 프로세스로 제조된 부가 용량 회로를 포함한다. 상기 CMOS 회로와 상기 부가 용량 회로는, N웰을 가지는 PMOS와 부가 PMOS와 P웰을 가지는 NMOS와 부가 NMOS를 포함한다. 상기 CMOS 회로의 상기 PMOS의 소스와 상기 부가 용량 회로의 상기 부가 PMOS의 소스는 제1 동작 전압 배선에 전기적으로 접속되고, 상기 CMOS 회로의 상기 NMOS의 소스와 상기 부가 용량 회로의 상기 부가 NMOS의 소스는 제2 동작 전압 배선에 전기적으로 접속된다. 상기 N웰에는 PMOS 기판 바이어스 전압이 공급되는 것이 가능하고, 상기 P웰에는 NMOS 기판 바이어스 전압이 공급되는 것이 가능하다. 상기 N웰에는 상기 부가 용량 회로의 상기 부가 PMOS의 게이트가 전기적으로 접속되고, 상기 P웰에는 상기 부가 용량 회로의 상기 부가 NMOS의 게이트가 전기적으로 접속된다.

따라서, 본 발명의 대표적인 반도체 집적회로에 의하면 상기 제 1 동작 전압 배선과 상기 N웰의 사이에는 상기 부가 용량 회로의 상기 부가 PMOS의 게이트의 기생 용량이 접속되고, 상기 제 2 동작 전압 배선과 상기 P웰의 사이에는 상기 부가 용량 회로의 상기 부가 NMOS의 게이트의 기생 용량이 접속되고 있다. 그 결과, 상기 부가 PMOS의 게이트의 기생 용량을 개재시켜 상기 제 1 동작 전압 배선의 충방전 노이즈가 N웰의 PMOS 기판 바이어스 전압에 전달되고, 상기 부가 NMOS의 게이트의 기생 용량을 개재시켜 상기 제 2 동작 전압 배선의 충방전 노이즈가 P웰의 NMOS 기판 바이어스 전압에 전달된다. 따라서, PMOS의 소스·웰간의 기판 바이어스 전압의 노이즈 변동과 NMOS의 소스·웰간의 기판 바이어스 전압의 노이즈 변동이, 저감 된다. 그 결과, 액티브 모드에서의 기판 바이어스 기술의 채용에 의한 액티브 모드에서의 신호 처리에 의한 충방전 전류에 의한 신호 처리의 동작 소비 전력과 신호 지연량의 변동을 경감할 수가 있다. 또, 노이즈 저감용의 보상 용량을, CMOS 회로와 동일 제조 프로세스로 제조되는 부가 용량 회로의 부가 PMOS의 게이트 기생 용량과 부가 NMOS의 게이트 기생 용량으로 저비용으로 형성하는 것이 가능해진다.

《대표적인 실시의 형태》

먼저, 본원에 대해 개시되는 발명의 대표적인 실시의 형태에 대해 개요를 설명한다. 대표적인 실시의 형태에 대한 개요 설명으로 괄호를 교부해 참조하는 도면의 참조 부호는 부호가 첨부 된 원가요소의 개념에 포함되는 것을 예시하는 것에 지나지 않는다.

〔1〕본 발명의 대표적인 실시의 형태와 관련되는 반도체 집적회로(Chip)는, 입력 신호(In1)을 처리하는 CMOS 회로(ST1, ST2, ST3)과, 상기 CMOS 회로와 동일 제조 프로세스로 제조된 부가 용량 회로(CC1)을 포함한다. 상기 CMOS 회로와 상기 부가 용량 회로는, N웰(N＿Well)을 가지는 PMOS(Qp01, Qp02, Qp03)과 부가 PMOS(Qp04)와 P웰(P＿Well)을 가지는 NMOS(Qn01, Qn02, Qn03)과 부가 NMOS(Qn04)를 포함한다. 상기 CMOS 회로의 상기 PMOS의 소스와 상기 부가 용량 회로의 상기 부가 PMOS의 소스는 제1 동작 전압 배선(Vdd＿M)에 전기적으로 접속되고, 상기 CMOS 회로의 상기 NMOS의 소스와 상기 부가 용량 회로의 상기 부가 NMOS의 소스는 제2 동작 전압 배선(Vss＿M)에 전기적으로 접속된다. 상기 N웰에는 PMOS 기판 바이어스 전압(Vbp)이 공급되는 것이 가능하고, 상기 P웰에는 NMOS 기판 바이어스 전압(Vbn)이 공급되는 것이 가능하다. 상기 부가 용량 회로(CC1)의 상기 부가 PMOS(Qp04)의 게이트 전극(G)은 상기 N웰(N＿Well)에 전기적으로 접속되고, 상기 부가 용량 회로(CC1)의 상기 부가 NMOS(Qn04)의 게이트 전극(G)은 상기 P웰(P＿Well)에 전기적으로 접속되고 있다(도 1, 도 2, 도 3 참조).

따라서, 상기 실시의 형태에 의하면 상기 제 1 동작 전압 배선과 상기 N웰의 사이에는 상기 부가 용량 회로의 상기 부가 PMOS의 게이트의 기생 용량(Cqp04)이 접속되고, 상기 제 2 동작 전압 배선과 상기 P웰의 사이에는 상기 부가 용량 회로의 상기 부가 NMOS의 게이트의 기생 용량(Cqn04)이 접속되고 있다. 그 결과, 상기 부가 PMOS의 게이트의 기생 용량을 개재시켜 상기 제 1 동작 전압 배선의 충방전 노이즈가 PMOS 기판 바이어스 전압에 전달되고, 상기 부가 NMOS의 게이트의 기생 용량을 개재시켜 상기 제 2 동작 전압 배선의 충방전 노이즈가 NMOS 기판 바이어스 전압에 전달된다. 그 결과, 액티브 모드에서의 기판 바이어스 기술의 채용에 의한 액티브 모드에서의 신호 처리에 의한 충방전 전류에 의한 신호 처리의 신호 지연량 의 변동을 경감할 수가 있다(도 4 참조).

　매우 적합한 형태에 의한 반도체 집적회로(Chip)에서는 상기 제 1 동작 전압 배선(Vdd＿M)과 상기 N웰(N＿Well)의 사이에는 상기 부가 용량 회로(CC1)의 상기 부가 PMOS(Qp04)의 상기 소스(S)와 상기 게이트 전극(G) 사이의 소스·게이트·오버랩 용량과 상기 부가 용량 회로(CC1)의 상기 부가 PMOS(Qp04)의 상기 소스(S)와 상기 N웰(N＿Well)의 사이의 소스·웰 접합 용량이 적어도 병렬로 접속되고 있다. 상기 제 2 동작 전압 배선(Vss＿M)과 상기 P웰(P＿Well)의 사이에는, 상기 부가 용량 회로(CC1)의 상기 부가 NMOS(Qn04)의 상기 소스(S)와 상기 게이트 전극(G)의 사이의 소스·게이트·오버랩 용량과, 상기 부가 용량 회로(CC1)의 상기 부가 NMOS(Qn04)의 상기 소스(S)와 상기 P웰(P＿Well) 사이의 소스·웰 접합 용량이 적어도 병렬로 접속되고 있다.

더욱 적합한 형태에 의한 반도체 집적회로(Chip)로는 상기 부가 용량 회로(CC1)의 상기 부가 PMOS(Qp04)의 상기 소스(S)는 드레인(D)와 전기적으로 접속되고, 상기 부가 용량 회로(CC1)의 상기 부가 NMOS(Qn04)의 상기 소스(S)는 드레인(D)와 전기적으로 접속되고 있다. 상기 제 1 동작 전압 배선(Vdd＿M)과 상기 N웰(N＿Well)의 사이에는, 상기 부가 용량 회로(CC1)의 상기 부가 PMOS(Qp04)의 상기 드레인(D)와 상기 게이트 전극(G)의 사이의 드레인·게이트·오버랩 용량과, 상기 부가 용량 회로(CC1)의 상기 부가 PMOS(Qp04)의 상기 드레인 (D)와 상기 N웰(N＿Well)의 사이의 드레인·웰 접합 용량이 또 병렬로 접속되고 있다. 상기 제 2 동작 전압 배선(Vss＿M)과 상기 P웰(P＿Well)의 사이에는 상기 부가 용량 회로(CC1) 의 상기 부가 NMOS(Qn04)의 상기 드레인(D)와 상기 게이트 전극(G)의 사이의 드레인·게이트·오버랩 용량과 상기 부가 용량 회로(CC1)의 상기 부가 NMOS(Qn04)의 상기 드레인(D)와 상기 P웰(P＿Well)의 사이의 드레인·웰 접합 용량이 또한 병렬로 접속되고 있다.

또 더욱 적합한 형태에 의한 반도체 집적회로(Chip)는 상기 제 1 동작 전압 배선(Vdd＿M)에 공급되는 제1 동작 전압(Vdd)으로부터 상기 PMOS 기판 바이어스 전압(Vbp)을 생성하는 제1 전압 생성부(CP＿P)와, 상기 제 2 동작 전압 배선(Vss＿M)에 공급되는 제2 동작 전압(Vss)으로부터 상기 NMOS 기판 바이어스 전압(Vbn)을 생성하는 제2 전압 생성부(CP＿N)를 포함한다(도 5 참조).

　구체적인 하나의 형태에 의한 반도체 집적회로(Chip)에서는 상기 CMOS 회로의 상기 PMOS의 상기 소스에 공급되는 상기 제 1 동작 전압(Vdd)에 대해서 상기 N웰에 공급되는 상기 PMOS 기판 바이어스 전압(Vbp)은 역바이어스로 설정되어 있다. 상기 CMOS 회로의 상기 NMOS의 상기 소스에 공급되는 상기 제 2 동작 전압(Vss)에 대해서 상기 P웰에 공급되는 상기 NMOS 기판 바이어스 전압(Vbn)은 역바이어스로 설정되어 있다. 상기 제 1 동작 전압(Vdd)보다 높은 레벨로 설정된 상기 PMOS 기판 바이어스 전압(Vbp)이 상기 N웰에 공급됨으로써 상기 N웰(N＿Well)을 가지는 상기 PMOS(Qp01, Qp02, Qp03)는 고한계치 전압으로 저리크 전류 상태로 제어된다. 상기 제 2 동작 전압(Vss)보다 낮은 레벨로 설정된 상기 NMOS 기판 바이어스 전압(Vbn)이 상기 P웰에 공급됨으로써, 상기 P웰(P＿Well)을 가지는 상기 NMOS(Qn01, Qn02, Qn03)는 고한계치 전압으로 저리크 전류 상태로 제어된다(도 16(a), (b) 참조).

다른 구체적인 하나의 형태에 의한 반도체 집적회로(Chip)는 상기 제 1 동작 전압(Vdd)보다 높은 레벨로 설정된 상기 PMOS 기판 바이어스 전압(Vbp)을 상기 N웰에 공급하는지 아닌지와, 상기 제 2 동작 전압(Vss)보다 낮은 레벨로 설정된 상기 NMOS 기판 바이어스 전압(Vbn)을 상기 P웰에 공급하는지 아닌지를 결정하는 제어 정보를 격납하는 제어 메모리(Cnt＿MM)를 포함한다(도 13 참조).

또 다른 구체적인 하나의 형태에 의한 반도체 집적회로(Chip)에서는, 상기 CMOS 회로의 상기 PMOS의 상기 소스에 공급되는 상기 제 1 동작 전압(Vdd)에 대해서 상기 N웰에 공급되는 상기 PMOS 기판 바이어스 전압(Vbp)은 순서 바이어스로 설정되어 있다. 상기 CMOS 회로의 상기 NMOS의 상기 소스에 공급되는 상기 제 2 동작 전압(Vss)에 대해서 상기 P웰에 공급되는 상기 NMOS 기판 바이어스 전압(Vbn)은 순서 바이어스로 설정되어 있다. 상기 제 1 동작 전압(Vdd)보다 낮은 레벨로 설정된 상기 PMOS 기판 바이어스 전압(Vbp)이 상기 N웰에 공급됨으로써, 상기 N웰(N＿Well)을 가지는 상기 PMOS(Qp01, Qp02, Qp03)는 낮은 한계치 전압으로 고리크 전류 상태로 제어된다. 상기 제 2 동작 전압(Vss)보다 높은 레벨로 설정된 상기 NMOS 기판 바이어스 전압(Vbn)이 상기 P웰에 공급됨으로써, 상기 P웰(P＿Well)을 가지는 상기 NMOS(Qn01, Qn02, Qn03)는 낮은 한계치 전압으로 고리크 전류 상태로 제어되는(도 20(a),(b) 참조).

또 다른 구체적인 하나의 형태에 의한 반도체 집적회로(Chip)는, 상기 제 1 동작 전압(Vdd)보다 낮은 레벨로 설정된 상기 PMOS 기판 바이어스 전압(Vbp)을 상 기 N웰에 공급하는지 아닌지와 상기 제 2 동작 전압(Vss)보다 높은 레벨로 설정된 상기 NMOS 기판 바이어스 전압(Vbn)을 상기 P웰에 공급하는지 아닌지를 결정하는 제어 정보를 격납하는 제어 메모리(Cnt＿MM)를 포함한다(도 19 참조).

또 다른 구체적인 하나의 형태에 의한 반도체 집적회로(Chip)에서는, 상기 CMOS 회로는, 상기 N웰(N＿Well)을 가지는 P형 고불순물 농도 영역(DP1, DP2, DP3)과 상기 P웰(P＿Well)을 가지는 N형 고불순물 농도 영역((DN1, DN2, DN3))를 포함한다. 상기 CMOS 회로의 상기 PMOS의 상기 소스와 상기 N웰의 사이에는, 상기 P형 고불순물 농도 영역과 상기 N웰(N＿Well)로 구성된 제1 다이오드(DP1, DP2, DP3)이 접속된다. 상기 CMOS 회로의 상기 NMOS의 상기 소스와 상기 P웰의 사이에는 상기 N형 고불순물 농도 영역과 상기 P웰(P＿Well)로 구성된 제2 다이오드((DN1, DN2, DN3))가 접속된다(도 9, 도 10, 도 11, 도 12 참조).

또 다른 구체적인 하나의 실시의 형태에 의한 반도체 집적회로에서는 상기 CMOS 회로의 상기 복수의 PMOS는 SOI 구조의 PMOS이다. 상기 CMOS 회로의 상기 복수의 NMOS는 SOI 구조의 NMOS이다. 상기 복수의 PMOS의 소스와 드레인과 상기 복수의 NMOS의 소스와 드레인은 상기 SOI 구조의 절연막 위의 실리콘에 형성된다. 상기 복수의 PMOS의 상기 N웰(N＿Well)과 상기 복수의 NMOS의 상기 P웰(P＿Well)은 상기 SOI 구조의 상기 절연막 아래의 실리콘 기판(P＿Sub) 안에 형성되고 있다(도 22).

따라서, 상기 또 다른 구체적인 하나의 실시의 형태에 의하면 드레인과 웰의 사이의 용량을 저감 할 수 있어 고속·저소비 전력의 반도체 집적회로를 제공할 수가 있다.

〔2〕별도의 관점에 의한 반도체 집적회로(Chip)는, 입력 신호(In1)을 처리하는 MOS 회로(ST1, ST2, ST3)과, 상기 MOS 회로와 동일 제조 프로세스로 제조된 부가 용량 회로(CC1)을 포함한다. 상기 MOS 회로와 상기 부가 용량 회로는 기판(P＿Well)를 가지는 MOS(Qn01, Qn02, Qn03)과 부가 MOS(Qn04)를 포함한다. 상기 MOS 회로의 상기 MOS의 소스와 상기 부가 용량 회로의 상기 부가 MOS의 소스는 제1 동작 전압 배선(Vss＿M)에 전기적으로 접속된다. 상기 기판(P＿Well)에는 MOS 기판 바이어스 전압(Vbn)이 공급되는 것이 가능하다. 상기 부가 용량 회로(CC1)의 상기 부가 MOS(Qn04)의 게이트 전극(G)은 상기 기판(P＿Well)에 전기적으로 접속되고 있다(도 1, 도 2, 도 3 참조).

따라서, 상기 실시의 형태에 의하면 상기 제 1 동작 전압 배선과 상기 기판의 사이에는 상기 부가 용량 회로의 상기 부가 MOS의 게이트의 기생 용량(Cqn04)이 접속되고 있다. 그 결과, 상기 부가 MOS의 게이트의 기생 용량을 개재시켜 상기 제 1 동작 전압 배선의 충방전 노이즈가 MOS 기판 바이어스 전압에 전달된다. 그 결과, 액티브 모드에서의 기판 바이어스 기술의 채용에 의한 액티브 모드에서의 신호 처리에 의한 충방전 전류에 의한 신호 처리의 신호 지연량의 변동을 경감할 수가 있다(도 4 참조).

매우 적합한 형태에 의한 반도체 집적회로(Chip)에서는 상기 제 1 동작 전압 배선(Vss＿M)과 상기 기판(P＿Well)의 사이에는 상기 부가 용량 회로(CC1)의 상기 부가 MOS(Qn04)의 상기 소스(S)와, 상기 게이트 전극(G) 사이의 소스·게이트·오버랩 용량과 상기 부가 용량 회로(CC1)의 상기 부가 MOS(Qn04)의 상기 소스(S)와 상기 기판(P＿Well)의 사이의 소스·기판 접합 용량이 적어도 병렬로 접속되고 있다.

보다 매우 적합한 형태에 의한 반도체 집적회로(Chip)에서는, 상기 부가 용량 회로(CC1)의 상기 부가 MOS(Qn04)의 상기 소스(S)는 드레인(D)와 전기적으로 접속되고 있다. 상기 제 1 동작 전압 배선(Vss＿M)과 상기 기판(P＿Well)의 사이에는 상기 부가 용량 회로(CC1)의 상기 부가 MOS(Qn04)의 상기 드레인(D)와 상기 게이트 전극(G)의 사이의 드레인·게이트·오버랩 용량과 상기 부가 용량 회로(CC1)의 상기 부가 MOS(Qn04)의 상기 드레인(D)와 상기 기판(P＿Well)의 사이의 드레인·기판 접합 용량이 더욱 병렬로 접속되고 있다.

또 더욱 매우 적합한 형태에 의한 반도체 집적회로(Chip)는, 상기 제 1 동작 전압 배선(Vss＿M)에 공급되는 제1 동작 전압(Vss)으로부터 상기 MOS 기판 바이어스 전압(Vbn)을 생성하는 전압 생성부(CP＿N)를 포함한다(도 5 참조).

구체적인 하나의 형태에 의한 반도체 집적회로(Chip)에서는 상기 MOS 회로의 상기 MOS의 상기 소스에 공급되는 상기 제 1 동작 전압(Vss)에 대해서 상기 기판에 공급되는 상기 MOS 기판 바이어스 전압(Vbn)은 역바이어스로 설정되어 있다. 상기 제 1 동작 전압(Vss)보다 낮은 레벨로 설정된 상기 MOS 기판 바이어스 전압(Vbn)이 상기 기판에 공급됨으로써 상기 기판(P＿Well)에 형성된 상기 MOS(Qn01, Qn02, Qn03)는 고 한계치 전압으로 저리크 전류 상태로 제어된다(도 16(a), (b) 참조).

다른 구체적인 하나의 형태에 의한 반도체 집적회로(Chip)는, 상기 제 1 동작 전압(Vss)보다 낮은 레벨로 설정된 상기 MOS 기판 바이어스 전압(Vbn)을 상기 기판에 공급하는지 아닌지를 결정하는 제어 정보를 격납하는 제어 메모리(Cnt＿MM)를 포함한다(도 13 참조).

또 다른 구체적인 하나의 형태에 의한 반도체 집적회로(Chip)에서는, 상기 MOS 회로의 상기 MOS의 상기 소스에 공급되는 상기 제 1 동작 전압(Vss)에 대해서 상기 기판에 공급되는 상기 MOS 기판 바이어스 전압(Vbn)은 순서 바이어스로 설정되어 있다. 상기 제 1 동작 전압(Vss)보다 높은 레벨로 설정된 상기 MOS 기판 바이어스 전압(Vbn)이 상기 기판에 공급됨으로써, 상기 기판(P＿Well)에 형성된 상기 MOS(Qn01, Qn02, Qn03)는 낮은 한계치 전압으로 고리크 전류 상태로 제어된다(도 20(a), (b) 참조).

또 다른 구체적인 하나의 형태에 의한 반도체 집적회로(Chip)는, 상기 제 1 동작 전압(Vss)보다 높은 레벨로 설정된 상기 MOS 기판 바이어스 전압(Vbn)을 상기 기판에 공급하는지 아닌지를 결정하는 제어 정보를 격납하는 제어 메모리(Cnt＿MM)를 포함한다(도 19 참조).

또 다른 구체적인 하나의 형태에 의한 반도체 집적회로(Chip)에서는, 상기 MOS 회로는 상기 기판(P＿Well)에 형성된 고불순물 농도 영역((DN1, DN2, DN3))을 포함한다. 상기 CMOS 회로의 상기 MOS의 상기 소스와 상기 기판의 사이에는, 상기 고불순물 농도 영역과 상기 기판(P＿Well)으로 구성된 다이오드((DN1, DN2, DN3))가 접속된다(도 9, 도 10, 도 11, 도 12 참조).

또 다른 구체적인 하나의 실시의 형태에 의한 반도체 집적회로에서는, 상기 MOS 회로의 상기 복수의 MOS는, SOI 구조의 MOS이다. 상기 복수의 MOS의 소스와 드 레인은 상기 SOI 구조의 절연막 위의 실리콘에 형성된다. 상기 복수의 MOS의 상기 웰(P＿Well)은 상기 SOI 구조의 상기 절연막 아래의 실리콘 기판(P＿Sub)안에 형성되고 있다(도 22).

따라서, 상기 또 다른 구체적인 하나의 실시의 형태에 의하면, 드레인과 웰의 사이의 용량을 저감 할 수 있어 고속·저소비 전력의 반도체 집적회로를 제공할 수가 있다.

《실시의 형태의 설명》

다음에, 실시의 형태에 대해 더욱 상술한다.

《반도체 집적회로의 구성》

도 1은, 본 발명의 하나의 실시의 형태에 의한 반도체 집적회로를 나타내는 회로도이다. 도 1의 반도체 집적회로의 코어 (Core)는, 인버터 회로인 스탠다드 셀 (STC1, 2, 3)과 게이트 용량 (Cqp04, Cqn04)를 부가하는 부가 용량 셀 (CC1)을 포함하고 있다. 도 2는, 도 1에 나타낸 반도체 집적회로의 디바이스 평면 구조를 나타내는 레이아웃도이다. 도 3은, 도 2의 주요부의 단면도이다.

《스탠다드 셀의 구성》

1단째의 인버터의 스탠다드 셀 (STC1)은, P채널형 MOS 트랜지스터 (Qp01) 및 N채널형 MOS 트랜지스터 (Qn01)에서 구성된다. P채널형 MOS 트랜지스터 (Qp01)의 게이트 전극과 N채널형 MOS 트랜지스터 (Qn01)의 게이트 전극에, 입력 신호 (In1)이 공급된다. P채널형 MOS 트랜지스터 (Qp01)의 드레인 전극과 N채널형 MOS 트랜지스터 (Qn01)의 드레인 전극으로부터, 다음단의 스탠다드 셀 (STC2)의 입력 신호 (In1)이 되는 출력 신호를 얻을 수 있다. P채널형 MOS 트랜지스터 (Qp01)의 소스 전극은 전원 배선 (Vdd＿M)에 접속됨으로써 소스 전극에는 전원 전압 (Vdd)가 공급되고, N채널형 MOS 트랜지스터 (Qn01)의 소스 전극은 접지 배선 (Vss＿M)에 접속됨으로써 소스 전극에는 접지 전압 (Vss)가 공급된다. P채널형 MOS 트랜지스터 (Qp01)의 N웰 (N＿Well)은 PMOS 기판 바이어스 배선 (Vbp＿M)에 접속됨으로써, N웰에는 PMOS 기판 바이어스 전압 (Vbp)가 공급된다. N채널형 MOS 트랜지스터 (Qn01)의 P웰 (P＿Well)은 NMOS 기판 바이어스 배선 (Vbn＿M)에 접속됨으로써, P웰에는 NMOS 기판 바이어스 전압 (Vbp)가 공급된다.

2단째의 스탠다드 셀 (STC2)와 3단째의 스탠다드 셀 (STC3)도, 1단째의 스탠다드 셀 (STC1)과 동일하게, P채널형 MOS 트랜지스터 (Qp02) 및 N채널형 MOS 트랜지스터 (Qn02), P채널형 MOS 트랜지스터 (Qp03) 및 N채널형 MOS 트랜지스터 (Qn03)에서 구성되어 있다.

《부가 용량 셀의 구성》

부가 용량 셀 (CC1)은 P채널형 MOS 트랜지스터 (Qp04) 및 N채널형 MOS 트랜지스터 (Qn04)에서 구성된다. P채널형 MOS 트랜지스터 (Qp04)의 게이트 전극은 PMOS 기판 바이어스 배선 (Vbp＿M)에 접속됨으로써 게이트 전극에는 PMOS 기판 바이어스 전압 (Vbp)가 공급되고 N채널형 MOS 트랜지스터 (Qn04)의 게이트 전극은 NMOS 기판 바이어스 배선 (Vbn＿M)에 접속됨으로써 게이트 전극에는 NMOS 기판 바이어스 전압 (Vbn)가 공급된다. P채널형 MOS 트랜지스터 (Qp04)의 소스 전극과 드레인 전극은 전원 배선 (Vdd＿M)에 접속됨으로써 소스 전극과 드레인 전극에는 전 원 전압 (Vdd)가 공급되고 N채널형 MOS 트랜지스터 (Qn04)의 소스 전극과 드레인 전극은 접지 배선 (Vss＿M)에 접속됨으로써 소스 전극과 드레인 전극에는 접지 전압 (Vss)가 공급된다.

그 결과, 스탠다드 셀 (STC1, 2, 3)의 PMOSQp01, 2, 3의 소스 전극이 접속된 전원 배선 (Vdd＿M)과 PMOSQp01, 2, 3의 N웰 (N＿Well)이 접속된 PMOS 기판 바이어스 배선 (Vbp＿M)의 사이에는 부가 용량 셀 (CC1)의 PMOSQp04의 큰 게이트 용량 (Cqp04)가 접속되고 있다. 또, 스탠다드 셀 (STC1, 2, 3)의 NMOSQn01, 2, 3의 소스 전극이 접속된 접지 배선 (Vss＿M)과 NMOSQn01, 2, 3의 P웰 (P＿Well)이 접속된 NMOS 기판 바이어스 배선 (Vbn＿M)의 사이에는, 부가 용량 셀 (CC1)의 NMOSQn04의 큰 게이트 용량 (Cqn04)가 접속되고 있다.

《기판 바이어스 전압》

스탠다드 셀 (STC1, 2, 3)의 PMOSQp01, 2, 3의 P형 소스 전극에 공급되는 전원 배선 (Vdd＿M)의 전원 전압 (Vdd)에 대해서, PMOSQp01, 2, 3의 N웰 (N＿Well)에 공급되는 PMOS 기판 바이어스 전압 (Vbp)는 역바이어스로 설정되어 있다. 즉, PMOSQp01, 2, 3의 P형 소스 전극에 공급되는 전원 전압 (Vdd)보다, PMOSQp01, 2, 3의 N웰 (N＿Well)에 공급되는 PMOS 기판 바이어스 전압 (Vbp)는 높은 레벨로 설정된다. 그 결과, 스탠다드 셀 (STC1, 2, 3)의 PMOSQp01, 2, 3은 고한계치 전압으로 저리크 전류 상태로 제어된다. PMOSQp01, 2, 3의 P형 소스 전극과 N웰 (N＿Well)로 예를 들면 전원 전압 (Vdd)와 같은 동일 레벨의 전압이 공급되면 PMOSQp01, 2, 3에는 역바이어스의 기판 바이어스 전압은 인가되어 있지 않은 상태가 된다. 이 상태 에서는 스탠다드 셀 (STC1, 2, 3)의 PMOSQp01, 2, 3은 낮은 한계치 전압으로 고리크 전류 상태이다.

스탠다드 셀 (STC1, 2, 3)의 NMOSQn01, 2, 3의 N형 소스 전극에 공급되는 접지 배선 (Vss＿M)의 접지 전압 (Vss)에 대해서 NMOSQn01, 2, 3의 P웰 (P＿Well)에 공급되는 NMOS 기판 바이어스 전압 (Vbn)은 역바이어스로 설정되어 있다. 즉, NMOSQn01, 2, 3의 N형 소스 전극에 공급되는 접지 전압 (Vss)보다, NMOSQn01, 2, 3의 P웰 (P＿Well)에 공급되는 NMOS 기판 바이어스 전압 (Vbn)은 낮은 레벨로 설정된다. 그 결과, 스탠다드 셀 (STC1, 2, 3)의 NMOSQn01, 2, 3은 고한계치 전압으로 저리크 전류 상태로 제어된다. NMOSQn01, 2, 3의 N형 소스 전극과 P웰 (P＿Well)로 예를 들면 접지 전압 (Vss)와 같은 동일 레벨의 전압이 공급되면 NMOSQn01, 2, 3에는 역바이어스의 기판 바이어스 전압은 인가되어 있지 않은 상태가 된다. 이 상태에서는 스탠다드 셀 (STC1, 2, 3)의 NMOSQn01, 2, 3은 낮은 한계치 전압으로 고리크 전류 상태이다.

《평면 레이아웃 및 단면 구조》

도 2는, 도 1에 나타낸 반도체 집적회로의 디바이스 평면 구조를 나타내는 레이아웃도이다. 스탠다드 셀 (STC1, 2, 3)의 PMOSQp01, Qp02, Qp03은, 다결정 실리콘층에 의해 구성된 게이트 전극 (G), N웰 (N＿Well), P형 고불순물 농도 소스 영역, P형 고불순물 농도 드레인 영역을 포함하고 있다. 부가 용량 셀 (CC1)의 PMOSQp04도, 다결정 실리콘층에 의해 구성된 게이트 전극 (G), N웰 (N＿Well), P형 고불순물 농도 소스 영역, P형 고불순물 농도 드레인 영역을 포함하고 있다. PMOSQp01, Qp02, Qp03, Qp04의 N웰 (N＿Well)은, 컨택트홀 (Cont)를 개재시켜, 제1층 배선 (M1)에 의해 구성된 PMOS 기판 바이어스 배선 (Vbp＿M)에 접속되고 있다. PMOSQp01, Qp02, Qp03, Qp04의 P형 고불순물 농도 소스 영역 (S)는, 컨택트홀 (Cont)를 개재시켜 제1층 배선 (M1)에 의해 구성된 전원 배선 (Vdd＿M)에 접속되고 있다. 스탠다드 셀 (STC1, 2, 3)의 NMOSQn01, Qn02, Qn03은, 다결정 실리콘층에 의해 구성된 게이트 전극 (G), P웰 (P＿Well), N형 고불순물 농도 소스 영역, N형 고불순물 농도 드레인 영역을 포함하고 있다. 부가 용량 셀 (CC1)의 NMOSQn04도, 다결정 실리콘층에 의해 구성된 게이트 전극 (G), P웰 (P＿Well), N형 고불순물 농도 소스 영역, N형 고불순물 농도 드레인 영역을 포함하고 있다. NMOSQn01, Qn02, Qn03, NMOSQn04의 P웰 (P＿Well)은 컨택트홀 (Cont)를 개재시켜, 제1층 배선 (M1)에 의해 구성된 NMOS 기판 바이어스 배선 (Vbn＿M)에 접속되고 있다. NMOSQn01, Qn02, Qn03, NMOSQn04의 N형 고불순물 농도 소스 영역 (S)는 컨택트홀 (Cont)를 개재시켜 제1층 배선 (M1)에 의해 구성된 접지 배선 (Vss＿M)에 접속되고 있다. 부가 용량 셀 (CC1)의 PMOSQp04의 게이트 전극 (G)와 N웰 (N＿Well)은 제1층 배선 (M1)에 의해 구성된 PMOS 기판 바이어스 배선 (Vbp＿M)에 접속되고, 부가 용량 셀 (CC1)의 PMOSQp04의 P형 고불순물 농도 소스 영역 (S)와 P형 고불순물 농도 드레인 영역 (D)는 제1층 배선 (M1)에 의해 구성된 전원 배선 (Vdd＿M)에 접속되고 있다. 부가 용량 셀 (CC1)의 PMOSQp04의 파선 A－A′에 따른 단면 구조가 도 3의 (a)에 나타나고 있다. 도 3(a)에 나타나는 바와 같이 부가 용량 셀 (CC1)의 PMOSQp04의 게이트 전극 (G)와 드레인 영역 (D)의 사이의 오버랩 용량과 게이트 전극 (G)와 소 스 영역 (S)의 사이의 오버랩 용량에 의해, 부가 용량 셀 (CC1)의 PMOSQp04의 큰 게이트 용량 (Cqp04)의 일부가 구성되어 있다. 또, 부가 용량 셀 (CC1)의 PMOSQp04의 P형 드레인 영역 (D)와 N웰 (N＿Well)의 사이의 PN접합과 PMOSQp04의 P형 소스 영역 (S)와 N웰 (N＿Well)의 사이의 PN접합에 의해, 부가 용량 셀 (CC1)의 PMOSQp04의 큰 게이트 용량 (Cqp04)의 다른 일부가 구성되어 있다. 부가 용량 셀 (CC1)의 NOSQn04의 게이트 전극 (G)와 P웰 (P＿Well)은 제1층 배선 (M1)에 의해 구성된 NMOS 기판 바이어스 배선 (Vbn＿M)에 접속되고, 부가 용량 셀 (CC1)의 NMOSQn04의 N형 고불순물 농도 소스 영역 (S)와 N형 고불순물 농도 드레인 영역 (D)는 제1층 배선 (M1)에 의해 구성된 접지 배선 (Vss＿M)에 접속되고 있다. 부가 용량 셀 (CC1)의 NMOSQn04의 파선 B－B′에 따른 단면 구조가 도 3의 (b)에 나타나고 있다. 도 3(b)에 나타나는 바와 같이 부가 용량 셀 (CC1)의 NMOSQn04의 게이트 전극 (G)와 드레인 영역 (D)의 사이의 오버랩 용량과 게이트 전극 (G)와 소스 영역 (S)의 사이의 오버랩 용량에 의해 부가 용량 셀 (CC1)의 NMOSQn04의 큰 게이트 용량 (Cqn04)의 일부가 구성되어 있다. 또, 부가 용량 셀 (CC1)의 NMOSQn04의 N형 드레인 영역 (D)와 P웰 (P＿Well)의 사이의 PN접합과 PMOSQp04의 N형 소스 영역 (S)와 P웰 (P＿Well)의 사이의 PN접합에 의해, 부가 용량 셀 (CC1)의 NMOSQn04의 큰 게이트 용량 (Cqn04)의 다른 일부가 구성되어 있다.

《액티브 모드의 동작》

도 4는, 도 1과 도 2와 도 3에 나타낸 반도체 집적회로의 액티브 모드의 동작을 설명하기 위한 파형도이다. 동 도에 나타나는 바와 같이 스탠다드 셀 (STC1, 2, 3)에서는 PMOSQp01, 2, 3에는 역바이어스의 PMOS 기판 바이어스 전압 (Vbp)가 인가되고, NMOSQn01, 2, 3에도 역바이어스의 NMOS 기판 바이어스 전압 (Vbn)가 인가된다. 또 동 도에 나타나는 바와 같이 1단째의 인버터의 스탠다드 셀 (STC1)의 입력 신호 (In1)과 2단째의 인버터의 스탠다드 셀 (STC2)의 입력 신호 (In2)와 3단째의 인버터의 스탠다드 셀 (STC3)의 입력 신호 (In3)과 출력 신호 (In4)가, "로-레벨"로부터 "하이레벨" 또는 "하이레벨"로부터 "로 레벨"로 변화하는 것으로 상정한다. 이러한 신호 변화 기간으로는 스탠다드 셀 (STC1, 2, 3)의 출력 단자의 부하 용량의 충방전 전류가 전원 배선 (Vdd＿M)으로부터 유출하거나 접지 배선 (Vss＿M)에 유입하므로, 전원 배선 (Vdd＿M)의 전원 전압 (Vdd)의 레벨은 저하하고, 접지 배선 (Vss＿M)의 접지 전압 (Vss)의 레벨은 상승하려고 한다.

전원 배선 (Vdd＿M)과 PMOS 기판 바이어스 배선 (Vbp＿M)의 사이에 부가 용량 셀 (CC1)의 PMOSQp04의 큰 게이트 용량 (Cqp04)가 접속되어 있지 않은 경우에는, 전원 배선 (Vdd＿M)의 전원 전압 (Vdd)의 레벨이 변동해도, PMOS 기판 바이어스 배선 (Vbp＿M)의 전압은 PMOS 기판 바이어스 발생기의 출력전압에 의해 대략 일정하게 유지되고 있다. 그 결과, 스탠다드 셀 (STC1, 2, 3)의 PMOSQp01, Qp02, Qp03의 한계치 전압 (Vth,P)는 저하해 버리고 스탠다드 셀 (STC1, 2, 3)의 여러 가지의 전기적 특성도 변동해 버린다. 접지 배선 (Vss＿M)과 NMOS 기판 바이어스 배선 (Vbn＿M)의 사이에는 부가 용량 셀 (CC1)의 NMOSQn04의 큰 게이트 용량 (Cqn04)가 접속되어 있지 않은 경우에는, 접지 배선 (Vss＿M)의 접지 전압 (Vss)의 레벨이 변동해도, NMOS 기판 바이어스 배선 (Vbn＿M)의 전압은 NMOS 기판 바이어스 발생기 의 출력전압에 의해 대략 일정하게 유지되고 있다. 그 결과, 스탠다드 셀 (STC1, 2, 3)의 NMOSQn01, Qn02, Qn03의 한계치 전압 (Vth,n)은 저하해 버리고, 스탠다드 셀 (STC1, 2, 3)의 여러 가지의 전기적 특성도 변동해 버린다.

《부가 용량 셀에 의한 효과》

그에 대해, 도 1, 도 2, 도 3에 나타낸 본 발명의 하나의 실시의 형태에 의한 반도체 집적회로에서는, 전원 배선 (Vdd＿M)과 PMOS 기판 바이어스 배선 (Vbp＿M)의 사이에는 부가 용량 셀 (CC1)의 PMOSQp04의 큰 게이트 용량 (Cqp04)가 접속되어 접지 배선 (Vss＿M)과 NMOS 기판 바이어스 배선 (Vbn＿M)의 사이에는 부가 용량 셀 (CC1)의 NMOSQn04의 큰 게이트 용량 (Cqn04)가 접속되고 있다. 그 결과, 전원 배선 (Vdd＿M)의 전원 전압 (Vdd)의 레벨이 저하하면 PMOS 기판 바이어스 배선 (Vbp＿M)의 전압 레벨도 저하한다. 또, 접지 배선 (Vss＿M)의 접지 전압 (Vss)의 레벨이 상승하면 NMOS 기판 바이어스 배선 (Vbn＿M)의 전압 레벨도 상승한다. 따라서 스탠다드 셀 (STC1, 2, 3)의 PMOSQp01, Qp02, Qp03의 한계치 전압 (Vth,P)와 NMOSQn01, Qn02, Qn03의 한계치 전압 (Vth,N)의 저하는 경감되어 스탠다드 셀 (STC1, 2, 3)의 여러 가지의 전기적 특성의 변동도 경감된다.

《코어를 포함한 시스템 LSI》

도 5는, 본 발명의 하나의 실시의 형태에 의한 반도체 집적회로인 시스템 LSI의 회로도이다. 도 5의 논리의 코어 (Core)는 도 1의 반도체 집적회로에 나타낸 스탠다드 셀 (STC1, 2, 3)과 게이트 용량 (Cqp04, Cqn04)를 부가하는 부가 용량 셀 (CC1)을 포함한 코어 (Core)이다. 시스템 LSI는 또한 전원 패드 (Vdd＿Pad), 접지 패드 (Vss＿Pad), PMOS 제어부 (P＿Cnt), NMOS 제어부 (N＿Cnt)를 포함하고 있다.

전원 배선 (Vdd＿M)은 전원 패드 (Vdd＿Pad)에 접속되고 전원 배선 (Vdd＿M)에는 전원 전압 (Vdd)가 공급되고, 접지 배선 (Vss＿M)은 접지 패드 (Vss＿Pad)에 접속되고 접지 배선 (Vss＿M)에는 접지 전압 (Vss)가 공급된다. PMOS 기판 바이어스 배선 (Vbp＿M)은 PMOS 제어부 (P＿Cnt)의 정전압 생성부 (CP＿P)와 PMOSQpc11, Qpc1n의 드레인 전극에 접속되고 있다. 정전압 생성부 (CP＿P)는, 예를 들면 챠지 펌프 회로로 구성되고, 전원 전압 (Vdd)로부터 전원 전압 (Vdd)보다 높은 전압 (Vdd)＋Δ를 생성한다. PMOSQpc11, Qpc1n의 게이트에는, 제어 스윗치 회로 (Cnt＿SW＿p)가 접속되고 있다. NMOS 기판 바이어스 배선 (Vbn＿M)은 NMOS 제어부 (N＿Cnt)의 부전압 생성부 (CP＿N)과 NMOSQnc11, Qnc1n의 드레인 전극에 접속되고 있다. 부전압 생성부 (CP＿N)는, 예를 들면 챠지 펌프 회로로 구성되어 접지 전압 (Vss)로부터 접지 전압 (Vss)보다 낮은 전압 (Vss－Δ)를 생성한다. MOSQnc11, Qnc1n의 게이트에는, 제어 스윗치 회로 (Cnt＿SW＿n)가 접속되고 있다.

PMOS 기판 바이어스 배선 (Vbp＿M)에 전원 전위 (Vdd)를 공급하고 싶을 때는 정전압 생성부 (CP＿P)를 오프하고, PMOSQpc11, Qpc1n를 온 하고, 전원 패드 (Vdd＿Pad)로부터 전원 전압 (Vdd)를 공급한다. 또, PMOS 기판 바이어스 배선 (Vbp＿M)에 전원 전압 (Vdd)보다 높은 전압 레벨 (Vdd＋Δ)를 공급하는 경우에는, 정전압 생성부 (CP＿P)를 온 하고, PMOSQpc11, Qpc1n를 오프로 한다. NMOS 기판 바이어스 배선 (Vbn＿M)에 접지 전압 (Vss)를 공급하고 싶을 때는, 부전압 생성부 (CP＿N)를 오프하고, NMOSQnc11, Qnc1n를 온 하고, 접지 패드 (Vss＿Pad)로부터 접지 전압 (Vss)를 공급한다. 또, NMOS 기판 바이어스 배선 (Vbn＿M)에 접지 전압 (Vss)보다 낮은 전압 레벨 (Vss－Δ)를 공급하는 경우에는, 부전압 생성부 (CP＿N)를 온 하고, NMOSQnc11, Qnc1n를 오프로 한다.

《다른 실시의 형태에 의한 반도체 집적회로》

《스탠다드 셀의 웰에서의 고불순물 농도 영역의 삭제》

　도 6은, 본 발명의 다른 하나의 실시의 형태에 의한 반도체 집적회로를 나타내는 회로도이다. 도 7은, 도 6에 나타낸 반도체 집적회로의 디바이스 평면 구조를 나타내는 레이아웃도이다. 도 8은, 도 7의 주요부의 단면도이다.

도 6과 도 7로 나타낸 반도체 집적회로가, 도 1과 도 2에 나타낸 반도체 집적회로와 다른 것은 아래와 같은 점이다.

도 1과 도 2에 나타낸 반도체 집적회로에서는, 스탠다드 셀 (STC1, 2, 3)의 PMOSQp01, 02, 03의 N웰 (N＿Well)과 PMOS 기판 바이어스 배선 (Vbp＿M)을 전기적으로 접속하기 위해서 스탠다드 셀 (STC1, 2, 3)의 PMOSQp01, 02, 03의 N웰 (N＿Well)에 컨택트홀 (Cont)를 가지는 N형 고불순물 농도 영역 (N＋)가 형성되고 있다. 또, 도 1과 도 2에 나타낸 반도체 집적회로에서는 스탠다드 셀 (STC1, 2, 3)의 NMOSQn01, 02, 03의 P웰 (P＿Well)과 NMOS 기판 바이어스 배선 (Vbn＿M)을 전기적으로 접속하기 위해서 스탠다드 셀 (STC1, 2, 3)의 NMOSQn01, 02, 03의 P웰 (P＿Well)에 컨택트홀 (Cont)를 가지는 P형 고불순물 농도 영역 (P＋)가 형성되고 있다.

그에 대해 도 6과 도 7에 나타낸 반도체 집적회로에서는 스탠다드 셀 (STC1, 2, 3)의 PMOSQp07, 08, 09의 N웰 (N＿Well)로부터는 N형 고불순물 농도 영역 (N＋)가 삭제되고, 스탠다드 셀 (STC1, 2, 3)의 NMOSQn07, 08, 09의 P웰 (P＿Well)로부터는 P형 고불순물 농도 영역 (P＋)가 삭제되고 있다. 즉, 도 6과 도 7에서는 스탠다드 셀 (STC1, 2, 3)의 PMOSQp07, 08, 09의 N웰 (N＿Well)과 PMOS 기판 바이어스 배선 (Vbp＿M)을 전기적으로 접속하기 위해서 부가 용량 셀 (CC1)의 PMOSQp10의 N웰 (N＿Well)에 컨택트홀 (Cont)를 가지는 N형 고불순물 농도 영역 (N＋)가 형성되고 있다.

도 7의 부가 용량 셀 (CC1)의 PMOSQp10의 파선 A－A′에 따른 단면 구조가 도 8의 (a)에 나타나고 있다. 도 8(a)에 나타나는 바와 같이 부가 용량 셀 (CC1)의 PMOSQp10의 N웰 (N＿Well)에는 N형 고불순물 농도 영역 (N＋)가 형성되고 상기 N형 고불순물 농도 영역 (N＋)는 PMOS 기판 바이어스 배선 (Vbp＿M)과 전기적으로 접속되고 있다. 또, 부가 용량 셀 (CC1)의 PMOSQp10의 N웰 (N＿Well)은 스탠다드 셀 (STC1, 2, 3)의 PMOSQp07, 08, 09의 N웰 (N＿Well)과 일체로 구성되어 있다. 따라서, 스탠다드 셀 (STC1, 2, 3)의 PMOSQp07, 08, 09의 N웰 (N＿Well)은, PMOS 기판 바이어스 배선 (Vbp＿M)과 전기적으로 접속될 수가 있다. 또한 도 7의 부가 용량 셀 (CC1)의 NMOSQn10의 파선 B－B′에 따른 단면 구조가 도 8의 (b)에 나타나고 있다. 도 8(b)에 나타나는 바와 같이 부가 용량 셀 (CC1)의 NMOSQn10의 P웰 (P＿Well)에는 P형 고불순물 농도 영역 (P＋)가 형성되고 상기 P형 고불순물 농도 영역 (P＋)는 NMOS 기판 바이어스 배선 (Vbn＿M)과 전기적으로 접속되고 있다. 또, 부가 용량 셀 (CC1)의 NMOSQn10의 P웰 (P＿Well)은 스탠다드 셀 (STC1, 2, 3)의 NMOSQn07, 08, 09의 P웰 (P＿Well)과 일체로 구성되어 있다. 따라서, 스탠다드 셀 (STC1, 2, 3)의 NMOSQn07, 08, 09의 P웰 (P＿Well)은, NMOS 기판 바이어스 배선 (Vbn＿M)과 전기적으로 접속될 수가 있다.

《스탠다드 셀의 웰에서의 기생 다이오드의 추가》

도 9는, 본 발명의 또 다른 하나의 실시의 형태에 의한 반도체 집적회로를 나타내는 회로도이다. 도 10은, 도 9에 나타낸 반도체 집적회로의 디바이스 평면 구조를 나타내는 레이아웃도이다. 도 11은, 도 10의 주요부의 단면도이다. 도 12도, 도 10의 주요부의 단면도이다.

도 9와 도 10으로 나타낸 반도체 집적회로가, 도 1과 도 2에 나타낸 반도체 집적회로와 다른 것은 아래와 같은 점이다.

도 1과 도 2에 나타낸 반도체 집적회로에서는, 스탠다드 셀 (STC1, 2, 3)의 PMOSQp01, 02, 03의 N웰 (N＿Well)과 PMOS 기판 바이어스 배선 (Vbp＿M)을 전기적으로 접속하기 위해서, 스탠다드 셀 (STC1, 2, 3)의 PMOSQp01, 02, 03의 N웰 (N＿Well)에 컨택트홀 (Cont)를 가지는 N형 고불순물 농도 영역 (N＋)가 형성되고 있다. 또, 도 1과 도 2에 나타낸 반도체 집적회로에서는, 스탠다드 셀 (STC1, 2, 3)의 NMOSQn01, 02, 03의 P웰 (P＿Well)과 NMOS 기판 바이어스 배선 (Vbn＿M)을 전기적으로 접속하기 위해서 스탠다드 셀 (STC1, 2, 3)의 NMOSQn01, 02, 03의 P웰 (P＿Well)에 컨택트홀 (Cont)를 가지는 P형 고불순물 농도 영역 (P＋)가 형성되고 있다.

상기에 대해서, 도 9와 도 10에 나타낸 반도체 집적회로에서는 스탠다드 셀 (STC1, 2, 3)의 PMOSQp11, 12, 13의 N웰 (N＿Well)에는 P형 고불순물 농도 영역 (DP1, DP2, DP3)가 형성되고 있다. 스탠다드 셀 (STC1, 2, 3)의 P형 고불순물 농도 영역 (DP1, DP2, DP3)과 PMOSQp11, 12, 13의 P형 고불순물 농도 소스 영역 (S)는 컨택트홀 (Cont)를 개재시키고, 제1층 배선 (M1)에 의해 구성된 전원 배선 (Vdd＿M)에 접속되고 있다. 도 10의 스탠다드 셀 (STC3)의 PMOSQp13의 파선 C－C′에 따른 단면 구조가 도 12의 (a)에 나타나고 있다. 도 12(a)에 나타나는 바와 같이 스탠다드 셀 (STC3)의 PMOSQp13의 N웰 (N＿Well)에는 P형 고불순물 농도 영역 (DP3)가 형성되고 상기 P형 고불순물 농도 영역 (DP3)과 PMOSQp13의 P형 고불순물 농도 소스 영역 (S)는 컨택트홀 (Cont)를 개재시켜, 제1층 배선 (M1)에 의해 구성된 전원 배선 (Vdd＿M)에 접속되고 있다. 그 결과, 도 9에 나타나는 바와 같이 스탠다드 셀 (STC1, 2, 3)의 PMOSQp11, 12, 13의 P형 고불순물 농도 소스 영역과 N웰 (N＿Well)의 사이에는, 기생 다이오드 (DP1, DP2, DP3)가 접속되게 된다.

도 10의 부가 용량 셀 (CC1)의 PMOSQp14의 파선 A－A′에 따른 단면 구조가 도 11의 (a)에 나타나고 있다. 도 11(a)에 나타나는 바와 같이 부가 용량 셀 (CC3)의 PMOSQp14의 N웰 (N＿Well)에는 N형 고불순물 농도 영역 (N＋)가 형성되고 상기 N형 고불순물 농도 영역 (N＋)는 PMOS 기판 바이어스 배선 (Vbp＿M)과 전기적으로 접속되고 있다. 또, 부가 용량 셀 (CC1)의 PMOSQp14의 N웰 (N＿Well)은 스탠다드 셀 (STC1, 2, 3)의 PMOSQp11, 12, 13의 N웰 (N＿Well)과 일체로 구성되어 있다. 따라서 기생 다이오드 (DP1, DP2, DP3)의 존재에도 불구하고, 스탠다드 셀 (STC1, 2, 3)의 PMOSQp11, 12, 13의 N웰 (N＿Well)은, PMOS 기판 바이어스 배선 (Vbp＿M)과 전기적으로 접속될 수가 있다.

또, 도 9와 도 10에 나타낸 반도체 집적회로에서는, 스탠다드 셀 (STC1, 2, 3)의 NMOSQn11, 12, 13의 P웰 (P＿Well)에는 N형 고불순물 농도 영역 ((DN1, DN2, DN3))가 형성되고 있다. 스탠다드 셀 (STC1, 2, 3)의 N형 고불순물 농도 영역 ((DN1, DN2, DN3))과 NMOSQn11, 12, 13의 N형 고불순물 농도 소스 영역 (S)는 컨택트홀 (Cont)를 개재시켜, 제1층 배선 (M1)에 의해 구성된 접지 배선 (Vss＿M)에 접속되고 있다. 도 10의 스탠다드 셀 (STC3)의 NMOSQn13의 파선 D－D′에 따른 단면 구조가 도 12의 (b)에 나타나고 있다. 도 12(b)에 나타나는 바와 같이 스탠다드 셀 (STC3)의 NMOSQn13의 P웰 (P＿Well)에는 N형 고불순물 농도 영역 (DN3)이 형성되고, 상기 N형 고불순물 농도 영역 (DN3)과 NMOSQn13의 N형 고불순물 농도 소스 영역 (S)는, 컨택트홀 (Cont)를 개재시켜, 제1층 배선 (M1)에 의해 구성된 접지 배선 (Vss＿M)에 접속되고 있다. 그 결과, 도 9에 나타나는 바와 같이 스탠다드 셀 (STC1, 2, 3)의 NMOSQn11, 12, 13의 N형 고불순물 농도 소스 영역과 P웰 (P＿Well)의 사이에는 기생 다이오드 (DN1, DN2, DN3)가 접속되게 된다.

도 10의 부가 용량 셀 (CC1)의 NMOSQn14의 파선 B－B′에 따른 단면 구조가 도 11의 (b)에 나타나고 있다. 도 11(b)에 나타나는 바와 같이 부가 용량 셀 (CC1)의 NMOSQn14의 P웰 (P＿Well)에는 P형 고불순물 농도 영역 (P＋)가 형성되고 상기 N형 고불순물 농도 영역 (P＋)는 NMOS 기판 바이어스 배선 (Vbn＿M)과 전기적으로 접속되고 있다. 또, 부가 용량 셀 (CC1)의 NMOSQn14의 P웰 (P＿Well)은, 스탠다드 셀 (STC1, 2, 3)의 NMOSQn11, 12, 13의 P웰 (P＿Well)과 일체로 구성되어 있다. 따 라서, 기생 다이오드 (DN1, DN2, DN3)의 존재에도 불구하고, 스탠다드 셀 (STC1, 2, 3)의 NMOSQn11, 12, 13의 P웰 (P＿Well)은, NMOS 기판 바이어스 배선 (Vbn＿M)과 전기적으로 접속될 수가 있다.

《기판 바이어스 전압에 의한 MOS 한계치 전압의 조정》

도 13은, 도 1의 코어 (Core)의 스탠다드 셀 (STC1, 2, 3)의 MOS 트랜지스터의 한계치 전압의 불균형을 보상하는 반도체 집적회로를 나타내는 회로도이다.

동 도에 있어, 반도체 집적회로로서의 LSI의 칩 (Chip)은, 코어 회로 (Core)의 CMOS 논리 회로를 포함하고 상기 코어 CMOS 논리 회로 (Core)의 특성 불균형을 보상하기 위한 제어 메모리 (Cnt＿MM)과 제어 스윗치 (Cnt＿SW)를 포함하고 있다. 코어 CMOS 논리 회로 (Core)는, 소스가 전원 전압 (Vdd)에 접속된 PMOSQp1와 소스가 접지 전압 (Vss)에 접속된 MOSQn1를 포함하고 있다. PMOSQp1의 게이트와 MOSQn1의 게이트에는 입력 신호 (In)이 인가되고 PMOSQp1의 드레인과 MOSQn1의 드레인으로부터 출력 신호 (Out)을 얻을 수 있다. 제어 스윗치 (Cnt＿SW)는 PMOS 제어부 (P＿Cnt)와 NMOS 제어부 (N＿Cnt)를 포함하고 있다.

우선, PMOS 제어부 (P＿Cnt)는, PMOS의 Qpc＿1, PMOS의 Qpc＿2, 인버터 (Inｖ＿p)에 의해 구성되어 있다. PMOS 제어부 (P＿Cnt)에서는, PMOS의 Qpc＿1의 소스에는 전원 전압 (Vdd)가 인가되고, PMOS의 Qpc＿2의 소스에는 전원 전압 (Vdd)보다 높은 N웰 바이어스 전압 (Vp＿1)이 인가되고 있다. PMOS의 Qpc＿1의 드레인과 PMOS의 Qpc＿2의 드레인은 코어 CMOS 논리 회로 (Core)의 PMOSQp1의 N웰 (N＿Well)에 접속되고 있다.

또, NMOS 제어부 (N＿Cnt)는, NMOS의 Qnc＿1, NMOS의 Qnc＿2, 인버터 (Inｖ＿n)에 의해 구성되어 있다. NMOS 제어부 (N＿Cnt)에서는, NMOS의 Qnc＿1의 소스에는 접지 전압 (Vss)가 인가되고, NMOS의 Qnc＿2의 소스에는 접지 전압 (Vss)보다 낮은 P웰 바이어스 전압 (Vn＿1)이 인가된다. NMOS의 Qnc＿1의 드레인과 NMOS의 Qnc＿2의 드레인은, 코어 CMOS 논리 회로 (Core)의 NMOSQn1의 P웰 (P＿Well)에 접속되고 있다.

제어 메모리 (Cnt＿MM)의 출력 신호 (Cnt＿Sg)가 하이레벨이 되면 PMOS 제어부 (P＿Cnt)의 PMOS의 Qpc＿1이 온이 되고, NMOS 제어부 (N＿Cnt)의 NMOS의 Qnc＿1이 온이 된다. 그러면 전원 전압 (Vdd)가 코어 CMOS 논리 회로 (Core)의 PMOSQp1의 N웰 (N＿Well)에 PMOS 기판 바이어스 전압 (Vbp)로서 인가되고, 접지 전압 (Vss)가 코어 CMOS 논리 회로 (Core)의 NMOSQn1의 P웰 (P＿Well)에 NMOS 기판 바이어스 전압 (Vbn)로서 인가된다. 한편, 코어 CMOS 논리회로 (Core)의 PMOSQp1의 소스와 NMOSQn1의 소스에는 전원 전압 (Vdd)와 접지 전압 (Vss)가 각각 공급되고 있다. 따라서, 코어 CMOS 논리 회로 (Core)의 PMOSQp1의 소스와 N웰 (N＿Well)에는 전원 전압 (Vdd)가 공통으로 인가되어 코어 CMOS 논리 회로 (Core)의 NMOSQn1의 소스와 P웰 (P＿Well)에는 접지 전압 (Vss)가 공통으로 인가되고 있다.

제어 메모리 (Cnt＿MM)의 출력 신호 (Cnt＿Sg)가 로 레벨이 되면 PMOS 제어부 (P＿Cnt)의 PMOS의 Qpc＿2가 온이 되고, NMOS 제어부 (N＿Cnt)의 NMOS의 Qnc＿2가 온이 된다. 그러면 전원 전압 (Vdd)보다 높은 N웰 바이어스 전압 (Vp＿1)이, 코어 CMOS 논리 회로 (Core)의 PMOSQp1의 N웰 (N＿Well)에 PMOS 기판 바이어스 전압 (Vbp)로서 인가된다. 또, 접지 전압 (Vss)보다 낮은 P웰 바이어스 전압 (Vn＿1)이 코어 CMOS 논리 회로 (Core)의 NMOSQn1의 P웰 (P＿Well)에 NMOS 기판 바이어스 전압 (Vbn)로서 인가된다. 한편, 코어 CMOS논리 회로 (Core)의 PMOSQp1의 소스와 NMOSQn1의 소스에는 전원 전압 (Vdd)와 접지 전압 (Vss)가 각각 공급되고 있다. 따라서, 코어 CMOS 논리 회로 (Core)의 PMOSQp1의 소스에 인가된 전원 전압 (Vdd)에 대해서, N웰 (N＿Well)에 인가되고 있는 높은 N웰 바이어스 전압 (Vp＿1)은 역바이어스가 된다. 또, 코어 CMOS 논리 회로 (Core)의 NMOSQn1의 소스에 인가된 접지 전압 (Vss)에 대해서, P웰 (P＿Well)에 인가되고 있는 낮은 P웰 바이어스 전압 (Vn＿1)도 역바이어스가 된다. 그 결과, 코어 CMOS 논리 회로 (Core)의 PMOSQp1와 NMOSQn1은 함께 높은 한계치 전압 (Vth)에 제어되고 리크 전류가 저감 될 수가 있다.

《리크 전류 측정을 위한 웨이퍼 테스트와 웨이퍼 프로세스》

도 17은, 도 13에 나타내는 LSI의 칩 (Chip)를 다수개 포함한 웨이퍼 테스트를 설명하는 도이다. 또, 도 18은 웨이퍼 테스트와 웨이퍼 프로세스의 플로우를 포함한 반도체 집적회로의 제조 방법을 설명하는 도이다.

우선, 도 18의 스텝 91으로 웨이퍼 테스트가 개시되면 전류 측정의 스텝 92로 LSI의 칩 (Chip)의 전원 전압 (Vdd)와 접지 전압 (Vss)에 미리 접속된 도 17에 나타내는 외부 테스터 (ATE)에 의해 1개의 LSI의 칩 (Chip)의 리크 전류가 측정된다. 다음 판정 스텝 93에서, 스텝 92로 측정된 리크 전류가 설계 목표치보다 큰지 아닌지가 외부 테스터 (ATE)에 의해 판정된다. 판정 스텝 93으로 측정된 리크 전류 가 설계 목표치보다 크면 외부 테스터 (ATE)에 의해 판정되면 칩 (Chip)의 코어 CMOS 논리 회로 (Core)의 MOS 트랜지스터의 한계치 전압 (Vth)가 설계 목표치보다 큰폭으로 낮다고 하게 된다. 이 경우에는 코어 CMOS 논리 회로 (Core)의 MOS 트랜지스터의 한계치 전압 (Vth)를 저 Vth로부터 고 Vth로 변경하기 위해서, 다음의 스텝 94로 제어 메모리 (Cnt＿MM)의 불휘발성 메모리 소자로서의 휴즈 (FS)를 컷 해 기판 바이어스를 인가하도록 한다. 반대로, 판정 스텝 93으로 측정된 리크 전류가 설계 목표치보다 작다고 외부 테스터 (ATE)에 의해 판정되면 칩 (Chip)의 코어 CMOS 논리 회로 (Core)의 MOS 트랜지스터의 한계치 전압 (Vth)가 설계 목표치보다 높다고 하게 된다. 이 경우에는, 코어 CMOS 논리 회로 (Core)의 MOS 트랜지스터고Vth로 변경할 필요가 없기 때문에 스텝 95로 처리를 종료하여 다음의 LSI의 칩 (Chip)의 리크 전류의 측정 스텝 92와 판별 스텝 93의 처리로 이행한다.

도 18에 나타낸 다수개의 칩을 포함한 LSI 웨이퍼 테스트가 완료하면, 1매의 웨이퍼의 다수의 칩의 각각의 제어 메모리 (Cnt＿MM)의 휴즈 (FS)는 컷 상태로 되어 있는지, 비컷 상태로 되어 있다. 도 13에 나타낸 LSI의 칩 (Chip)으로 제어 메모리 (Cnt＿MM)의 휴즈 (FS)는 컷 상태와 비컷 상태의 경우의 동작을 설명한다.

《제어 메모리》

도 14는, 도 13에 나타낸 LSI의 칩 (Chip)의 제어 메모리 (Cnt＿MM)의 구성의 예를 나타내는 회로도이다. 도 14(a)는, 가장 단순한 제어 메모리 (Cnt＿MM)이며, 제어 메모리 (Cnt＿MM)는 전원 전압 (Vdd)와 접지 전압 (GND)의 사이에 직렬로 접속 된 휴즈 (FS)와 저항 (R)에 의해 구성되어 있다. 도 14(b)는 약간 복잡한 제 어 메모리 (Cnt＿MM)이다. 상기 제어 메모리 (Cnt＿MM)는 전원 전압 (Vdd)와 접지 전압 (GND)의 사이에 직렬로 접속 된 PMOS의 Qmp＿1, 휴즈 (FS), 저항 (R), NMOS의 Qmn＿1과 4개의 인버터 (Inｖ＿m1…m4)와 CMOS 아날로그 스윗치 (SW＿m1)로 구성되어 있다. 도 14(a)의 제어 메모리 (Cnt＿MM)의 휴즈 (FS)를 도 18의 스텝 94로 컷 하는 경우에는, 컷 때문에 높은 전원 전압 (Vdd)를 인가함으로써, 휴즈 (FS)가 용단 된다. 도 14(b)의 제어 메모리 (Cnt＿MM)의 휴즈 (FS)를 도 18의 스텝 94로 컷 하는 경우에는, 고레벨의 제어 신호 (St)를 인가하는 것과 동시에 컷을 위한 높은 전원 전압 (Vdd)를 인가함으로써, 휴즈 (FS)가 용단 된다. 도 14(a)의 제어 메모리 (Cnt＿MM)는 휴즈 (FS)가 도 18의 스텝 94로 컷 되면 그 후의 LSI의 칩 (Chip)의 동작 개시의 초기시의 제어 메모리 (Cnt＿MM)의 출력 신호 (Cnt＿Sg)는 로 레벨의 접지 전압 (GND)가 된다. 반대로, 도 14(a)의 제어 메모리 (Cnt＿MM)는, 휴즈 (FS)가 도 18의 플로우로 컷 되지 않으면, 그 후의 LSI의 칩 (Chip)의 동작 개시 초기시의 출력 신호 (Cnt＿Sg)는 하이레벨의 전원 전압 (Vdd)가 된다. 도 14(b)의 제어 메모리 (Cnt＿MM)도, 휴즈 (FS)가 도 18의 플로우로 컷 되면 하이레벨의 기동 신호 (St)에 응답해 동작 개시 초기시의 제어 메모리 (Cnt＿MM)의 래치 출력 신호 (Cnt＿Sg)는 로 레벨의 접지 전압 (GND)가 된다. 반대로, 도 14(b)의 제어 메모리 (Cnt＿MM)는, 휴즈 (FS)가 도 18의 플로우로 컷 되지 않으면, 하이레벨의 기동 신호 (St)에 응답해 동작 개시 초기시의 래치 출력 신호 (Cnt＿Sg)는 하이레벨의 전원 전압 (Vdd)가 된다.

도 13에 나타낸 LSI의 칩 (Chip)의 제어 메모리 (Cnt＿MM)의 휴즈 (FS)가 비 컷 상태로 상정한다. 그러면, LSI의 칩 (Chip)의 동작 개시 초기시의 제어 메모리 (Cnt＿MM)의 래치 출력 신호 (Cnt＿Sg)는 하이레벨의 전원 전압 (Vdd)가 된다. 우선, 제어 스윗치 (Cnt＿SW)의 PMOS 제어부 (P＿Cnt)에서는, PMOS의 Qpc＿2는 오프가 되고, 인버터 (Inｖ＿p)의 출력은 로 레벨이 되고, PMOS의 Qpc＿1은 온이 된다. 그러면, PMOS의 Qpc＿1의 온에 의해 코어 CMOS 논리 회로 (Core)의 PMOSQp1의 N웰 (N＿Well)에는 PMOS의 Qpc＿1의 소스에 인가되고 있는 전원 전압 (Vdd)가 인가된다. 또, 제어 스윗치 (Cnt＿SW)의 NMOS 제어부 (N＿Cnt)에서는, NMOS의 Qnc＿1은 온이 되고, 인버터 (Inｖ＿n)의 출력은 로 레벨이 되고, NMOS의 Qnc＿2는 오프가 된다. 그러면, NMOS의 Qnc＿1의 온에 의해 코어 CMOS 논리 회로 (Core)의 NMOSQn1의 P웰 (P＿Well)에는, PMOS의 NMOSQn1 소스에 인가되고 있는 접지 전압 (Vss)가 인가된다. 이 때의 도 13에 나타낸 반도체 집적회로의 각부의 전압의 관계가, 도 15의 왼쪽의 비컷 상태 (NC)에 나타나고 있다. 도 15는, 도 13에 나타낸 반도체 집적회로의 각부의 전압의 관계를 나타내는 도이다.

도 13에 나타낸 LSI의 칩 (Chip)의 제어 메모리 (Cnt＿MM)의 휴즈 (FS)가 컷 상태로 상정한다. 그러면, LSI의 칩 (Chip)의 동작 개시 초기시의 제어 메모리 (Cnt＿MM)의 래치 출력 신호 (Cnt＿Sg)는 로 레벨의 접지 전압 (Vss)가 된다. 우선, 제어 스윗치 (Cnt＿SW)의 PMOS 제어부 (P＿Cnt)에서는, PMOS의 Qpc＿2는 온이 되고 인버터 (Inｖ＿p)의 출력은 하이레벨이 되고, PMOS의 Qpc＿1은 오프가 된다. 그러면, PMOS의 Qpc＿2의 온에 의해 코어 CMOS 논리 회로 (Core)의 PMOSQp1의 N웰 (N＿Well)에는 PMOS의 Qpc＿2의 소스에 인가되고 있는 높은 N웰 바이어스 전압 (Vp ＿1)이 인가된다. 또, 제어 스윗치 (Cnt＿SW)의 NMOS 제어부 (N＿Cnt)에서는 NMOS의 Qnc＿1은 오프가 되고 인버터 (Inｖ＿n)의 출력은 하이레벨이 되고 NMOS의 Qnc＿2는 온이 된다. 그러면 NMOS의 Qnc＿2의 온에 의해 코어 CMOS 논리 회로 (Core)의 NMOSQn1의 P웰 (P＿Well)에는 NMOS의 Qn2의 소스에 인가되고 있는 낮은 P웰 바이어스 전압 (Vn＿1)이 인가된다. 이 때의 도 13에 나타낸 반도체 집적회로의 각부의 전압의 관계가 도 15의 오른쪽의 컷 상태 (C)로 나타나고 있다. 이와 같이, 코어 CMOS 논리 회로 (Core)의 PMOSQp1의 N웰 (N＿Well)에 높은 N웰 바이어스 전압 (Vp＿1)이 인가되고 코어 CMOS 논리 회로 (Core)의 NMOSQn1의 P웰 (P＿Well)에 낮은 P웰 바이어스 전압 (Vn＿1)이 인가된다. 도 15에 나타나는 바와 같이 PMOSQp1의 N웰 바이어스 전압 (Vp＿1)은 소스의 전원 전압 (Vdd)보다 높게 설정되고 NMOSQn1의 P웰 바이어스 전압 (Vn＿1)은 소스의 접지 전압 (Vss)보다 낮게 설정되어 있다. 그 결과, 코어 CMOS 논리 회로 (Core)의 PMOSQp1와 NMOSQn1의 한계치 전압은 저Vth로부터 고Vth에 변화된다.

《MOSLSI의 한계치 전압 (Vth)의 제어》

도 16은, 제조된 MOSLSI의 한계치 전압 (Vth)의 분포를 설명하는 도이다. 도의 횡축은 MOSLSI의 한계치 전압 (Vth)를 나타내고 도의 세로축은 MOSLSI의 칩의 개수를 나타내고 곡선 (Lfrc)는 분포를 나타내고 있다. MOSLSI의 한계치 전압 (Vth)가 하한 한계치 (L＿lim) 이하로 저하하면 리크 전류가 현저하게 증대하고 소비 전류가 현저하게 과대하게 된다. 반대로, MOSLSI의 한계치 전압 (Vth)가 상한 한계치 (H＿lim )이상으로 상승하면 스위칭 속도가 현저하게 저하하고, 데이터 처 리 속도도 현저하게 저하한다.

따라서, 도 16(a)의 하한 한계치 (L＿lim) 이하에 존재하는 MOSLSI의 칩군 (A)는, 본 발명의 이전에서는 불량품으로서 파기되고 있다. 그러나, 이러한 MOSLSI의 칩군 (A)는 본 발명의 하나의 실시의 형태에 의하면 도 18의 스텝 94로 휴즈를 컷 시킨다. 그것에 의해, LSI의 칩 (Chip)의 동작 개시 초기시에 코어 CMOS 논리 회로 (Core)의 PMOSQp1와 NMOSQn1의 한계치 전압은 저Vth로부터 고Vth에 변화되어 도 16(b)과 같이 이전의 칩군 (A)는 재생 칩군 (A＿bｖ)로 변화한다. 그 결과, MOSLSI의 칩의 코어 CMOS 논리 회로 내부의 모든 PMOS와 모든 NMOS의 평균적 한계치 전압 (Vth)가 하한 한계치 (L＿lim) 이상으로 증가하여, 칩 전체의 리크 전류가 저감 될 수가 있다. 따라서, LSI 칩 내부에서 큰 점유 면적을 차지하는 대규모 논리의 코어 CMOS 논리 회로에 작은 점유 면적의 제어 메모리 (Cnt＿MM)과 제어 스윗치 (Cnt＿SW)를 추가함으로써, 높은 제조 제품 비율로 저리크 전류의 MOSLSI를 제조할 수가 있다.

《웨이퍼 테스트와 웨이퍼 프로세스》

도 19는, 본 발명의 또 다른 하나의 실시의 형태에 의한 반도체 집적회로를 나타내는 회로도이다. 도 19에 나타내는 MOSLSI의 칩 (Chip)가, 도 13에 나타낸 MOSLSI의 칩 (Chip)와 기본적으로 다른 것은, 다음과 같다.

그것은, 도 19에서는 도 13과 동일하게 도 20(a)에 나타나는 바와 같이 MOSLSI의 한계치 전압 (Vth)가 하한 한계치 (L＿lim) 이하로 저하한 칩군 (A)의 휴즈가 컷 되는 것만이 아니고, 도 20(b)에 나타나는 바와 같이 상한 한계치 (H＿ lim )이상으로 상승한 칩군 (B)의 휴즈도 컷 된다. 그러나, MOSLSI의 한계치 전압 (Vth)가 상한 한계치 (H＿lim )이상으로 상승한 칩군 (B)에 관해서는, 아래와 같이 제어된다. 우선, PMOS 제어부 (Cnt＿P)의 전압 생성부 (CP＿P)로부터 PMOS의 Qpc＿2를 개재시켜 코어 CMOS 논리 회로 (Core)의 PMOSQp01의 N웰에 인가되는 N웰 바이어스 전압 (Vp＿1)은 전원 전압 (Vdd)보다 약간 낮은 레벨로 변경된다. 또, NMOS 제어부 (Cnt＿N)의 전압 생성부 (CP＿N)로부터 NMOS의 Qnc＿2를 개재시켜 코어 CMOS 논리 회로 (Core)의 NMOSQn01의 P웰에 인가되는 P웰 바이어스 전압 (Vn＿1)은 접지 전압 (Vss)보다 약간 높은 레벨로 변경된다. 이 때의 도 19에 나타낸 반도체 집적회로의 각부의 전압의 관계가, 도 21의 왼쪽의 컷 상태 (C)(B)에 나타나고 있다. 도 21은, 도 19에 나타낸 반도체 집적회로의 각부의 전압의 관계를 나타내는 도이다. 도 21의 왼쪽의 컷 상태 (C)(B)에 나타나는 바와 같이 PMOSQp01의 N웰 바이어스 전압 (Vp＿1)은 소스의 전원 전압 (Vdd)보다 약간 낮게 설정되고, NMOSQn01의 P웰 바이어스 전압 (Vn＿1)은 소스의 접지 전압 (Vss)보다 약간 높게 설정되어 있다. 그 결과, 코어 CMOS 논리 회로 (Core)의 PMOSQp01와 NMOSQn01의 한계치 전압은, 초고 Vth로부터 저하되고, 코어 CMOS 논리 회로 (Core)의 지연 시간은 과대한 상태로부터 적정한 상태로 변화한다. 도 20은, 도 19에 나타낸 반도체 집적회로의 한계치 전압 (Vth)의 분포를 설명하는 도이다. 따라서, 도 20의 상한 한계치 (H＿lim )이상으로 존재하는 칩군 (B)는 상기의 제어에 의해, 재생 칩군 (B＿bｖ)로 변화한다. 그 결과, MOSLSI의 칩의 코어 CMOS 논리 회로 (Core)의 모든 PMOS와 모든 NMOS의 평균적 한계치 전압 (Vth)가 상한 한계치 (H＿lim )이하로 저하하여, 칩 전 체의 지연 시간이 저감 될 수가 있다.

《SOI 디바이스》

도 22는, 본 발명의 또 다른 하나의 실시의 형태에 의한 반도체 집적회로의 단면 구조를 나타내는 도이다. 도 22에 나타내는 MOSLSI는 SOI 구조를 채용하고 있다. 또한, SOI는, Silicon-On-Insulator의 약어이다.

도 22에 나타나는 바와 같이 SOI 구조는, 예를 들면 P형의 실리콘 기판 (P＿Sub)를 하층에 가진다. 하층의 실리콘 기판 (P＿Sub)의 표면에는 N웰 (N＿Well)과 P웰 (P＿Well)이 형성된다. 또한 N웰 (N＿Well)과 P웰 (P＿Well)의 사이에는, 절연물 소자 분리 영역으로서의 STI층이 형성되고 있다. 또한, STI는 Shallow Trench Isolation의 약어이다.

N웰 (N＿Well)과 P웰 (P＿Well)이 형성된 실리콘 기판 (P＿Sub)의 표면에는 얇은 절연막(Insulator)이 형성되고 있다.

상기 얇은 절연막(Insulator) 위에는 실리콘(Silicon) 층이 형성된다. 실리콘층의 왼쪽에는, PMOSQp01의 고불순물 농도의 P형 소스 영역과 P형 드레인 영역과 초저 도스량으로 제어된 N형 채널 영역이 형성된다. 실리콘층의 오른쪽에는, NMOSQn01의 고불순물 농도의 N형 소스 영역과 N형 드레인 영역과 초저 도스량으로 제어된 P형 채널 영역이 형성된다.

얇은 절연막으로서의 산화막은 실리콘층에 매입되고 있으므로, 얇은 절연막은 매입 산화막(Buried Oxide, BOX)으로 불린다. PMOSQp01의 초저 도스량으로 제어된 N형 채널 영역은 완전하게 공지화 되고, NMOSQn01의 초저 도스량으로 제어된 P 형 채널 영역도 완전하게 공지화 된다. 따라서, PMOSQp01와 NMOSQn01는 완전 공지화(fully-depleted, FD)의 SOI 트랜지스터이다. 상기 완전 공지화 SOI 트랜지스터의 PMOSQp01와 NMOSQn01의 한계치 전압은, 백 게이트로 불리는 얇은 절연막의 바로 아래의 N웰 (N＿Well)과 P웰 (P＿Well)의 기판 바이어스 전압에 의해 제어될 수가 있다. 이러한, BOX FD-SOI 트랜지스터는 드레인과 웰의 사이의 접합 용량을 큰폭으로 삭감할 수가 있으므로, 고속·저소비 전력의 MOSLSI에 최적이다.

이상 본 발명자에 의해 된 발명을 실시 형태에 근거해 구체적으로 설명했지만, 본 발명은 거기에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에 대해 여러 가지 변경 가능한 것은 말할 필요도 없다.

예를 들면, 스탠바이 모드에서의 PMOSQp01, 2, 3의 PMOS 기판 바이어스 전압 (Vbp)와 NMOSQn01, 2, 3의 NMOS 기판 바이어스 전압 (Vbn)를 액티브 모드보다 더욱 큰 역바이어스 전압으로 함으로써, 스탠바이 모드에서의 리크 전류를 저감 하는 것도 가능하다.

또, 본 발명은 시스템 LSI 이외에도, 마이크로 프로세서나 전용선 접속 시스템 신호 처리 LSI의 여러 가지의 용도의 반도체 집적회로를 높은 제조보류로 제조하는 것과 동시에 액티브 모드에서의 신호 처리의 동작 소비 전력과 신호 지연량의 변동을 경감할 때에 넓게 적용할 수가 있다.

본원에 있어서 개시되는 발명 가운데 대표적인 것에 의해 얻을 수 있는 효과를 간단하게 설명하면 아래와 같다.

즉, 본 발명에 의하면, 높은 제조보류를 가능하게 하는 액티브 모드에서의 기판 바이어스 기술을 채용하는 것과 동시에, 액티브 모드에서의 신호 처리의 동작 소비 전력과 신호 지연량의 변동을 경감할 수가 있다.

Claims

입력 신호를 처리하는 CMOS 회로와, 상기 CMOS 회로와 동일 제조 프로세스로 제조된 부가 용량 회로를 포함하고,

상기 CMOS 회로와 상기 부가 용량 회로는 N웰을 가지는 PMOS와 부가 PMOS와 P웰을 가지는 NMOS와 부가 NMOS를 포함하고,

상기 CMOS 회로의 상기 PMOS의 소스와 상기 부가 용량 회로의 상기 부가 PMOS의 소스는 제1 동작 전압 배선에 전기적으로 접속되어, 상기 CMOS 회로의 상기 NMOS의 소스와 상기 부가 용량 회로의 상기 부가 NMOS의 소스는 제2 동작 전압 배선에 전기적으로 접속되고,

상기 N웰에는 PMOS 기판 바이어스 전압이 공급되는 것이 가능하고, 상기 P웰에는 NMOS 기판 바이어스 전압이 공급되는 것이 가능하고,

상기 부가 용량 회로의 상기 부가 PMOS의 게이트 전극은 상기 N웰에 전기적으로 접속되고, 상기 부가 용량 회로의 상기 부가 NMOS의 게이트 전극은 상기 P웰에 전기적으로 접속되고 있는 것을 특징으로 하는 반도체 집적회로.
청구항 1에 있어서,

상기 제 1 동작 전압 배선과 상기 N웰의 사이에는, 상기 부가 용량 회로의 상기 부가 PMOS의 상기 소스와, 상기 게이트 전극의 사이의 소스·게이트·오버랩 용량과, 상기 부가 용량 회로의 상기 부가 PMOS의 상기 소스와, 상기 N웰의 사이의 소스·웰 접합 용량이 적어도 병렬로 접속되고,

상기 제 2 동작 전압 배선과 상기 P웰의 사이에는, 상기 부가 용량 회로의 상기 부가 NMOS의 상기 소스와, 상기 게이트 전극의 사이의 소스·게이트·오버랩 용량과, 상기 부가 용량 회로의 상기 부가 NMOS의 상기 소스와, 상기 P웰의 사이의 소스·웰 접합 용량이 적어도 병렬로 접속되고 있는 것을 특징으로 하는 반도체 집적회로.
청구항 2에 있어서,

상기 부가 용량 회로의 상기 부가 PMOS의 상기 소스는 드레인과 전기적으로 접속되고, 상기 부가 용량 회로의 상기 부가 NMOS의 상기 소스는 드레인과 전기적으로 접속되고,

상기 제 1 동작 전압 배선과 상기 N웰의 사이에는 상기 부가 용량 회로의 상기 부가 PMOS의 상기 드레인과, 상기 게이트 전극의 사이의 드레인·게이트·오버랩 용량과 상기 부가 용량 회로의 상기 부가 PMOS의 상기 드레인과 상기 N웰의 사이의 드레인·웰 접합 용량이 또 병렬로 접속되고,

상기 제 2 동작 전압 배선과 상기 P웰의 사이에는, 상기 부가 용량 회로의 상기 부가 NMOS의 상기 드레인과, 상기 게이트 전극의 사이의 드레인·게이트·오버랩 용량과, 상기 부가 용량 회로의 상기 부가 NMOS의 상기 드레인과, 상기 P웰의 사이의 드레인·웰 접합 용량이 또 병렬로 접속되고 있는 것을 특징으로 하는 반도체 집적회로.
청구항 1에 있어서,

상기 제 1 동작 전압 배선에 공급되는 제1 동작 전압으로부터 상기 PMOS 기판 바이어스 전압을 생성하는 제1 전압 생성부와, 상기 제 2 동작 전압 배선에 공급되는 제2 동작 전압으로부터 상기 NMOS 기판 바이어스 전압을 생성하는 제2 전압 생성부를 포함하는 것을 특징으로 하는 반도체 집적회로.
청구항 4에 있어서,

상기 CMOS 회로의 상기 PMOS의 상기 소스에 공급되는 상기 제 1 동작 전압에 대해서 상기 N웰에 공급되는 상기 PMOS 기판 바이어스 전압은 역바이어스로 설정되고, 상기 CMOS 회로의 상기 NMOS의 상기 소스에 공급되는 상기 제 2 동작 전압에 대해서 상기 P웰에 공급되는 상기 NMOS 기판 바이어스 전압은 역바이어스로 설정되고,

상기 제 1 동작 전압보다 높은 레벨로 설정된 상기 PMOS 기판 바이어스 전압이 상기 N웰에 공급됨으로써, 상기 N웰을 가지는 상기 PMOS는 고한계치 전압으로 저리크 전류 상태로 제어되고, 상기 제 2 동작 전압보다 낮은 레벨로 설정된 상기 NMOS 기판 바이어스 전압이 상기 P웰에 공급됨으로써, 상기 P웰을 가지는 상기 NMOS는 고한계치 전압으로 저리크 전류 상태로 제어되는 것을 특징으로 하는 반도체 집적회로.
청구항 5에 있어서,

상기 제 1 동작 전압보다 높은 레벨로 설정된 상기 PMOS 기판 바이어스 전압을 상기 N웰에 공급하는지 아닌지와, 상기 제 2 동작 전압보다 낮은 레벨로 설정된 상기 NMOS 기판 바이어스 전압을 상기 P웰에 공급하는지 아닌지를 결정하는 제어 정보를 격납하는 제어 메모리를 포함하는 것을 특징으로 하는 반도체 집적회로.
청구항 4에 있어서,

상기 CMOS 회로의 상기 PMOS의 상기 소스에 공급되는 상기 제 1 동작 전압에 대해서 상기 N웰에 공급되는 상기 PMOS 기판 바이어스 전압은 순서 바이어스로 설정되고, 상기 CMOS 회로의 상기 NMOS의 상기 소스에 공급되는 상기 제 2 동작 전압에 대해서 상기 P웰에 공급되는 상기 NMOS 기판 바이어스 전압은 순서 바이어스로 설정되고,

상기 제 1 동작 전압보다 낮은 레벨로 설정된 상기 PMOS 기판 바이어스 전압이 상기 N웰에 공급됨으로써, 상기 N웰을 가지는 상기 PMOS는 낮은 한계치 전압으로 고리크 전류 상태로 제어되고, 상기 제 2 동작 전압보다 높은 레벨로 설정된 상기 NMOS 기판 바이어스 전압이 상기 P웰에 공급됨으로써, 상기 P웰을 가지는 상기 NMOS는 낮은 한계치 전압으로 고리크 전류 상태로 제어되는 것을 특징으로 하는 반도체 집적회로.
청구항 7에 있어서,

상기 제 1 동작 전압보다 낮은 레벨로 설정된 상기 PMOS 기판 바이어스 전압을 상기 N웰에 공급하는지 아닌지와, 상기 제 2 동작 전압보다 높은 레벨로 설정된 상기 NMOS 기판 바이어스 전압을 상기 P웰에 공급하는지 아닌지를 결정하는 제어 정보를 격납하는 제어 메모리를 포함하는 것을 특징으로 하는 반도체 집적회로.
청구항 1에 있어서,

상기 CMOS 회로는, 상기 N웰에 형성된 P형 고불순물 농도 영역과, 상기 P웰에 형성된 N형 고불순물 농도 영역을 포함하고,

상기 CMOS 회로의 상기 PMOS의 상기 소스와 상기 N웰의 사이에는, 상기 P형 고불순물 농도 영역과, 상기 N웰로 구성된 제1 다이오드가 접속되고, 상기 CMOS 회로의 상기 NMOS의 상기 소스와 상기 P웰의 사이에는, 상기 N형 고불순물 농도 영역과 상기 P웰로 구성된 제2 다이오드가 접속되는 것을 특징으로 하는 반도체 집적회로.
청구항 1에 있어서,

상기 CMOS 회로의 상기 복수의 PMOS는, SOI 구조의 PMOS이며,

상기 CMOS 회로의 상기 복수의 NMOS는, SOI 구조의 NMOS이며,

상기 복수의 PMOS의 소스와 드레인과 상기 복수의 NMOS의 소스와 드레인은, 상기 SOI 구조의 절연막 위의 실리콘에 형성되고,

상기 복수의 PMOS의 상기 N웰과 상기 복수의 NMOS의 상기 P웰은, 상기 SOI 구조의 상기 절연막 아래의 실리콘 기판안에 형성되고 있는 것을 특징으로 하는 반도체 집적회로.
입력 신호를 처리하는 MOS 회로와, 상기 MOS 회로와 동일 제조 프로세스로 제조된 부가 용량 회로를 포함하고,

상기 MOS 회로와 상기 부가 용량 회로는 기판에 형성된 MOS와 부가 MOS를 포함하고,

상기 MOS 회로의 상기 MOS의 소스와 상기 부가 용량 회로의 상기 부가 MOS의 소스는 제1 동작 전압 배선에 전기적으로 접속되고,

상기 기판에는 MOS 기판 바이어스 전압이 공급되는 것이 가능하고,

상기 부가 용량 회로의 상기 부가 MOS의 게이트 전극은 상기 기판에 전기적으로 접속되고 있는 것을 특징으로 하는 반도체 집적회로.
청구항 11에 있어서,

상기 제 1 동작 전압 배선과 상기 기판의 사이에는, 상기 부가 용량 회로의 상기 부가 MOS의 상기 소스와, 상기 게이트 전극의 사이의 소스·게이트·오버랩 용량과, 상기 부가 용량 회로의 상기 부가 MOS의 상기 소스와, 상기 기판의 사이의 소스·기판 접합 용량이 적어도 병렬로 접속되고 있는 것을 특징으로 하는 반도체 집적회로.
청구항 12에 있어서,

상기 부가 용량 회로의 상기 부가 MOS의 상기 소스는 드레인과, 전기적으로 접속되고, 상기 제 1 동작 전압 배선과 상기 기판의 사이에는, 상기 부가 용량 회로의 상기 부가 MOS의 상기 드레인과, 상기 게이트 전극의 사이의 드레인·게이트·오버랩 용량과, 상기 부가 용량 회로의 상기 부가 MOS의 상기 드레인과, 상기 기판의 사이의 드레인·기판 접합 용량이 또 병렬로 접속되고 있는 것을 특징으로 하는 반도체 집적회로.
청구항 11에 있어서,

상기 제 1 동작 전압 배선에 공급되는 제1 동작 전압으로부터 상기 MOS 기판 바이어스 전압을 생성하는 전압 생성부를 포함하는 것을 특징으로 하는 반도체 집적회로.
청구항 11에 있어서,

상기 MOS 회로의 상기 MOS의 상기 소스에 공급되는 상기 제 1 동작 전압에 대해서 상기 기판에 공급되는 상기 MOS 기판 바이어스 전압은 역바이어스로 설정되고,

상기 제 1 동작 전압보다 낮은 레벨로 설정된 상기 MOS 기판 바이어스 전압이 상기 기판에 공급됨으로써, 상기 기판에 형성된 상기 MOS는 고한계치 전압으로 저리크 전류 상태로 제어되는 것을 특징으로 하는 반도체 집적회로.
청구항 15에 있어서,

상기 제 1 동작 전압보다 낮은 레벨로 설정된 상기 MOS 기판 바이어스 전압을 상기 기판에 공급하는지 아닌지를 결정하는 제어 정보를 격납하는 제어 메모리를 포함하는 것을 특징으로 하는 반도체 집적회로.
청구항 11에 있어서,

상기 MOS 회로의 상기 MOS의 상기 소스에 공급되는 상기 제 1 동작 전압에 대해서 상기 기판에 공급되는 상기 MOS 기판 바이어스 전압은 순서 바이어스로 설정되고,

상기 제 1 동작 전압보다 높은 레벨로 설정된 상기 MOS 기판 바이어스 전압이 상기 기판에 공급됨으로써, 상기 기판에 형성된 상기 MOS는 낮은 한계치 전압으로 고리크 전류 상태로 제어되는 것을 특징으로 하는 반도체 집적회로.
청구항 17에 있어서,

상기 제 1 동작 전압보다 높은 레벨로 설정된 상기 MOS 기판 바이어스 전압을 상기 기판에 공급하는지 아닌지를 결정하는 제어 정보를 격납하는 제어 메모리를 포함하는 것을 특징으로 하는 반도체 집적회로.
청구항 11에 있어서,

상기 MOS 회로는, 상기 기판에 형성된 고불순물 농도 영역을 포함하고, 상기 CMOS 회로의 상기 MOS의 상기 소스와 상기 기판의 사이에는, 상기 고불순물 농도 영역과 상기 기판으로 구성된 다이오드가 접속되는 것을 특징으로 하는 반도체 집적회로.
청구항 11에 있어서,

상기 MOS 회로의 상기 복수의 MOS는 SOI 구조의 MOS이고,

상기 복수의 MOS의 소스와 드레인은 상기 SOI 구조의 절연막 위의 실리콘에 형성되고,

상기 복수의 MOS의 상기 웰은 상기 SOI 구조의 상기 절연막 아래의 실리콘 기판안에 형성되고 있는 것을 특징으로 하는 반도체 집적회로.