JP6864568B2 - 半導体装置 - Google Patents

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Description

本開示は半導体装置に関し、例えばバックバイアスを動的に変化させる半導体装置に適用可能である。
アクティブ時（動作状態）の高速化とスタンバイ時（待機状態）の低電力化を両立させる技術がある（例えば、特開平９−３６２４６号公報（特許文献１））。これは、ウェルの電位を制御することによってアクティブ時にはＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の閾値電圧を低下させて高速動作を可能とし、スタンバイ時には閾値電圧を増大させてサブスレッショルド領域の電流を低減することによって消費電力を低減する技術がある。
特開平９−３６２４６号公報
特許文献１では、待機状態から動作状態に遷移する際、ＰチャネルＭＯＳＦＥＴのウェルの放電経路は電源、ＮチャネルＭＯＳＦＥＴのウェルの放電経路はグラウンドのみである。特に電源を介した放電は電源回路の出力インピーダンスに制限されて高速化が難しい。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、半導体装置は、動作状態において電源電圧が印加され、待機状態において前記電源電圧より高い電圧が印加されるｎ型ウェルと、前記動作状態においてグラウンド電圧が印加され、前記待機状態において前記グラウンド電圧より低い電圧が印加されるｐ型ウェルと、待機状態から動作状態へ遷移する際に、前記ｎ型ウェルと前記ｐ型ウェルとを電気的に接続する経路と、を備える。
上記半導体装置によれば、待機状態から動作状態に遷移する際ｎ型ウェルの放電をより高速化することができる。
ＭＯＳＦＥＴのしきい値電圧とバックバイアスの関係を説明する図 ＭＯＳＦＥＴのリーク電流とバックバイアスの関係を説明する図 バックバイアス制御を説明する図 バルクＭＯＳＦＥＴのバックバイアスを説明する図 ＳＯＩ−ＭＯＳＦＥＴのバックバイアスを説明する図 バックバイアス制御を説明する図 深いｎ型ウェルを説明する図 比較例に係るバックバイアス制御を説明する図 マイクロコントローラの構成例を説明する図 図９のマイクロコントローラの電源構成を説明する図 図９のバックバイアス発生回路を説明する図 図９のバックバイアス発生回路を説明する図 図９のバックバイアス発生回路を説明する図 図９のバックバイアス発生回路を説明する図 図９のマイクロコントローラの動作タイミングを説明する図 図９のマイクロコントローラのバックバイアス制御を説明する図 図１６のバックバイアス制御の動作タイミングを説明する図 図１６のウェル供給電位の切替え回路を説明する図 図１６のウェル供給電位の切替え回路を説明する図 図１６のウェル供給電位の切替え回路を説明する図 図１６のウェル供給電位の切替え回路を説明する図 図１８〜図２１の比較器を説明する図 図２２の比較器を説明する図 図９のマイクロコントローラの機能ブロック毎のバックバイアス制御を説明する図 変形例に係るバックバイアス制御を説明する図 図２５のバックバイス制御のシミュレーション用回路を説明する図 図８のバックバイス制御のシミュレーション用回路を説明する図 図２６のシミュレーション回路のシミュレーション結果を説明する図 図２７のシミュレーション回路のシミュレーション結果を説明する図 実施形態に係る半導体装置の構成を説明する図
まず、ＭＯＳＦＥＴのしきい値電圧とバックバイアスの関係について図１を用いて説明する。図１はバックバイアス電圧（ＶＳＵＢ）とＭＯＳＦＥＴのしきい値電圧（ＶＴＨ）との関係を示す図であり、左側はｎチャネル型ＭＯＳＦＥＴの場合、右側はｐチャネル型ＭＯＳＦＥＴの場合である。
ＭＯＳＦＥＴのしきい値電圧（ＶＴＨ）は基板端子への印加電圧であるバックバイアス電圧（ＶＳＵＢ）によって変化させることができる。図１に示すように、ｎチャネル型ＭＯＳＦＥＴ（以下、ｎＭＯＳという。）の場合はバックバイアスを負にすることでしきい値の絶対値が大きくなり、ｐチャネル型ＭＯＳＦＥＴ（以下、ｐＭＯＳという。）の場合は逆にバックバイアスを正にすることでしきい値の絶対値が大きくなる。
次に、ＭＯＳＦＥＴのリーク電流とバックバイアスの関係について図２を用いて説明する。図２はバックバイアス電圧（ＶＳＵＢ）とＭＯＳＦＥＴのオフ状態でのリーク電流（Ｉoff）の関係の一例であり、左側はｎＭＯSの場合、右側はｐＭＯSの場合である。
ＭＯＳＦＥＴではリーク電流の支配的な要因はサブスレッショルドリーク電流である。ｎＭＯＳの場合はバックバイアスを負にすることでリーク電流を小さくすることができ、ｐＭＯＳの場合は正にすることでリーク電流を小さくすることができる。ここで、リーク電流はバックバイアスの変化に対して、指数関数的に変化する。このため、バックバイアスが０Ｖ近辺でリーク電流の変化量が大きく、バックバイアスを大きくしていくと変化量は小さくなる。
次に、シリコン・オン・インシュレータ（ＳＯＩ）型のＭＯＳＦＥＴ（ＳＯＩ−ＭＯＳＦＥＴ）のバックバイス制御について図３を用いて説明する。図３はＳＯＩ−ＭＯＳＦＥＴのバックバイアス制御の一例であり、基板の断面構造とバックバイアスの印加場所を示す図である。
ｎＭＯＳ１０とｐＭＯＳ２０はそれぞれｐ型ウェル（ｐＷｅｌｌ）１１とｎ型ウェル（ｎＷｅｌｌ）２１の中に形成されるので、ｐ型ウェル１１およびｎ型ウェル２１のそれぞれにｎ型高濃度不純物（ｎ＋）領域１３、２３を介して専用のバックバイアス発生回路（ＢＢＧｎ）１２、バックバイアス発生回路（ＢＢＧｐ）２２を接続する。ここで、ｎＭＯＳ１０とｐＭＯＳ２０のバックバイアスは同時に変化させる。回路が動作しているとき（動作状態）はバックバイアスをしきい値が低くなるように設定して、スイッチングの高速化による高速な回路動作を実現し、回路が停止しているとき（待機状態）はしきい値が高くなるように設定して、リーク電流を低減して低電力化するということができる。このように動的にバックバイアスを制御することで高速な動作と低消費電力を両立させることができる。ｐ型ウェル１１およびｎ型ウェル２１は深いｎ型ウェル（Deep n Well）３２の中に形成される。深いｎ型ウェル（Deep n Well）３２はｐ型基板（ｐＳＵＢ）３３に形成される。ｎＭＯＳ１０とｐＭＯＳ２０、ｎＭＯＳ１０とｐ型ウェル１１、ｐＭＯＳ２０とｎ型ウェル２１は、それぞれシリコン酸化膜３４で分離されている。
次に、バルクＭＯＳＦＥＴとＳＯＩ−ＭＯＳＦＥＴとについて図４、５を用いて説明する。図４はバルクＭＯＳＦＥＴの断面図であり、図５はＳＯＩ−ＭＯＳＦＥＴの断面図である。
図４に示すように、バルクＭＯＳＦＥＴの場合、基板（ＳＵＢ）とＭＯＳＦＥＴのソース・ドレイン端子はｐ−ｎ接合でつながっているので、バックバイアスに設定可能な電圧は、ｐ−ｎ接合の順方向電流が流れない範囲に制限される（基板電位（バックバイアス）＜ソース・ドレイン電位）。
一方、図５に示すように、ＳＯＩ−ＭＯＳＦＥＴの場合は基板（ＳＵＢ）とソース・ドレイン端子はシリコン酸化膜層で絶縁されているためにこの制限は無く、設定可能な電圧の範囲が広い（基板電位（バックバイアス）とソース・ドレイン電位は独立）。このため、バックバイアスを変化させることでＳＯＩ−ＭＯＳＦＥＴはバルクＭＯＳＦＥＴよりも幅広くしきい値を変化させることができる。このため、ＳＯＩ−ＭＯＳＦＥＴはバックバイアス制御による特性の可変幅が大きく、バルクＭＯＳＦＥＴより低電力かつ高速な動作が可能となる。
次に、ＭＯＳＦＥＴで構成される回路の動作状態と待機状態でのバックバイアス制御について図６を用いて説明する。図６はＭＯＳＦＥＴで構成される回路の動作状態と待機状態でのバックバイアス制御の一例を示すタイミング図であり、縦軸は電圧、横軸は時間である。
回路の電源電圧はＶＤＤとする。動作状態ではｎＭＯＳ１０のバックバイアス（ＶＢＰ）は０Ｖ、ｐＭＯＳ２０のバックバイアス（ＶＢＮ）はＶＤＤとしておくことで、しきい値の絶対値が下がり、オン電流が増加するので高速な回路動作が可能となる。次に待機状態では、ｎＭＯＳ１０のバックバイアス（ＶＢＰ）を−ＶＢＢ、ｐＭＯＳ２０のバックバイアス（ＶＢＮ）をＶＤＤ＋ＶＢＢとする。これでしきい値の絶対値が上がり、リーク電流が減少するので、待機時の消費電流を減らすことができる。ただし、実用的なバックバイアス制御を行うにはバックバイアスを高速に変化させて、待機状態への移行と動作状態への復帰を高速化する必要がある。ＭＯＳＦＥＴの基板はバルクでもＳＯＩでも回路的にはキャパシタとみなることができるので、この時間を短くするには基板の充放電を高速に行う必要がある。
ＣＰＵの低消費電力命令の実行によりモード制御信号（ＭＯＤＥ）がローになるとクロック起動／停止信号（ＣＫＥ）ローになってクロックが停止し、ＣＰＵ起動／停止信号（ＳＬＥＥＰ）がローになってＣＰＵが停止して待機状態（Standby）になる。また、モード制御信号がローになるとバックバイアス発生回路のチャージポンプ回路が動作し、待機状態のバックバイアスを生成する。例えば、動作状態（Active）のバックバイアス電圧から待機状態のバックバイアス電圧への遷移時間（ｔ１）は３００ｍｓである。
外部からの割込み信号等に基づいてモード制御信号はハイになるとバックバイアス発生回路のチャージポンプ回路が停止して動作状態のバックバイアス電圧（ＶＤＤ、０Ｖ）が印加され、放電して例えば、待機状態のバックバイアス電圧から動作状態のバックバイアス電圧への遷移時間（ｔ２）は３０μｓである。クロック起動時間（ｔ３）は１０μｓである。待機状態からの復帰時間および割込み処理の待ち時間（ｔ４）はｔ４＝ｔ２＋ｔ３＝４０μｓである。
特に復帰の場合は図６のように外部からの割込み信号によって生成されたモード制御信号（ＭＯＤＥ）に基づいて復帰動作を行ない、復帰完了後に割込みの処理が行われる。つまり、復帰が遅れると割込み処理が遅れるので、復帰動作は割込みの処理に影響しない程度の短時間で終了する必要がある。通常のマイクロコントローラの割込みの処理は速い場合は数マイクロ秒で行われるので、復帰動作もこの程度の時間とする必要がある。
次に、深いｎ型ウェルについて図７を用いて説明する。図７は同一半導体チップ上にバックバイアスの電圧を変化させる領域と変化させない領域を混在させる場合の基板構造を示す断面図である。図７はＳＯＩ基板の場合を示しているが、バルク基板でも同様である。
バックバイアスの電圧を変化させる領域と変化させない領域は回路ブロック毎に切り分けることが望ましい。バックバイアスの電圧を変化させる領域と変化させない領域、つまり待機状態のブロック（Standby Block）と動作状態のブロック（Active Block）が混在する場合、両者を異なる深いｎ型ウェル（Deep n Well）内に配置することで、深いｎ型ウェルで区切られたブロック毎に異なるバックバイアスとすることができる。つまり、ブロック単位でバックバイアスの電圧を変化させる機能を持つチップではバックバイアスを印加するブロックを深いｎ型ウェル内に配置することは必須である。なお、深いｎ型ウェルを用いるのは支持基板（ｐＳＵＢ）がｐ型である場合である。
このようなウェルの構造では、図７に示すように、各種のウェル間容量が存在する。主なものはｎＷｅｌｌ−支持基板間容量（Ｃnw）、ｎＷｅｌｌ−ｐＷｅｌｌ間容量（Ｃdnw）、ｎＷｅｌｌ−拡散層またはｐＷｅｌｌ−拡散層間容量（Ｃbox）である。ここで、深いｎ型ウェルとｎＷｅｌｌは導通しているので、ｐＷｅｌｌと深いｎ型ウェル間の容量とｐＷｅｌｌとｎＷｅｌｌ間の容量をまとめてＣdnwとしている。これらの容量の内で、通常はウェルの面積に比べて拡散層の面積は１／１０以下と小さく対拡散層間容量（Ｃbox）は無視できる。そこで以下ではＣnwとＣdnwのみで説明する。
次に、図７の構造において本願発明者が検討したバックバイアス制御（比較例）について図８を用いて説明する。図８は比較例に係るバックバイアス発生回路を含むバックバイアス制御回路のブロック図である。図８では、ウェルの容量として、ＣnwとＣdnwのみを示している。ここで、Ｃdnwは対グラウンドではなく、ｎＷｅｌｌとｐＷｅｌｌの間の容量のため、２×Ｃdnwの容量の直列接続で表現している。さらに、２つの２×Ｃdnwの容量の接続部は電圧が変化しないノードなので、仮想接地（ＶＧ）と表現している。
通常のマイクロコントローラでは外部の電源入力端子４３に印加される電圧（ＶＣＣ）は３．３〜５Ｖ程度の電圧であるのに対して、内部回路の電圧（ＶＤＤ）は１〜２Ｖ程度と低くなっている。このため、ＶＣＣからＶＤＤに電圧を変換する電源回路４０を持つ。
最初の動作状態の期間ではｎ型ウェル２１は電源電位（ＶＤＤ）と等しく、ｐ型ウェル１１はグラウンド電位（ＧＮＤ）に等しくする。このとき、バックバイアス切替え回路であるスイッチ１４、２４の状態はａ側となっている。
待機状態に移行するには、スイッチ１４、２４はｂ側とする。これにより、ｎ型ウェル２１はｐＭＯＳ用バックバイアス発生回路（ＢＢＧｐ）２２に接続されて電源電位（ＶＤＤ）よりも高い電位（ＶＤＤ＋ＶＢＢ）となる。同時にｐ型ウェル１１はｎＭＯＳ用バックバイアス発生回路（ＢＢＧｎ）１２に接続されてグラウンド電位（ＧＮＤ）よりも低い電位（−ＶＢＢ）となる。
待機状態から動作状態に遷移する時（復帰時）に、スイッチ１４、２４はａ側とする。これにより、ｎ型ウェル２１は電源配線４１を介して電源回路４０に接続され、ｐ型ウェル１１はグラウンド配線４２を介してグラウンド端子４４に接続される。
復帰時にはバックバイアスの印加されているｐ型ウェル１１からグラウンド配線４２を介してグラウンド端子４４へ、ｎ型ウェル２１から電源配線４１を介して電源回路４０へ電流が流れる。ｐ型ウェル１１側は２×Ｃdnw×ＶＢＢの負電荷を放電し、ｎ型ウェル２１側は（２×Ｃdnw＋Ｃnw）×ＶＢＢの正電荷を放電する必要がある。つまり、ｎ型ウェル２１側の方が多量の電荷を放電する必要がある。ここでグラウンド端子４４への放電経路はグラウンド配線４２の寄生インダクタンスＬ２（例えば、〜１０ｎＨ）により急速な放電が阻害される。電源回路４０への放電経路はグラウンド配線４２の寄生インダクタンスＬ２に加えて電源回路４０の内部のインピーダンスＲ２により阻害される。通常の電源回路４０は外部の電源入力端子４３と電源配線４１の間のインピーダンスＲ１が低くなるように設計される（例えば、〜１００Ω程度）が、電源配線４１とグラウンド端子４４の間のインピーダンスＲ２は高い（例えば、１０００Ω程度〜）。このため、比較例では、ｎ型ウェル２１側の電源回路４０を介した放電はｐ型ウェル１１側のグラウンド端子４４を介した放電よりも遅くなる。
以下、実施形態、実施例および変形例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
実施形態について図３０を用いて説明する。図３０は実施形態に係る半導体装置の構成を示すブロック図である。
実施形態に係る半導体装置は、待機状態において、回路の電源電圧より高い電圧が印加されるｎ型ウェル２１と、待機状態において、回路のグラウンド電圧より低い電圧が印加されるｐ型ウェル１１と、を備える。さらに、ｎ型ウェル２１に電位を供給するウェル供給電位の切替え回路ＳＷ１と、ｐ型ウェル１１に電位を供給するウェル供給電位の切替え回路ＳＷ１’と、切替え回路ＳＷ１と切替え回路ＳＷ１’とを接続する経路６１と、を備える。回路が待機状態から動作状態へ遷移する際に、切替え回路ＳＷ１はｎ型ウェル２１を経路６１に接続し、切替え回路ＳＷ１’はｐ型ウェル１１を経路６１に接続する。
バックバイアスの放電の際、ｎ型ウェルとｐ型ウェルを電気的に接続することで電源回路を介するよりも高速に放電することができる。この時、ｎ型ウェルとｐ型ウェルの容量がほぼ等しくなるように電気的に接続するウェルを選択するのが好ましい。また、半導体装置上の各機能ブロックに対して、放電の優先度の高い機能ブロックと低い機能ブロックを設定し、優先度の高い機能ブロックのみｎ型ウェルとｐ型ウェルとを接続し、他の機能ブロックはｎ型ウェルまたはｐ型ウェルを単独で放電させるのが好ましい。
実施形態に係る半導体装置の一例について以下説明する。図９はマイクロコントローラの構成例を示すブロック図である。
マイクロコントローラ１００はＣＭＯＳプロセス技術により一つの半導体チップに形成された半導体装置であり、その断面構造は図３、７と同様である。マイクロコントローラ１００は、中央処理装置（ＣＰＵ）１０１と、揮発性メモリであるＳＲＡＭ１０２と、カウンタ回路等を有するタイマ（Timer）１０３と、外部との入出力のインタフェースを行うインタフェース回路（Interface(Digital)）１０４と、の機能ブロックを備える。また、マイクロコントローラ１００は、不揮発性メモリであるフラッシュメモリ（Flash）１０５と、インタフェース回路（Interface(Analog)）１０６と、アナログ／デジタル変換回路（ＡＤＣ）およびデジタル／アナログ変換回路（ＤＡＣ）１０７と、の機能ブロックを備える。さらに、マイクロコントローラ１００は、高速用クロック発生回路（Clock Generator High Speed）１０８と、低速用クロック発生回路（Clock Generator Low Speed）１０９と、電圧レギュレータ（Voltage Regulator）１１０と、の機能ブロックを備える。さらに、マイクロコントローラ１００は、バックバイアス制御回路（Back Bias Controller）１１１と、バックバイアス発生回路（Back Bias Generator）１１２と、システム制御回路（System Controller）１１３と、の機能ブロックを備える。高速用クロック発生回路１０８は、例えば３２ＭＨｚ以上のクロックを生成し、低速用クロック発生回路１０９は、例えば時計の基準周波数である３２ＫＨｚ程度のクロックを生成する。
バックバイアスを印加する領域は、チップ上でアナログ回路、電源回路（バックバイアス発生回路含む）、フラッシュメモリを除く全デジタル回路とＳＲＡＭである。インタフェース回路でチップ外との入出力のために電源電圧の異なる部分（Interface(Analog)）にはバックバイアスを印加しない。よって、図９の例では、ＣＰＵ１０１、ＳＲＡＭ１０２、タイマ１０３およびインタフェース回路１０４にはバックバイアスを印加する。言い換えると、ＣＰＵ１０１、ＳＲＡＭ１０２、タイマ１０３およびインタフェース回路１０４はそれぞれ深いｎ型ウェル内に形成される。フラッシュメモリ（Flash）１０５、インタフェース回路１０６、ＡＤＣおよびＤＡＣ）１０７、高速用クロック発生回路１０８、低速用クロック発生回路１０９、電圧レギュレータ１１０、バックバイアス制御回路１１１、バックバイアス発生回路１１２およびシステム制御回路１１３にはバックバイアスを印加しない。言い換えると、フラッシュメモリ（Flash）１０５、インタフェース回路１０６、ＡＤＣおよびＤＡＣ）１０７、高速用クロック発生回路１０８、低速用クロック発生回路１０９、電圧レギュレータ１１０、バックバイアス制御回路１１１、バックバイアス発生回路１１２およびシステム制御回路１１３は、ＣＰＵ１０１が形成される深いｎ型ウェルとは異なるそれぞれ深いｎ型ウェル内に形成される。スイッチ（ＳＷ）は後述するスイッチＳＷ１、ＳＷ１’、ＳＷ２、ＳＷ２’であり、ＣＰＵ１０１が形成される深いｎ型ウェル内に形成される。
次に、マイクロコントローラ１００の電源構成について図１０を用いて説明する。図１０は図９のマイクロコントローラの電源構成の概念図である。
半導体チップの外部から電源電圧（ＶＣＣ（＝０．７５Ｖ〜３．６Ｖ））を入力する。ＶＣＣから半導体チップ上の電圧レギュレータ１１０でデジタル回路用の電源電圧（ＶＤＤ（＝０．７５Ｖ））を発生させる。このＶＤＤを半導体チップ上のＣＰＵ１０１やＳＲＡＭ１０２、他のロジック回路などのデジタル回路に供給する。
また、ＶＤＤからバックバイアス発生回路１１２の後述する正負のチャージポンプを用いてｐＭＯＳ用のバックバイアス（ＶＢＰ＝ＶＤＤ＋ＶＢＢ（＝１．７５Ｖ））とｎＭＯＳ用のバックバイアス（ＶＢＮ＝−ＶＢＢ（＝−１．０Ｖ））を発生させる。
ここで、ＶＣＣから直接ＶＢＮやＶＢＰを発生させる場合、ＶＣＣの電圧に幅があるのでチャージポンプの段数などの構成をＶＣＣの電圧に応じて変化させる必要がある。そこで、一定値のＶＤＤからＶＢＮやＶＢＰを発生させている。
次に、図９のバックバイアス発生回路について図１１〜１４を用いて説明する。図１１、１２はｎＭＯＳ用バックバイアス発生回路の構成と動作を説明する図であり、図１１はクロック信号がハイレベルの場合の状態を示す図であり、図１２はクロック信号がローレベルの場合の状態を示す図である。図１３、１４はｐＭＯＳ用バックバイアス発生回路の構成と動作を説明する図であり、図１３はクロック信号がハイレベルの場合の状態を示す図であり、図１４はクロック信号がローレベルの場合の状態を示す図である。
バックバイアス発生回路１１２はｎＭＯＳ用バックバイアス発生回路１２とｐＭＯＳ用バックバイアス発生回路２２を備える。
ｎＭＯＳ用バックバイアス発生回路１２はキャパシタＣ１、Ｃ２とスイッチＳＷＣ１、ＳＷＣ２、ＳＷＣ３を備えるチャージポンプ回路である。低速用クロック信号（ＬＣＫ）のハイレベル（Ｈ）、ローレベル（Ｌ）でスイッチＳＷＣ１、ＳＷＣ２、ＳＷＣ３のオン／オフが制御される。
図１１に示すように、低速用クロック信号がハイレベル（ＬＣＫ＝Ｈ）の場合、スイッチＳＷＣ１がｖ側、スイッチＳＷＣ２がオン、スイッチＳＷＣ３がオフになると、キャパシタＣ１の正側端子ｃ１＋と負側端子ｃ１−の間にはＶＤＤの電圧が蓄えられる。ここでクロックは高速用クロック信号でも良い。次に図１２に示すように、低速用クロック信号がローレベル（ＬＣＫ＝Ｌ）の場合、スイッチＳＷＣ１がｇ側、スイッチＳＷＣ２がオフ、スイッチＳＷＣ３がオンになると、キャパシタＣ１の負側端子ｃ１−が０Ｖとなるので、キャパシタＣ１の正側端子ｃ１＋は−ＶＤＤとなる。つまり、キャパシタＣ２に−ＶＤＤの電圧が発生し、入力電圧のＶＤＤの逆の電圧が出力電圧（ＶＯＵＴ）として出力される。以降、図１１と図１２の動作を交互に繰り返す。同じ動作を繰り返すと、−２×ＶＤＤ、−３×ＶＤＤとより低い電圧を発生させることができる。チャージポンプ回路は負荷を接続すると、負荷に電荷を取られて電圧が上がるが、チャージポンプ回路の出力する電荷と負荷で消費する電荷を釣り合わせることで、−１×ＶＤＤのチャージポンプは０〜−１×ＶＤＤの任意の電圧を出力することができる。
ｐＭＯＳ用バックバイアス発生回路２２はキャパシタＣ１、Ｃ２とスイッチＳＷＣ１、ＳＷＣ２、ＳＷＣ３を備えるチャージポンプ回路である。ｎＭＯＳ用バックバイアス発生回路１２とはスイッチＳＷＣ１、ＳＷＣ２の接続先が異なるが、低速用クロック信号のハイレベル、ローレベルでスイッチＳＷＣ１、ＳＷＣ２、ＳＷＣ３のオン／オフが制御されるのは同様である。
図１３に示すように、低速用クロック信号がハイレベル（ＬＣＫ＝Ｈ）の場合、スイッチＳＷＣ１がｇ側、スイッチＳＷＣ２がオン、スイッチＳＷＣ３がオフになると、キャパシタＣ１の正側端子ｃ１＋と負側端子ｃ１−の間にたまった電荷により、ＶＤＤの電圧が蓄えられる。次に、図１４に示すように、低速用クロック信号がローレベル（ＬＣＫ＝Ｌ）の場合、スイッチＳＷＣ１がｖ側、スイッチＳＷＣ２がオフ、スイッチＳＷＣ３がオンになると、キャパシタＣ１の負側端子ｃ１−がＶＤＤとなるので、キャパシタＣ１の正側端子ｃ１＋は２×ＶＤＤとなる。つまり、キャパシタＣ２に２×ＶＤＤの電圧が発生し、入力電圧のＶＤＤの２倍の電圧が出力電圧（ＶＯＵＴ）として出力される。以降、図１３と図１４の動作を交互に繰り返す。同じ動作を繰り返すと、３×ＶＤＤ、４×ＶＤＤとより高い電圧を発生させることができる。チャージポンプ回路は負荷を接続すると、負荷に電荷を取られて電圧が下がるが、チャージポンプの出力する電荷と負荷で消費する電荷を釣り合わせることで、２×ＶＤＤのチャージポンプは１×ＶＤＤ〜２×ＶＤＤの任意の電圧を出力することができる。
次に、動作状態と待機状態の遷移について図１５を用いて説明する。図１５は図９のマイクロコントローラの動作タイミング図である。
まず、動作状態から待機状態への遷移は以下のように行う。
（１）動作状態において、ＣＰＵ１０１が低消費電力動作の命令を実行する等してＣＰＵオン／オフ（ＯＮ／ＯＦＦ）信号（ＳＬＥＥＰ信号）をロー（ＯＦＦ）にする（活性化する）。高速用クロック発生回路１０８はＳＬＥＥＰ信号に基づいて高速クロックＯＮ／ＯＦＦ信号（ＨＣＫＥ信号）をロー（ＯＦＦ）にしてＣＰＵ１０１やＳＲＡＭ１０２、他のロジック回路などへの高速用クロック（ＨＣＬＫ）の供給を停止する。
（２）高速用クロック発生回路１０８は、ＨＣＫＥ信号のローに基づいて発振を停止する。ここで低速用クロック発生回路１０９の発振は継続する。また、高速用クロック発生回路１０８は、ＨＣＫＥ信号のローによってクロック安定信号（ＨＣＬＫ＿ＳＴ信号）をロー（非活性化）にする。また、システム制御回路１１３は、ＨＣＬＫ＿ＳＴ信号のローに基づいてＷＡＩＴ信号をハイにし、それから所定時間経過後にＷＡＩＴ信号をローにしてＷＡＫＥ１信号を非活性化する。バックバイアス制御回路１１１はＷＡＫＥ１信号の非活性化に基づいてバックバイアスＯＮ／ＯＦＦ信号（ＡＣＴ信号）をローにする。
（３）ＡＣＴ信号のローに基づいて高速用クロック（ＨＣＬＫ）の供給を停止したブロックのうち所定のブロック（ＣＰＵ１０１、ＳＲＡＭ１０２、タイマ１０３、インタフェース回路）に対してバックバイアス（ＶＤＤ＋ＶＢＢ、−ＶＢＢ）が印加される。
次に、割込みによる動作状態への復帰は以下のように行う。
（１）半導体チップ外または半導体チップ内部の動作状態の回路から割込み信号（ＩＮＴ信号）が発生する。
（２）ＩＮＴ信号のハイ（活性化）に基づいてシステム制御回路１１３はＷＡＩＴ信号をハイにしてＷＡＫＥ１信号を活性化する。バックバイアス制御回路１１１はＷＡＫＥ１信号の活性化に基づいてＡＣＴ信号をハイにする。ＡＣＴ信号のハイに基づいて高速用クロック（ＨＣＬＫ）を供給するブロックのうち所定のブロック（ＣＰＵ１０１、ＳＲＡＭ１０２、タイマ１０３、インタフェース回路）のバックバイアス印可が停止され、ウェル電位が電源電位またはグラウンド電位に戻される。
（３）システム制御回路１１３はＩＮＴ信号の活性化から所定時間経過（バックバイアス電位の遷移に十分な時間だけ待つ）後ＷＡＩＴ信号をローにしてＷＡＫＥ２信号を活性化する。
（４）高速用クロック発生回路１０８はＷＡＫＥ２信号の活性化に基づいて発振を開始する。
（５）高速用クロック発生回路１０８の発振が安定したところで、高速用クロック発生回路１０８はＨＣＬＫ＿ＳＴ信号をハイにする。
（６）システム制御回路１１３はＨＣＬＫ＿ＳＴ信号のハイに基づいてＷＡＫＥ３信号を活性化しＳＬＥＥＰ信号をハイにする。これにより、ＣＰＵ１０１やＳＲＡＭ１０２、他のロジック回路などへの高速用クロック（ＨＣＬＫ）の供給を開始し、割り込み処理を行う。
次に、図９のマイクロコントローラのバックバイアス制御について図１６、１７を用いて説明する。図１６は図９のマイクロコントローラのバックバイアス発生回路を含むバックバイアス制御回路のブロック図である。図１７は図１６のバックバイアス制御回路の動作タイミングを表す図である。
図１６の電源回路（ＰＳＣ）４０とｎＭＯＳ用バックバイアス発生回路（ＢＢＧｎ）１２とｐＭＯＳ用バックバイアス発生回路（ＢＢＧｐ）２２とは、比較例と同様であり、図１６の電源回路４０は図９の電圧レギュレータ１１０と同じものである。
動作状態（アクティブ状態）と待機状態（スタンバイ状態）でウェル電位を可変とする回路において、ｎＭＯＳ用のｐＷｅｌｌは、ｐＷｅｌｌとｎＷｅｌｌを電気的に接続させる経路６１につながる第一ｐ型ウェル領域（ｐＷｅｌｌ１）１１Ａと第二ｐ型ウェル領域（ｐＷｅｌｌ２）１１Ｂと、を有する。そして、ｐＭＯＳ用のｎＷｅｌｌはｐＷｅｌｌとｎＷｅｌｌを電気的に接続させる経路６１につながる第一ｎ型ウェル領域（ｎＷｅｌｌ１）２１Ａと、経路６１につながらない第二ｎ型ウェル領域（ｎＷｅｌｌ２）２１Ｂと、を有する。
第一ｎ型ウェル領域２１Ａ、第二ｎ型ウェル領域２１Ｂ、第一ｐ型ウェル領域１１Ａおよび第二ｐ型ウェル領域１１Ｂには、それぞれ供給するウェル電位を切り替えるウェル供給電位の切替え回路（スイッチ）ＳＷ１、ＳＷ２、ＳＷ１’、ＳＷ２’が接続される。
ここで、第一ｎ型ウェル領域２１Ａの容量と、第一ｐ型ウェル領域１１Ａと第二ｐ型ウェル領域１１Ｂの合計の容量と、の差を少なくするようにウェルを配置する。第一ｎ型ウェル領域２１Ａの容量と、第一ｐ型ウェル領域１１Ａと第二ｐ型ウェル領域１１Ｂの合計の容量と、を等しくするのが容好ましいが、±２０％程度の差があってもよい。なお、図３、７に示すように、ｐ型基板に深いｎ型ウェルを形成すると、ｎＷｅｌｌの全容量はｐＷｅｌｌの全容量よりも大きくなる。このため、第二ｎ型ウェル領域（ｎＷｅｌｌ２）２１Ｂは経路６１に接続されない。図１６で第一ｎ型ウェル領域２１Ａの電圧をＶＢＰ、第一ｐ型ウェル領域１１Ａの電圧をＶＢＮ、第二ｎ型ウェル領域２１Ｂの電圧をＶＢＰ２、第二ｐ型ウェル領域１１Ｂの電圧をＶＢＮ２とする。
図１６の回路の制御の動作について図１７を用いて説明する。
（１）最初の動作状態の期間では第一ｎ型ウェル領域２１Ａと第二ｎ型ウェル領域２１Ｂの電位は電源電位（ＶＤＤ）と等しく、第一ｐ型ウェル領域１１Ａと第二ｐ型ウェル領域１１Ｂはグラウンド電位（ＧＮＤ）に等しくする。このとき、スイッチＳＷ１の状態はａ側、スイッチＳＷ１’とスイッチＳＷ２’の状態はａ’側、スイッチＳＷ２の状態はｐ側となっている。
（２）待機状態に移行するには、スイッチＳＷ１はｂ側、スイッチＳＷ１’とスイッチＳＷ２’はｂ’側、スイッチＳＷ２はｑ側とする。これにより、第一ｎ型ウェル領域２１Ａと第二ｎ型ウェル領域２１ＢはｐＭＯＳ用バックバイアス発生回路（ＢＢＧｐ）２２に接続されて電源電位（ＶＤＤ）よりも高い電位（ＶＤＤ＋ＶＢＢ）となる。同時に第一ｐ型ウェル領域１１Ａと第二ｐ型ウェル領域１１ＢはｎＭＯＳ用バックバイアス発生回路（ＢＢＧｎ）１２に接続されてグラウンド電位（ＧＮＤ）よりも低い電位（−ＶＢＢ）となる。
（３）待機状態から動作状態に遷移する時に、まずスイッチＳＷ１はｃ側、スイッチＳＷ１’とスイッチＳＷ２’はｃ’側、スイッチＳＷ２はｒ側とする。これにより第一ｐ型ウェル領域１１Ａと第二ｐ型ウェル領域１１Ｂと第一ｎ型ウェル領域２１Ａとがパス６１に接続され、両者の電荷が中和されることで第一ｎ型ウェル領域２１Ａの電位（ＶＢＰ）を下げ、第一ｐ型ウェル領域１１Ａの電位（ＶＢＮ）および第二ｐ型ウェル領域１１Ｂの電位（ＶＢＮ２）を上げる。同時に、第二ｎ型ウェル領域２１Ｂはグラウンド配線４２を介してグラウンド端子４４に接続する。第一ｐ型ウェル領域１１Ａと第二ｐ型ウェル領域１１Ｂと第一ｎ型ウェル領域２１Ａとを接続する経路６１は距離が短く、間にはスイッチＳＷ１、ＳＷ１’、ＳＷ２’のオン抵抗があるのみである。これらの抵抗はチップ上でも数Ωと低くすることができるので、電荷の中和は電源回路４０の出力インピーダンスや配線インダクタンスに制限されることなく高速に実行できる。
（４）第一ｎ型ウェル領域２１Ａの電位（ＶＢＰ）がＶＤＤに近づく、または第一ｐ型ウェル領域１１Ａの電位（ＶＢＮ）および第二ｐ型ウェル領域１１Ｂの電位（ＶＢＮ２）がＧＮＤに近づいた時にスイッチＳＷ１はａ側、スイッチＳＷ１’とスイッチＳＷ２’はａ’側とし、スイッチＳＷ２はｒ側のままとする。これにより、経路６１は切断され、第一ｎ型ウェル領域２１Ａは電源配線４１を介して電源回路４０に接続され、第一ｎ型ウェル領域２１Ａおよび第二ｐ型ウェル領域１１Ｂはグラウンド配線４２を介してグラウンド端子４４に接続される。
（５）さらに、第二ｎ型ウェル領域２１Ｂの電位がＶＤＤに近づくと、スイッチＳＷ２をｐ側とする。これにより第二ｎ型ウェル領域２１Ｂも電源配線４１を介して電源回路４０に接続される。なお、電源回路４０を介する第二ｎ型ウェル領域２１Ｂは電源回路４０のインピーダンスの影響で放電が遅れる。ここで、（４）と（５）の操作はウェルの電位をモニタしながら高速に行う必要がある。
次に、ウェルの電位をモニタしながらバイアスを切り替えるバイアス切替え回路について図１８〜２１を用いて説明する。図１８はスイッチＳＷ１の回路図であり、図１９はスイッチＳＷ１’の回路図であり、図２０はスイッチＳＷ２の回路図であり、図２１はスイッチＳＷ２’の回路図である。外部からの制御信号（ＡＣＴ信号）は動作状態ではハイレベル（Ｈ）、待機状態ではローレベル（Ｌ）となるものとする。スイッチＳＷ１、ＳＷ１’、ＳＷ２、ＳＷ２’は、バックバイアスが印加される領域で形成され、図９ではＳＷと記載されている。
図１８に示すように、スイッチＳＷ１は、待機状態では、第一ｎ型ウェル領域２１Ａに接続される端子６２をｐＭＯＳ７１によってｂ側つまりｐＭＯＳ用バックバイアス発生回路２２に接続する。動作状態では、スイッチＳＷ１は端子６２の電位（ＶＢＰ）と電源電位（ＶＤＤ）との大小によって接続先が変わる。ＶＢＰ＞ＶＤＤの状態では端子６２はインバータ７５が接続されるｐＭＯＳ７２およびインバータ７６が接続されるｐＭＯＳ７３によってｃ側の経路６１に接続され、ＶＢＰ＜ＶＤＤの状態では端子６２はｐＭＯＳ７２、７４によってａ側の電源配線４１を介して電源回路４０に接続される。ここで電圧の大小を比較する比較器７７の入力にはオフセットを持たせることが好ましい。ΔＶのオフセットを持たせることで、ＶＢＰ＝ＶＤＤ＋ΔＶの時に接続が変化する。このΔＶは例えば５０ｍＶ程度とする。これにより、比較器の応答遅れによりＶＢＰがＶＤＤよりも低くなることを低減することができる。
図１９に示すように、スイッチＳＷ１’は、待機状態では、第一ｐ型ウェル領域１１Ａに接続される端子６３をインバータ８５が接続されるｎＭＯＳ８１によってｂ’側つまりｎＭＯＳ用バックバイアス発生回路１２に接続する。動作状態では、スイッチＳＷ１’は端子６３の電位（ＶＢＮ）とグラウンド電位（ＧＮＤ）との大小によって接続先が変わる。ＶＢＮ＜ＧＮＤの状態では端子６３はｎＭＯＳ８２、８３によってｃ’側の経路６１に接続され、ＶＢＮ＞ＧＮＤの状態では端子６３はｎＭＯＳ８２およびインバータ８６が接続されるｎＭＯＳ８４によってａ’側のグラウンド配線４２を介してグラウンド端子４４に接続される。ここでも電圧の大小を比較する比較器８７の入力にはオフセットを持たせることが好ましい。これにより、比較器の応答遅れによりＶＢＮがＧＮＤよりも高くなることを低減することができる。
図２０に示すように、スイッチＳＷ２では待機状態では第二ｎ型ウェル領域２１Ｂに接続される端子６４をｐＭＯＳ７１によってｑ側つまりｐＭＯＳ用バックバイアス発生回路２２に接続する。スイッチＳＷ２は、動作状態では、端子６４の電位（ＶＢＰ２）と電源電位（ＶＤＤ）との大小によって接続先が変わる。ＶＢＰ２＞ＶＤＤの状態では端子６４はインバータ７５が接続されるｐＭＯＳ７２およびインバータ７６が接続されるｐＭＯＳ７３によってｒ側のグラウンド配線４２を介してグラウンド端子４４に接続され、ＶＢＰ２＜ＶＤＤの状態では端子６４はｐＭＯＳ７２、７４によってｐ側の電源配線４１を介して電源回路４０に接続される。ここでも電圧の大小を比較する比較器７７の入力にはオフセットを持たせることが好ましい。これにより、比較器の応答遅れによりＶＢＰ２がＶＤＤよりも低くなることを低減することができる。
図２１に示すように、スイッチＳＷ２’は、待機状態では、第二ｐ型ウェル領域１１Ｂに接続される端子６５をインバータ８５が接続されるｎＭＯＳ８１によってｂ’側つまりｎＭＯＳ用バックバイアス発生回路１２に接続する。動作状態では、スイッチＳＷ２’は端子６５の電位（ＶＢＮ２）とグラウンド電位（ＧＮＤ）との大小によって接続先が変わる。ＶＢＮ２＜ＧＮＤの状態では端子６５はｎＭＯＳ８２、８３によってｃ’側の経路６１に接続され、ＶＢＮ２＞ＧＮＤの状態では端子６５はｎＭＯＳ８２およびインバータ８６が接続されるｎＭＯＳ８４によってａ’側のグラウンド配線４２を介してグラウンド端子４４に接続される。ここでも電圧の大小を比較する比較器８７の入力にはオフセットを持たせることが好ましい。これにより、比較器の応答遅れによりＶＢＮがＧＮＤよりも高くなることを低減することができる。
ここで、バイアス切り替え回路に使用する比較器について図２２、２３を用いて説明する。図２２は比較器の回路図である。図２３はゲート長としきい値電圧の関係を示す図である。
図２２に示すように、比較器７７、８７は差動対と能動負荷のカレントミラーで構成される。非反転入力端子ＩＮＴと反転入力端子ＩＮＢで入力電圧にオフセットを持たせるため、非反転入力端子ＩＮＴ側のトランジスタＭＴと反転入力端子ＩＮＢ側のトランジスタＭＢでＭＯＳＦＥＴのゲート長を変化させる。
図２３に示すように、一般的なＭＯＳＦＥＴはゲート長が長い方がしきい値が高くなるので、例えばトランジスタＭＴ側のゲート長を１μｍ、トランジスタＭＢ側のゲート長を０．４μｍとすると、両者には５０ｍＶ程度のしきい値差があるので、非反転入力端子ＩＮＴ側のしきい値を反転入力端子ＩＮＢ側よりも５０ｍＶ程度しきい値を高くすることができる。
上述したように、ｎＷｅｌｌ領域には経路６１に繋がる領域と繋がらない領域がある。この二つの領域の選び方について図２４を用いて説明する。図２４は図９のマイクロコントローラの機能ブロック毎のバックバイアス制御を説明する図である。
深いｎ型ウェルを形成する場合は、一般的に各個別機能ブロックにおいてｎＷｅｌｌの全容量はｐＷｅｌｌの全容量よりも大きい。深いｐ型ウェルを形成する場合は、一般的に各個別機能ブロックにおいて、ｐＷｅｌｌの全容量はｎＷｅｌｌの全容量よりも大きい。そこで、半導体チップ内の機能ブロックに基板バイアス制御の優先度を付ける。優先度の高い機能ブロックはｎＷｅｌｌとｐＷｅｌｌの両方が直結パスにつながる。しかし、優先度の低い機能ブロックはｎＷｅｌｌとｐＷｅｌｌのいずれかは全体が経路６１につながるが、もう片方はつながらない領域が存在するようにする。これにより経路６１に接続されるｎＷｅｌｌとｐＷｅｌｌの容量の合計を等しくすることができる。例えば、優先度の高い機能ブロックは第一ｎ型ウェル領域２１Ａと第一ｐ型ウェル領域１１Ａとで構成し、優先度の低い機能ブロックは第二ｎ型ウェル領域２１Ｂと第二ｐ型ウェル領域１１Ｂとで構成する。
図２４では、ＣＰＵ１０１とＳＲＡＭ１０２を優先度の高い機能ブロックとし、両者はｎＷｅｌｌとｐＷｅｌｌの両方が経路６１につながる。優先度の低いタイマ１０３とインタフェース回路１０４はｎＷｅｌｌとｐＷｅｌｌの一部のみが経路６１につながり、残りのｎＷｅｌｌはつながらない。ｎＷｅｌｌとｐＷｅｌｌが接続されているウェルの放電つまりＶＢＰの低下は、ｎＷｅｌｌとｐＷｅｌｌが接続されていないウェルの放電つまりＶＢＰ２の低下よりも高速にできるので、優先度の高いＣＰＵ１０１、ＳＲＡＭ１０２のウェルは高速に放電することができる。
本実施例では、ｎＭＯＳのｐＷｅｌｌとｐＭＯＳのｎＷｅｌｌの放電に電源やグラウンドを用いないものがあることで、電源やグラウンドのインピーダンスに制限されることが少なくなり、高速な放電が可能となり、待機状態から動作状態への遷移を高速化することができる。
＜変形例＞
以下、代表的な変形例について例示する。以下の変形例の説明において、上述の実施例にて説明されているものと同様の構成および機能を有する部分に対しては、上述の実施例と同様の符号が用いられ得るものとする。そして、かかる部分の説明については、技術的に矛盾しない範囲内において、上述の実施例における説明が適宜援用され得るものとする。また、上述の実施例の一部、および、変形例の全部または一部が、技術的に矛盾しない範囲内において、適宜、複合的に適用され得る。
図２５は変形例に係るバックバイアス発生回路を含むバックバイアス制御回路のブロック図である。
変形例では、第一ｎ型ウェル領域２１Ａと、第一ｐ型ウェル領域１１Ａおよび第二ｐ型ウェル領域１１Ｂと、を接続する経路６６と、の間にダイオード６７を挿入する。また、第二ｎ型ウェル領域２１Ｂとグラウンド配線４２の間にもダイオード６８を挿入する。その他の構成は実施例と同様である。
このようにすると、第一ｎ型ウェル領域２１Ａと第一ｐ型ウェル領域１１Ａとの間の電荷転送、および第一ｎ型ウェル領域２１Ａと第二ｐ型ウェル領域１１Ｂとの間の電荷転送は、両者の電位差がダイオードのしきい値となった時点で停止する。実施例の図１８，１９，２０，２１のでは比較器７７で経路６１をオフとするタイミングを決定するが、比較器７７の応答が遅れた場合でも、第一ｎ型ウェル領域２１Ａと第一ｐ型ウェル領域１１Ａとの電位差、および第一ｎ型ウェル領域２１Ａと第二ｐ型ウェル領域１１Ｂとの電位差が過度に近づくことが無い。また、第二ｎ型ウェル領域２１Ｂの電位がＧＮＤまで低下してしまうことも無い。このため、応答速度の遅い低電力な比較器を使用することができる。
次に、効果について図２６〜２９を用いて説明する。図２６は図２５の回路を基にしたシミュレーション用の回路図である。図２７は図８の回路を基にしたシミュレーション用の回路図である。図２８は図２６の回路のシミュレーション波形である。図２９は図２７の回路のシミュレーション波形である。
図２６、２７ではスイッチＳＷ１、ＳＷ２をｐＭＯＳ、スイッチＳＷ１’、ＳＷ２’をｎＭＯＳとし、それぞれのゲートに電圧源５１、５２を接続してスイッチのオンオフを制御する。電圧源５１はスイッチＳＷ１、ＳＷ２の制御信号であり、電圧源５２はスイッチＳＷ１’、ＳＷ２’の制御信号である。また、基板容量はＣdnw＝１０ｎＦ、Ｃnw＝５ｎＦ、Ｃdnw2＝２．５ｎＦ、Ｃnw2＝１．２５ｎＦと仮定している。ここで電源回路４０には１ＫΩの出力インピーダンスがあるものとする。
ＶＤＤ＝０．７５Ｖとし、初期状態ではＶＢＰ＝ＶＢＰ２＝１．７５Ｖ、ＶＢＮ＝ＶＢＮ２＝−１Ｖとしている。時刻１０μｓでｎＭＯＳのゲート電圧（電圧源５２）を−１．２５Ｖから１．７５Ｖに変化させてｎＭＯＳをオフからオンへ変化させ、ｐＭＯＳのゲート電圧（電圧源５１）を２Ｖから−１Ｖに変化させてｐＭＯＳをオフからオンへ変化させる。これにより、ＶＢＰとＶＢＰ２はＶＤＤ（＝０．７５Ｖ）に向かって変化し、ＶＢＮはＧＮＤ（＝０Ｖ）に向かって変化する。この速度を変形例（図２８）と比較例（図２９）で比較する。目標値までの変化量の８０％、つまりＶＢＰとＶＢＰ２が０．９５Ｖ、ＶＢＮが−０．２Ｖまで変化するまでの時間で比較する。
比較例ではＶＢＮの変化に要する時間は０．８μｓと十分早いが、ＶＢＰは４２μｓと時間がかかる。ｐＷｅｌｌ側はグラウンド経由で放電しても、十分な速度であるが、ｎＷｅｌｌ側は電源回路の出力インピーダンスの影響で遅くなっている。
これに対して、変形例ではＶＢＮの変化に要する時間は２μｓと遅くなるが、ｐＷｅｌｌが接続しているｎＷｅｌｌのＶＢＰで５μｓ、ｎＷｅｌｌのみで放電しているＶＢＰ２でも８μｓと速い。これは、電源回路の出力インピーダンスの影響を受けないためである。このように、変形例では電源回路に影響されず、高速な基板バイアスの放電が可能となる。特に、ｐＷｅｌｌとｎＷｅｌｌが接続しているウェルは接続していないウェルよりも放電時の電位差が大きくなるぶんだけ高速な放電が可能である。変形例のシミュレーション結果について説明したが実施例も同様である。
以上、本発明者によってなされた発明を実施形態、実施例および変形例に基づき具体的に説明したが、本発明は、上記実施形態、実施例および変形例に限定されるものではなく、種々変更可能であることはいうまでもない。
例えば、実施例ではｐ型基板に深いｎ型ウェルを形成した例を説明したが、ｎ型基板に深いｐ型ウェルを形成してもよい。この場合、ｐＷｅｌｌの全容量はｎＷｅｌｌの全容量よりも大きくなる。このため、第二ｎ型ウェル領域（ｎＷｅｌｌ２）２１Ｂを経路６１に接続し、第二ｐ型ウェル領域（ｐＷｅｌｌ２）１１Ｂを経路６１に接続されない。
また、実施例では電源回路を内蔵している例を説明したが、電源回路を内蔵しない場合にも適用することができる。
１０：ｎチャネル型ＭＯＳＦＥＴ（ｎＭＯＳ）
１１：ｐ型ウェル（ｐＷｅｌｌ）
１２：ｎＭＯＳ用バックバイアス発生回路
２０：ｐチャネル型ＭＯＳＦＥＴ（ｐＭＯＳ）
２１：ｎ型ウェル（ｎＷｅｌｌ）
２２：ｐＭＯＳ用バックバイアス発生回路
４０：電源回路
４１：電源配線
４２：グラウンド配線
４３：電源入力端子
４４：グラウンド端子
６１：経路

Claims (14)

  1. ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴで構成され、動作状態と待機状態とを有する回路と、
    前記動作状態において前記回路の電源電圧が印加され、前記待機状態において前記電源電圧より高い電圧が印加される前記ｐチャネル型ＭＯＳＦＥＴ用のｎ型ウェルと、
    前記動作状態において前記回路のグラウンド電圧が印加され、前記待機状態において前記グラウンド電圧より低い電圧が印加される前記ｎチャネル型ＭＯＳＦＥＴ用のｐ型ウェルと、
    前記回路が待機状態から動作状態へ遷移する際に、前記ｎ型ウェルと前記ｐ型ウェルとを電気的に接続する経路と、
    前記ｎ型ウェルと前記ｐ型ウェルとを前記経路に接続するスイッチと、
    を備え、
    前記スイッチは第一スイッチと第二スイッチと第三スイッチとを有し、
    前記ｎ型ウェルは、前記第一スイッチを介して経路に接続される第一領域と、前記経路に接続されない第二領域と、を有し、
    前記ｐ型ウェルは、前記第二スイッチを介して前記経路に接続される第三領域と、前記第三スイッチを介して前記経路に接続される第四領域と、を有し、
    前記第一スイッチ、前記第二スイッチおよび前記第三スイッチがオンしている間、前記ｎ型ウェルの前記第一領域と前記ｐ型ウェルの前記第三領域と前記ｐ型ウェルの前記第四領域とは前記経路を介して接続される半導体装置。
  2. 請求項１において、
    前記ｎ型ウェルの前記第一領域と前記ｐ型ウェルの前記第三領域および前記第四領域の容量が等しい半導体装置。
  3. 請求項１または２において、
    前記回路が待機状態から動作状態へ遷移する際に、前記ｎ型ウェルの前記第一領域の電位が電源電位と等しくなる時点で前記第一スイッチがオフし、前記ｐ型ウェルの前記第三領域の電位がグラウンド電位と等しくなる時点で前記第二スイッチがオフし、前記第四領域の電位がグラウンド電位と等しくなる時点で前記第三スイッチがオフする半導体装置。
  4. 請求項３において、
    さらに、前記ｎ型ウェルの前記第二領域とグラウンドとを接続する第四スイッチを備え、
    前記回路が待機状態から動作状態へ遷移する際に、前記第四スイッチをオンし、前記ｎ型ウェルの前記第二領域の電位が電源電位と等しくなる時点で前記第四スイッチをオフする半導体装置。
  5. 請求項４において、さらに、
    前記第一スイッチにアノードが接続され、前記経路にカソードが接続されるダイオードと、
    前記第四スイッチにアノードが接続され、前記グラウンドにカソードが接続されるダイオードと、
    を備える半導体装置。
  6. 請求項１において、
    前記回路は、前記第一領域と第三領域で構成される第一機能ブロックと、前記第二領域と第四領域で構成される第二機能ブロックと、を備える半導体装置。
  7. 請求項６において、
    前記第一機能ブロックはＣＰＵを有し、
    前記ＣＰＵの低消費電力命令を実行により前記動作状態から前記待機状態に遷移し、
    割込み要求に基づいて前記待機状態から前記動作状態に遷移する半導体装置。
  8. ｐチャネル型ＭＯＳＦＥＴ用のｎ型ウェルと、
    ｎチャネル型ＭＯＳＦＥＴ用のｐ型ウェルと、
    前記ｎ型ウェルと前記ｐ型ウェルとを電気的に接続する経路と、
    前記ｎ型ウェルに電源電圧よりも高い電圧を供給する第一バックバイアス発生回路と、
    前記ｐ型ウェルにグラウンド電圧よりも低い電圧を供給する第二バックバイアス発生回路と、
    前記第一バックバイアス発生回路および前記第二バックバイアス発生回路に前記電源電圧を供給する電源回路と、
    前記ｎ型ウェルに前記電源回路または前記第一バックバイアス発生回路または前記ｎ型ウェルと前記ｐ型ウェルを接続する経路のいずれかを接続する第一切替え回路と、
    前記ｐ型ウェルに前記電源回路または前記第二バックバイアス発生回路または前記経路のいずれかを接続する第二切替え回路と、
    前記ｐ型ウェルに前記電源回路または前記第二バックバイアス発生回路または前記経路のいずれかを接続する第三切替え回路と、
    を備え、
    前記ｎ型ウェルは、前記第一切替え回路を介して経路に接続される第一領域と、前記経路に接続されない第二領域と、を有し、
    前記ｐ型ウェルは、前記第二切替え回路を介して前記経路に接続される第三領域と、前記第三切替え回路を介して前記経路に接続される第四領域と、を有する半導体装置。
  9. 請求項８において、
    さらに、前記ｎ型ウェルの前記第二領域に前記電源回路または前記第一バックバイアス発生回路またはグラウンドのいずれかを接続する第四切替え回路を備える半導体装置。
  10. 請求項９において、さらに、
    前記第一切替え回路にアノードが接続され、前記経路にカソードが接続されるダイオードと、
    前記第四切替え回路にアノードが接続され、前記グラウンドにカソードが接続されるダイオードと、
    を備える半導体装置。
  11. 請求項９において、
    前記第一切替え回路は前記ｎ型ウェルの前記第一領域の電位と前記電源回路の電位とを比較する第一比較器を備え、前記ｎ型ウェルの前記第一領域の電位が前記電源回路の電位と所定の関係になるときに、前記ｎ型ウェルの前記第一領域と前記経路との接続を遮断し、
    前記第二切替え回路は前記ｐ型ウェルの前記第三領域の電位と前記グラウンドの電位とを比較する第二比較器を備え、前記ｐ型ウェルの前記第三領域の電位が前記グラウンドの電位と所定の関係になるときに、前記ｐ型ウェルの前記第三領域と前記経路との接続を遮断し、
    前記第三切替え回路は前記ｐ型ウェルの前記第四領域の電位と前記グラウンドの電位とを比較する第三比較器を備え、前記ｐ型ウェルの前記第四領域の電位が前記グラウンドの電位と所定の関係になるときに、前記ｐ型ウェルの前記第四領域と前記経路との接続を遮断し、
    前記第四切替え回路は前記ｎ型ウェルの前記第二領域の電位と前記電源回路の電位とを比較する第四比較器を備え、前記ｎ型ウェルの前記第二領域の電位が前記電源回路の電位と所定の関係になるときに、前記ｎ型ウェルの前記第二領域と前記グラウンドとの接続を遮断する半導体装置。
  12. 請求項１１において、
    前記第一比較器の非反転入力端子は前記ｎ型ウェルの前記第一領域に接続され、反転入力端子は前記電源回路に接続され、前記非反転入力端子はオフセットを有し、
    前記第二比較器の非反転入力端子は前記グラウンドに接続され、反転入力端子は前記ｐ型ウェルの前記第三領域に接続され、前記非反転入力端子はオフセットを有し、
    前記第三比較器の非反転入力端子は前記グラウンドに接続され、反転入力端子は前記ｐ型ウェルの前記第三領域に接続され、前記非反転入力端子はオフセットを有し、
    前記第四比較器の非反転入力端子は前記ｎ型ウェルの前記第一領域に接続され、反転入力端子は前記電源回路に接続され、前記非反転入力端子はオフセットを有する半導体装置。
  13. 請求項９において、
    さらに、前記ｎ型ウェルと前記ｐ型ウェルとが形成される第一深いｎ型ウェルを備え、
    前記第一切替え回路、前記第二切替え回路、前記第三切替え回路および前記第四切替え回路は、前記第一深いｎ型ウェル内に形成される半導体装置。
  14. 請求項１３において、
    前記電源回路、前記第一バックバイアス発生回路および前記第二バックバイアス発生回路は前記第一深いｎ型ウェルとは異なる第二深いｎ型ウェル内に形成される半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0936246A (ja) 1995-07-18 1997-02-07 Nec Corp 半導体装置
JPH10229165A (ja) * 1997-02-17 1998-08-25 Ricoh Co Ltd 半導体集積回路装置
US6593799B2 (en) * 1997-06-20 2003-07-15 Intel Corporation Circuit including forward body bias from supply voltage and ground nodes
JP2005175505A (ja) * 1997-08-21 2005-06-30 Renesas Technology Corp 半導体集積回路装置
JP4014708B2 (ja) 1997-08-21 2007-11-28 株式会社ルネサステクノロジ 半導体集積回路装置の設計方法
JP2004031411A (ja) 2002-06-21 2004-01-29 Renesas Technology Corp 半導体装置
US7859062B1 (en) * 2004-02-02 2010-12-28 Koniaris Kleanthes G Systems and methods for integrated circuits comprising multiple body biasing domains
JP5057430B2 (ja) * 2006-12-18 2012-10-24 ルネサスエレクトロニクス株式会社 半導体集積回路とその製造方法
US7791403B2 (en) * 2008-09-08 2010-09-07 International Business Machines Corporation Transitioning digital integrated circuit from standby mode to active mode via backgate charge transfer
JP2018006459A (ja) * 2016-06-29 2018-01-11 ルネサスエレクトロニクス株式会社 半導体装置

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