JP6864568B2 - 半導体装置 - Google Patents

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Description

本開示は半導体装置に関し、例えばバックバイアスを動的に変化させる半導体装置に適用可能である。
アクティブ時(動作状態)の高速化とスタンバイ時(待機状態)の低電力化を両立させる技術がある(例えば、特開平9−36246号公報(特許文献1))。これは、ウェルの電位を制御することによってアクティブ時にはMOSFET(Metal Oxide Semiconductor Field Effect Transistor)の閾値電圧を低下させて高速動作を可能とし、スタンバイ時には閾値電圧を増大させてサブスレッショルド領域の電流を低減することによって消費電力を低減する技術がある。
特開平9−36246号公報
特許文献1では、待機状態から動作状態に遷移する際、PチャネルMOSFETのウェルの放電経路は電源、NチャネルMOSFETのウェルの放電経路はグラウンドのみである。特に電源を介した放電は電源回路の出力インピーダンスに制限されて高速化が難しい。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、半導体装置は、動作状態において電源電圧が印加され、待機状態において前記電源電圧より高い電圧が印加されるn型ウェルと、前記動作状態においてグラウンド電圧が印加され、前記待機状態において前記グラウンド電圧より低い電圧が印加されるp型ウェルと、待機状態から動作状態へ遷移する際に、前記n型ウェルと前記p型ウェルとを電気的に接続する経路と、を備える。
上記半導体装置によれば、待機状態から動作状態に遷移する際n型ウェルの放電をより高速化することができる。
MOSFETのしきい値電圧とバックバイアスの関係を説明する図 MOSFETのリーク電流とバックバイアスの関係を説明する図 バックバイアス制御を説明する図 バルクMOSFETのバックバイアスを説明する図 SOI−MOSFETのバックバイアスを説明する図 バックバイアス制御を説明する図 深いn型ウェルを説明する図 比較例に係るバックバイアス制御を説明する図 マイクロコントローラの構成例を説明する図 図9のマイクロコントローラの電源構成を説明する図 図9のバックバイアス発生回路を説明する図 図9のバックバイアス発生回路を説明する図 図9のバックバイアス発生回路を説明する図 図9のバックバイアス発生回路を説明する図 図9のマイクロコントローラの動作タイミングを説明する図 図9のマイクロコントローラのバックバイアス制御を説明する図 図16のバックバイアス制御の動作タイミングを説明する図 図16のウェル供給電位の切替え回路を説明する図 図16のウェル供給電位の切替え回路を説明する図 図16のウェル供給電位の切替え回路を説明する図 図16のウェル供給電位の切替え回路を説明する図 図18〜図21の比較器を説明する図 図22の比較器を説明する図 図9のマイクロコントローラの機能ブロック毎のバックバイアス制御を説明する図 変形例に係るバックバイアス制御を説明する図 図25のバックバイス制御のシミュレーション用回路を説明する図 図8のバックバイス制御のシミュレーション用回路を説明する図 図26のシミュレーション回路のシミュレーション結果を説明する図 図27のシミュレーション回路のシミュレーション結果を説明する図 実施形態に係る半導体装置の構成を説明する図
まず、MOSFETのしきい値電圧とバックバイアスの関係について図1を用いて説明する。図1はバックバイアス電圧(VSUB)とMOSFETのしきい値電圧(VTH)との関係を示す図であり、左側はnチャネル型MOSFETの場合、右側はpチャネル型MOSFETの場合である。
MOSFETのしきい値電圧(VTH)は基板端子への印加電圧であるバックバイアス電圧(VSUB)によって変化させることができる。図1に示すように、nチャネル型MOSFET(以下、nMOSという。)の場合はバックバイアスを負にすることでしきい値の絶対値が大きくなり、pチャネル型MOSFET(以下、pMOSという。)の場合は逆にバックバイアスを正にすることでしきい値の絶対値が大きくなる。
次に、MOSFETのリーク電流とバックバイアスの関係について図2を用いて説明する。図2はバックバイアス電圧(VSUB)とMOSFETのオフ状態でのリーク電流(Ioff)の関係の一例であり、左側はnMOSの場合、右側はpMOSの場合である。
MOSFETではリーク電流の支配的な要因はサブスレッショルドリーク電流である。nMOSの場合はバックバイアスを負にすることでリーク電流を小さくすることができ、pMOSの場合は正にすることでリーク電流を小さくすることができる。ここで、リーク電流はバックバイアスの変化に対して、指数関数的に変化する。このため、バックバイアスが0V近辺でリーク電流の変化量が大きく、バックバイアスを大きくしていくと変化量は小さくなる。
次に、シリコン・オン・インシュレータ(SOI)型のMOSFET(SOI−MOSFET)のバックバイス制御について図3を用いて説明する。図3はSOI−MOSFETのバックバイアス制御の一例であり、基板の断面構造とバックバイアスの印加場所を示す図である。
nMOS10とpMOS20はそれぞれp型ウェル(pWell)11とn型ウェル(nWell)21の中に形成されるので、p型ウェル11およびn型ウェル21のそれぞれにn型高濃度不純物(n+)領域13、23を介して専用のバックバイアス発生回路(BBGn)12、バックバイアス発生回路(BBGp)22を接続する。ここで、nMOS10とpMOS20のバックバイアスは同時に変化させる。回路が動作しているとき(動作状態)はバックバイアスをしきい値が低くなるように設定して、スイッチングの高速化による高速な回路動作を実現し、回路が停止しているとき(待機状態)はしきい値が高くなるように設定して、リーク電流を低減して低電力化するということができる。このように動的にバックバイアスを制御することで高速な動作と低消費電力を両立させることができる。p型ウェル11およびn型ウェル21は深いn型ウェル(Deep n Well)32の中に形成される。深いn型ウェル(Deep n Well)32はp型基板(pSUB)33に形成される。nMOS10とpMOS20、nMOS10とp型ウェル11、pMOS20とn型ウェル21は、それぞれシリコン酸化膜34で分離されている。
次に、バルクMOSFETとSOI−MOSFETとについて図4、5を用いて説明する。図4はバルクMOSFETの断面図であり、図5はSOI−MOSFETの断面図である。
図4に示すように、バルクMOSFETの場合、基板(SUB)とMOSFETのソース・ドレイン端子はp−n接合でつながっているので、バックバイアスに設定可能な電圧は、p−n接合の順方向電流が流れない範囲に制限される(基板電位(バックバイアス)<ソース・ドレイン電位)。
一方、図5に示すように、SOI−MOSFETの場合は基板(SUB)とソース・ドレイン端子はシリコン酸化膜層で絶縁されているためにこの制限は無く、設定可能な電圧の範囲が広い(基板電位(バックバイアス)とソース・ドレイン電位は独立)。このため、バックバイアスを変化させることでSOI−MOSFETはバルクMOSFETよりも幅広くしきい値を変化させることができる。このため、SOI−MOSFETはバックバイアス制御による特性の可変幅が大きく、バルクMOSFETより低電力かつ高速な動作が可能となる。
次に、MOSFETで構成される回路の動作状態と待機状態でのバックバイアス制御について図6を用いて説明する。図6はMOSFETで構成される回路の動作状態と待機状態でのバックバイアス制御の一例を示すタイミング図であり、縦軸は電圧、横軸は時間である。
回路の電源電圧はVDDとする。動作状態ではnMOS10のバックバイアス(VBP)は0V、pMOS20のバックバイアス(VBN)はVDDとしておくことで、しきい値の絶対値が下がり、オン電流が増加するので高速な回路動作が可能となる。次に待機状態では、nMOS10のバックバイアス(VBP)を−VBB、pMOS20のバックバイアス(VBN)をVDD+VBBとする。これでしきい値の絶対値が上がり、リーク電流が減少するので、待機時の消費電流を減らすことができる。ただし、実用的なバックバイアス制御を行うにはバックバイアスを高速に変化させて、待機状態への移行と動作状態への復帰を高速化する必要がある。MOSFETの基板はバルクでもSOIでも回路的にはキャパシタとみなることができるので、この時間を短くするには基板の充放電を高速に行う必要がある。
CPUの低消費電力命令の実行によりモード制御信号(MODE)がローになるとクロック起動/停止信号(CKE)ローになってクロックが停止し、CPU起動/停止信号(SLEEP)がローになってCPUが停止して待機状態(Standby)になる。また、モード制御信号がローになるとバックバイアス発生回路のチャージポンプ回路が動作し、待機状態のバックバイアスを生成する。例えば、動作状態(Active)のバックバイアス電圧から待機状態のバックバイアス電圧への遷移時間(t1)は300msである。
外部からの割込み信号等に基づいてモード制御信号はハイになるとバックバイアス発生回路のチャージポンプ回路が停止して動作状態のバックバイアス電圧(VDD、0V)が印加され、放電して例えば、待機状態のバックバイアス電圧から動作状態のバックバイアス電圧への遷移時間(t2)は30μsである。クロック起動時間(t3)は10μsである。待機状態からの復帰時間および割込み処理の待ち時間(t4)はt4=t2+t3=40μsである。
特に復帰の場合は図6のように外部からの割込み信号によって生成されたモード制御信号(MODE)に基づいて復帰動作を行ない、復帰完了後に割込みの処理が行われる。つまり、復帰が遅れると割込み処理が遅れるので、復帰動作は割込みの処理に影響しない程度の短時間で終了する必要がある。通常のマイクロコントローラの割込みの処理は速い場合は数マイクロ秒で行われるので、復帰動作もこの程度の時間とする必要がある。
次に、深いn型ウェルについて図7を用いて説明する。図7は同一半導体チップ上にバックバイアスの電圧を変化させる領域と変化させない領域を混在させる場合の基板構造を示す断面図である。図7はSOI基板の場合を示しているが、バルク基板でも同様である。
バックバイアスの電圧を変化させる領域と変化させない領域は回路ブロック毎に切り分けることが望ましい。バックバイアスの電圧を変化させる領域と変化させない領域、つまり待機状態のブロック(Standby Block)と動作状態のブロック(Active Block)が混在する場合、両者を異なる深いn型ウェル(Deep n Well)内に配置することで、深いn型ウェルで区切られたブロック毎に異なるバックバイアスとすることができる。つまり、ブロック単位でバックバイアスの電圧を変化させる機能を持つチップではバックバイアスを印加するブロックを深いn型ウェル内に配置することは必須である。なお、深いn型ウェルを用いるのは支持基板(pSUB)がp型である場合である。
このようなウェルの構造では、図7に示すように、各種のウェル間容量が存在する。主なものはnWell−支持基板間容量(Cnw)、nWell−pWell間容量(Cdnw)、nWell−拡散層またはpWell−拡散層間容量(Cbox)である。ここで、深いn型ウェルとnWellは導通しているので、pWellと深いn型ウェル間の容量とpWellとnWell間の容量をまとめてCdnwとしている。これらの容量の内で、通常はウェルの面積に比べて拡散層の面積は1/10以下と小さく対拡散層間容量(Cbox)は無視できる。そこで以下ではCnwとCdnwのみで説明する。
次に、図7の構造において本願発明者が検討したバックバイアス制御(比較例)について図8を用いて説明する。図8は比較例に係るバックバイアス発生回路を含むバックバイアス制御回路のブロック図である。図8では、ウェルの容量として、CnwとCdnwのみを示している。ここで、Cdnwは対グラウンドではなく、nWellとpWellの間の容量のため、2×Cdnwの容量の直列接続で表現している。さらに、2つの2×Cdnwの容量の接続部は電圧が変化しないノードなので、仮想接地(VG)と表現している。
通常のマイクロコントローラでは外部の電源入力端子43に印加される電圧(VCC)は3.3〜5V程度の電圧であるのに対して、内部回路の電圧(VDD)は1〜2V程度と低くなっている。このため、VCCからVDDに電圧を変換する電源回路40を持つ。
最初の動作状態の期間ではn型ウェル21は電源電位(VDD)と等しく、p型ウェル11はグラウンド電位(GND)に等しくする。このとき、バックバイアス切替え回路であるスイッチ14、24の状態はa側となっている。
待機状態に移行するには、スイッチ14、24はb側とする。これにより、n型ウェル21はpMOS用バックバイアス発生回路(BBGp)22に接続されて電源電位(VDD)よりも高い電位(VDD+VBB)となる。同時にp型ウェル11はnMOS用バックバイアス発生回路(BBGn)12に接続されてグラウンド電位(GND)よりも低い電位(−VBB)となる。
待機状態から動作状態に遷移する時(復帰時)に、スイッチ14、24はa側とする。これにより、n型ウェル21は電源配線41を介して電源回路40に接続され、p型ウェル11はグラウンド配線42を介してグラウンド端子44に接続される。
復帰時にはバックバイアスの印加されているp型ウェル11からグラウンド配線42を介してグラウンド端子44へ、n型ウェル21から電源配線41を介して電源回路40へ電流が流れる。p型ウェル11側は2×Cdnw×VBBの負電荷を放電し、n型ウェル21側は(2×Cdnw+Cnw)×VBBの正電荷を放電する必要がある。つまり、n型ウェル21側の方が多量の電荷を放電する必要がある。ここでグラウンド端子44への放電経路はグラウンド配線42の寄生インダクタンスL2(例えば、〜10nH)により急速な放電が阻害される。電源回路40への放電経路はグラウンド配線42の寄生インダクタンスL2に加えて電源回路40の内部のインピーダンスR2により阻害される。通常の電源回路40は外部の電源入力端子43と電源配線41の間のインピーダンスR1が低くなるように設計される(例えば、〜100Ω程度)が、電源配線41とグラウンド端子44の間のインピーダンスR2は高い(例えば、1000Ω程度〜)。このため、比較例では、n型ウェル21側の電源回路40を介した放電はp型ウェル11側のグラウンド端子44を介した放電よりも遅くなる。
以下、実施形態、実施例および変形例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。
実施形態について図30を用いて説明する。図30は実施形態に係る半導体装置の構成を示すブロック図である。
実施形態に係る半導体装置は、待機状態において、回路の電源電圧より高い電圧が印加されるn型ウェル21と、待機状態において、回路のグラウンド電圧より低い電圧が印加されるp型ウェル11と、を備える。さらに、n型ウェル21に電位を供給するウェル供給電位の切替え回路SW1と、p型ウェル11に電位を供給するウェル供給電位の切替え回路SW1’と、切替え回路SW1と切替え回路SW1’とを接続する経路61と、を備える。回路が待機状態から動作状態へ遷移する際に、切替え回路SW1はn型ウェル21を経路61に接続し、切替え回路SW1’はp型ウェル11を経路61に接続する。
バックバイアスの放電の際、n型ウェルとp型ウェルを電気的に接続することで電源回路を介するよりも高速に放電することができる。この時、n型ウェルとp型ウェルの容量がほぼ等しくなるように電気的に接続するウェルを選択するのが好ましい。また、半導体装置上の各機能ブロックに対して、放電の優先度の高い機能ブロックと低い機能ブロックを設定し、優先度の高い機能ブロックのみn型ウェルとp型ウェルとを接続し、他の機能ブロックはn型ウェルまたはp型ウェルを単独で放電させるのが好ましい。
実施形態に係る半導体装置の一例について以下説明する。図9はマイクロコントローラの構成例を示すブロック図である。
マイクロコントローラ100はCMOSプロセス技術により一つの半導体チップに形成された半導体装置であり、その断面構造は図3、7と同様である。マイクロコントローラ100は、中央処理装置(CPU)101と、揮発性メモリであるSRAM102と、カウンタ回路等を有するタイマ(Timer)103と、外部との入出力のインタフェースを行うインタフェース回路(Interface(Digital))104と、の機能ブロックを備える。また、マイクロコントローラ100は、不揮発性メモリであるフラッシュメモリ(Flash)105と、インタフェース回路(Interface(Analog))106と、アナログ/デジタル変換回路(ADC)およびデジタル/アナログ変換回路(DAC)107と、の機能ブロックを備える。さらに、マイクロコントローラ100は、高速用クロック発生回路(Clock Generator High Speed)108と、低速用クロック発生回路(Clock Generator Low Speed)109と、電圧レギュレータ(Voltage Regulator)110と、の機能ブロックを備える。さらに、マイクロコントローラ100は、バックバイアス制御回路(Back Bias Controller)111と、バックバイアス発生回路(Back Bias Generator)112と、システム制御回路(System Controller)113と、の機能ブロックを備える。高速用クロック発生回路108は、例えば32MHz以上のクロックを生成し、低速用クロック発生回路109は、例えば時計の基準周波数である32KHz程度のクロックを生成する。
バックバイアスを印加する領域は、チップ上でアナログ回路、電源回路(バックバイアス発生回路含む)、フラッシュメモリを除く全デジタル回路とSRAMである。インタフェース回路でチップ外との入出力のために電源電圧の異なる部分(Interface(Analog))にはバックバイアスを印加しない。よって、図9の例では、CPU101、SRAM102、タイマ103およびインタフェース回路104にはバックバイアスを印加する。言い換えると、CPU101、SRAM102、タイマ103およびインタフェース回路104はそれぞれ深いn型ウェル内に形成される。フラッシュメモリ(Flash)105、インタフェース回路106、ADCおよびDAC)107、高速用クロック発生回路108、低速用クロック発生回路109、電圧レギュレータ110、バックバイアス制御回路111、バックバイアス発生回路112およびシステム制御回路113にはバックバイアスを印加しない。言い換えると、フラッシュメモリ(Flash)105、インタフェース回路106、ADCおよびDAC)107、高速用クロック発生回路108、低速用クロック発生回路109、電圧レギュレータ110、バックバイアス制御回路111、バックバイアス発生回路112およびシステム制御回路113は、CPU101が形成される深いn型ウェルとは異なるそれぞれ深いn型ウェル内に形成される。スイッチ(SW)は後述するスイッチSW1、SW1’、SW2、SW2’であり、CPU101が形成される深いn型ウェル内に形成される。
次に、マイクロコントローラ100の電源構成について図10を用いて説明する。図10は図9のマイクロコントローラの電源構成の概念図である。
半導体チップの外部から電源電圧(VCC(=0.75V〜3.6V))を入力する。VCCから半導体チップ上の電圧レギュレータ110でデジタル回路用の電源電圧(VDD(=0.75V))を発生させる。このVDDを半導体チップ上のCPU101やSRAM102、他のロジック回路などのデジタル回路に供給する。
また、VDDからバックバイアス発生回路112の後述する正負のチャージポンプを用いてpMOS用のバックバイアス(VBP=VDD+VBB(=1.75V))とnMOS用のバックバイアス(VBN=−VBB(=−1.0V))を発生させる。
ここで、VCCから直接VBNやVBPを発生させる場合、VCCの電圧に幅があるのでチャージポンプの段数などの構成をVCCの電圧に応じて変化させる必要がある。そこで、一定値のVDDからVBNやVBPを発生させている。
次に、図9のバックバイアス発生回路について図11〜14を用いて説明する。図11、12はnMOS用バックバイアス発生回路の構成と動作を説明する図であり、図11はクロック信号がハイレベルの場合の状態を示す図であり、図12はクロック信号がローレベルの場合の状態を示す図である。図13、14はpMOS用バックバイアス発生回路の構成と動作を説明する図であり、図13はクロック信号がハイレベルの場合の状態を示す図であり、図14はクロック信号がローレベルの場合の状態を示す図である。
バックバイアス発生回路112はnMOS用バックバイアス発生回路12とpMOS用バックバイアス発生回路22を備える。
nMOS用バックバイアス発生回路12はキャパシタC1、C2とスイッチSWC1、SWC2、SWC3を備えるチャージポンプ回路である。低速用クロック信号(LCK)のハイレベル(H)、ローレベル(L)でスイッチSWC1、SWC2、SWC3のオン/オフが制御される。
図11に示すように、低速用クロック信号がハイレベル(LCK=H)の場合、スイッチSWC1がv側、スイッチSWC2がオン、スイッチSWC3がオフになると、キャパシタC1の正側端子c1+と負側端子c1−の間にはVDDの電圧が蓄えられる。ここでクロックは高速用クロック信号でも良い。次に図12に示すように、低速用クロック信号がローレベル(LCK=L)の場合、スイッチSWC1がg側、スイッチSWC2がオフ、スイッチSWC3がオンになると、キャパシタC1の負側端子c1−が0Vとなるので、キャパシタC1の正側端子c1+は−VDDとなる。つまり、キャパシタC2に−VDDの電圧が発生し、入力電圧のVDDの逆の電圧が出力電圧(VOUT)として出力される。以降、図11と図12の動作を交互に繰り返す。同じ動作を繰り返すと、−2×VDD、−3×VDDとより低い電圧を発生させることができる。チャージポンプ回路は負荷を接続すると、負荷に電荷を取られて電圧が上がるが、チャージポンプ回路の出力する電荷と負荷で消費する電荷を釣り合わせることで、−1×VDDのチャージポンプは0〜−1×VDDの任意の電圧を出力することができる。
pMOS用バックバイアス発生回路22はキャパシタC1、C2とスイッチSWC1、SWC2、SWC3を備えるチャージポンプ回路である。nMOS用バックバイアス発生回路12とはスイッチSWC1、SWC2の接続先が異なるが、低速用クロック信号のハイレベル、ローレベルでスイッチSWC1、SWC2、SWC3のオン/オフが制御されるのは同様である。
図13に示すように、低速用クロック信号がハイレベル(LCK=H)の場合、スイッチSWC1がg側、スイッチSWC2がオン、スイッチSWC3がオフになると、キャパシタC1の正側端子c1+と負側端子c1−の間にたまった電荷により、VDDの電圧が蓄えられる。次に、図14に示すように、低速用クロック信号がローレベル(LCK=L)の場合、スイッチSWC1がv側、スイッチSWC2がオフ、スイッチSWC3がオンになると、キャパシタC1の負側端子c1−がVDDとなるので、キャパシタC1の正側端子c1+は2×VDDとなる。つまり、キャパシタC2に2×VDDの電圧が発生し、入力電圧のVDDの2倍の電圧が出力電圧(VOUT)として出力される。以降、図13と図14の動作を交互に繰り返す。同じ動作を繰り返すと、3×VDD、4×VDDとより高い電圧を発生させることができる。チャージポンプ回路は負荷を接続すると、負荷に電荷を取られて電圧が下がるが、チャージポンプの出力する電荷と負荷で消費する電荷を釣り合わせることで、2×VDDのチャージポンプは1×VDD〜2×VDDの任意の電圧を出力することができる。
次に、動作状態と待機状態の遷移について図15を用いて説明する。図15は図9のマイクロコントローラの動作タイミング図である。
まず、動作状態から待機状態への遷移は以下のように行う。
(1)動作状態において、CPU101が低消費電力動作の命令を実行する等してCPUオン/オフ(ON/OFF)信号(SLEEP信号)をロー(OFF)にする(活性化する)。高速用クロック発生回路108はSLEEP信号に基づいて高速クロックON/OFF信号(HCKE信号)をロー(OFF)にしてCPU101やSRAM102、他のロジック回路などへの高速用クロック(HCLK)の供給を停止する。
(2)高速用クロック発生回路108は、HCKE信号のローに基づいて発振を停止する。ここで低速用クロック発生回路109の発振は継続する。また、高速用クロック発生回路108は、HCKE信号のローによってクロック安定信号(HCLK_ST信号)をロー(非活性化)にする。また、システム制御回路113は、HCLK_ST信号のローに基づいてWAIT信号をハイにし、それから所定時間経過後にWAIT信号をローにしてWAKE1信号を非活性化する。バックバイアス制御回路111はWAKE1信号の非活性化に基づいてバックバイアスON/OFF信号(ACT信号)をローにする。
(3)ACT信号のローに基づいて高速用クロック(HCLK)の供給を停止したブロックのうち所定のブロック(CPU101、SRAM102、タイマ103、インタフェース回路)に対してバックバイアス(VDD+VBB、−VBB)が印加される。
次に、割込みによる動作状態への復帰は以下のように行う。
(1)半導体チップ外または半導体チップ内部の動作状態の回路から割込み信号(INT信号)が発生する。
(2)INT信号のハイ(活性化)に基づいてシステム制御回路113はWAIT信号をハイにしてWAKE1信号を活性化する。バックバイアス制御回路111はWAKE1信号の活性化に基づいてACT信号をハイにする。ACT信号のハイに基づいて高速用クロック(HCLK)を供給するブロックのうち所定のブロック(CPU101、SRAM102、タイマ103、インタフェース回路)のバックバイアス印可が停止され、ウェル電位が電源電位またはグラウンド電位に戻される。
(3)システム制御回路113はINT信号の活性化から所定時間経過(バックバイアス電位の遷移に十分な時間だけ待つ)後WAIT信号をローにしてWAKE2信号を活性化する。
(4)高速用クロック発生回路108はWAKE2信号の活性化に基づいて発振を開始する。
(5)高速用クロック発生回路108の発振が安定したところで、高速用クロック発生回路108はHCLK_ST信号をハイにする。
(6)システム制御回路113はHCLK_ST信号のハイに基づいてWAKE3信号を活性化しSLEEP信号をハイにする。これにより、CPU101やSRAM102、他のロジック回路などへの高速用クロック(HCLK)の供給を開始し、割り込み処理を行う。
次に、図9のマイクロコントローラのバックバイアス制御について図16、17を用いて説明する。図16は図9のマイクロコントローラのバックバイアス発生回路を含むバックバイアス制御回路のブロック図である。図17は図16のバックバイアス制御回路の動作タイミングを表す図である。
図16の電源回路(PSC)40とnMOS用バックバイアス発生回路(BBGn)12とpMOS用バックバイアス発生回路(BBGp)22とは、比較例と同様であり、図16の電源回路40は図9の電圧レギュレータ110と同じものである。
動作状態(アクティブ状態)と待機状態(スタンバイ状態)でウェル電位を可変とする回路において、nMOS用のpWellは、pWellとnWellを電気的に接続させる経路61につながる第一p型ウェル領域(pWell1)11Aと第二p型ウェル領域(pWell2)11Bと、を有する。そして、pMOS用のnWellはpWellとnWellを電気的に接続させる経路61につながる第一n型ウェル領域(nWell1)21Aと、経路61につながらない第二n型ウェル領域(nWell2)21Bと、を有する。
第一n型ウェル領域21A、第二n型ウェル領域21B、第一p型ウェル領域11Aおよび第二p型ウェル領域11Bには、それぞれ供給するウェル電位を切り替えるウェル供給電位の切替え回路(スイッチ)SW1、SW2、SW1’、SW2’が接続される。
ここで、第一n型ウェル領域21Aの容量と、第一p型ウェル領域11Aと第二p型ウェル領域11Bの合計の容量と、の差を少なくするようにウェルを配置する。第一n型ウェル領域21Aの容量と、第一p型ウェル領域11Aと第二p型ウェル領域11Bの合計の容量と、を等しくするのが容好ましいが、±20%程度の差があってもよい。なお、図3、7に示すように、p型基板に深いn型ウェルを形成すると、nWellの全容量はpWellの全容量よりも大きくなる。このため、第二n型ウェル領域(nWell2)21Bは経路61に接続されない。図16で第一n型ウェル領域21Aの電圧をVBP、第一p型ウェル領域11Aの電圧をVBN、第二n型ウェル領域21Bの電圧をVBP2、第二p型ウェル領域11Bの電圧をVBN2とする。
図16の回路の制御の動作について図17を用いて説明する。
(1)最初の動作状態の期間では第一n型ウェル領域21Aと第二n型ウェル領域21Bの電位は電源電位(VDD)と等しく、第一p型ウェル領域11Aと第二p型ウェル領域11Bはグラウンド電位(GND)に等しくする。このとき、スイッチSW1の状態はa側、スイッチSW1’とスイッチSW2’の状態はa’側、スイッチSW2の状態はp側となっている。
(2)待機状態に移行するには、スイッチSW1はb側、スイッチSW1’とスイッチSW2’はb’側、スイッチSW2はq側とする。これにより、第一n型ウェル領域21Aと第二n型ウェル領域21BはpMOS用バックバイアス発生回路(BBGp)22に接続されて電源電位(VDD)よりも高い電位(VDD+VBB)となる。同時に第一p型ウェル領域11Aと第二p型ウェル領域11BはnMOS用バックバイアス発生回路(BBGn)12に接続されてグラウンド電位(GND)よりも低い電位(−VBB)となる。
(3)待機状態から動作状態に遷移する時に、まずスイッチSW1はc側、スイッチSW1’とスイッチSW2’はc’側、スイッチSW2はr側とする。これにより第一p型ウェル領域11Aと第二p型ウェル領域11Bと第一n型ウェル領域21Aとがパス61に接続され、両者の電荷が中和されることで第一n型ウェル領域21Aの電位(VBP)を下げ、第一p型ウェル領域11Aの電位(VBN)および第二p型ウェル領域11Bの電位(VBN2)を上げる。同時に、第二n型ウェル領域21Bはグラウンド配線42を介してグラウンド端子44に接続する。第一p型ウェル領域11Aと第二p型ウェル領域11Bと第一n型ウェル領域21Aとを接続する経路61は距離が短く、間にはスイッチSW1、SW1’、SW2’のオン抵抗があるのみである。これらの抵抗はチップ上でも数Ωと低くすることができるので、電荷の中和は電源回路40の出力インピーダンスや配線インダクタンスに制限されることなく高速に実行できる。
(4)第一n型ウェル領域21Aの電位(VBP)がVDDに近づく、または第一p型ウェル領域11Aの電位(VBN)および第二p型ウェル領域11Bの電位(VBN2)がGNDに近づいた時にスイッチSW1はa側、スイッチSW1’とスイッチSW2’はa’側とし、スイッチSW2はr側のままとする。これにより、経路61は切断され、第一n型ウェル領域21Aは電源配線41を介して電源回路40に接続され、第一n型ウェル領域21Aおよび第二p型ウェル領域11Bはグラウンド配線42を介してグラウンド端子44に接続される。
(5)さらに、第二n型ウェル領域21Bの電位がVDDに近づくと、スイッチSW2をp側とする。これにより第二n型ウェル領域21Bも電源配線41を介して電源回路40に接続される。なお、電源回路40を介する第二n型ウェル領域21Bは電源回路40のインピーダンスの影響で放電が遅れる。ここで、(4)と(5)の操作はウェルの電位をモニタしながら高速に行う必要がある。
次に、ウェルの電位をモニタしながらバイアスを切り替えるバイアス切替え回路について図18〜21を用いて説明する。図18はスイッチSW1の回路図であり、図19はスイッチSW1’の回路図であり、図20はスイッチSW2の回路図であり、図21はスイッチSW2’の回路図である。外部からの制御信号(ACT信号)は動作状態ではハイレベル(H)、待機状態ではローレベル(L)となるものとする。スイッチSW1、SW1’、SW2、SW2’は、バックバイアスが印加される領域で形成され、図9ではSWと記載されている。
図18に示すように、スイッチSW1は、待機状態では、第一n型ウェル領域21Aに接続される端子62をpMOS71によってb側つまりpMOS用バックバイアス発生回路22に接続する。動作状態では、スイッチSW1は端子62の電位(VBP)と電源電位(VDD)との大小によって接続先が変わる。VBP>VDDの状態では端子62はインバータ75が接続されるpMOS72およびインバータ76が接続されるpMOS73によってc側の経路61に接続され、VBP<VDDの状態では端子62はpMOS72、74によってa側の電源配線41を介して電源回路40に接続される。ここで電圧の大小を比較する比較器77の入力にはオフセットを持たせることが好ましい。ΔVのオフセットを持たせることで、VBP=VDD+ΔVの時に接続が変化する。このΔVは例えば50mV程度とする。これにより、比較器の応答遅れによりVBPがVDDよりも低くなることを低減することができる。
図19に示すように、スイッチSW1’は、待機状態では、第一p型ウェル領域11Aに接続される端子63をインバータ85が接続されるnMOS81によってb’側つまりnMOS用バックバイアス発生回路12に接続する。動作状態では、スイッチSW1’は端子63の電位(VBN)とグラウンド電位(GND)との大小によって接続先が変わる。VBN<GNDの状態では端子63はnMOS82、83によってc’側の経路61に接続され、VBN>GNDの状態では端子63はnMOS82およびインバータ86が接続されるnMOS84によってa’側のグラウンド配線42を介してグラウンド端子44に接続される。ここでも電圧の大小を比較する比較器87の入力にはオフセットを持たせることが好ましい。これにより、比較器の応答遅れによりVBNがGNDよりも高くなることを低減することができる。
図20に示すように、スイッチSW2では待機状態では第二n型ウェル領域21Bに接続される端子64をpMOS71によってq側つまりpMOS用バックバイアス発生回路22に接続する。スイッチSW2は、動作状態では、端子64の電位(VBP2)と電源電位(VDD)との大小によって接続先が変わる。VBP2>VDDの状態では端子64はインバータ75が接続されるpMOS72およびインバータ76が接続されるpMOS73によってr側のグラウンド配線42を介してグラウンド端子44に接続され、VBP2<VDDの状態では端子64はpMOS72、74によってp側の電源配線41を介して電源回路40に接続される。ここでも電圧の大小を比較する比較器77の入力にはオフセットを持たせることが好ましい。これにより、比較器の応答遅れによりVBP2がVDDよりも低くなることを低減することができる。
図21に示すように、スイッチSW2’は、待機状態では、第二p型ウェル領域11Bに接続される端子65をインバータ85が接続されるnMOS81によってb’側つまりnMOS用バックバイアス発生回路12に接続する。動作状態では、スイッチSW2’は端子65の電位(VBN2)とグラウンド電位(GND)との大小によって接続先が変わる。VBN2<GNDの状態では端子65はnMOS82、83によってc’側の経路61に接続され、VBN2>GNDの状態では端子65はnMOS82およびインバータ86が接続されるnMOS84によってa’側のグラウンド配線42を介してグラウンド端子44に接続される。ここでも電圧の大小を比較する比較器87の入力にはオフセットを持たせることが好ましい。これにより、比較器の応答遅れによりVBNがGNDよりも高くなることを低減することができる。
ここで、バイアス切り替え回路に使用する比較器について図22、23を用いて説明する。図22は比較器の回路図である。図23はゲート長としきい値電圧の関係を示す図である。
図22に示すように、比較器77、87は差動対と能動負荷のカレントミラーで構成される。非反転入力端子INTと反転入力端子INBで入力電圧にオフセットを持たせるため、非反転入力端子INT側のトランジスタMTと反転入力端子INB側のトランジスタMBでMOSFETのゲート長を変化させる。
図23に示すように、一般的なMOSFETはゲート長が長い方がしきい値が高くなるので、例えばトランジスタMT側のゲート長を1μm、トランジスタMB側のゲート長を0.4μmとすると、両者には50mV程度のしきい値差があるので、非反転入力端子INT側のしきい値を反転入力端子INB側よりも50mV程度しきい値を高くすることができる。
上述したように、nWell領域には経路61に繋がる領域と繋がらない領域がある。この二つの領域の選び方について図24を用いて説明する。図24は図9のマイクロコントローラの機能ブロック毎のバックバイアス制御を説明する図である。
深いn型ウェルを形成する場合は、一般的に各個別機能ブロックにおいてnWellの全容量はpWellの全容量よりも大きい。深いp型ウェルを形成する場合は、一般的に各個別機能ブロックにおいて、pWellの全容量はnWellの全容量よりも大きい。そこで、半導体チップ内の機能ブロックに基板バイアス制御の優先度を付ける。優先度の高い機能ブロックはnWellとpWellの両方が直結パスにつながる。しかし、優先度の低い機能ブロックはnWellとpWellのいずれかは全体が経路61につながるが、もう片方はつながらない領域が存在するようにする。これにより経路61に接続されるnWellとpWellの容量の合計を等しくすることができる。例えば、優先度の高い機能ブロックは第一n型ウェル領域21Aと第一p型ウェル領域11Aとで構成し、優先度の低い機能ブロックは第二n型ウェル領域21Bと第二p型ウェル領域11Bとで構成する。
図24では、CPU101とSRAM102を優先度の高い機能ブロックとし、両者はnWellとpWellの両方が経路61につながる。優先度の低いタイマ103とインタフェース回路104はnWellとpWellの一部のみが経路61につながり、残りのnWellはつながらない。nWellとpWellが接続されているウェルの放電つまりVBPの低下は、nWellとpWellが接続されていないウェルの放電つまりVBP2の低下よりも高速にできるので、優先度の高いCPU101、SRAM102のウェルは高速に放電することができる。
本実施例では、nMOSのpWellとpMOSのnWellの放電に電源やグラウンドを用いないものがあることで、電源やグラウンドのインピーダンスに制限されることが少なくなり、高速な放電が可能となり、待機状態から動作状態への遷移を高速化することができる。
<変形例>
以下、代表的な変形例について例示する。以下の変形例の説明において、上述の実施例にて説明されているものと同様の構成および機能を有する部分に対しては、上述の実施例と同様の符号が用いられ得るものとする。そして、かかる部分の説明については、技術的に矛盾しない範囲内において、上述の実施例における説明が適宜援用され得るものとする。また、上述の実施例の一部、および、変形例の全部または一部が、技術的に矛盾しない範囲内において、適宜、複合的に適用され得る。
図25は変形例に係るバックバイアス発生回路を含むバックバイアス制御回路のブロック図である。
変形例では、第一n型ウェル領域21Aと、第一p型ウェル領域11Aおよび第二p型ウェル領域11Bと、を接続する経路66と、の間にダイオード67を挿入する。また、第二n型ウェル領域21Bとグラウンド配線42の間にもダイオード68を挿入する。その他の構成は実施例と同様である。
このようにすると、第一n型ウェル領域21Aと第一p型ウェル領域11Aとの間の電荷転送、および第一n型ウェル領域21Aと第二p型ウェル領域11Bとの間の電荷転送は、両者の電位差がダイオードのしきい値となった時点で停止する。実施例の図18,19,20,21のでは比較器77で経路61をオフとするタイミングを決定するが、比較器77の応答が遅れた場合でも、第一n型ウェル領域21Aと第一p型ウェル領域11Aとの電位差、および第一n型ウェル領域21Aと第二p型ウェル領域11Bとの電位差が過度に近づくことが無い。また、第二n型ウェル領域21Bの電位がGNDまで低下してしまうことも無い。このため、応答速度の遅い低電力な比較器を使用することができる。
次に、効果について図26〜29を用いて説明する。図26は図25の回路を基にしたシミュレーション用の回路図である。図27は図8の回路を基にしたシミュレーション用の回路図である。図28は図26の回路のシミュレーション波形である。図29は図27の回路のシミュレーション波形である。
図26、27ではスイッチSW1、SW2をpMOS、スイッチSW1’、SW2’をnMOSとし、それぞれのゲートに電圧源51、52を接続してスイッチのオンオフを制御する。電圧源51はスイッチSW1、SW2の制御信号であり、電圧源52はスイッチSW1’、SW2’の制御信号である。また、基板容量はCdnw=10nF、Cnw=5nF、Cdnw2=2.5nF、Cnw2=1.25nFと仮定している。ここで電源回路40には1KΩの出力インピーダンスがあるものとする。
VDD=0.75Vとし、初期状態ではVBP=VBP2=1.75V、VBN=VBN2=−1Vとしている。時刻10μsでnMOSのゲート電圧(電圧源52)を−1.25Vから1.75Vに変化させてnMOSをオフからオンへ変化させ、pMOSのゲート電圧(電圧源51)を2Vから−1Vに変化させてpMOSをオフからオンへ変化させる。これにより、VBPとVBP2はVDD(=0.75V)に向かって変化し、VBNはGND(=0V)に向かって変化する。この速度を変形例(図28)と比較例(図29)で比較する。目標値までの変化量の80%、つまりVBPとVBP2が0.95V、VBNが−0.2Vまで変化するまでの時間で比較する。
比較例ではVBNの変化に要する時間は0.8μsと十分早いが、VBPは42μsと時間がかかる。pWell側はグラウンド経由で放電しても、十分な速度であるが、nWell側は電源回路の出力インピーダンスの影響で遅くなっている。
これに対して、変形例ではVBNの変化に要する時間は2μsと遅くなるが、pWellが接続しているnWellのVBPで5μs、nWellのみで放電しているVBP2でも8μsと速い。これは、電源回路の出力インピーダンスの影響を受けないためである。このように、変形例では電源回路に影響されず、高速な基板バイアスの放電が可能となる。特に、pWellとnWellが接続しているウェルは接続していないウェルよりも放電時の電位差が大きくなるぶんだけ高速な放電が可能である。変形例のシミュレーション結果について説明したが実施例も同様である。
以上、本発明者によってなされた発明を実施形態、実施例および変形例に基づき具体的に説明したが、本発明は、上記実施形態、実施例および変形例に限定されるものではなく、種々変更可能であることはいうまでもない。
例えば、実施例ではp型基板に深いn型ウェルを形成した例を説明したが、n型基板に深いp型ウェルを形成してもよい。この場合、pWellの全容量はnWellの全容量よりも大きくなる。このため、第二n型ウェル領域(nWell2)21Bを経路61に接続し、第二p型ウェル領域(pWell2)11Bを経路61に接続されない。
また、実施例では電源回路を内蔵している例を説明したが、電源回路を内蔵しない場合にも適用することができる。
10:nチャネル型MOSFET(nMOS)
11:p型ウェル(pWell)
12:nMOS用バックバイアス発生回路
20:pチャネル型MOSFET(pMOS)
21:n型ウェル(nWell)
22:pMOS用バックバイアス発生回路
40:電源回路
41:電源配線
42:グラウンド配線
43:電源入力端子
44:グラウンド端子
61:経路

Claims (14)

  1. nチャネル型MOSFETとpチャネル型MOSFETで構成され、動作状態と待機状態とを有する回路と、
    前記動作状態において前記回路の電源電圧が印加され、前記待機状態において前記電源電圧より高い電圧が印加される前記pチャネル型MOSFET用のn型ウェルと、
    前記動作状態において前記回路のグラウンド電圧が印加され、前記待機状態において前記グラウンド電圧より低い電圧が印加される前記nチャネル型MOSFET用のp型ウェルと、
    前記回路が待機状態から動作状態へ遷移する際に、前記n型ウェルと前記p型ウェルとを電気的に接続する経路と、
    前記n型ウェルと前記p型ウェルとを前記経路に接続するスイッチと、
    を備え
    前記スイッチは第一スイッチと第二スイッチと第三スイッチとを有し、
    前記n型ウェルは、前記第一スイッチを介して経路に接続される第一領域と、前記経路に接続されない第二領域と、を有し、
    前記p型ウェルは、前記第二スイッチを介して前記経路に接続される第三領域と、前記第三スイッチを介して前記経路に接続される第四領域と、を有し、
    前記第一スイッチ、前記第二スイッチおよび前記第三スイッチがオンしている間、前記n型ウェルの前記第一領域と前記p型ウェルの前記第三領域と前記p型ウェルの前記第四領域とは前記経路を介して接続される半導体装置。
  2. 請求項において、
    前記n型ウェルの前記第一領域と前記p型ウェルの前記第三領域および前記第四領域の容量が等しい半導体装置。
  3. 請求項またはにおいて、
    前記回路が待機状態から動作状態へ遷移する際に、前記n型ウェルの前記第一領域の電位が電源電位と等しくなる時点で前記第一スイッチがオフし、前記p型ウェルの前記第三領域の電位がグラウンド電位と等しくなる時点で前記第二スイッチがオフし、前記第四領域の電位がグラウンド電位と等しくなる時点で前記第三スイッチがオフする半導体装置。
  4. 請求項において、
    さらに、前記n型ウェルの前記第二領域とグラウンドとを接続する第四スイッチを備え、
    前記回路が待機状態から動作状態へ遷移する際に、前記第四スイッチをオンし、前記n型ウェルの前記第二領域の電位が電源電位と等しくなる時点で前記第四スイッチをオフする半導体装置。
  5. 請求項において、さらに、
    前記第一スイッチにアノードが接続され、前記経路にカソードが接続されるダイオードと、
    前記第四スイッチにアノードが接続され、前記グラウンドにカソードが接続されるダイオードと、
    を備える半導体装置。
  6. 請求項において、
    前記回路は、前記第一領域と第三領域で構成される第一機能ブロックと、前記第二領域と第四領域で構成される第二機能ブロックと、を備える半導体装置。
  7. 請求項において、
    前記第一機能ブロックはCPUを有し、
    前記CPUの低消費電力命令を実行により前記動作状態から前記待機状態に遷移し、
    割込み要求に基づいて前記待機状態から前記動作状態に遷移する半導体装置。
  8. pチャネル型MOSFET用のn型ウェルと、
    nチャネル型MOSFET用のp型ウェルと、
    前記n型ウェルと前記p型ウェルとを電気的に接続する経路と、
    前記n型ウェルに電源電圧よりも高い電圧を供給する第一バックバイアス発生回路と、
    前記p型ウェルにグラウンド電圧よりも低い電圧を供給する第二バックバイアス発生回路と、
    前記第一バックバイアス発生回路および前記第二バックバイアス発生回路に前記電源電圧を供給する電源回路と、
    前記n型ウェルに前記電源回路または前記第一バックバイアス発生回路または前記n型ウェルと前記p型ウェルを接続する経路のいずれかを接続する第一切替え回路と、
    前記p型ウェルに前記電源回路または前記第二バックバイアス発生回路または前記経路のいずれかを接続する第二切替え回路と、
    前記p型ウェルに前記電源回路または前記第二バックバイアス発生回路または前記経路のいずれかを接続する第三切替え回路と、
    を備え
    前記n型ウェルは、前記第一切替え回路を介して経路に接続される第一領域と、前記経路に接続されない第二領域と、を有し、
    前記p型ウェルは、前記第二切替え回路を介して前記経路に接続される第三領域と、前記第三切替え回路を介して前記経路に接続される第四領域と、を有する半導体装置。
  9. 請求項において、
    さらに、前記n型ウェルの前記第二領域に前記電源回路または前記第一バックバイアス発生回路またはグラウンドのいずれかを接続する第四切替え回路を備える半導体装置。
  10. 請求項において、さらに、
    前記第一切替え回路にアノードが接続され、前記経路にカソードが接続されるダイオードと、
    前記第四切替え回路にアノードが接続され、前記グラウンドにカソードが接続されるダイオードと、
    を備える半導体装置。
  11. 請求項において、
    前記第一切替え回路は前記n型ウェルの前記第一領域の電位と前記電源回路の電位とを比較する第一比較器を備え、前記n型ウェルの前記第一領域の電位が前記電源回路の電位と所定の関係になるときに、前記n型ウェルの前記第一領域と前記経路との接続を遮断し、
    前記第二切替え回路は前記p型ウェルの前記第三領域の電位と前記グラウンドの電位とを比較する第二比較器を備え、前記p型ウェルの前記第三領域の電位が前記グラウンドの電位と所定の関係になるときに、前記p型ウェルの前記第三領域と前記経路との接続を遮断し、
    前記第三切替え回路は前記p型ウェルの前記第四領域の電位と前記グラウンドの電位とを比較する第三比較器を備え、前記p型ウェルの前記第四領域の電位が前記グラウンドの電位と所定の関係になるときに、前記p型ウェルの前記第四領域と前記経路との接続を遮断し、
    前記第四切替え回路は前記n型ウェルの前記第二領域の電位と前記電源回路の電位とを比較する第四比較器を備え、前記n型ウェルの前記第二領域の電位が前記電源回路の電位と所定の関係になるときに、前記n型ウェルの前記第二領域と前記グラウンドとの接続を遮断する半導体装置。
  12. 請求項11において、
    前記第一比較器の非反転入力端子は前記n型ウェルの前記第一領域に接続され、反転入力端子は前記電源回路に接続され、前記非反転入力端子はオフセットを有し、
    前記第二比較器の非反転入力端子は前記グラウンドに接続され、反転入力端子は前記p型ウェルの前記第三領域に接続され、前記非反転入力端子はオフセットを有し、
    前記第三比較器の非反転入力端子は前記グラウンドに接続され、反転入力端子は前記p型ウェルの前記第三領域に接続され、前記非反転入力端子はオフセットを有し、
    前記第四比較器の非反転入力端子は前記n型ウェルの前記第一領域に接続され、反転入力端子は前記電源回路に接続され、前記非反転入力端子はオフセットを有する半導体装置。
  13. 請求項において、
    さらに、前記n型ウェルと前記p型ウェルとが形成される第一深いn型ウェルを備え、
    前記第一切替え回路、前記第二切替え回路、前記第三切替え回路および前記第四切替え回路は、前記第一深いn型ウェル内に形成される半導体装置。
  14. 請求項13において、
    前記電源回路、前記第一バックバイアス発生回路および前記第二バックバイアス発生回路は前記第一深いn型ウェルとは異なる第二深いn型ウェル内に形成される半導体装置。
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Publication number Priority date Publication date Assignee Title
JPH0936246A (ja) 1995-07-18 1997-02-07 Nec Corp 半導体装置
JPH10229165A (ja) * 1997-02-17 1998-08-25 Ricoh Co Ltd 半導体集積回路装置
US6593799B2 (en) * 1997-06-20 2003-07-15 Intel Corporation Circuit including forward body bias from supply voltage and ground nodes
JP4014708B2 (ja) 1997-08-21 2007-11-28 株式会社ルネサステクノロジ 半導体集積回路装置の設計方法
JP2005175505A (ja) * 1997-08-21 2005-06-30 Renesas Technology Corp 半導体集積回路装置
JP2004031411A (ja) 2002-06-21 2004-01-29 Renesas Technology Corp 半導体装置
US7859062B1 (en) * 2004-02-02 2010-12-28 Koniaris Kleanthes G Systems and methods for integrated circuits comprising multiple body biasing domains
JP5057430B2 (ja) * 2006-12-18 2012-10-24 ルネサスエレクトロニクス株式会社 半導体集積回路とその製造方法
US7791403B2 (en) * 2008-09-08 2010-09-07 International Business Machines Corporation Transitioning digital integrated circuit from standby mode to active mode via backgate charge transfer
JP2018006459A (ja) * 2016-06-29 2018-01-11 ルネサスエレクトロニクス株式会社 半導体装置

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