JP6864568B2 - 半導体装置 - Google Patents
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Description
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
すなわち、半導体装置は、動作状態において電源電圧が印加され、待機状態において前記電源電圧より高い電圧が印加されるn型ウェルと、前記動作状態においてグラウンド電圧が印加され、前記待機状態において前記グラウンド電圧より低い電圧が印加されるp型ウェルと、待機状態から動作状態へ遷移する際に、前記n型ウェルと前記p型ウェルとを電気的に接続する経路と、を備える。
実施形態に係る半導体装置は、待機状態において、回路の電源電圧より高い電圧が印加されるn型ウェル21と、待機状態において、回路のグラウンド電圧より低い電圧が印加されるp型ウェル11と、を備える。さらに、n型ウェル21に電位を供給するウェル供給電位の切替え回路SW1と、p型ウェル11に電位を供給するウェル供給電位の切替え回路SW1’と、切替え回路SW1と切替え回路SW1’とを接続する経路61と、を備える。回路が待機状態から動作状態へ遷移する際に、切替え回路SW1はn型ウェル21を経路61に接続し、切替え回路SW1’はp型ウェル11を経路61に接続する。
(1)動作状態において、CPU101が低消費電力動作の命令を実行する等してCPUオン/オフ(ON/OFF)信号(SLEEP信号)をロー(OFF)にする(活性化する)。高速用クロック発生回路108はSLEEP信号に基づいて高速クロックON/OFF信号(HCKE信号)をロー(OFF)にしてCPU101やSRAM102、他のロジック回路などへの高速用クロック(HCLK)の供給を停止する。
(2)高速用クロック発生回路108は、HCKE信号のローに基づいて発振を停止する。ここで低速用クロック発生回路109の発振は継続する。また、高速用クロック発生回路108は、HCKE信号のローによってクロック安定信号(HCLK_ST信号)をロー(非活性化)にする。また、システム制御回路113は、HCLK_ST信号のローに基づいてWAIT信号をハイにし、それから所定時間経過後にWAIT信号をローにしてWAKE1信号を非活性化する。バックバイアス制御回路111はWAKE1信号の非活性化に基づいてバックバイアスON/OFF信号(ACT信号)をローにする。
(3)ACT信号のローに基づいて高速用クロック(HCLK)の供給を停止したブロックのうち所定のブロック(CPU101、SRAM102、タイマ103、インタフェース回路)に対してバックバイアス(VDD+VBB、−VBB)が印加される。
(1)半導体チップ外または半導体チップ内部の動作状態の回路から割込み信号(INT信号)が発生する。
(2)INT信号のハイ(活性化)に基づいてシステム制御回路113はWAIT信号をハイにしてWAKE1信号を活性化する。バックバイアス制御回路111はWAKE1信号の活性化に基づいてACT信号をハイにする。ACT信号のハイに基づいて高速用クロック(HCLK)を供給するブロックのうち所定のブロック(CPU101、SRAM102、タイマ103、インタフェース回路)のバックバイアス印可が停止され、ウェル電位が電源電位またはグラウンド電位に戻される。
(3)システム制御回路113はINT信号の活性化から所定時間経過(バックバイアス電位の遷移に十分な時間だけ待つ)後WAIT信号をローにしてWAKE2信号を活性化する。
(4)高速用クロック発生回路108はWAKE2信号の活性化に基づいて発振を開始する。
(5)高速用クロック発生回路108の発振が安定したところで、高速用クロック発生回路108はHCLK_ST信号をハイにする。
(6)システム制御回路113はHCLK_ST信号のハイに基づいてWAKE3信号を活性化しSLEEP信号をハイにする。これにより、CPU101やSRAM102、他のロジック回路などへの高速用クロック(HCLK)の供給を開始し、割り込み処理を行う。
(1)最初の動作状態の期間では第一n型ウェル領域21Aと第二n型ウェル領域21Bの電位は電源電位(VDD)と等しく、第一p型ウェル領域11Aと第二p型ウェル領域11Bはグラウンド電位(GND)に等しくする。このとき、スイッチSW1の状態はa側、スイッチSW1’とスイッチSW2’の状態はa’側、スイッチSW2の状態はp側となっている。
(2)待機状態に移行するには、スイッチSW1はb側、スイッチSW1’とスイッチSW2’はb’側、スイッチSW2はq側とする。これにより、第一n型ウェル領域21Aと第二n型ウェル領域21BはpMOS用バックバイアス発生回路(BBGp)22に接続されて電源電位(VDD)よりも高い電位(VDD+VBB)となる。同時に第一p型ウェル領域11Aと第二p型ウェル領域11BはnMOS用バックバイアス発生回路(BBGn)12に接続されてグラウンド電位(GND)よりも低い電位(−VBB)となる。
(3)待機状態から動作状態に遷移する時に、まずスイッチSW1はc側、スイッチSW1’とスイッチSW2’はc’側、スイッチSW2はr側とする。これにより第一p型ウェル領域11Aと第二p型ウェル領域11Bと第一n型ウェル領域21Aとがパス61に接続され、両者の電荷が中和されることで第一n型ウェル領域21Aの電位(VBP)を下げ、第一p型ウェル領域11Aの電位(VBN)および第二p型ウェル領域11Bの電位(VBN2)を上げる。同時に、第二n型ウェル領域21Bはグラウンド配線42を介してグラウンド端子44に接続する。第一p型ウェル領域11Aと第二p型ウェル領域11Bと第一n型ウェル領域21Aとを接続する経路61は距離が短く、間にはスイッチSW1、SW1’、SW2’のオン抵抗があるのみである。これらの抵抗はチップ上でも数Ωと低くすることができるので、電荷の中和は電源回路40の出力インピーダンスや配線インダクタンスに制限されることなく高速に実行できる。
(4)第一n型ウェル領域21Aの電位(VBP)がVDDに近づく、または第一p型ウェル領域11Aの電位(VBN)および第二p型ウェル領域11Bの電位(VBN2)がGNDに近づいた時にスイッチSW1はa側、スイッチSW1’とスイッチSW2’はa’側とし、スイッチSW2はr側のままとする。これにより、経路61は切断され、第一n型ウェル領域21Aは電源配線41を介して電源回路40に接続され、第一n型ウェル領域21Aおよび第二p型ウェル領域11Bはグラウンド配線42を介してグラウンド端子44に接続される。
(5)さらに、第二n型ウェル領域21Bの電位がVDDに近づくと、スイッチSW2をp側とする。これにより第二n型ウェル領域21Bも電源配線41を介して電源回路40に接続される。なお、電源回路40を介する第二n型ウェル領域21Bは電源回路40のインピーダンスの影響で放電が遅れる。ここで、(4)と(5)の操作はウェルの電位をモニタしながら高速に行う必要がある。
深いn型ウェルを形成する場合は、一般的に各個別機能ブロックにおいてnWellの全容量はpWellの全容量よりも大きい。深いp型ウェルを形成する場合は、一般的に各個別機能ブロックにおいて、pWellの全容量はnWellの全容量よりも大きい。そこで、半導体チップ内の機能ブロックに基板バイアス制御の優先度を付ける。優先度の高い機能ブロックはnWellとpWellの両方が直結パスにつながる。しかし、優先度の低い機能ブロックはnWellとpWellのいずれかは全体が経路61につながるが、もう片方はつながらない領域が存在するようにする。これにより経路61に接続されるnWellとpWellの容量の合計を等しくすることができる。例えば、優先度の高い機能ブロックは第一n型ウェル領域21Aと第一p型ウェル領域11Aとで構成し、優先度の低い機能ブロックは第二n型ウェル領域21Bと第二p型ウェル領域11Bとで構成する。
以下、代表的な変形例について例示する。以下の変形例の説明において、上述の実施例にて説明されているものと同様の構成および機能を有する部分に対しては、上述の実施例と同様の符号が用いられ得るものとする。そして、かかる部分の説明については、技術的に矛盾しない範囲内において、上述の実施例における説明が適宜援用され得るものとする。また、上述の実施例の一部、および、変形例の全部または一部が、技術的に矛盾しない範囲内において、適宜、複合的に適用され得る。
11:p型ウェル(pWell)
12:nMOS用バックバイアス発生回路
20:pチャネル型MOSFET(pMOS)
21:n型ウェル(nWell)
22:pMOS用バックバイアス発生回路
40:電源回路
41:電源配線
42:グラウンド配線
43:電源入力端子
44:グラウンド端子
61:経路
Claims (14)
- nチャネル型MOSFETとpチャネル型MOSFETで構成され、動作状態と待機状態とを有する回路と、
前記動作状態において前記回路の電源電圧が印加され、前記待機状態において前記電源電圧より高い電圧が印加される前記pチャネル型MOSFET用のn型ウェルと、
前記動作状態において前記回路のグラウンド電圧が印加され、前記待機状態において前記グラウンド電圧より低い電圧が印加される前記nチャネル型MOSFET用のp型ウェルと、
前記回路が待機状態から動作状態へ遷移する際に、前記n型ウェルと前記p型ウェルとを電気的に接続する経路と、
前記n型ウェルと前記p型ウェルとを前記経路に接続するスイッチと、
を備え、
前記スイッチは第一スイッチと第二スイッチと第三スイッチとを有し、
前記n型ウェルは、前記第一スイッチを介して経路に接続される第一領域と、前記経路に接続されない第二領域と、を有し、
前記p型ウェルは、前記第二スイッチを介して前記経路に接続される第三領域と、前記第三スイッチを介して前記経路に接続される第四領域と、を有し、
前記第一スイッチ、前記第二スイッチおよび前記第三スイッチがオンしている間、前記n型ウェルの前記第一領域と前記p型ウェルの前記第三領域と前記p型ウェルの前記第四領域とは前記経路を介して接続される半導体装置。 - 請求項1において、
前記n型ウェルの前記第一領域と前記p型ウェルの前記第三領域および前記第四領域の容量が等しい半導体装置。 - 請求項1または2において、
前記回路が待機状態から動作状態へ遷移する際に、前記n型ウェルの前記第一領域の電位が電源電位と等しくなる時点で前記第一スイッチがオフし、前記p型ウェルの前記第三領域の電位がグラウンド電位と等しくなる時点で前記第二スイッチがオフし、前記第四領域の電位がグラウンド電位と等しくなる時点で前記第三スイッチがオフする半導体装置。 - 請求項3において、
さらに、前記n型ウェルの前記第二領域とグラウンドとを接続する第四スイッチを備え、
前記回路が待機状態から動作状態へ遷移する際に、前記第四スイッチをオンし、前記n型ウェルの前記第二領域の電位が電源電位と等しくなる時点で前記第四スイッチをオフする半導体装置。 - 請求項4において、さらに、
前記第一スイッチにアノードが接続され、前記経路にカソードが接続されるダイオードと、
前記第四スイッチにアノードが接続され、前記グラウンドにカソードが接続されるダイオードと、
を備える半導体装置。 - 請求項1において、
前記回路は、前記第一領域と第三領域で構成される第一機能ブロックと、前記第二領域と第四領域で構成される第二機能ブロックと、を備える半導体装置。 - 請求項6において、
前記第一機能ブロックはCPUを有し、
前記CPUの低消費電力命令を実行により前記動作状態から前記待機状態に遷移し、
割込み要求に基づいて前記待機状態から前記動作状態に遷移する半導体装置。 - pチャネル型MOSFET用のn型ウェルと、
nチャネル型MOSFET用のp型ウェルと、
前記n型ウェルと前記p型ウェルとを電気的に接続する経路と、
前記n型ウェルに電源電圧よりも高い電圧を供給する第一バックバイアス発生回路と、
前記p型ウェルにグラウンド電圧よりも低い電圧を供給する第二バックバイアス発生回路と、
前記第一バックバイアス発生回路および前記第二バックバイアス発生回路に前記電源電圧を供給する電源回路と、
前記n型ウェルに前記電源回路または前記第一バックバイアス発生回路または前記n型ウェルと前記p型ウェルを接続する経路のいずれかを接続する第一切替え回路と、
前記p型ウェルに前記電源回路または前記第二バックバイアス発生回路または前記経路のいずれかを接続する第二切替え回路と、
前記p型ウェルに前記電源回路または前記第二バックバイアス発生回路または前記経路のいずれかを接続する第三切替え回路と、
を備え、
前記n型ウェルは、前記第一切替え回路を介して経路に接続される第一領域と、前記経路に接続されない第二領域と、を有し、
前記p型ウェルは、前記第二切替え回路を介して前記経路に接続される第三領域と、前記第三切替え回路を介して前記経路に接続される第四領域と、を有する半導体装置。 - 請求項8において、
さらに、前記n型ウェルの前記第二領域に前記電源回路または前記第一バックバイアス発生回路またはグラウンドのいずれかを接続する第四切替え回路を備える半導体装置。 - 請求項9において、さらに、
前記第一切替え回路にアノードが接続され、前記経路にカソードが接続されるダイオードと、
前記第四切替え回路にアノードが接続され、前記グラウンドにカソードが接続されるダイオードと、
を備える半導体装置。 - 請求項9において、
前記第一切替え回路は前記n型ウェルの前記第一領域の電位と前記電源回路の電位とを比較する第一比較器を備え、前記n型ウェルの前記第一領域の電位が前記電源回路の電位と所定の関係になるときに、前記n型ウェルの前記第一領域と前記経路との接続を遮断し、
前記第二切替え回路は前記p型ウェルの前記第三領域の電位と前記グラウンドの電位とを比較する第二比較器を備え、前記p型ウェルの前記第三領域の電位が前記グラウンドの電位と所定の関係になるときに、前記p型ウェルの前記第三領域と前記経路との接続を遮断し、
前記第三切替え回路は前記p型ウェルの前記第四領域の電位と前記グラウンドの電位とを比較する第三比較器を備え、前記p型ウェルの前記第四領域の電位が前記グラウンドの電位と所定の関係になるときに、前記p型ウェルの前記第四領域と前記経路との接続を遮断し、
前記第四切替え回路は前記n型ウェルの前記第二領域の電位と前記電源回路の電位とを比較する第四比較器を備え、前記n型ウェルの前記第二領域の電位が前記電源回路の電位と所定の関係になるときに、前記n型ウェルの前記第二領域と前記グラウンドとの接続を遮断する半導体装置。 - 請求項11において、
前記第一比較器の非反転入力端子は前記n型ウェルの前記第一領域に接続され、反転入力端子は前記電源回路に接続され、前記非反転入力端子はオフセットを有し、
前記第二比較器の非反転入力端子は前記グラウンドに接続され、反転入力端子は前記p型ウェルの前記第三領域に接続され、前記非反転入力端子はオフセットを有し、
前記第三比較器の非反転入力端子は前記グラウンドに接続され、反転入力端子は前記p型ウェルの前記第三領域に接続され、前記非反転入力端子はオフセットを有し、
前記第四比較器の非反転入力端子は前記n型ウェルの前記第一領域に接続され、反転入力端子は前記電源回路に接続され、前記非反転入力端子はオフセットを有する半導体装置。 - 請求項9において、
さらに、前記n型ウェルと前記p型ウェルとが形成される第一深いn型ウェルを備え、
前記第一切替え回路、前記第二切替え回路、前記第三切替え回路および前記第四切替え回路は、前記第一深いn型ウェル内に形成される半導体装置。 - 請求項13において、
前記電源回路、前記第一バックバイアス発生回路および前記第二バックバイアス発生回路は前記第一深いn型ウェルとは異なる第二深いn型ウェル内に形成される半導体装置。
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