JP2018006459A - 半導体装置 - Google Patents

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Abstract

【課題】所望の値の基板バイアス電圧を効率的に生成する。【解決手段】半導体装置１において、基板電圧発生回路３０は、クロック信号ＳＵＢＣＬＫを分周または逓倍する分周逓倍回路３２Ｐ，３２Ｎと、分周または逓倍されたクロック信号ＰＵＭＰＣＬＫＰ，ＰＵＭＰＣＬＫＮに従って動作することによって、基板バイアス電圧ＶＳＵＢＰ，ＶＳＵＢＮを生成するチャージポンプ回路３３Ｐ，３３Ｎとを備える。分周・逓倍回路３２Ｐ，３２Ｎの分周・逓倍率は、処理回路１１からの指令によって変更可能である。【選択図】図１

Description

この開示は、半導体装置に関し、たとえば、ＳＯＴＢを利用したＭＩＳＦＥＴに好適に用いられるものである。
ＳＯＴＢ（Silicon ON Thin Buried oxide）とは、１０ｎｍ程度の比較的薄い埋め込み酸化膜（ＢＯＸ：Buried Oxide）によって絶縁層が形成されたＳＯＩ（Silicon ON Insulator）基板構造である。ＳＯＴＢを利用したＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）では、ＢＯＸ層上に形成されたチャネル層の膜厚を薄くすることによって短チャネル効果を抑制することができる。また、ＢＯＸ層下の基板の不純物濃度を調整することによって閾値電圧を制御できる。このため、チャネル層の不純物を低濃度化することによって閾値電圧のばらつきを抑制することができる（ＳＯＴＢ上のＭＩＳＦＥＴについて、たとえば、特開２０１３−１１８３１７号公報（特許文献１）を参照）。
さらに、ＳＯＴＢを利用したＭＩＳＦＥＴでは、薄いＢＯＸ層を利用して基板からの電圧印加によって個々のトランジスタの閾値電圧を調整することができる。この場合、薄いＢＯＸ層が設けられていることによって、ソースまたはドレインとバルク基板との間の接合リーク電流はほとんど問題にならないという利点がある。
ＳＯＴＢを用いたものではないが、特開２０１４−１１６０１４号公報（特許文献２）は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのリーク電流を制御するために半導体装置の内部温度に応じて基板バイアス電圧を調整する技術を開示する。
具体的にこの文献の半導体装置において、基板電圧を生成する適応型基板バイアス発生器は、ルックアップテーブルと電圧発生器とを含む（図６を参照）。ルックアップテーブルは、温度検出器から出力された温度コードに対応する電圧コードを出力する。電圧発生器は、ルックアップテーブルから提供された電圧コードに対応する基板バイアス電圧を生成する。たとえば、電圧発生器は、電圧コードによって制御される電圧分配器（Voltage Divider）から構成される。
特許文献２は、適応型基板バイアス発生器の他の実装例として関数発生器を例示しているが（図７を参照）、具体的な回路構成は明らかにされていない。
特開２０１３−１１８３１７号公報 特開２０１４−１１６０１４号公報
基板バイアス制御においては、所望の値の基板バイアス電圧を効率的に生成する必要がある。この点に関して、上記の特許文献２では、具体的にどのような方法でバイアス電圧を生成するかがほとんど開示されていない。電圧分配器（Voltage Divider）による構成例が唯一の例として示されているが、電圧分配器は電圧損失が大きいだけでなく、電圧分配を行うためのもととなる高電圧を半導体装置に供給する必要があり、必要な電源端子数が増加してしまう。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施形態による半導体装置において、基板電圧発生回路は、クロック信号を分周または逓倍する分周・逓倍回路と、分周または逓倍されたクロック信号に従って動作することによって、基板バイアス電圧を生成するチャージポンプ回路とを備える。分周・逓倍回路の分周・逓倍率は、処理回路からの指令によって変更可能である。
上記の実施形態によれば、所望の値の基板バイアス電圧を効率的に生成することができる。
第１の実施形態による半導体装置の構成を示すブロック図である。 図１の基板電圧発生回路のより詳細な構成を示すブロック図である。 図２の分周回路の構成例を示す回路図である。 図２の逓倍回路の構成例を示す回路図である。 図２のＰＭＯＳ基板電圧生成用のチャージポンプ回路の構成例を示す回路図である。 図２のＮＭＯＳ基板電圧生成用のチャージポンプ回路の構成例を示す回路図である。 分周・逓倍率とチャージポンプ回路によって発生する基板電圧との関係を示す図である。 ＳＯＴＢ上に形成されたＭＯＳトランジスタの構成を概略的に示す断面図である。 第２の実施形態による半導体装置の構成を示すブロック図である。 ＰＭＯＳトランジスタのソース・ゲート間電圧とソース・ドレイン間電流との関係を示す図である。 逆方向基板電圧とＣＰＵスタンバイ電流との関係を示す図である。 第２の実施形態の半導体装置において、動作モードの変更手順を示すフローチャートである。 第３の実施形態の半導体装置において、動作モードの変更手順を示すフローチャートである。 基板電圧発生回路の分周・逓倍率を一定とした場合において、発生基板電圧および消費電流の変化を示す図である。 基板電圧発生回路の動作開始時に一時的に分周・逓倍率を増加させた場合において、発生基板電圧および消費電流の変化を示す図である。 第４の実施形態による半導体装置の構成を示すブロック図である。 第４の実施形態の半導体装置において、動作モードの変更手順を示すフローチャートである。 逆方向基板電圧とチャネルリーク電流との関係を示す図である。 逆方向基板電圧と最大動作周波数との関係を示す図である。 ＣＰＵ動作周波数と１クロックごとのＣＰＵ動作電流との関係を示す図である。 第５の実施形態による半導体装置の構成を示すブロック図である。 ＳＲＡＭのＰＭＯＳおよびＮＭＯＳトランジスタの閾値電圧と、スタティックノイズマージン限界および書き込みマージン限界との関係を示す図である。
以下、各実施形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
＜用語の説明＞
まず、この明細書で使用する用語のうち、特に注意すべきものについて説明する。
（１） ＭＯＳトランジスタの閾値電圧：ＭＯＳトランジスタの閾値電圧は、ＭＯＳトランジスタが導通し始めるときのゲート・ソース間電圧（ゲート電極の電位Ｖｇとソース電極の電位Ｖｓとの電位差（Ｖｇ−Ｖｓ））の絶対値として定義される。したがって、この明細書では、ＮＭＯＳ（Negative-channel MOS）トランジスタおよびＰＭＯＳ（Positive-channel MOS）トランジスタのいずれの場合も閾値電圧は正の値となる。
（２） 逆方向基板電圧：逆方向基板電圧は、基板とソース電極との間の電圧として定義される。ただし、閾値電圧が増加するときの逆方向基板電圧の符号を正とする。したがって、ＮＭＯＳトランジスタの場合には、基板電位Ｖｓｕｂがソース電位Ｖｓよりも低いとき（Ｖｓｕｂ＜Ｖｓ）、基板バイアス効果（body effect）によって閾値電圧が増加するので、逆方向基板電圧はＶｓ−Ｖｓｕｂによって定義される。ＰＭＯＳトランジスタの場合には、基板電位Ｖｓｕｂがソース電位Ｖｓよりも高いとき（Ｖｓｕｂ＞Ｖｓ）、基板バイアス効果によって閾値電圧が増加するので、逆方向基板電圧はＶｓｕｂ−Ｖｓによって定義される。逆方向基板電圧が０のとき、通常の場合、ＮＭＯＳトランジスタの基板電圧は接地電圧ＶＳＳに等しくなり、ＰＭＯＳトランジスタの基板電圧は電源電圧ＶＤＤに等しくなる。
（３） 分周・逓倍率：分周・逓倍率ｘの分周・逓倍回路は、入力クロック信号の周波数をｘ倍した信号を出力する。ｍ分周回路の場合、分周・逓倍率ｘは１／ｍに等しくなる。ｎ逓倍回路の場合、分周・逓倍率ｘはｎに等しくなる。
（４） ＣＰＵ（Central Processing Unit）のスタンバイ動作モード：通常動作時よりも低消費電力となるようなＣＰＵの動作モードをスタンバイ動作モードと称する。この明細書でのスタンバイ動作モードには、ＣＰＵ（Central Processing Unit）に供給するクロックの周波数を低周波数に変更する場合と、ＣＰＵへのクロックの供給を停止する場合とがある。いずれの場合も、ＣＰＵへの電源供給は遮断されていない。
＜第１の実施形態＞
［半導体装置の構成］
図１は、第１の実施形態による半導体装置の構成を示すブロック図である。図１では、電源電圧ＶＤＤの供給線、基板バイアス電圧ＶＳＵＢＰ，ＶＳＵＢＮの供給線、ならびに、クロック信号（メインクロック信号ＭＡＩＮＣＬＫ、サブクロック信号ＳＵＢＣＬＫ）の供給線が実線で示されている。制御信号ＣＮＴＬ１，ＣＮＴＬ２，ＣＮＴＬ３，ＣＮＴＬ４の供給線が破線で示されている。他のブロック図においても、制御信号線は破線で示されている。
図１を参照して、半導体装置１は、電源ノード２０と、接地ノード２１と、メインクロックノード２２と、サブクロックノード２３と、マイクロコンピュータ１０と、基板電圧発生回路３０と、スイッチ２４とを備える。これらの各要素は、共通の半導体基板上（不図示）に形成される。
電源ノード２０には電源電圧ＶＤＤが与えられ、接地ノード２１には接地電圧ＶＳＳが与えられる。電源電圧ＶＤＤは、半導体装置１の外部から供給されるようにしてもよいし、半導体装置１の内部の電源回路で生成するようにしてもよい。
メインクロックノード２２には、メインクロック信号ＭＡＩＮＣＬＫが供給され、サブクロックノード２３には、サブクロック信号ＳＵＢＣＬＫが供給される。メインクロック信号ＭＡＩＮＣＬＫおよびサブクロック信号ＳＵＢＣＬＫは、半導体装置１の外部から与えられるようにしてもよいし、半導体装置１の外部に接続された水晶発振器を利用して、半導体装置１の内部のクロック回路で生成するようにしてもよい。あるいは、半導体装置１の内部のオンチップオシレータで生成するようにしてもよい。
サブクロック信号ＳＵＢＣＬＫの周波数は、メインクロック信号ＭＡＩＮＣＬＫの周波数よりも低い。たとえば、メインクロック信号ＭＡＩＮＣＬＫは通常動作時に使用され、サブクロック信号ＳＵＢＣＬＫは低消費電力モード時に使用される。さらに、この実施形態の半導体装置１では、サブクロック信号ＳＵＢＣＬＫを分周または逓倍した信号が基板電圧発生回路３０のチャージポンプ回路に供給される。
マイクロコンピュータ１０は、ＣＰＵ（Central Processing Unit）１１、ＲＡＭ（Random Access Memory）１２、ＲＯＭ（Read Only Memory）１３、およびその他の図示しない周辺回路を含む。ＲＯＭ１３は、ＣＰＵ１１を動作させるためのプログラムを格納する。ＲＡＭ１２およびＲＯＭ１３は、ＣＰＵ１１の主記憶として用いられる。ＣＰＵ１１は、ＲＯＭ１３に格納されたプログラムに従って動作し、種々の演算処理を行うとともに、スイッチ２４および基板電圧発生回路３０の動作を制御する。
マイクロコンピュータ１０は、より一般的な半導体集積回路の一例として示されている。半導体集積回路１０は、ＡＳＩＣ（Application Specific Integrated Circuit）またはＦＰＧＡ（Field-Programmable Gate Array）などによって構成してもよい。半導体集積回路は、ＣＰＵ１１に対応する処理回路を含み（ＣＰＵ１１は処理回路の一例である）、処理回路はスイッチ２４および基板電圧発生回路３０を制御するための制御信号ＣＮＴＬ１，ＣＮＴＬ２，ＣＮＴＬ３，ＣＮＴＬ４を出力する。
スイッチ２４は、ＣＰＵ１１から与えられた制御信号ＣＮＴＬ１に従って、メインクロック信号ＭＡＩＮＣＬＫおよびサブクロック信号ＳＵＢＣＬＫのうちいずれか一方をＣＰＵ１１に供給する切り替えスイッチである。
基板電圧発生回路３０は、ＣＰＵ１１からの制御信号ＣＮＴＬ２，ＣＮＴＬ３，ＣＮＴＬ４に従って、マイクロコンピュータ１０（本実施形態の場合、特にＣＰＵ１１）に供給する基板バイアス電圧ＶＳＵＢＰ，ＶＳＵＢＮを生成する。基板バイアス電圧には、ＰＭＯＳＦＥＴ用の基板バイアス電圧ＶＳＵＢＰと、ＮＭＯＳＦＥＴ用の基板バイアス電圧ＶＳＵＢＮとがある。
具体的に、基板電圧発生回路３０は、ＰＭＯＳＦＥＴ用の基板バイアス電圧ＶＳＵＢＰを生成するための構成として、スイッチ３１Ｐと、分周・逓倍回路３２Ｐと、チャージポンプ回路３３Ｐと、スイッチ３４Ｐとを備える。さらに基板電圧発生回路３０は、ＮＭＯＳＦＥＴ用の基板バイアス電圧ＶＳＵＢＮを生成するための構成としてスイッチ３１Ｎと、分周・逓倍回路３２Ｎと、チャージポンプ回路３３Ｎと、スイッチ３４Ｎとを備える。
スイッチ３１Ｐ，３１Ｎは、ＣＰＵ１１から与えられた制御信号ＣＮＴＬ３に従って動作するオン／オフスイッチである。具体的に、スイッチ３１Ｐは、制御信号ＣＮＴＬ３が活性状態のときには、サブクロック信号ＳＵＢＣＬＫ信号を分周・逓倍回路３２Ｐに供給し、制御信号ＣＮＴＬ３が非活性状態のときには、サブクロック信号ＳＵＢＣＬＫ信号を遮断して分周・逓倍回路３２Ｐに供給しない。同様に、スイッチ３１Ｎは、制御信号ＣＮＴＬ３が活性状態のときには、サブクロック信号ＳＵＢＣＬＫ信号を分周・逓倍回路３２Ｎに供給し、制御信号ＣＮＴＬ３が非活性状態のときには、サブクロック信号ＳＵＢＣＬＫ信号を遮断して分周・逓倍回路３２Ｎに供給しない。
分周・逓倍回路３２Ｐは、スイッチ３１Ｐを介して受信したサブクロック信号ＳＵＢＣＬＫ信号の周波数を分周または逓倍することによって、チャージポンプ回路３３Ｐの駆動用のクロック信号ＰＵＭＰＣＬＫＰを生成する。分周・逓倍回路３２Ｐの分周・逓倍率は、制御信号ＣＮＴＬ２によって制御される。同様に、分周・逓倍回路３２Ｎはスイッチ３１Ｎを介して受信したサブクロック信号ＳＵＢＣＬＫ信号の周波数を分周または逓倍することによって、チャージポンプ回路３３Ｎの駆動用のクロック信号ＰＵＭＰＣＬＫＮを生成する。分周・逓倍回路３２Ｎの分周・逓倍率は、制御信号ＣＮＴＬ４によって制御される。
チャージポンプ回路３３Ｐは、電源電圧ＶＤＤを正方向に昇圧することによって、ＰＭＯＳＦＥＴ用の基板バイアス電圧ＶＳＵＢＰを生成する。したがって、生成された基板バイアス電圧ＶＳＵＢＰは電源電圧ＶＤＤよりも高電圧である。チャージポンプ回路３３Ｎは、接地電圧ＶＳＳを負方向に昇圧することによって（ここで、昇圧とは電圧の絶対値が増大するという意味である）、ＰＭＯＳＦＥＴ用の基板バイアス電圧ＶＳＵＢＰを生成する。したがって、生成された基板バイアス電圧ＶＳＵＢＮは接地電圧ＶＳＳよりも低電圧である。すなわち、接地電圧ＶＳＳを０Ｖとしたとき、基板バイアス電圧ＶＳＵＢＮは負電圧である。
スイッチ３４Ｐ，３４Ｎは、制御信号ＣＮＴＬ３に従って動作するオン／オフスイッチである。スイッチ３４Ｐは、制御信号ＣＮＴＬ３の活性状態のときはオフ状態となり、制御信号ＣＮＴＬ３が非活性状態のときはオン状態となってＰＭＯＳＦＥＴ用の基板バイアス電圧ＶＳＵＢＰを電源電圧ＶＤＤに固定する。スイッチ３４Ｎは、制御信号ＣＮＴＬ３の活性状態のときはオフ状態となり、制御信号ＣＮＴＬ３が非活性状態のときはオン状態となってＮＭＯＳＦＥＴ用の基板バイアス電圧ＶＳＵＢＮを接地電圧ＶＳＳに固定する。
したがって、基板電圧発生回路３０は、制御信号ＣＮＴＬ３が活性状態のとき、チャージポンプ回路３３Ｐ，３３Ｎが動作することによって生成された昇圧電圧を基板バイアス電圧ＶＳＵＢＰ，ＶＳＵＢＮとして出力する動作状態となり、制御信号ＣＮＴＬ３が非活性状態のとき、チャージポンプ回路３３Ｐ，３３Ｎが動作しない非動作状態となる。
［基板電圧発生回路の詳細な構成］
図２は、図１の基板電圧発生回路のより詳細な構成を示すブロック図である。図２には、図１の分周・逓倍回路３２Ｐ，３２Ｎのより詳細な構成が示されている。図２のうち図１と同一または対応する部分には同一の参照符号を付して説明を繰り返さない。
図２を参照して、分周・逓倍回路３２Ｐは、スイッチ回路４０Ｐと、分周回路４１Ｐと、逓倍回路４２Ｐと、マルチプレクサ４３Ｐ（ＭＵＸ）とを備える。以下に説明するように動作電流の低減のために、分周回路４１Ｐと逓倍回路４２Ｐは選択的に動作させる。具体的に、サブクロック信号ＳＵＢＣＬＫよりも低周波数のチャージポンプ用クロック信号ＰＵＭＰＣＬＫＰを生成する場合には、分周回路４１Ｐのみを動作させ、逓倍回路４２Ｐの動作を停止させる。逆に、サブクロック信号ＳＵＢＣＬＫよりも高周波数のチャージポンプ用クロック信号ＰＵＭＰＣＬＫＰを生成する場合には、逓倍回路４２Ｐのみを動作させ、分周回路４１Ｐの動作を停止させる。以下、各構成要素の動作について説明する。
スイッチ回路４０Ｐは、制御信号ＣＮＴＬ２が分周回路４１Ｐの動作開始と分周率とを表している場合には、分周回路４１Ｐに対して、動作開始指令と分周率との情報を含む制御信号ＣＮＴＬ５を供給するとともに、スイッチ３１Ｐを介して受信したサブクロック信号を供給する。この場合、スイッチ回路４０Ｐは、逓倍回路４２Ｐに対して、動作停止指令を含む制御信号ＣＮＴＬ５を送り、サブクロック信号ＳＵＢＣＬＫを供給しない。これにより、分周回路４１Ｐは動作を開始し、逓倍回路４２Ｐは動作を停止する。
スイッチ回路４０Ｐは、制御信号ＣＮＴＬ２が逓倍回路４２Ｐの動作開始と逓倍率とを表している場合には、逓倍回路４２Ｐに対して、動作開始指令と逓倍率との情報を含む制御信号ＣＮＴＬ５を供給するとともに、スイッチ３１Ｐを介して受信したサブクロック信号を供給する。この場合、スイッチ回路４０Ｐは、分周回路４１Ｐに対して、動作停止指令を含む制御信号ＣＮＴＬ５を送り、サブクロック信号ＳＵＢＣＬＫを供給しない。これにより、逓倍回路４２Ｐは動作を開始し、分周回路４１Ｐは動作を停止する。
マルチプレクサ４３Ｐは、制御信号ＣＮＴＬ２に従って、分周回路４１Ｐが動作中の場合は、分周回路４１Ｐから出力された分周後のサブクロック信号ＳＵＢＣＬＫをチャージポンプ回路用のクロック信号ＰＵＭＰＣＬＫＰとして出力する。マルチプレクサ４３Ｐは、制御信号ＣＮＴＬ２に従って、逓倍回路４２Ｐが動作中の場合は、逓倍回路４２Ｐから出力された逓倍後のサブクロック信号ＳＵＢＣＬＫをチャージポンプ回路用のクロック信号ＰＵＭＰＣＬＫＰとして出力する。
同様に、分周・逓倍回路３２Ｎは、スイッチ回路４０Ｎと、分周回路４１Ｎと、逓倍回路４２Ｎと、マルチプレクサ４３Ｎ（ＭＵＸ）とを備える。これらの回路の動作は、上記のＰＭＯＳＦＥＥＴ用の分周・逓倍回路３２Ｐの動作と同様である。具体的には、スイッチ回路４０Ｐ、分周回路４１Ｐ、逓倍回路４２Ｐ、マルチプレクサ４３Ｐ、チャージポンプ用クロック信号ＰＵＭＰＣＬＫＰ、および、制御信号ＣＮＴＬ２，ＣＮＴＬ５を、スイッチ回路４０Ｎ、分周回路４１Ｎ、逓倍回路４２Ｎ、マルチプレクサ４３Ｎ、チャージポンプ用クロック信号ＰＵＭＰＣＬＫＮ、および制御信号ＣＮＴＬ４，ＣＮＴＬ６にそれぞれ置き換えればよい。したがって、詳しい説明を繰り返さない。
［分周回路の構成例］
図３は、図２の分周回路の構成例を示す回路図である。図２の分周回路４１Ｐ，４１Ｎは、たとえば、図３に示す共通の構成の分周回路４１によって実現される。図３の分周回路４１は、カウンタ回路を利用したものである。ただし、本実施形態で利用可能な分周回路４１は、図３の構成に限定されるものでない。
図３を参照して、分周回路４１は、多段に直列接続された複数のＤ−フリップフロップ５０＿０，５０＿１，５０＿２（総称する場合、Ｄ−フリップフロップ５０と記載する）と、マルチプレクサ５１（ＭＵＸ）とを備える。図３では、簡単のためにＤ−フリップフロップ５０が３段直列に接続された例を示しているが、実際にはより多段のＤ−フリップフロップが接続されている。
各段のＤ−フリップフロップ５０において、反転出力信号／Ｑは入力信号Ｄとして入力される。各段のＤ−フリップフロップ５０＿ｉ（ｉ＝０，１，２，…）の非反転出力信号Ｑは、次段のＤ−フリップフロップ５０＿ｉ＋１にクロック信号ＣＬＫとして入力され、さらに、各段の出力信号Ｘｉとしてマルチプレクサ５１に入力される。マルチプレクサ５１は、制御信号ＣＮＴＬ５／ＣＮＴＬ６に従って、出力信号Ｘ０，Ｘ１，…のうちいずれか１つの信号をクロック信号ＣＬＫＯＵＴ１として出力する。
上記の構成によれば、第ｉ段目（ｉ＝０，１，２，…）のＤ−フリップフロップ５０＿ｉの出力信号Ｘｉの周波数は、サブクロック信号ＳＵＢＣＬＫの周波数の２のｉ乗分の１になる。したがって、マルチプレクサ５１によって、Ｄ−フリップフロップ５０＿ｉの出力信号Ｘｉを選択することによって、出力するクロック信号ＣＬＫＯＵＴ１の周波数を変更することができる。
［逓倍回路の構成例］
図４は、図２の逓倍回路の構成例を示す回路図である。図２の逓倍回路４２Ｐ，４２Ｎは、たとえば、図４に示す共通の構成の逓倍回路４２によって実現される。図４の逓倍回路４２は、ＰＬＬ（Phase Lock Loop）回路を利用したものである。ただし、本実施形態で利用可能な逓倍回路４２は、図４の構成に限定されるものでない。
図４を参照して、逓倍回路４２は、位相比較器５５（ＰＣ：Phase Comparator）と、ループフィルタ５６（ＬＰＦ：Loop Filter）と、電圧制御発振器５７（ＶＣＯ：Voltage Controlled Oscillator）と、分周回路５８とを備える。
位相比較器５５は、サブクロック信号ＳＵＢＣＬＫ（入力信号）と分周回路５８の出力信号（フィードバック信号）との位相差を検出する。ループフィルタ５６は、位相比較器５５の出力信号を平滑化するローパスフィルタである。電圧制御発振器５７は、ループフィルタ５６からの入力電圧に応じた周波数のクロック信号ＣＬＫＯＵＴ２を生成する。生成されたクロック信号ＣＬＫＯＵＴ２は、逓倍回路４２の出力信号としてチャージポンプ回路３３に出力されるとともに、分周回路５８に入力される。分周回路５８は、入力されたクロック信号ＣＬＫＯＵＴ２をｍ分周した信号（クロック信号ＣＬＫＯＵＴ２の周波数の１／ｍの周波数を有する信号）を、フィードバック信号として位相比較器５５に出力する。分周回路５８として、たとえば、図３で説明した分周回路の構成を利用することができる。
上記の構成によれば、逓倍回路４２から出力されるクロック信号ＣＬＫＯＵＴ２の周波数は、逓倍回路４２に入力されるサブクロック信号ＳＵＢＣＬＫの周波数のｍ倍になる。
［チャージポンプ回路の構成例］
図５は、図２のＰＭＯＳ基板電圧生成用のチャージポンプ回路の構成例を示す回路図である。図５のチャージポンプ回路３３Ｐは、Ｄｉｃｋｓｏｎ型のチャージポンプと呼ばれるものである。ただし、本実施形態で利用可能なチャージポンプ回路３３Ｐは、図５の構成に限定されるものでない。
図５を参照して、チャージポンプ回路３３Ｐは、入力ノード６０と、信号ノード６１と、出力ノード６２と、複数のコンデンサＣ１〜Ｃ５と、複数のダイオードＤ１〜Ｄ５と、インバータＩＮＶ１とを含む。ダイオードに代えてダイオード接続されたトランジスタを用いることもできる。
図５では、簡単のために５個のダイオードＤ１〜Ｄ５が接続された例を示しているが、実際には必要な昇圧電圧の大きさに応じてより多数のダイオードが直列に接続されている。ダイオードの数に応じてコンデンサの数も増加する。
まず、チャージポンプ回路３３Ｐの構成を説明する。入力ノード６０には電源電圧ＶＤＤが入力される。信号ノード６１にはクロック信号ＰＵＭＰＣＬＫＰが入力される。ダイオードＤ１〜Ｄ５は、入力ノード６０と出力ノード６２との間に順方向に（すなわち、入力ノード６０がアノード側、出力ノード６２がカソード側となるように）直列に接続される。コンデンサＣ１〜Ｃ５はダイオードＤ１〜Ｄ５にそれぞれ対応し、各コンデンサの一端は対応するダイオードのカソードに接続される。最後段のコンデンサＣ５を除いて、奇数番目のコンデンサＣ１，Ｃ３の他端はインバータＩＮＶ１を介して信号ノード６１と接続され、偶数番目のコンデンサＣ２，Ｃ４の他端は信号ノード６１と直接接続される。最後段のコンデンサＣ５の他端は接地ノード（接地電圧ＶＳＳ）に接続される。
次に、図５のチャージポンプ回路３３Ｐの動作について説明する。クロック信号ＰＵＭＰＣＬＫＰがハイレベル（Ｈレベル）のとき、奇数番目のダイオードＤ１，Ｄ３，Ｄ５がオン状態となり、偶数番目のダイオードＤ２，Ｄ４がオフ状態となる。これによって、コンデンサＣ１には入力ノード６０から正電荷が与えられ、コンデンサＣ２の正電荷はコンデンサＣ３に転送され、コンデンサＣ４の正電荷はコンデンサＣ５に転送される。一方、クロック信号ＰＵＭＰＣＬＫＰがローレベル（Ｌレベル）のとき、偶数番目のダイオードＤ２，Ｄ４がオン状態となり、奇数番目のダイオードＤ１，Ｄ３，Ｄ５がオフ状態となる。これによって、コンデンサＣ１の正電荷はコンデンサＣ２転送され、コンデンサＣ３の正電荷はコンデンサＣ４に転送される。以上により、クロック信号ＰＵＭＰＣＬＫＰに応答してコンデンサＣ１〜Ｃ５の正電荷が順次転送される。この結果、後段にいく程コンデンサの充電電圧が高められ、結果として、電源電圧ＶＤＤと同じ極性である正の昇圧電圧ＶＯＵＴＰがコンデンサＣ５に充電される。
上記の動作から明らかなように、接続されたコンデンサの数が増えるほど、最終的に到達可能な正の昇圧電圧は大きくなる（より高電圧まで到達する）。また、クロック信号ＰＵＭＰＣＬＫＰの周波数が高くなるほど、正電荷が速やかに転送されためにコンデンサおよびダイオードからリークする電流の割合が減るので、最終的に到達する正の昇圧電圧は大きくなる。
図６は、図２のＮＭＯＳ基板電圧生成用のチャージポンプ回路の構成例を示す回路図である。
図６のチャージポンプ回路３３Ｎは、ダイオードＤ１〜Ｄ５の極性が逆である点（すなわち、入力ノード６０がカソード側、出力ノード６２がアノード側）、ならびに入力ノード６０に電源電圧ＶＤＤに代えて接地電圧ＶＳＳが入力される点で図５のチャージポンプと異なる。図６のその他の構成は図５の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。以下、図６のチャージポンプ回路３３Ｎの動作について説明する。
クロック信号ＰＵＭＰＣＬＫＮがＨレベルのとき、奇数番目のダイオードＤ１，Ｄ３，Ｄ５がオフ状態となり、偶数番目のダイオードＤ２，Ｄ４がオン状態となる。これによって、コンデンサＣ２の正電荷はコンデンサＣ１に転送され、コンデンサＣ４の正電荷はコンデンサＣ３に転送される。一方、クロック信号ＰＵＭＰＣＬＫＮがＬレベルのとき、偶数番目のダイオードＤ２，Ｄ４がオフ状態となり、奇数番目のダイオードＤ１，Ｄ３，Ｄ５がオン状態となる。これによって、コンデンサＣ１の正電荷は入力ノード６０に引き抜かれ、コンデンサＣ３の正電荷はコンデンサＣ２に転送され、コンデンサＣ５の正電荷はコンデンサＣ４に転送される。以上により、クロック信号ＰＵＭＰＣＬＫＮに応答してコンデンサＣ１〜Ｃ５の電荷が順次転送される。この結果、後段にいく程コンデンサの充電電圧が低くなり、結果として、電源電圧ＶＤＤと逆極性である負の昇圧電圧ＶＯＵＴＮがコンデンサＣ５に充電される。
上記の動作から明らかなように、接続されたコンデンサの数が増えるほど、最終的に到達可能な負の昇圧電圧は大きくなる（より低電圧まで到達する）。また、クロック信号ＰＵＭＰＣＬＫＮの周波数が高くなるほど、電荷が速やかに転送されためにコンデンサおよびダイオードからリークする電流の割合が減るので、最終的に到達する負の昇圧電圧は大きくなる。
［基板電圧発生回路の動作について］
図７は、分周・逓倍率とチャージポンプ回路によって発生する基板電圧との関係を示す図である。図７の横軸は分周・逓倍回路３２の分周・逓倍率を表し、図７の縦軸は、チャージポンプ回路の発生電圧を絶対値で示している。なお、分周・逓倍回路３２Ｐ，３２Ｎによってチャージポンプ回路３３Ｐ，３３Ｎのクロック信号ＰＵＭＰＣＬＫＰ，ＰＵＭＰＣＬＫＮが生成されるので、分周・逓倍率は、クロック信号ＰＵＭＰＣＬＫＰ，ＰＵＭＰＣＬＫＮの周波数に比例する。
チャージポンプ回路３３Ｐ，３３Ｎの発生電圧ＶＯＵＴＰ，ＶＯＵＴＮは、チャージポンプ回路３３Ｐ，３３Ｎの各コンデンサに供給する電荷の量と、その電荷が接地ノードへリークする量とのつりあいによって決まる。そのため分周・逓倍率を上げることによって、チャージポンプ回路３３Ｐ，３３Ｎに入力されるクロック信号ＰＵＭＰＣＬＫＰ，ＰＵＭＰＣＬＫＮの周波数を上昇させて、チャージポンプ回路３３Ｐ，３３Ｎの各コンデンサへ供給する単位時間当たりの電荷量を増やすことができ、この結果、発生する基板バイアス電圧の絶対値を増加させることができる。ただし、分周・逓倍率が増加するほど、発生電圧ＶＯＵＴＰ，ＶＯＵＴＮの絶対値の上昇率は飽和傾向にある。
実際の回路動作では、分周・逓倍率とチャージポンプ回路３３Ｐ，３３Ｎの発生電圧ＶＯＵＴＰ，ＶＯＵＴＮとの関係を予め測定して、テーブル形式でＲＯＭ１３に格納しておくか、実験式のパラメータをＲＯＭ１３に格納しておく。そして、ＣＰＵ１１は、所望の基板電圧に対応する分周・逓倍率を、テーブルを参照することによって決定するか、または実験式に従って決定し、決定した分周・逓倍率を制御信号ＣＮＴＬ２，ＣＮＴＬ４として分周・逓倍回路３２Ｐ，３２Ｎにそれぞれ出力する。
［ＳＯＴＢ上に形成されたＭＯＳＦＥＴの構成］
以下、本実施形態の基板バイアス制御に適したトランジスタの構成であるＳＯＴＢ上のＭＯＳＦＥＴ（ＭＯＳトランジスタとも称する）について説明する。以下の説明において、ゲート絶縁膜は酸化シリコンに限らず他の材料も利用することができる。他の材料のゲート絶縁膜を用いる場合には、ＭＯＳＦＥＴに代えてＭＩＳＦＥＴと称する。
図８は、ＳＯＴＢ上に形成されたＭＯＳトランジスタの構成を概略的に示す断面図である。図８では、ＳＯＩ基板上に形成された、ＰＭＯＳＦＥＴ（７０Ｐ）およびＮＭＯＳＦＥＴ（７０Ｎ）の断面構成の一例が示されている。
ＳＯＩ基板８６は、Ｐ型シリコン基板（Ｐ−ＳＵＢ）８３の主面上に形成されたＢＯＸ層８０Ｐ，８０Ｎと、ＢＯＸ層８０Ｐ，８０Ｎ上に積層された単結晶シリコン層であるＳＯＩ層とを含む。ＳＯＩ層を利用してチャネル領域７９Ｐ，７９Ｎおよび不純物領域７６Ｐ，７７Ｐ，７６Ｎ，７７Ｎが形成される。また、Ｐ型シリコン基板８３の主面側の領域には、素子分離のために深いＮ型ウェル（Deep-N-Well）８２が形成され、深いＮ型ウェル８２の上部にＮ型ウェル（N-Well）８１ＰおよびＰ型ウェル（P-well）８１Ｎが形成される。
ＰＭＯＳＦＥＴ（７０Ｐ）は、ＢＯＸ層８０Ｐ上に形成されたチャネル領域７９Ｐと、ＢＯＸ層８０Ｐ上でチャネル領域を挟んで形成された不純物領域７６Ｐ，７７Ｐ（ドレイン領域７６Ｐおよびソース領域７７Ｐ）と、チャネル領域７９Ｐの表面上にゲート絶縁膜７８Ｐを介在して形成されたゲート層７５Ｐとを含む。ゲート層７５Ｐは、たとえば、ドープされた多結晶シリコンによって形成される。ゲート層７５Ｐの側壁を被覆するように絶縁膜であるサイドウォール８５Ｐが形成される。不純物領域７６Ｐ，７７Ｐおよびゲート層７５Ｐの表面上には金属電極７１Ｐ，７２Ｐ，７３Ｐ（ドレイン電極７１Ｐ、ソース電極７２Ｐ、ゲート電極７３Ｐ）がそれぞれ形成される。
同様に、ＮＭＯＳＦＥＴ（７０Ｎ）は、ＢＯＸ層８０Ｎ上に形成されたチャネル領域７９Ｎと、ＢＯＸ層８０Ｎ上でチャネル領域を挟んで形成された不純物領域７６Ｎ，７７Ｎ（ソース領域７６Ｎおよびドレイン領域７７Ｎ）と、チャネル領域７９Ｎの表面上にゲート絶縁膜７８Ｎを介在して形成されたゲート層７５Ｎとを含む。ゲート層７５Ｎは、たとえば、ドープされた多結晶シリコンによって形成される。ゲート層７５Ｎの側壁を被覆するように絶縁膜であるサイドウォール８５Ｎが形成される。不純物領域７６Ｎ，７７Ｎおよびゲート層７５Ｎの表面上には金属電極７１Ｎ，７２Ｎ，７３Ｎ（ソース電極７１Ｎ、ドレイン電極７２Ｎ、ゲート電極７３Ｎ）がそれぞれ形成される。
Ｎ型ウェル８１Ｐの表面上には、ＰＭＯＳＦＥＴ（７０Ｐ）にＢＯＸ層８０Ｐを介して基板バイアス電圧を印加するための基板電極７４Ｐが設けられる。同様に、Ｐ型ウェル８１Ｎの表面上には、ＮＭＯＳＦＥＴ（７０Ｎ）にＢＯＸ層８０Ｎを介して基板バイアス電圧を印加するための基板電極７４Ｎが設けられる。
ＳＯＩ基板には、さらに、上記の基板電極７４Ｐ，７４Ｎ、ＰＭＯＳＦＥＴ（７０Ｐ）、およびＮＭＯＳＦＥＴ（７０Ｎ）を電気的に分離するためにＳＴＩ（Shallow Trench Isolation）８４が形成されている。
図８の素子構造は公知の方法を用いて製造することができる（たとえば、特開２０１３−１１８３１７号公報（特許文献１）を参照）。以下、素子製造方法について簡単に説明する。
（１） まず、ＳＯＩ基板にＳＴＩ８４を形成する。ＳＴＩ８４は、たとえば、フォトレジストをマスクにしてエッチングによってトレンチを形成し、形成したトレンチに酸化シリコンなどの絶縁膜を埋め込むことによって形成される。
（２） 次に、イオン注入によって、深いＮ型ウェル８２、Ｎ型ウェル８１Ｐ、およびＰ型ウェル８１Ｎを形成する。
（３） 次に、基板電極７４Ｐ，７４Ｎを形成する部分のＳＯＩ層およびＢＯＸ層８０Ｐ，８０Ｎを除去する。
（４） 次に、ＰＭＯＳＦＥＴ（７０Ｐ）およびＮＭＯＳＦＥＴ（７０Ｎ）を形成する。具体的には、以下の手順による。
（４．１） まず、たとえば熱酸化によってゲート絶縁膜７８Ｐ，７８ＮをＳＯＩ層の表面全面に形成する。そして、ゲート絶縁膜７８Ｐ，７８Ｎの表面全面にゲート層７５Ｐ，７５Ｎを形成する。
（４．２） 次に、フォトリソグラフィとエッチングの手法によって、ゲート絶縁膜７８Ｐ，７８Ｎおよびゲート層７５Ｐ，７５Ｎを所望の形状に加工する。
（４．３） 次に、酸化シリコンなどの絶縁膜を全面に堆積させた後、異方性エッチングを施すことによって、ゲート層７５Ｐ，７５Ｎの側壁にサイドウォール８５Ｐ，８５Ｎを形成する。
（４．４） 次に、単結晶シリコンをＳＯＩ層が露出した部分に選択エピタキシャル成長させることによって、ソース領域７７Ｐ，７６Ｎおよびドレイン領域７６Ｐ，７７Ｎを形成する。形成されたＰＭＯＳＦＥＴ（７０Ｐ）用のソース領域７７Ｐおよびドレイン領域７６ＰにＰ型不純物を注入し、ＮＭＯＳＦＥＴ（７０Ｎ）用のソース領域７６Ｎおよびドレイン領域７７ＮにＮ型不純物を注入する。
（５） 次に、金属電極７１Ｐ〜７４Ｐ，７１Ｎ〜７４Ｎを形成することによって、図８の素子構造が完成する。なお、金属電極７１Ｐ〜７４Ｐ，７１Ｎ〜７４Ｎの形成する前に、金属電極が形成される半導体層の表面に金属シリサイド層を予め形成してもよい。
［効果］
以上のとおり、第１の実施形態の半導体装置によれば、チャージポンプ回路に供給するクロック信号の周波数を分周・逓倍回路によって変更することによって、所望の基板バイアス電圧を生成することができる。この方法による基板バイアス電圧の生成は、電圧分配器（Voltage Divider）を用いた特開２０１４−１１６０１４号公報（特許文献１）の方法に比べてロスが少なく効率的に基板バイアス電圧を生成することができる。
また、上記した基板バイアス制御は、ＳＯＴＢ基板を用いたＭＯＳＦＥＴに対して好適に用いることができる。この場合、薄いＢＯＸ層が設けられていることによって、ソースまたはドレインとバルク基板との間の接合リーク電流はほとんど問題にならないという利点がある。
＜第２の実施形態＞
［半導体装置の構成］
図９は、第２の実施形態による半導体装置の構成を示すブロック図である。第２の実施形態による半導体装置２は、半導体基板上に設けられた温度センサ１４をさらに備える点で第１の実施形態の半導体装置１と異なる。温度センサ１４は、ＣＰＵ１１が設けられた領域の基板温度を検出するために、この領域内またはこの領域に近接して設けられるのが好ましい。温度センサ１４は特に限定されないが、たとえば、サーミスタによって構成することができるし、ＰＮ接合の温度依存性を利用することもできる。
ＣＰＵ１１は、プログラムに従って動作することにより、温度センサ１４の検出値に基づいて最適な基板バイアス電圧となるように分周・逓倍率を変化させる。具体的な、基板バイアス制御の方法について、図１０〜図１２を参照して後述する。
図９のその他の点は図１などで説明した第１の実施形態の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
［スタンバイ電流の低減について］
基板バイアス電圧を調整することによって、ＣＰＵがスタンバイ動作モードのときの消費電流（スタンバイ電流）を低減することができる。この理由は、基板バイアス電圧を調整することによって閾値電圧を増加させ、これによってチャネルリーク電流（オフステート・リーク電流またはサブスレッショルド・リーク電流とも称する）を減少させることができるからである。スタンバイ動作モードでは、温度センサ１４によって検出される基板温度に応じて基板バイアス電圧をさらに調整するのが好ましい。以下、図１０および図１１を参照して具体的に説明する。
図１０は、ＰＭＯＳトランジスタのソース・ゲート間電圧とソース・ドレイン間電流との関係を示す図である。図１０を参照して、ソース・ゲート間電圧は、ソース電位からゲート電位を減じた値である。ソース・ドレイン間電流は、ソース電極からドレイン電極の方向に流れる電流を表す。実線の曲線は、逆方向基板電圧がＶ１（正の値）のときのＰＭＯＳトランジスタのソース・ドレイン間電流とソース・ゲート間電圧の大きさとの関係を示す。破線の曲線は、逆方向基板電圧がＶ２（Ｖ１より大きい）のときのＰＭＯＳトランジスタのソース・ドレイン間電流とソース・ゲート間電圧の大きさとの関係を示す。
図１０に示すように、ＰＭＯＳトランジスタの場合には、逆方向基板電圧をＶ１からＶ２に増加させると（基板バイアス電圧はソース電圧よりもさらに大きくなる）、閾値電圧が増加するので、ソース・ゲート間電圧が０Ｖのときのソース・ドレイン間電流（チャネルリーク電流）はＩ１からＩ２に減少する。
ＮＭＯＳトランジスタの場合にも基板バイアス制御によって同様の効果を得ることができる。具体的には、逆方向基板電圧をＶ１からＶ２に増加させると（基板バイアス電圧はソース電圧よりもさらに小さくなる）、ゲート・ソース間電圧が０Ｖのときのドレイン・ソース間電流（チャネルリーク電流）をＩ１からＩ２に減少させることができる。
このように、ＭＯＳトランジスタの基板バイアス電圧を制御することによってチャネルリーク電流を減少させることができ、その結果、ＣＰＵのスタンバイ電流を減少させることができる。
図１１は、逆方向基板電圧とＣＰＵスタンバイ電流との関係を示す図である。図１１では、基板温度が室温に等しい場合における逆方向基板電圧とＣＰＵスタンバイ電流との関係を実線で示し、基板温度が室温より高温の場合の関係を破線で示している。
基板温度が室温の場合、逆方向基板電圧が０Ｖのままで（通常動作時と同じ）、スタンバイ動作モード（クロック供給の停止）に移行すると、ＣＰＵにはスタンバイ電流Ｉ１０が流れる。このとき、逆方向基板電圧Ｖ１を与えることによって、スタンバイ電流をＩ１０からＩ１１まで低減させることができる。
次に、基板電圧が室温よりも高温になると、逆方向基板電圧Ｖ１を印加したとしてもスタンバイ電流はＩ１１にはならず、それよりも大きな値であるＩ１２に増加する。そこで、ＣＰＵ１１は、プログラムに従って、温度センサ１４の検出値に応じて分周・逓倍回路３２Ｐ，３２Ｎに与える分周・逓倍率の指令値を増加することによって、基板電圧発生回路３０から供給される逆方向基板電圧をＶ２まで増加させる。この結果、スタンバイ電流を室温時と同じＶ１１まで減少させることができる。
このように、温度センサ１４での検出値に応じて分周・逓倍率を調整することによって逆方向基板電圧が変更され、この結果、スタンバイ電流の温度依存性を低減させることができる。
［アクティブ動作モードとスタンバイ動作モードとの間の移行手順］
図１２は、第２の実施形態の半導体装置において、動作モードの変更手順を示すフローチャートである。以下の説明において、ＣＰＵが通常動作状態の場合の動作モードをアクティブ動作モードと称する。
図９および図１２を参照して、ＣＰＵ１１は、ＲＯＭ１３に格納されているプログラムに従って動作することによって、アクティブ動作モード（通常動作時）からスタンバイ動作モード（低消費電力動作時）への切り替え、およびその逆方向への切り替えを行う。以下、動作モードの切り替え手順を具体的に説明する。
プログラム開始時は、ＣＰＵ１１は、制御信号ＣＮＴＬ１によってスイッチ２４を制御することによって高速のメインクロック信号ＭＡＩＮＣＬＫの供給を受ける。このとき、ＣＰＵ１１は、高速のメインクロック信号ＭＡＩＮＣＬＫに従ってアクティブ動作モードのプログラムを実行している（ステップＳ１００）。
その後、ＣＰＵ１１は、プログラムに従ってスタンバイ動作モード移行命令の実行を開始する（ステップＳ１０５）。まず、ＣＰＵ１１は、温度センサ１４によって、基板温度を検出する（ステップＳ１１０）。
次に、ＣＰＵ１１は、検出された基板温度に対応したサブクロック信号ＳＵＢＣＬＫの分周・逓倍率を決定する（ステップＳ１１５）。ＣＰＵ１１は、制御信号ＣＮＴＬ２，ＣＮＴＬ４によって分周・逓倍回路３２Ｐ，３２Ｎの分周・逓倍率を、基板温度に応じて決定した値に設定する。
ここで、基板温度が高くなるほど分周・逓倍率はより大きな値に設定される。これによって、チャージポンプ回路３３Ｐ，３３Ｎ用のクロック信号ＰＵＭＰＣＬＫＰ，ＰＵＭＰＣＬＫＮの周波数がより高くなるため、チャージポンプ回路３３Ｐ，３３Ｎによって生成される基板バイアス電圧の絶対値が増大する（逆方向基板電圧がより大きくなる）。この結果、基板温度上昇に伴うＭＯＳトランジスタのチャネルリーク電流の増大（さらに、ＣＰＵのスタンバイ電流の増大）を抑制することができる。
次に、ＣＰＵ１１は、制御信号ＣＮＴＬ１によってスイッチ２４を切り替えることによってメインクロック信号ＭＡＩＮＣＬＫに代えてサブクロック信号ＳＵＢＣＬＫの供給を受けるようにする（ステップＳ１２０）。さらに、ＣＰＵ１１は、制御信号ＣＮＴＬ３を活性化することによって、基板電圧発生回路３０の動作を開始する（ステップＳ１２５）。これによって、アクティブ動作モードからスタンバイ動作モードへの移行が完了する。その後、ＣＰＵ１１は、低速のサブクロック信号ＳＵＢＣＬＫに従ってスタンバイ動作モードのプログラムを実行する（ステップＳ１５０）。
ＣＰＵ１１は、スタンバイ動作モードのプログラムを実行中に（ステップＳ１５０）、プログラムに従ってアクティブ動作モードへの移行命令の実行を開始したとする（ステップＳ１５５）。
まず、ＣＰＵ１１は、制御信号ＣＮＴＬ３を非活性化することによって、基板電圧発生回路３０の動作を停止する（ステップＳ１６０）。この場合、スイッチ３４Ｐが切り替わることによって、ＰＭＯＳ用の基板バイアス電圧ＶＳＵＢＰとして電源電圧ＶＤＤが与えられる。スイッチ３４Ｎが切り替わることによって、ＮＭＯＳ用の基板バイアス電圧ＶＳＵＢＮとして接地電圧ＶＳＳが与えられる。
次に、ＣＰＵ１１は、制御信号ＣＮＴＬ１によってスイッチ２４を切り替えることによってサブクロック信号ＳＵＢＣＬＫに代えてメインクロック信号ＭＡＩＮＣＬＫの供給を受けるようにする（ステップＳ１６５）。その後、ＣＰＵ１１は、高速のメインクロック信号ＭＡＩＮＣＬＫに従ってアクティブ動作モードのプログラムを実行する（ステップＳ１００）。
［効果］
以上のとおり、第２の実施形態の半導体装置２によれば、温度センサ１４の検出値に応じて分周・逓倍回路３２Ｐ，３２Ｎの分周・逓倍率を調整することによって、チャージポンプ回路３３Ｐ，３３Ｎに供給されるクロック信号ＰＵＭＰＣＬＫＰ，ＰＵＭＰＣＬＫＮの周波数を基板温度に応じて調整することができる。これにより、基板電圧発生回路３０によって生成される基板バイアス電圧ＶＳＵＢＰ，ＶＳＵＢＮが基板温度に応じて調整されるので、個々のトランジスタのチャネルリーク電流（さらには、ＣＰＵのスタンバイ電流）を基板温度によらずに同程度に抑制することができる。
＜第３の実施形態＞
第３の実施形態の半導体装置では、基板電圧発生回路３０の起動時の分周・逓倍率を一時的に高く設定することによって、基板電圧発生回路３０の立ち上がり時間を短縮するものである。
ここで、第３の実施形態の半導体装置の構成は、図９で説明した第２の実施形態のものと同じであるので説明を繰り返さない。
［アクティブ動作モードとスタンバイ動作モードとの間の移行手順］
図１３は、第３の実施形態の半導体装置において、動作モードの変更手順を示すフローチャートである。
図９および図１３を参照して、プログラム開始時は、ＣＰＵ１１は、制御信号ＣＮＴＬ１によってスイッチ２４を制御することによって高速のメインクロック信号ＭＡＩＮＣＬＫの供給を受ける。このとき、ＣＰＵ１１は、高速のメインクロック信号ＭＡＩＮＣＬＫに従ってアクティブ動作モードのプログラムを実行している（ステップＳ２００）。
その後、ＣＰＵ１１は、プログラムに従ってスタンバイ動作モード移行命令の実行を開始する（ステップＳ２０５）。まず、ＣＰＵ１１は、制御信号ＣＮＴＬ１によってスイッチ２４を切り替えることによってメインクロック信号ＭＡＩＮＣＬＫに代えてサブクロック信号ＳＵＢＣＬＫの供給を受ける（ステップＳ２１０）。
次に、ＣＰＵ１１は、制御信号ＣＮＴＬ２，ＣＮＴＬ４によって、分周・逓倍回路３２Ｐ，３２Ｎの分周・逓倍率を基板電圧発生回路３０の定常動作時よりも高い値に設定する（ステップＳ２１５）。第２の実施形態のように温度センサ１４に検出値に基づいて分周・逓倍率を設定する場合には、ＣＰＵ１１は、温度センサ１４の検出値に対応した値よりも高い値に分周・逓倍率を設定する。
次に、ＣＰＵ１１は、制御信号ＣＮＴＬ３を活性化することによって、基板電圧発生回路３０の動作を開始する（ステップＳ２２０）。
その後、所定の待ち時間をおいて（ステップＳ２２５）（すなわち、基板電圧発生回路３０から出力される基板バイアス電圧ＶＳＵＢＰ，ＶＳＵＢＮが安定化してから）、ＣＰＵ１１は、分周・逓倍率を基板電圧発生回路３０の定常動作時の値に戻す（ステップＳ２３０）。第２の実施形態のように温度センサ１４に検出値に基づいて分周・逓倍率を設定する場合には、ＣＰＵ１１は、温度センサ１４の検出値に対応した値に分周・逓倍率を戻す。これによって、アクティブ動作モードからスタンバイ動作モードへの移行が完了する。その後、ＣＰＵ１１は、低速のサブクロック信号ＳＵＢＣＬＫに従ってスタンバイ動作モードのプログラムを実行する（ステップＳ２５０）。
スタンバイ動作モードからアクティブ動作モードへの移行手順は、図１２で説明した手順と同じであるので、以下簡単に説明する。
ＣＰＵ１１は、プログラムに従ってアクティブ動作モードへの移行命令の実行を開始すると（ステップＳ２５５）、まず、制御信号ＣＮＴＬ３を非活性化することによって、基板電圧発生回路３０の動作を停止する（ステップＳ２６０）。次に、ＣＰＵ１１は、制御信号ＣＮＴＬ１によってスイッチ２４を切り替えることによってサブクロック信号ＳＵＢＣＬＫに代えてメインクロック信号ＭＡＩＮＣＬＫの供給を受けるようにする（ステップＳ２６５）。その後、ＣＰＵ１１は、高速のメインクロック信号ＭＡＩＮＣＬＫに従ってアクティブ動作モードのプログラムを実行する（ステップＳ２００）。
［効果］
以下、上記のように基板電圧発生回路３０の動作開始時に一時的に分周・逓倍率を増加させる効果について、比較例と対比しながら説明する。
図１４は、基板電圧発生回路の分周・逓倍率を一定とした場合において、発生基板電圧および消費電流の変化を示す図である。
図９と図１４とを参照して、時刻ｔ２において、ＣＰＵ１１は、制御信号ＣＮＴＬ２，ＣＮＴＬ４によって分周・逓倍回路３２Ｐ，３２Ｎの分周・逓倍率をＭ２に設定するとともに、制御信号ＣＮＴＬ３を活性化することによって基板電圧発生回路３０の動作を開始（ＯＮ）する。基板電圧発生回路３０が発生する基板バイアス電圧ＶＳＵＢＰ，ＶＳＵＢＮの大きさは、徐々に増加し、時刻ｔ４においてほぼ一定値に飽和する。
チャージポンプ回路３３Ｐ，３３Ｎ用のクロック信号ＰＵＭＰＣＬＫＰ，ＰＵＭＰＣＬＫＮの周波数は、分周・逓倍率に依存し、基板電圧発生回路３０の消費電流は、クロック信号ＰＵＭＰＣＬＫＰ，ＰＵＭＰＣＬＫＮの周波数に依存する。したがって、分周・逓倍率を一定値Ｍ２にすると、基板電圧発生回路３０の消費電流は一定の値Ｉ２２になる。
図１５は、基板電圧発生回路の動作開始時に一時的に分周・逓倍率を増加させた場合において、発生基板電圧および消費電流の変化を示す図である。図１５では、図１４の場合の基板電圧発生回路３０の消費電流の値Ｉ２２と分周・逓倍率の値Ｍ２とを比較のために示している。
図９と図１５とを参照して、時刻ｔ１において、ＣＰＵ１１は、制御信号ＣＮＴＬ２，ＣＮＴＬ４によって、分周・逓倍回路３２Ｐ，３２Ｎの分周・逓倍率をＭ３に設定する。この分周・逓倍率の値Ｍ３は、図１４の場合の分周・逓倍率の値Ｍ２よりも大きい。
時刻ｔ２に、ＣＰＵ１１は、制御信号ＣＮＴＬ３を活性化することによって、基板電圧発生回路３０の動作を開始（ＯＮ）する。基板電圧発生回路３０によって発生する基板バイアス電圧ＶＳＵＢＰ，ＶＳＵＢＮの大きさは、図１４の場合に比べて急峻に増加し、時刻ｔ３（時刻ｔ４よりも早い）の付近でほぼ一定値に飽和する。このように、基板電圧発生回路３０の起動時の分周・逓倍率を大きくすることによって、発生する基板バイアス電圧ＶＳＵＢＰ，ＶＳＵＢＮが一定値に飽和するまでの時間を短くすることができる。
時刻ｔ３において、制御信号ＣＮＴＬ２，ＣＮＴＬ４によって、分周・逓倍回路３２Ｐ，３２Ｎの分周・逓倍率の設定値をＭ３からＭ１に変更する。この分周・逓倍率の値Ｍ１は、図１４の場合の分周・逓倍率の値Ｍ２よりも小さい。既に、発生した基板バイアス電圧ＶＳＵＢＰ，ＶＳＵＢＮは一定値に飽和しているので、所望の基板バイアス電圧が維持できる範囲内で分周・逓倍率をできるだけ低く設定することができる。
このように、第３の実施形態の半導体装置によれば、基板電圧発生回路３０の起動時の分周・逓倍率を一時的に大きくすることによって、基板電圧発生回路３０の立ち上がり時間を短縮することができるとともに、その後の基板電圧発生回路３０の消費電流を低減することができる。
＜第４の実施形態＞
［半導体装置の構成］
図１６は、第４の実施形態による半導体装置の構成を示すブロック図である。図１６の半導体装置３は、メインクロック信号ＭＡＩＮＣＬＫの周波数を逓倍するための逓倍回路２５をさらに備える点で、図９の半導体装置２と異なる。逓倍回路２５によって周波数逓倍されたメインクロック信号ＭＡＩＮＣＬＫは、スイッチ２４を介してＣＰＵ１１およびマイクロコンピュータ１０の周辺回路に供給される。
逓倍回路２５の構成は、たとえば、図４で例示したものを用いることができる。逓倍回路２５の動作は、ＣＰＵ１１から出力された制御信号ＣＮＴＬ７によって制御される。この制御信号ＣＮＴＬ７によって、逓倍回路２５の逓倍率の設定値が変更され、さらに、逓倍回路２５の動作の開始および停止が制御される。
図１６のその他の点は図９の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
［高速動作モード、低速動作モード、およびスタンバイ動作モード間の移行手順］
図１７は、第４の実施形態の半導体装置において、動作モードの変更手順を示すフローチャートである。
第４の実施形態の半導体装置の場合には、ＣＰＵ１１は、高速動作モード、低速動作モード、およびスタンバイ動作モードを有する。ＣＰＵ１１は、ＲＯＭ１３に格納されているプログラムに従って動作することによって、これらの動作モード間の切り替えを行う。以下、動作モードの切り替え手順を具体的に説明する。
図１６および図１７を参照して、最初に、ＣＰＵ１１は、ＲＯＭ１３に格納されたプログラムに従って、高速動作モードで動作しているとする（ステップＳ３００）。高速動作モードでは、ＣＰＵ１１は、制御信号ＣＮＴＬ７によって逓倍回路２５の逓倍率を比較的高い値に設定する。ＣＰＵ１１は、制御信号ＣＮＴＬ１によってスイッチ２４を制御することによって、この比較的高い逓倍率で逓倍されたメインクロック信号ＭＡＩＮＣＬＫの供給を受ける。さらに、ＣＰＵ１１は、制御信号ＣＮＴＬ３を非活性状態にする。これにより、基板電圧発生回路３０の動作は停止されている。
その後、ＣＰＵ１１は、プログラムに従って低速動作モード移行命令の実行を開始する（ステップＳ３０５）。まず、ＣＰＵ１１は、制御信号ＣＮＴＬ７によって逓倍回路２５の逓倍率を低速動作モード用のより低い値に変更する（ステップＳ３１０）。
次に、ＣＰＵ１１は、制御信号ＣＮＴＬ２，ＣＮＴＬ４によって、基板電圧発生回路３０の分周・逓倍回路３２Ｐ，３２Ｎの分周・逓倍率を低速動作モード用の値に設定する（ステップＳ３１５）。この分周・逓倍率の値は、温度センサ１４の検出値に基づいて調整するようにしてもよい。
次に、ＣＰＵ１１は、制御信号ＣＮＴＬ３を活性状態に切り替えることによって、基板電圧発生回路３０の動作を開始する（ステップＳ３２０）。これによって、高速動作モードから低速動作モードへの移行が完了する。
低速動作モードでは、ＣＰＵ１１は、比較的低い逓倍率で逓倍されたメインクロック信号ＭＡＩＮＣＬＫに従って動作する（ステップＳ３５０）。基板電圧発生回路３０は、低速動作モード用に設定された分周・逓倍率に対応した基板バイアス電圧ＶＳＵＢＰ，ＶＳＵＢＮを生成して、ＣＰＵ１１に供給する。低速動作モードでの逆方向基板電圧は、スタンバイ動作モードの場合よりも低い値である。
次に、低速動作モードから、より動作周波数の低いスタンバイ動作モードへの移行手順について説明する。ＣＰＵ１１は、プログラムに従ってスタンバイ動作モードへの移行命令の実行を開始すると（ステップＳ４０５）、まず、基板電圧発生回路３０で用いられる分周・逓倍率をスタンバイ動作モード用の値に変更する（ステップＳ４１０）。スタンバイ動作モード用の分周・逓倍率は、低速動作モード用の分周・逓倍率よりも大きい。また、この分周・逓倍率の値は、温度センサ１４の検出値に基づいて調整するようにしてもよい。
次に、ＣＰＵ１１は、制御信号ＣＮＴＬ１によってスイッチ２４を切り替えることによってメインクロック信号ＭＡＩＮＣＬＫに代えてサブクロック信号ＳＵＢＣＬＫの供給を受けるようにする（ステップＳ４１５）。すなわち、ＣＰＵ１１の動作クロックは、メインクロック信号ＭＡＩＮＣＬＫからサブクロック信号ＳＵＢＣＬＫに切り替えられる。
さらに、ＣＰＵ１１は、制御信号ＣＮＴＬ７によって逓倍回路２５の動作を停止する（ステップＳ４２０）。これによって、低速動作モードからスタンバイ動作モードへの移行が完了する。その後、ＣＰＵ１１は、低速のサブクロック信号ＳＵＢＣＬＫに従ってスタンバイ動作モードのプログラムを実行する（ステップＳ４５０）。
次に、スタンバイ動作モードから低速動作モードへの移行手順について説明する。ＣＰＵ１１は、プログラムに従って低速動作モードへの移行命令の実行を開始すると（ステップＳ４５５）、まず、基板電圧発生回路３０で用いられる分周・逓倍率を低速動作モード用の値に変更する（ステップＳ４６０）。この分周・逓倍率の値は、温度センサ１４の検出値に基づいて調整するようにしてもよい。
次に、ＣＰＵ１１は、制御信号ＣＮＴＬ７によって逓倍回路２５の動作を開始する（ステップＳ４６５）。逓倍回路２５の逓倍率は、低速動作モード用の値に設定される。
次にＣＰＵ１１は、ＣＰＵ１１は、制御信号ＣＮＴＬ１によってスイッチ２４を切り替えることによってサブクロック信号ＳＵＢＣＬＫに代えてメインクロック信号ＭＡＩＮＣＬＫの供給を受けるようにする（ステップＳ４７０）。これによって、スタンバイ動作モードから低速動作モードへの移行が完了する。その後、ＣＰＵ１１は、逓倍回路２５によって比較的低い逓倍率で逓倍されたメインクロック信号ＭＡＩＮＣＬＫに従って、低速動作モードのプログラムを実行する（ステップＳ３５０）。
次に、低速動作モードから高速動作モードへの移行手順について説明する。ＣＰＵ１１は、プログラムに従って高速動作モードへの移行命令の実行を開始すると（ステップＳ３５５）、まず、制御信号ＣＮＴＬ３を非活性状態に切り替えることによって、基板電圧発生回路３０の動作を停止する（ステップＳ３６０）。これによって、ＣＰＵ１１を構成するＰＭＯＳトランジスタの基板領域には電源電圧ＶＤＤが印加され、ＮＭＯＳトランジスタの基板領域には接地電圧ＶＳＳが印加される。
次に、ＣＰＵ１１は、制御信号ＣＮＴＬ７によって逓倍回路２５の逓倍率を高速動作モード用のより高い値に変更する（ステップＳ３６５）。これによって、低速動作モードから高速動作モードへの移行が完了する。その後、ＣＰＵ１１は、逓倍回路２５によって比較的高い逓倍率で逓倍されたメインクロック信号ＭＡＩＮＣＬＫに従って、高速動作モードのプログラムを実行する（ステップＳ３００）。
［効果］
以下、上記のように高速動作モードと低速動作モードとで基板バイアス電圧ＶＳＵＢＰ，ＶＳＵＢＮを異ならせた理由について説明する。
図１８は、逆方向基板電圧とチャネルリーク電流との関係を示す図である。図１８を参照して、逆方向基板電圧を増加させた場合（すなわち、ＰＭＯＳトランジスタの場合にはより高い正の基板バイアス電圧ＶＳＵＢＰを与え、ＮＭＯＳトランジスタの場合にはより低い負の基板バイアス電圧ＶＳＵＢＮを与えた場合）、トランジスタの閾値電圧は増加する。この結果、オフ状態のトランジスタのチャネルリーク電流（オフステート・リーク電流またはサブスレッショルド・リーク電流とも称する）は減少する。
具体的に図１８の例では、逆方向基板電圧が０［Ｖ］のとき（通常、ＰＭＯＳトランジスタの基板バイアス電圧は電源電圧ＶＤＤに等しくなり、ＮＭＯＳトランジスタの基板バイアス電圧は接地電圧ＶＳＳに等しくなる）、チャネルリーク電流はＩ０である。これに対し、逆方向基板電圧をＶ１に増加させると、チャネルリーク電流はＩ０からＩ１に減少する。
図１９は、逆方向基板電圧と最大動作周波数との関係を示す図である。図１９を参照して、逆方向基板電圧を上げてトランジスタの閾値電圧を増加させると、ＭＯＳトランジスタのオン電流が減少する。このため、ＭＯＳトランジスタの最大動作周波数は減少する。具体的に図１９の例では、逆方向基板電圧が０［Ｖ］のときＭＯＳトランジスタの最大動作周波数はＦ０であったのに対し、逆方向基板電圧がＶ１まで増加すると、最大動作周波数はＦ０からＦ１に減少する。
図２０は、ＣＰＵ動作周波数と１クロックごとのＣＰＵ動作電流との関係を示す図である。
図２０を参照して、ＣＰＵの１クロックごとの動作電流は、オンからオフまたはオフからオンに駆動されたＭＯＳトランジスタの負荷容量に対する充放電電流と、オフ状態のＭＯＳトランジスタのチャネルリーク電流の総和で表される。負荷容量の充放電電流成分は、図２０において一点鎖線で示されるようにＣＰＵの動作周波数に比例する。一方、チャネルリーク電流成分については、動作周波数が大きくなるにつれて、充放電電流成分の割合が増加するので、チャネルリーク電流の影響は小さくなる。逆に、動作周波数が小さくなるにつれて、チャネルリーク電流の影響は増大する。この結果、１クロック毎のＣＰＵ動作電流は、図２０に示すように下に凸の曲線になる（逆方向基板電圧が０Ｖの場合を実線で表し、逆方向基板電圧がＶ１（＞０）の場合を破線で表す）。チャネルリーク電流成分は、図２０の下に凸の曲線（実線、破線）と充放電電流成分（一点鎖線）との差分になる。図１８で説明したように、逆方向基板電圧を０［Ｖ］からＶ１まで増加させるとチャネルリーク電流成分が減少するので、１クロック毎のＣＰＵ動作電流は減少する。
図１７で説明した高速動作モードの場合、逆方向基板電圧は０［Ｖ］である。図１９に示したように、この場合の最大動作周波数はＦ０であるので、ＣＰＵを最大動作周波数Ｆ０で動作させたとすると、１クロック毎のＣＰＵ動作電流は図２０に示すようにＩａ０になる。
一方、図１７で説明した低速動作モードの場合は、高速動作モードの場合に比べて低周波数でＣＰＵを動作させる。このときのＣＰＵの動作周波数をＦ１とし（動作周波数Ｆ１は、制御信号ＣＮＴＬ７によって変更可能である）、逆方向基板電圧は０［Ｖ］のまま変化させなかったとすると、図２０に示すように１クロック毎のＣＰＵ動作電流はＩａ１になる。ここで、ＣＰＵの最大動作周波数がＦ１となるように、逆方向基板電圧をＶ１に変更すると、１クロック毎のＣＰＵ動作電流はＩａ２まで減少する。この理由は、図１８で説明したように、逆方向基板電圧を増加することによって、チャネルリーク電流が減少するからである。
以上のように、ＣＰＵの動作周波数を低下させた場合には、それに応じて逆方向基板電圧を増加させる（すなわち、分周・逓倍率を増加させる）ことによって、ＣＰＵの動作電流を低減することができる。
＜第５の実施形態＞
ＳＲＡＭ（Static RAM）の動作マージンを最適化するために、基板温度に応じて基板バイアス電圧を印加した例について説明する。
［半導体装置の構成］
図２１は、第５の実施形態による半導体装置の構成を示すブロック図である。図２１の半導体装置４は、マイクロコンピュータ１０に内蔵されたＳＲＡＭ１５をさらに備える点で図９の半導体装置２と異なる。さらに、図２１の半導体装置４は、基板電圧発生回路から出力された基板バイアス電圧ＶＳＵＢＰ，ＶＳＵＢＮがＣＰＵ１１に代えてＳＲＡＭ１５に供給される点で図９の半導体装置２と異なる。図２１のその他の点は図９の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
なお、図９、図１２、および図１３等で説明したＣＰＵの基板バイアス制御と組み合わせることができる。この場合、半導体装置には、ＳＲＡＭ用の基板電圧発生回路とは別にＣＰＵ用の基板電圧発生回路が設けられる。
［ＳＲＡＭの動作マージンの調整法］
図２２は、ＳＲＡＭのＰＭＯＳおよびＮＭＯＳトランジスタの閾値電圧と、スタティックノイズマージン限界および書き込みマージン限界との関係を示す図である。図２２では、縦軸にＳＲＡＭを構成するＰＭＯＳトランジスタの閾値電圧を示し、横軸にＳＲＡＭを構成するＮＭＯＳトランジスタの閾値電圧を示す。
ＳＲＡＭはＮＭＯＳトランジスタの閾値電圧の絶対値が低く、ＰＭＯＳトランジスタの閾値電圧が高くなりすぎるとスタティックノイズマージン（ＳＮＭ：Static Noise Margin）が低下し動作できなくなる。すなわち、図２２のＳＮＭ限界の左側の領域に入るとＳＲＡＭは動作できない。また、ＮＭＯＳトランジスタの閾値電圧が高く、ＰＭＯＳトランジスタの閾値電圧が低くなりすぎると書き込み（Ｗｒｉｔｅ）マージンが低下し動作できなくなる。すなわち、図２２のＷｒｉｔｅマージン限界の右側でＳＲＡＭは動作できない。したがって、ＳＲＡＭを構成するＭＯＳトランジスタの閾値電圧は、図２２のＳＮＭ限界とＷｒｉｔｅマージン限界の間でなければならない。
ＳＲＡＭを構成するＭＯＳトランジスタの閾値電圧の値（ＳＮＭ限界およびＷｒｉｔｅマージン限界との関係）は、トランジスタの特性ばらつき及び動作電圧条件によって変動する。たとえば、図２２のように常温においては閾値電圧がＰ１にあり、ＳＲＡＭは動作していたとする。低温で閾値電圧が上昇してＰ２に変化した場合には、ＳＲＡＭは動作しなくなってしまう。このような状況を避けるため、温度センサによる温度の検出結果に応じてＳＲＡＭのＮＭＯＳトランジスタおよびＰＭＯＳトランジスタに供給する基板バイアス電圧の値を調整する。図２２の例では、基板バイアス電圧ＶＳＵＢＰを増加させることによってＰＭＯＳトランジスタの閾値電圧を上げ、基板バイアス電圧ＶＳＵＢＮを増加（絶対値を減少）させることによってＮＭＯＳトランジスタの閾値電圧を下げる。この結果、閾値電圧をＳＲＡＭ動作範囲であるＰ３にすることができる。
このように、本実施形態によれば、ＳＲＡＭの基板電圧を調整することによって、ＳＲＡＭの動作マージンの温度依存性を低減させることができる。
＜変形例＞
上記の第１〜第５の実施形態は任意に組み合わせることができる。全ての実施形態を組わせることによって、スタンバイリーク電流の温度依存性の低減、基板電圧発生回路の立ち上がり時間の短縮、基板電圧発生回路の消費電流の低減、ＣＰＵの動作周波数に応じた動作電流の最適化、ＳＲＡＭの動作マージンの温度依存性の低減という効果を全て同時に実現することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１，２，３，４ 半導体装置、１０ マイクロコンピュータ（半導体集積回路）、１１ ＣＰＵ（処理回路）、１２ ＲＡＭ、１３ ＲＯＭ、１４ 温度センサ、１５ ＳＲＡＭ、２０ 電源ノード、２１ 接地ノード、２２ メインクロックノード、２３ サブクロックノード、２５ 逓倍回路、３０ 基板電圧発生回路、３２Ｎ，３２Ｐ 分周・逓倍回路、３３Ｎ，３３Ｐ チャージポンプ回路、ＣＮＴＬ１〜ＣＮＴＬ７ 制御信号、ＭＡＩＮＣＬＫ メインクロック信号、ＰＵＭＰＣＬＫＰ，ＰＵＭＰＣＬＫＮ チャージポンプ用クロック信号、ＳＵＢＣＬＫ サブクロック信号、ＶＤＤ 電源電圧、ＶＯＵＴＮ，ＶＯＵＴＰ 昇圧電圧、ＶＳＳ 接地電圧、ＶＳＵＢＮ，ＶＳＵＢＰ 基板バイアス電圧。

Claims (14)

  1. 処理回路を含む半導体集積回路と、
    前記半導体集積回路を構成する少なくとも一部のトランジスタに供給する基板バイアス電圧を生成する基板電圧発生回路とを備え、
    前記基板電圧発生回路は、
    前記処理回路によって指示された分周・逓倍率で第１のクロック信号を分周または逓倍した信号を出力する分周・逓倍回路と、
    前記分周・逓倍回路によって分周または逓倍された前記第１のクロック信号に従って動作するチャージポンプ回路とを含み、
    前記チャージポンプ回路から出力された昇圧電圧は、前記基板バイアス電圧として前記半導体集積回路に供給される、半導体装置。
  2. 前記半導体集積回路が設けられた基板の温度を検出する温度センサをさらに備え、
    前記処理回路は、前記温度センサの検出温度に基づいて、前記分周・逓倍率を調整する、請求項１に記載の半導体装置。
  3. 前記処理回路は、前記温度センサの検出温度が高いほど、前記分周・逓倍率を大きくする、請求項２に記載の半導体装置。
  4. 前記基板電圧発生回路は、前記処理回路からの指令に従って、前記チャージポンプ回路を動作させる動作状態と、前記チャージポンプ回路を動作させない非動作状態とのいずれかに切り替え可能であり、
    前記基板バイアス電圧は、前記処理回路を構成する少なくとも一部のトランジスタに供給され、
    前記処理回路は、第２のクロック信号に従って動作する第１の動作モードと、前記第２のクロック信号より低周波数の第３のクロック信号に従って動作する第２の動作モードとを有し、
    前記処理回路は、前記第１の動作モードにおいて、前記基板電圧発生回路を前記非動作状態にし、前記第２の動作モードにおいて、前記基板電圧発生回路を前記動作状態にする、請求項１に記載の半導体装置。
  5. 前記半導体集積回路が設けられた基板の温度を検出する温度センサをさらに備え、
    前記処理回路は、前記第２の動作モードにおいて、前記温度センサの検出温度に基づいて、前記分周・逓倍率を調整する、請求項４に記載の半導体装置。
  6. 前記処理回路は、前記基板電圧発生回路を前記非動作状態から前記動作状態に切り替えるとき、前記分周・逓倍率を所定値よりも一時的に高くし、その後前記所定値に戻す、請求項４に記載の半導体装置。
  7. 前記処理回路は、第４のクロック信号に従って動作する第３の動作モードをさらに有し、前記第４のクロック信号は、前記第２のクロック信号よりも低周波数であり、前記第３のクロック信号よりも高周波数であり、
    前記処理回路は、前記第３の動作モードにおいて、前記基板電圧発生回路を前記動作状態にし、前記第３の動作モードにおける分周・逓倍率を前記第２の動作モードにおける分周・逓倍率よりも低くする、請求項４に記載の半導体装置。
  8. 前記処理回路は、前記第４のクロック信号の周波数を変更可能であり、
    前記処理回路は、前記第３の動作モードにおける分周・逓倍率を、前記第４のクロック信号の周波数に基づいて設定する、請求項７に記載の半導体装置。
  9. 前記処理回路は、前記第４のクロック信号の周波数が低くなるほど、前記第３の動作モードにおける分周・逓倍率を高い値に設定する、請求項８に記載の半導体装置。
  10. 前記半導体集積回路が設けられた基板の温度を検出する温度センサをさらに備え、
    前記処理回路は、前記第３の動作モードにおいて、前記温度センサの検出温度に基づいて前記分周・逓倍率を調整する、請求項７に記載の半導体装置。
  11. 前記半導体集積回路は、ＳＲＡＭ（Static Random Access Memory）をさらに含み、
    前記基板バイアス電圧は、前記ＳＲＡＭを構成する各トランジスタに供給され、
    前記半導体装置は、前記半導体集積回路が設けられた基板の温度を検出する温度センサをさらに備え、
    前記処理回路は、前記温度センサの検出温度に基づいて、前記分周・逓倍率を調整する、請求項１に記載の半導体装置。
  12. 前記処理回路は、前記ＳＲＡＭを構成する各トランジスタの閾値電圧の値が所定の領域内となるように、前記分周・逓倍率を調整する、請求項１１に記載の半導体装置。
  13. 各前記トランジスタは、ＳＯＴＢ（Silicon ON Thin Buried oxide）上に形成されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）である、請求項１に記載の半導体装置。
  14. 処理回路を含む半導体集積回路と、
    前記半導体集積回路を構成する少なくとも一部のＰＭＯＳ（Positive-channel Metal Oxide Semiconductor）トランジスタに供給する第１の基板バイアス電圧を生成する第１の基板電圧発生回路と、
    前記半導体集積回路を構成する少なくとも一部のＮＭＯＳ（Negative-channel Metal Oxide Semiconductor）トランジスタに供給する第２の基板バイアス電圧を生成する第２の基板電圧発生回路とを備え、
    前記第１の基板電圧発生回路は、
    前記処理回路によって指示された第１の分周・逓倍率で第１のクロック信号を分周または逓倍した信号を出力する第１の分周・逓倍回路と、
    前記第１の分周・逓倍回路によって分周または逓倍された前記第１のクロック信号に従って動作する第１のチャージポンプ回路とを含み、
    前記第２の基板電圧発生回路は、
    前記処理回路によって指示された第２の分周・逓倍率で前記第１のクロック信号を分周または逓倍した信号を出力する第２の分周・逓倍回路と、
    前記第２の分周・逓倍回路によって分周または逓倍された前記第１のクロック信号に従って動作する第２のチャージポンプ回路とを含み、
    前記第１のチャージポンプ回路から出力された昇圧電圧は、前記第１の基板バイアス電圧として前記半導体集積回路に供給され、
    前記第２のチャージポンプ回路から出力された昇圧電圧は、前記第２の基板バイアス電圧として前記半導体集積回路に供給される、半導体装置。
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