JP6946531B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、たとえば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）のバックバイアス電圧の制御機能を有する半導体装置に関する。

従来から、基板のバックバイアス電圧を制御することによって、ＭＯＳＦＥＴの閾値電圧を変化させることによって、待機状態でのリーク電流を低減する技術が知られている。

特開２００２−９３１９５号公報

しかしながら、従来のバックバイアス電圧を発生する回路は、待機状態の電力低減のために駆動力を低くしているため、動作状態と待機状態の遷移時間が長いという問題があった。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施形態では、バイアス制御回路は、回路ブロックが動作モードの期間において、供給される電荷を蓄積し、回路ブロックが動作モードから待機モードへ遷移するときに、蓄積した電荷を回路ブロックに含まれるＭＯＳＦＥＴの基板に供給し、その後、電圧発生回路の出力をＭＯＳＦＥＴの基板に供給させる。

一実施形態によれば、動作状態と待機状態の遷移時間を短くできる。

第１の実施形態の半導体装置の構成を表わす図である。 第２の実施形態の半導体装置の構成を表わす図である。 （ａ）は、バルクのＭＯＳＦＥＴの構成を表わす図である。（ｂ）は、ＳＯＩ（Silicon on Insulator）のＭＯＳＦＥＴの構成を表わす図である。 （ａ）は、バルクのＮＭＯＳトランジスタのバックバイアス電圧ｖｓｕｂと閾値電圧ＶＴＨの関係を表わす図である。（ｂ）は、バルクのＰＭＯＳトランジスタのバックバイアス電圧ｖｓｕｂと閾値電圧ＶＴＨの関係を表わす図である。（ｃ）は、ＳＯＩのＮＭＯＳトランジスタのバックバイアス電圧ｖｓｕｂと閾値電圧ＶＴＨの関係を表わす図である。（ｄ）は、ＳＯＩのＰＭＯＳトランジスタのバックバイアス電圧ｖｓｕｂと閾値電圧ＶＴＨの関係を表わす図である。 （ａ）は、ＳＯＩのＮＭＯＳトランジスタにおける、バックバイアス電圧ｖｓｕｂとオフ状態でのソース−ドレイン間のリーク電流Ｉｏｆｆの関係の一例を表わす図である。（ｂ）は、ＳＯＩのＰＭＯＳトランジスタにおける、バックバイアス電圧ｖｓｕｂとオフ状態でのソース−ドレイン間のリーク電流Ｉｏｆｆの関係の一例を表わす図である。 バックバイアス電圧の制御方法の一例を表す図である。 回路ブロックの動作状態と待機状態におけるバックバイアス電圧の制御の一例を表わす図である。 ＶＢＢＧＥＮ（ｐ）に含まれる回路の構成を表わす図である。 （ａ）および（ｂ）は、ＶＢＢＧＥＮ（ｐ）の動作を説明する図である。 ＶＢＢＧＥＮ（ｎ）に含まれる回路の構成を表わす図である。 （ａ）および（ｂ）は、ＶＢＢＧＥＮ（ｎ）の動作を説明する図である。 第２の実施形態のＮバイアス制御回路およびＰバイアス制御回路の構成を表わす図である。 図１２の回路の動作を説明するタイミング図である。 第３の実施形態のＮバイアス制御回路Ｎの構成を表わす図である。 図１４の回路の動作の一例を説明するタイミング図である。 図１４の回路の動作の別の例を説明するタイミング図である。 第５の実施形態のバイアス制御回路を表わす図である。 全ブロック共通のキャパシタを充電するときのノードｖｎｃａｐｎの電圧の時間変化を表わす図である。 機能ブロックごとに順次、キャパシタを充電するときのノードｖｎｃａｐの電圧の時間変化を表わす図である。 チップ内で、機能ブロック毎に異なるバイアス電圧を印加するための基板の断面構造の例を表わす図である。 第６の実施形態のバイアス制御回路を表わす図である。 図２１の回路の動作を説明するタイミング図である。

以下、本発明の実施の形態について、図面を用いて説明する。

［第１の実施形態］
図１は、第１の実施形態の半導体装置１の構成を表わす図である。

回路ブロック２は、動作モードと待機モードの２つの動作状態を有する。回路ブロック２は、ＭＯＳＦＥＴ４を備える。

バックバイアス発生回路３は、所定の電圧を出力する。所定の電圧は、待機モードにおける基板のバックバイアス電圧である。

バイアス制御回路７は、回路ブロック２が動作モードの期間において、電荷を蓄積し、回路ブロック２が動作モードから待機モードへ遷移するときに、蓄積した電荷を回路ブロック１に含まれるＭＯＳＦＥＴ４の基板に供給し、その後、バックバイアス発生回路３の出力をＭＯＳＦＥＴ４の基板に供給させる。

以上のように、本実施の形態によれば、回路ブロックが動作モードから待機モードへ遷移するときに、初めに、回路ブロックが動作モードの期間において蓄積しておいた電荷をＭＯＳＦＥＴの基板に供給する。これによって、初めからバックバイアス発生回路の出力をＭＯＳＦＥＴの基板に供給するよりも、動作状態から待機状態へ遷移する時間を短くすることができる。

［第２の実施形態］
図２は、第２の実施形態の半導体装置１０の構成を表わす図である。

この半導体装置１０は、バックバイアス電圧の制御機能を有するマイコンである。図２に示すように、半導体装置１０は、ＩＣ（Integrated Circuit）チップ上にＣＰＵ（Central Processing Unit）コア１２、ＳＲＡＭ（Static Random Access Memory）１４、フラッシュメモリ１６、タイマ１８、インタフェース２０などの機能ブロックを備える。

この半導体装置１０は、電圧レギュレータ２２と、バックバイアス発生回路２８とを備える。

電圧レギュレータ２２は、チップ外部から入力された電源電圧ＶＩＮを内部電圧ＶＤＤに変換して、内部電圧ＤＤを各機能ブロックに供給する。以降の説明において。電圧レギュレータ２２は、ＶＤＤ供給源ともいう。

バックバイアス発生回路２８は、ＮＭＯＳ用バックバイアス発生回路（ＶＢＢＧＥＮ（ｎ））２４と、ＰＭＯＳ用バックバイアス発生回路（ＶＢＢＧＥＮ（ｐ））２６とを含む。

ＶＢＢＧＥＮ（ｎ）２４は、内部電圧ＶＤＤからバックバイアス電圧（−ＶＢＢ）を生成して、各機能ブロックのＮＭＯＳトランジスタの基板ＰＳＵＢに供給する。

ＶＢＢＧＥＮ（ｐ）２６は、内部電圧ＶＤＤからバックバイアス電圧（ＶＤＤ＋ＶＢＢ）を生成して、各機能ブロックのＰＭＯＳトランジスタの基板ＮＳＵＢに供給する。

ＭＯＳＦＥＴの閾値電圧ＶＴＨは、基板端子への印加電圧であるバックバイアス電圧ｖｓｕｂによって変化させることができる。ＮＭＯＳトランジスタの場合は、バックバイアス電圧ｖｓｕｂを負にすることによって、閾値電圧ＶＴＨの絶対値が大きくなる。ＰＭＯＳトランジスタの場合は、逆にバックバイアス電圧ｖｓｕｂを正にすることによって、閾値電圧ＶＴＨの絶対値が大きくなる。

図３（ａ）は、バルクのＭＯＳＦＥＴの構成を表わす図である。

バルクＭＯＳＦＥＴの場合、基板とＭＯＳＦＥＴのソース・ドレイン端子はｐ−ｎ接合によって接続されているので、バックバイアス電圧に設定可能な電圧は、ｐ−ｎ接合の順方向電流が流れない範囲に制限される。

図３（ｂ）は、ＳＯＩ（Silicon on Insulator）のＭＯＳＦＥＴの構成を表わす図である。

ＳＯＩのＭＯＳＦＥＴの場合、基板とＭＯＳＦＥＴのソース・ドレイン端子はシリコン酸化膜層で絶縁されている。そのため、バックバイアス電圧に設定可能な電圧は、ｐ−ｎ接合の順方向電流が流れない範囲に制限されない。

図４（ａ）は、バルクのＮＭＯＳトランジスタのバックバイアス電圧ｖｓｕｂと閾値電圧ＶＴＨの関係を表わす図である。図４（ｂ）は、バルクのＰＭＯＳトランジスタのバックバイアス電圧ｖｓｕｂと閾値電圧ＶＴＨの関係を表わす図である。図４（ｃ）は、ＳＯＩのＮＭＯＳトランジスタのバックバイアス電圧ｖｓｕｂと閾値電圧ＶＴＨの関係を表わす図である。図４（ｄ）は、ＳＯＩのＰＭＯＳトランジスタのバックバイアス電圧ｖｓｕｂと閾値電圧ＶＴＨの関係を表わす図である。

図４（ａ）〜（ｄ）に示すように、ＳＯＩは、バルクに比べてバックバイアス電圧ｖｓｕｂに対する閾値電圧ＶＴＨの変化量、つまり、ｄＶＴＨ／ｄｖｓｕｂが大きい上に、バックバイアス電圧ｖｓｕｂを変化できる範囲も広いので、全体として閾値電圧ＶＴＨの変化量をバルクよりも大きくできる。

図５（ａ）は、ＳＯＩのＮＭＯＳトランジスタにおける、バックバイアス電圧ｖｓｕｂとオフ状態でのソース−ドレイン間のリーク電流Ｉｏｆｆの関係の一例を表わす図である。

図５（ｂ）は、ＳＯＩのＰＭＯＳトランジスタにおける、バックバイアス電圧ｖｓｕｂとオフ状態でのソース−ドレイン間のリーク電流Ｉｏｆｆの関係の一例を表わす図である。

ＭＯＳＦＥＴでは、リーク電流の支配的な要因はサブスレッショルドリーク電流である。ＮＭＯＳトランジスタでは、バックバイアス電圧ｖｓｕｂを負にすることによって、リーク電流Ｉｏｆｆを小さくすることができる。ＰＭＯＳトランジスタでは、バックバイアス電圧ｖｓｕｂを正にすることによって、リーク電流Ｉｏｆｆを小さくすることができる。

ここで、リーク電流Ｉｏｆｆはバックバイアス電圧ｖｓｕｂの変化に対して、指数関数的に変化する。このため、バックバイアス電圧ｖｓｕｂが０Ｖ近辺でリーク電流Ｉｏｆｆの変化量が大きくなり、バックバイアス電圧ｖｓｕｂを大きくするにつれて、リーク電流Ｉｏｆｆの変化量は小さくなる。

図６は、バックバイアス電圧の制御方法の一例を表す図である。ＮＭＯＳトランジスタＮ１と、ＰＭＯＳトランジスタＰ１は、それぞれｐＷｅｌｌとｎＷｅｌｌ中に形成される。ｐＷｅｌｌに専用のバックバイアス発生回路（ＶＢＢＧＥＮ（ｎ））２４を接続し、ｎＷｅｌｌに専用のバックバイアス発生回路（ＶＢＢＧＥＮ（ｐ））２６を接続する。

ＮＭＯＳトランジスタＮ１のバックバイアス電圧と、ＰＭＯＳトランジスタＰ１のバックバイアス電圧は同時に変化させる。

半導体装置内の回路ブロックが動作しているとき、つまり動作状態では、ＰＭＯＳトランジスタＰ１の閾値電圧ＶＴＨおよびＮＭＯＳトランジスタＮ１の閾値電圧ＶＴＨが低くなるように設定する。これによって、スイッチングの高速化による高速な動作を実現することができる。一方、半導体装置内の回路ブロックが停止しているとき、つまり待機状態では、ＰＭＯＳトランジスタＰ１の閾値電圧ＶＴＨおよびＮＭＯＳトランジスタＮ１の閾値電圧ＶＴＨが高くなるように設定する。これによって、リーク電流が低減されて、低電力化するということができる。このように動的にバックバイアス電圧を制御することで高速な動作と低消費電力を両立させることができる。

図７は、回路ブロックの動作状態と待機状態におけるバックバイアス電圧の制御の一例を表わす図である。回路ブロックの電源電圧はＶＤＤとする。

動作状態において、ＮＭＯＳトランジスタＮ１のバックバイアス電圧は０Ｖとし、ＰＭＯＳトランジスタＰ１のバックバイアス電圧はＶＤＤすることによって、ＮＭＯＳトランジスタの閾値電圧ＶＴＨの絶対値およびＰＭＯＳトランジスタの閾値電圧ＶＴＨの絶対値が下がる。これによって、オン電流が増加するので高速な動作が可能となる。

次に、待機状態において、ＮＭＯＳトランジスタＮ１のバックバイアス電圧を（−ＶＢＢ）、ＰＭＯＳトランジスタＰ１のバックバイアス電圧を（ＶＤＤ＋ＶＢＢ）とする。

これによって、ＮＭＯＳトランジスタの閾値電圧ＶＴＨの絶対値およびＰＭＯＳトランジスタの閾値電圧ＶＴＨの絶対値が上がる。これによって、リーク電流が減少するので、待機時の消費電流を減らすことができる。

ただし、実用的なバックバイアス電圧の制御を行うには、バックバイアス電圧を高速に変化させて、動作状態と待機状態の遷移時間を短くする必要がある。ＭＯＳＦＥＴの基板はバルクでもＳＯＩでも、回路的にはキャパシタとみなせることができるので、遷移時間を短くするには、基板の充放電を高速に行う必要がある。このためには、基板の容量に対してバックバイアス発生回路の駆動力が十分大きくなければならない。

一般に、単一の電源電圧ＶＤＤで動作する回路によって、ＮＭＯＳトランジスタのバックバイアス電圧ｖｎｓｕｂを負電圧としたい場合、バックバイアス電圧ｖｎｓｕｂは、チャージポンプ回路などのＤＣ−ＤＣコンバータを使用してＶＤＤから作られる。同時にＰＭＯＳトラジスタのバックバイアス電圧ｖｐｓｕｂは、ＶＤＤ以上の電圧とする必要がある。バックバイアス電圧ｖｎｓｕｂ、ｖｐｓｕｂは、ＤＣ−ＤＣコンバータを用いて作られる。したがって、ＤＣ−ＤＣコンバータの駆動力を高める必要がある。たとえば、ＤＣ−ＤＣコンバータの一種であるチャージポンプ回路によって駆動力を高めるには、スイッチング周波数を高めるか、あるいはポンプ容量を増やす必要がある。しかしながら、いずれの手法でもチャージポンプ回路の消費電力が増える。バックバイアス電圧の制御によって、待機状態の電力低減を目指す場合、チャージポンプ回路の消費電力が増えてはむしろ逆効果となる。このため、従来のバックバイアス発生回路は、待機状態の電力低減のために駆動力が低くなり、動作状態と待機状態の遷移時間が長いという問題があった。

本実施の形態では、このような問題を解決することができる。

図８は、ＶＢＢＧＥＮ（ｐ）２６に含まれる回路の構成を表わす図である。

ＶＢＢＧＥＮ（ｐ）２６は、一般的なチャージポンプ回路であり、入力電圧ＶＤＤから正電圧（ＶＤＤ＋ＶＢＢ）を生成し、出力端子ＶＯＵＴ１から正電圧（ＶＤＤ＋ＶＢＢ）が出力される。

ＶＢＢＧＥＮ（ｐ）２６は、スイッチＳＷＣ１１，ＳＷＣ１２，ＳＷＣ１３と、キャパシタＣ１１と、Ｃ１２と、電圧ＶＤＤを供給するＶＤＤ供給源２２とを備える。

スイッチＳＷＣ１１は、ノードＮＤ１１を端子ｇと端子ｖのいずれかと接続する。端子ｇはグランドＧＮＤと接続される。端子ｖはノードＮＤ１４と接続される。キャパシタＣ１１は、ノードＮＤ１１とノードＮＤ１２との間に配置される。スイッチＳＷＣ１２は、ノードＮＤ１２とノードＮＤ１４との間の経路を接続または遮断する。ＶＤＤ供給源２２は、ノードＮＤ１４とグランドＧＮＤとの間に配置される。スイッチＳＷＣ１３は、ノードＮＤ１２とノードＮＤ１３の間の経路を接続または遮断する。キャパシタＣ１２は、ノードＮＤ１３とグランドＧＮＤとの間に配置される。ノードＮＤ１３は、出力端子ＶＯＵＴ１と接続される。

図９（ａ）および（ｂ）は、ＶＢＢＧＥＮ（ｐ）２６の動作を説明する図である。

まず、図９（ａ）に示すように、スイッチＳＷＣ１１をｇ側とし、スイッチＳＷＣ１２をオン、スイッチＳＷＣ１３をオフにする。これによって、キャパシタＣ１１の両端の間にはＶＤＤの電圧が蓄えられる。

次に、図９（ｂ）に示すように、スイッチＳＷＣ１１をｖ側とし、スイッチＳＷＣ１２をオフ、スイッチＳＷＣ１３をオンにする。これによって、キャパシタＣ１１の負側端子（−）の電圧がＶＤＤとなるので、キャパシタＣ１１の正側端子（＋）の電圧が２＊ＶＤＤとなる。つまり、入力電圧ＶＤＤの２倍の電圧が出力端子ＶＯＵＴ１から出力される。

図８の回路は、入力電圧ＶＤＤから２＊ＶＤＤの電圧を発生させる場合の回路である。ＶＢＢ＞ＶＤＤの場合には、この回路を複数個直列接続することによって、３＊ＶＤＤ、４＊ＶＤＤといった高い電圧が発生可能である。ＶＢＢ＜ＶＤＤである場合には、この回路の出力電圧を降圧することで、所望のＶＢＢ＋ＶＤＤを発生させることができる。

図１０は、ＶＢＢＧＥＮ（ｎ）２４に含まれる回路の構成を表わす図である。

ＶＢＢＧＥＮ（ｎ）２４は、一般的なチャージポンプ回路であり、入力電圧ＶＤＤから負電圧（−ＶＢＢ）を生成し、出力端子ＶＯＵＴ２から負電圧（−ＶＢＢ）が出力される。

ＶＢＢＧＥＮ（ｎ）２４は、スイッチＳＷＣ２１，ＳＷＣ２２，ＳＷＣ２３と、キャパシタＣ２１と、Ｃ２２と、電圧ＶＤＤを供給するＶＤＤ供給源２２とを備える。

スイッチＳＷＣ２１は、ノードＮＤ２１を端子ｇと端子ｖのいずれかと接続する。端子ｇはグランドＧＮＤと接続される。端子ｖはＶＤＤ供給源２２と接続される。キャパシタＣ２１は、ノードＮＤ２１とノードＮＤ２２との間に配置される。スイッチＳＷＣ２２は、ノードＮＤ２２とグランドＧＮＤの間の経路を接続または遮断する。ＶＤＤ供給源２２は、端子ｖとグランドＧＮＤとの間に配置される。スイッチＳＷＣ２３は、ノードＮＤ２２とノードＮＤ２３の間の経路を接続または遮断する。キャパシタＣ２２は、ノードＮＤ２３とグランドＧＮＤとの間に配置される。ノードＮＤ２３は、出力端子ＶＯＵＴ２と接続される。

図１１（ａ）および（ｂ）は、ＶＢＢＧＥＮ（ｎ）２４の動作を説明する図である。

まず、図１１（ａ）に示すように、スイッチＳＷＣ２１をｖ側とし、スイッチＳＷＣ２２をオン、スイッチＳＷＣ２３をオフにする。これによって、キャパシタＣ２１の両端の間にはＶＤＤの電圧が蓄えられる。

次に、図１１（ｂ）に示すように、スイッチＳＷＣ２１をｇ側とし、スイッチＳＷＣ２２をオフ、スイッチＳＷＣ２３をオンにする。これによって、キャパシタＣ２１の正側端子の電圧が０Ｖとなるので、キャパシタＣ２１の負側端子の電圧が（−ＶＤＤ）となる。つまり、入力電圧ＶＤＤの符号が逆の電圧が出力端子ＶＯＵＴ２から出力される。

図１０の回路は、入力電圧ＶＤＤから（−１）＊ＶＤＤの電圧を発生させる場合の回路である。ＶＢＢ＞ＶＤＤの場合には、この回路を複数個直列接続することによって、（−２）＊ＶＤＤ、（−３）＊ＶＤＤといった高い電圧が発生可能である。ＶＢＢ＜ＶＤＤである場合には、この回路の出力電圧を降圧することで、所望の−ＶＢＢを発生させることができる。

図１２は、第２の実施形態のＮバイアス制御回路ＮＣ１およびＰバイアス制御回路ＰＣ１の構成を表わす図である。

図１２において、半導体装置の複数の回路ブロックに含まれる複数のＰＭＯＳトランジスタとＮＭＯＳトランジスタを代表する１つのＰＭＯＳトランジスタＰ１と、ＮＭＯＳトランジスタＮ１が表されている。

ＶＢＢＧＥＮ（ｎ）２４とＮＭＯＳトランジスタＮ１の基板ＰＳＵＢとの間にＮバイアス制御回路ＮＣ１が配置される。ＶＢＢＧＥＮ（ｐ）２６とＰＭＯＳトランジスタＰ１の基板ＮＳＵＢとの間にＰバイアス制御回路ＰＣ１が配置される。Ｎバイアス制御回路ＮＣ１と、Ｐバイアス制御回路ＰＣ１とは、同時に動作する。

Ｎバイアス制御回路ＮＣ１は、スイッチＳＷＮ１と、キャパシタＮＣＡＰと、スイッチＳＷＮ２とを備える。

スイッチＳＷＮ１は、ノードｖｎｃａｐを端子ａと端子ｂのいずれかと接続させる。端子ａは、開放されている。端子ｂは、ＮＭＯＳ用バックバイアス発生回路２４の出力と接続する。

キャパシタＮＣＡＰは、ノードｖｎｃａｐとグランドＧＮＤとの間に配置される。

スイッチＳＷＮ２は、基板ＰＳＵＢを端子ｐ、ｑ、ｒのいずれかと接続される。端子ｐは、ＶＢＢＧＥＮ（ｎ）２４の出力と接続する。端子ｑは、ノードｖｎｃａｐと接続する。端子ｒは、グランドＧＮＤと接続する。

Ｐバイアス制御回路ＰＣ１は、スイッチＳＷＰ１と、キャパシタＰＣＡＰと、スイッチＳＷＰ２とを備える。

スイッチＳＷＰ１は、ノードｖｐｃａｐを端子ａと端子ｂのいずれかと接続させる。端子ａは、開放されている。端子ｂは、ＰＭＯＳ用バックバイアス発生回路２６の出力と接続する。

キャパシタＰＣＡＰは、ノードｖｐｃａｐとグランドＧＮＤとの間に配置される。

スイッチＳＷＰ２は、基板ＮＳＵＢを端子ｐ、ｑ、ｒのいずれかと接続される。端子ｐは、ＰＭＯＳ用バックバイアス発生回路２６の出力と接続する。端子ｑは、ノードｖｐｃａｐと接続する。端子ｒは、グランドＧＮＤと接続する。

ここで、簡単のためにキャパシタＰＣＡＰの容量は、基板ＮＳＵＢの持つ寄生容量と同じとし、キャパシタＮＣＡＰの容量は、基板ＰＳＵＢの持つ寄生容量と同じとする。キャパシタＮＣＡＰとキャパシタＰＣＡＰによって、基板ＰＳＵＢと基板ＮＳＵＢの電圧を高速に変化させることが出来る。

図１３は、図１２の回路の動作を説明するタイミング図である。

ＶＢＢＧＥＮ（ｎ）２４の出力電圧は常に−ＶＢＢとし、ＶＢＢＧＥＮ（ｐ）２６の出力電圧は常に（ＶＤＤ＋ＶＢＢ）とする。

時刻ｔ０の初期状態において、半導体装置内の回路ブロックが動作状態であるとし、基板ＰＳＵＢとキャパシタＮＣＡＰの電圧は共にグランド電圧の０Ｖであり、基板ＮＳＵＢとキャパシタＰＣＡＰの電圧は共に電源電圧のＶＤＤとする。

ＣＰＵコア１２が、スイッチＳＷＮ１とスイッチＳＷＰ１をｂ側とすることによって、ＶＢＢＧＥＮ（ｎ）２４とキャパシタＮＣＡＰとが接続され、ＶＢＢＧＥＮ（ｐ）２６とキャパシタＰＣＡＰとが接続される。ＣＰＵコア１２が、スイッチＳＷＮ２とスイッチＳＷＰ２をｒ側とすることによって、基板ＰＳＵＢとグランドＧＮＤとが接続され、基板ＮＳＵＢと電源ＶＤＤとが接続される。これによって、基板ＰＳＵＢの電圧は０Ｖのままであるが、キャパシタＮＣＡＰは徐々に−ＶＢＢに向かって充電されるとともに、基板ＮＳＵＢはＶＤＤのままであるが、キャパシタＰＣＡＰは徐々に（ＶＤＤ＋ＶＢＢ）に向かって充電される。この充電に要する時間はＶＢＢＧＥＮ（ｎ）２４とＶＢＢＧＥＮ（ｐ）２６の最大出力電流で律速される。

時刻ｔ１において、キャパシタＮＣＡＰの電圧が−ＶＢＢ、キャパシタＰＣＡＰの電圧が（ＶＤＤ＋ＶＢＢ）となると、ＶＢＢＧＥＮ（ｎ）２４とＶＢＢＧＥＮ（ｐ）２６は、自動的に停止して、充電が終了する。

時刻ｔ２において、半導体装置は、外部から動作モードから待機モードへの遷移指示を受ける。この時に、ＣＰＵコア１２が、スイッチＳＷＮ１とスイッチＳＷＰ１をa側、スイッチＳＷＮ２とスイッチＳＷＰ２はｑ側とする。これによって、ＶＢＢＧＥＮ（ｎ）２４とキャパシタＮＣＡＰとが切り離され、ＶＢＢＧＥＮ（ｐ）２６とキャパシタＰＣＡＰとが切り離され、基板ＰＳＵＢとキャパシタＮＣＡＰとが接続され、基板ＮＳＵＢとキャパシタＰＣＡＰとが接続される。これによって、キャパシタＮＣＡＰに蓄積された負電荷で基板ＰＳＵＢは急速に充電され、基板ＰＳＵＢとキャパシタＮＣＡＰは同電圧の（−１／２＊ＶＢＢ）となる。また、キャパシタＰＣＡＰに蓄積された正電荷で基板ＮＳＵＢは急速に充電され、基板ＮＳＵＢとキャパシタＰＣＡＰは同電圧の（ＶＤＤ＋１／２＊ＶＢＢ）となる。この動作に要する時間は、スイッチＳＷＮ２とスイッチＳＷＰ２のオン抵抗と基板ＰＳＵＢ、キャパシタＮＣＡＰ、基板ＮＳＵＢ、キャパシタＰＣＡＰの容量で決まるが、スイッチＳＷＮ２とスイッチＳＷＰ２のオン抵抗を十分小さくすることによって、ＶＢＢＧＥＮ（ｎ）２４によって基板ＰＳＵＢを充電し、ＶＢＢＧＥＮ（ｐ）２６によって基板ＮＳＵＢを充電する場合よりも高速に基板ＰＳＵＢと基板ＮＳＵＢを充電できる。ここでは、基板ＰＳＵＢの電圧は目標値の半分の（−１／２＊ＶＢＢ）までしか変化せず、基板ＮＳＵＢの電圧も目標値の半分の（ＶＤＤ＋１／２＊ＶＢＢ）までしか変化しないが、前述のようにＭＯＰＳＦＥＴのリーク電流の基板電圧依存性０Ｖ近辺が最も変化量が大きいので、この変化量でもリーク電流低減効果が十分に得られる。

時刻ｔ３において、さらに、ＣＰＵコア１２が、スイッチＳＷＮ１とスイッチＳＷＰ１をa側、スイッチＳＷＮ２とスイッチＳＷＰ２をｐ側とすることによって、ＶＢＢＧＥＮ（ｎ）２４と基板ＰＳＵＢとが接続され、ＶＢＢＧＥＮ（ｐ）２６と基板ＮＳＵＢと接続される。これによって、基板ＰＳＵＢが（−ＶＢＢ）まで徐々に充電され、基板ＮＳＵＢが（ＶＤＤ＋ＶＢＢ）まで徐々に充電される。

時刻ｔ４において、基板ＰＳＵＢが（−ＶＢＢ）、基板ＮＳＵＢが（ＶＤＤ＋ＶＢＢ）となると、ＶＢＢＧＥＮ（ｎ）２４とＶＢＢＧＥＮ（ｐ）２６は自動的に停止して、充電が終了し、回路ブロックは待機状態となる。

時刻ｔ５において、半導体装置は、外部から動作モードから待機モードへの遷移指示を受ける。ＣＰＵコア１２が、スイッチＳＷＮ１とスイッチＳＷＰ１をa側、スイッチＳＷＮ２とスイッチＳＷＰ２をｑ側とすることによって、基板ＰＳＵＢとキャパシタＮＣＡＰが再び接続され、基板ＮＳＵＢとキャパシタＰＣＡＰとが再び接続される。これによって、基板ＰＳＵＢの負電荷がキャパシタＮＣＡＰに急速に回生され、基板ＰＳＵＢとキャパシタＮＣＡＰは同電圧（−３／４＊ＶＢＢ）となる。これとともに、基板ＮＳＵＢの正電荷がキャパシタＰＣＡＰに急速に回生され、基板ＮＳＵＢとキャパシタＰＣＡＰは同電圧の（ＶＤＤ＋３／４＊ＶＢＢ）となる。この回生動作の時間はスイッチＳＷＮ２とスイッチＳＷＰ２のオン抵抗と基板ＰＳＵＢ、基板ＮＳＵＢ、キャパシタＮＣＡＰ、キャパシタＰＣＡＰの容量で決まるので時刻ｔ２の動作と同様に高速である。

時刻ｔ６において、さらに、ＣＰＵコア１２が、スイッチＳＷＮ１とスイッチＳＷＰ１をｂ側、スイッチＳＷＮ２とスイッチＳＷＰ２をｒ側とする。

これによって、基板ＰＳＵＢは急速０Ｖまで放電され、基板ＮＳＵＢは急速にＶＤＤまで放電される。この放電の動作もスイッチＳＷＮ２とスイッチＳＷＰ２のオン抵抗と基板ＰＳＵＢと基板ＮＳＵＢの容量で決まるので高速である。また、キャパシタＮＣＡＰは、ＶＢＢＧＥＮ（ｎ）２４と再び接続して（−ＶＢＢ）まで徐々に充電され、キャパシタＰＣＡＰは、ＶＢＢＧＥＮ（ｐ）２６と再び接続して（ＶＤＤ＋ＶＢＢ）まで徐々に充電される。

時刻ｔ７において、基板ＰＳＵＢが０Ｖまで、基板ＮＳＵＢがＶＤＤまで放電されると、回路ブロックは動作状態となる。

時刻ｔ８において キャパシタＮＣＡＰが（−ＶＢＢ）、キャパシタＰＣＡＰが（ＶＤＤ＋ＶＢＢ）となると、ＶＢＢＧＥＮ（ｎ）２４とＶＢＢＧＥＮ（ｐ）２６は自動的に停止して、充電が終了する。

時刻ｔ８の状態は、時刻ｔ１の状態と同じとなる。以降はｔ１〜ｔ８の状態を１サイククルとして、処理が繰り返される。

時刻ｔ５のタイミングにおいて、基板ＰＳＵＢからキャパシタＮＣＡＰ、基板ＮＳＵＢからキャパシタＰＣＡＰへの電荷の回生を行っている。ここで、たとえばモータで発電した電力をキャパシタに回生する場合と比較する。この場合、モータには起電力があるので、モータとキャパシタの間に電位差が無くとも電荷を回生することができる。しかし、本実施の形態では、基板ＰＳＵＢおよび基板ＮＳＵＢは、受動素子であり、起電力が無い。そこで、時刻ｔ３〜ｔ５の期間において、基板ＰＳＵＢとキャパシタＮＣＡＰ、基板ＮＳＵＢとキャパシタＰＣＡＰを切り離して両者に電位差を発生させることによって、回生を可能としている。

以上のように、本実施の形態では、時刻ｔ２における待機状態への遷移での基板ＰＳＵＢと基板ＮＳＵＢへの充電をＶＢＢＧＥＮ（ｎ）２４とＶＢＢＧＥＮ（ｐ）２６ではなくキャパシタＮＣＡＰとキャパシタＰＣＡＰで行なう。これによって、ＶＢＢＧＥＮ（ｎ）２４とＶＢＢＧＥＮ（ｐ）２６の電流駆動能力に関係なく高速に充電することができる。また、時刻ｔ５において、基板ＰＳＵＢの電荷をキャパシタＮＣＡＰに、基板ＮＳＵＢの電荷をキャパシタＰＣＡＰに回生することによって、ＶＢＢＧＥＮ（ｎ）２４とＶＢＢＧＥＮ（ｐ）２６の消費電力を低減できる。

次に、ＶＢＢＧＥＮ（ｎ）２４の電力について説明する。

ＶＢＢＧＥＮ（ｎ）２４が、一般的なチャージポンプ回路とすると、ＶＢＢＧＥＮ（ｎ）２４の内部電圧は、充電される対象（例えば、キャパシタＮＣＡＰ）の電圧に関わりなく常に（−ＶＢＢ）である。そのため、内部電圧とキャパシタＮＣＡＰの電圧差分のエネルギーは、両者をつなぐスイッチＳＷＮ１で消費される。例えば、キャパシタＮＣＡＰを０Ｖから（−ＶＢＢ）まで充電する場合、キャパシタＮＣＡＰの容量をＣｃａｐとすると、ＶＢＢＧＥＮ（ｎ）２４が出力する電力Ｐ１と、キャパシタＮＣＡＰで蓄積される電力Ｐ２は以下の式で表される。

Ｐ１＝Ｃｃａｐ＊ＶＢＢ2
Ｐ２＝（１／２）＊Ｃｃａｐ＊ＶＢＢ2
ＶＢＢＧＥＮ（ｎ）２４が出力する電力は、キャパシタＮＣＡＰに蓄積される電力の２倍となる。ＶＢＢＧＥＮ（ｎ）２４が出力する電力の１／２は、キャパシタＮＣＡＰと、ＶＢＢＧＥＮ（ｎ）２４との間の配線抵抗で消費される。

ＶＢＢＧＥＮ（ｎ）２４の電力効率Ｅｆｆｂは一定、つまり内部の損失は、出力する電力に比例するものとする。図１３のタイミングで動作したときのＶＢＢＧＥＮ（ｎ）２４の消費電力は、時刻ｔ０〜ｔ１においてＰ３、時刻ｔ３〜ｔ４においてＰ４、時刻ｔ６〜ｔ８においてＰ５となる。

Ｐ３＝Ｃｃａｐ＊ＶＢＢ2／Ｅｆｆｂ
Ｐ４＝（１／２）＊Ｃｃａｐ＊ＶＢＢ2／Ｅｆｆｂ
Ｐ５＝（１／４）＊Ｃｃａｐ＊ＶＢＢ2／Ｅｆｆｂ
つまり、本実施の形態では、最初のｔ０〜ｔ１の期間に、Ｐ３の電力を消費するが、その後のｔ１〜ｔ８のサイクルで、Ｐ６だけ電力を消費する。

Ｐ６＝（３／４）＊Ｃｃａｐ＊ＶＢＢ2／Ｅｆｆｂ
これに対して、従来の方式では毎サイクルＰ３の電力を消費する。したがって、本実施の形態の方式のＶＢＢＧＥＮ（ｎ）２４の消費電力は、従来方式の消費電力の３／４に減る。この原因は、時刻ｔ５において、回生動作を行うためである。

ＶＢＢＧＥＮ（ｐ）２６の消費電力も、従来方式の消費電力の３／４に減らすことができる。

［第３の実施形態］
以降では、ＮＭＯＳトランジスタＮ１のバックバイアス電圧の制御のみを示すが、ＰＭＯＳトランジスタＰ１も、同様にして制御することができる。

図１４は、第３の実施形態のＮバイアス制御回路ＮＣ１の構成を表わす図である。

図１４において、半導体装置に含まれる複数の回路ブロックに含まれる複数のＮＭＯＳトランジスタを代表する１つのＮＭＯＳトランジスタＮ１が表されている。

ＶＢＢＧＥＮ（ｎ）２４とＮＭＯＳトランジスタＮ１の基板ＰＳＵＢとの間にＮバイアス制御回路ＮＣ１が配置される。

Ｎバイアス制御回路ＮＣ１は、スイッチＳＷＮ１と、キャパシタＮＣＡＰと、スイッチＳＷＮ２と、スイッチＳＷＮ３とを備える。

スイッチＳＷＮ１は、ノードｖｎｃａｐを端子ａと端子ｂと端子ｃのいずれかと接続させる。端子ａは、開放されている。端子ｂは、ＶＢＢＧＥＮ（ｎ）２４の出力と接続される。端子ｃはグランドＧＮＤと接続される。

キャパシタＮＣＡＰは、ノードｖｎｃａｐとノードｖｎｃａｐｂとの間に配置される。

スイッチＳＷＮ２は、基板ＰＳＵＢを端子ｐ、ｑ、ｒのいずれかと接続される。端子ｐは、ＶＢＢＧＥＮ（ｎ）２４の出力と接続される。端子ｑは、ノードｖｎｃａｐと接続される。端子ｒは、グランドＧＮＤと接続される。

スイッチＳＷＮ３は、ノードｖｎｃａｐｂを端子ｘと端子ｙのいずれかと接続させる。端子ｘは、ＶＤＤ供給源２２と接続される。端子ｙは、グランドＧＮＤと接続される。

ここで、簡単のために、キャパシタＮＣＡＰの容量は、基板ＰＳＵＢの持つ寄生容量と同じとする。ノードｖｎｃａｐｂの電圧をグランドＧＮＤとＶＤＤの間で遷移させることによって、キャパシタＮＣＡＰ自身が、ＶＢＢＧＥＮ（ｎ）２４の代わりのチャージポンの働きをする。

図１５は、図１４の回路の動作の一例を説明するタイミング図である。

ＶＢＢＧＥＮ（ｎ）２４の出力電圧（−ＶＢＢ）は（−ＶＤＤ）と等しいとする。

時刻ｔ０の初期状態において、半導体装置内の回路ブロックが動作状態であるとし、基板ＰＳＵＢとキャパシタＮＣＡＰの電圧は共にグランド電圧の０Ｖとする。

ＣＰＵコア１２が、スイッチＳＷＮ１をｃ側、スイッチＳＷＮ２をｒ側、スイッチＳＷＮ３をｘ側とすることによって、キャパシタＮＣＡＰは、ＶＤＤ供給源２２と接続され、基板ＰＳＵＢとグランドＧＮＤとが接続される。これによって、基板ＰＳＵＢの電圧は０Ｖのままであるが、キャパシタＮＣＡＰは徐々にＶＤＤに向かって充電される。この充電に要する時間はＶＢＢＧＥＮ（ｎ）２４とＶＢＢＧＥＮ（ｐ）２６の最大出力電流で律速される。この充電に要する時間はＶＤＤ供給源２２の出力電流で律速される。一般的に正バイアスのＶＤＤ供給源２２は、負バイアスのＶＢＢＧＥＮ（ｎ）２４よりも電流供給能力が大きく、電力効率も高い。よって、本実施の形態では、第２の実施形態よりも高速かつ低電力でキャパシタＮＣＡＰを充電できる。

時刻ｔ１において、ノードｖｎｃａｐｂの電圧がＶＤＤとなると充電が終了する。

時刻ｔ２において、ＣＰＵコア１２が、スイッチＳＷＮ１をａ側、スイッチＳＷＮ２をｒ側、スイッチＳＷＮ３をｙ側とする。これによって、キャパシタＮＣＡＰの電荷を保ったまま、ノードｖｎｃａｐｂの電圧を０Ｖ、ノードｖｎｃａｐの電圧を（−ＶＢＢ）とすることができる。

時刻ｔ３において、半導体装置は、外部から動作モードから待機モードへの遷移指示を受ける。この時、ＣＰＵコア１２が、スイッチＳＷＮ１をａ側、スイッチＳＷＮ２をｑ側、スイッチＳＷＮ３をｙ側とすることによって、基板ＰＳＵＢと、キャパシタＮＣＡＰとが接続される。これによって、キャパシタＮＣＡＰの負電荷によって基板ＰＳＵＢは急速に充電され、基板ＰＳＵＢとキャパシタＮＣＡＰの電圧は、（−１／２）＊ＶＢＢとなる。この動作に要する時間は、スイッチＳＷＮ２のオン抵抗と基板ＰＳＵＢとキャパシタＮＣＡＰの容量で決まるが、スイッチＳＷＮ２のオン抵抗を十分小さくすることによって、ＶＢＢＧＥＮ（ｎ）によって、基板ＰＳＵＢを充電する場合よりも高速に基板ＰＳＵＢを充電できる。ここでは、基板ＰＳＵの電圧は目標値の半分の（−１／２）＊ＶＢＢまでしか変化しないが、ＭＯＳＦＥＴのリーク電流の基板ＰＳＵＢの電圧依存性は、０Ｖ近辺が最も変化量が大きいので、この変化量でもリーク電流低減効果が十分に得られる。

時刻ｔ４において、ＣＰＵコア１２が、スイッチＳＷＮ１をａ側、スイッチＳＷＮ２をｐ側、スイッチＳＷＮ３をｙ側とすることによって、ＶＢＢＧＥＮ（ｎ）２４と基板ＰＳＵＢとが接続される。これによって、基板ＰＳＵＢは、（−ＶＢＢ）まで徐々に充電される。

時刻ｔ５において、基板ＰＳＵＢの電圧が（＝ＶＢＢ）となると、ＶＢＢＧＥＮ（ｎ）２４は、自動的に停止して、充電が終了し、回路ブロックは、待機状態となる。

時刻ｔ６において、半導体装置は、外部から待機モードから動作モードへの遷移指示を受ける。ＣＰＵコア１２が、スイッチＳＷＮ１をａ側、スイッチＳＷＮ２をｑ側、スイッチＳＷＮ３をｙ側とすると、基板ＰＳＵＢと、キャパシタＮＣＡＰが再度接続される。これによって、基板ＰＳＵＢの負電荷がキャパシタＮＣＡＰに急速に回生され、基板ＰＳＵＢとキャパシタＮＣＡＰは、同電圧の（−３／４）＊ＶＢＢとなる。この回生動作の時間はスイッチＳＷＮ２のオン抵抗と基板ＰＳＵＢとキャパシタＮＣＡＰの容量で決まるので時刻ｔ２の動作と同様に高速である。

時刻ｔ７において、ＣＰＵコア１２は、さらに、スイッチＳＷＮ１をｃ側、スイッチＳＷＮ２をｒ側、スイッチＳＷＮ３をｘ側とする。これによって、基板ＰＳＵＢは急速に０Ｖまで放電される。この放電の動作もスイッチＳＷＮ２のオン抵抗と基板ＰＳＵＢの容量で決まるので高速である。また、ノードｖｎｃａｐは、グランドＧＮＤと接続され、ノードｖｎｃａｐｂがＶＤＤ供給源２２と接続され、ノードｖｎｃａｐｂが再度ＶＤＤまで充電される。

時刻ｔ８において、基板ＰＳＵＢが０Ｖまで放電されると、半導体装置内の回路ブロックは動作状態となる。

時刻ｔ９において、ノードｖｎｃａｐｂの電圧がＶＤＤとなると、キャパシタＮＣＡＰの充電が終了する。

時刻ｔ１０において、ＣＰＵコア１２は、さらに、スイッチＳＷＮ１をａ側、スイッチＳＷＮ２をｒ側、スイッチＳＷＮ３をｙ側とする。これによって、再びキャパシタＮＣＡＰの電荷を保ったまま、ノードｖｎｃａｐｂの電圧は０Ｖ、ノードｖｎｃａｐの電圧は（−ＶＢＢ）とできる。

時刻ｔ１０の状態は、時刻ｔ２の状態と同じとなる。以降はｔ２〜ｔ１０の状態を１サイククルとして、処理が繰り返される。

次に、第２の実施形態と同様に、バックバイアス電圧の電力について説明する。ここでは、ＶＢＢＧＥＮ（ｎ）２４の電力に加えて、ＶＤＤ供給源２２の電力も考慮する。ここで、正バイアスを供給するＶＤＤ供給源２２は、ＶＢＢＧＥＮ（ｎ）よりも高効率である。ここでは、ＶＤＤ供給源２２の効率をＥｆｆｄとする。Ｅｆｆｄ＞Ｅｆｆｂである。

図１５のタイミングで動作したときのＶＢＢＧＥＮ（ｎ）２４およびＶＤＤ供給源２２の消費電力は、時刻ｔ０〜ｔ１においてＰ７、時刻ｔ４〜ｔ５においてＰ８、時刻ｔ７〜ｔ９においてＰ９となる。

Ｐ７＝Ｃｃａｐ＊ＶＤＤ2／Ｅｆｆｄ
Ｐ８＝（１／２）＊Ｃｃａｐ＊ＶＢＢ2／Ｅｆｆｂ
Ｐ９＝（１／４）＊Ｃｃａｐ＊ＶＤＤ2／Ｅｆｆｄ
つまり、Ｅｆｆｄ＞Ｅｆｆｂ、ＶＤＤ＝ＶＢＢなので、最初の時刻ｔ０〜ｔ１において、Ｐ７は、第２の実施形態のＰ１よりも小さい、次に、ｔ２〜ｔ１０のサイクルで、消費電力Ｐ１０は、第２の実施形態のＰ６よりも小さい。

Ｐ１０＝Ｃｃａｐ＊ＶＢＢ2＊（（１／２）＊Ｅｆｆｂ＋（１／４）＊Ｅｆｆｄ）
以上より、本実施の形態では、高効率なＶＤＤ供給源による充電が可能なため、第２の実施形態よりも、消費電力を低減できる。

［第４の実施形態］
図１６は、図１４の回路の動作の別の例を説明するタイミング図である。

ここで、第３の実施形態と同様に、ＶＢＢＧＥＮ（ｎ）２４の出力電圧（−ＶＢＢ）は（−ＶＤＤ）と等しいとする。

時刻ｔ０において、半導体装置内の回路ブロックが動作状態であるとし、基板ＰＳＵＢとキャパシタＮＣＡＰの電圧は共にグランド電圧の０Ｖとする。

ＣＰＵコア１２が、スイッチＳＷＮ１をｃ側、スイッチＳＷＮ２をｒ側、スイッチＳＷＮ３をｘ側とすることによって、ＶＤＤ供給源２２とキャパシタＮＣＡＰとが接続され、基板ＰＳＵＢは、グランドＧＮＤに接続される。これによって、基板ＰＳＵＢの電圧は０Ｖのままで、ノードｖｎｃａｐｂは徐々にＶＤＤに向かって充電される。この充電に要する時間はＶＤＤ供給源２２の最大出力電流で律速される。一般的に正バイアスのＶＤＤ供給源２２は負バイアスのＶＮＮＧＥＮ（ｎ）よりも電流供給能力が大きく、電力効率も高い。よって、第２の実施形態よりも高速かつ低電力にキャパシタＮＣＡＰを充電できる。

時刻ｔ１において、ノードｖｎｃａｐｂの電圧がＶＤＤとなると充電が終了する。

時刻ｔ２において、ＣＰＵコア１２が、スイッチＳＷ１をｂ側とすることによって、ノードｖｎｃａｐを（−ＶＢＢ）まで充電する。

時刻ｔ３において、ノードｖｎｃａｐの電圧が（−ＶＢＢ）となると充電が終了する。これによって、キャパシタＮＣＡＰの両端であるノードｖｎｃａｐｂとノードｖｎｃａｐとの間には、２＊ＶＤＤの電圧が蓄えられる。

時刻ｔ４において、ＣＰＵコア１２が、スイッチＳＷＮ１をａ側に接続し、スイッチＳＷＮ３をｙ側に接続する。これによって、ノードｖｎｃａｐの電圧は（−２＊ＶＢＢ）となる。

時刻ｔ５において、半導体装置は、外部から動作モードから待機モードへの遷移指示を受ける。この時、ＣＰＵコア１２が、スイッチＳＷＮ１をａ側に接続し、スイッチＳＷＮ２をｑ側に接続し、スイッチＳＷＮ３をｙ側に接続することによって、基板ＰＳＵＢとキャパシタＮＣＡＰとが接続される。これによって、キャパシタＮＣＡＰの負電荷によって、基板ＰＳＵＢが急速に充電され、基板ＰＳＵＢとキャパシタＮＣＡＰは同電圧の（−ＶＢＢ）となる。この動作に要する時間は、スイッチＳＷＮ２のオン抵抗と基板ＰＳＵＢとキャパシタＮＣＡＰの容量で決まるが、スイッチＳＷＮ２のオン抵抗を十分小さくすることによって、ＶＢＢＧＥＮ（ｎ）２４によって基板ＰＳＵＢを充電する場合よりも高速に基板ＰＳＵＢを充電できる。ここで、第２および第３の実施形態と異なり、キャパシタＮＣＡＰからの電荷のみで基板ＰＳＵＢの電圧を（−ＶＢＢ）まで充電することができるので、さらに高速に基板ＰＳＵＢの電圧を変化させることでき、大きなリーク電流低減効果が得られる。

時刻ｔ６において、充電が完了すると、ＣＰＵコア１２が、スイッチＳＷＮ１をa側に接続し、スイッチＳＷ２Ｎをｐ側に接続し、スイッチＳＷＮ３をｙ側に接続することによって、基板ＰＳＵＢとキャパシタＮＣＡＰが切り離され、基板ＰＳＵＢがＶＢＢＧＥＮ（ｎ）２４に接続される。

時刻ｔ７において、半導体装置は、外部から待機モードから動作モードへの遷移指示を受ける。ＣＰＵコア１２が、スイッチＳＷＮ１をｂ側に接続し、スイッチＳＷＮ２をｒ側に接続し、スイッチＳＷＮ３をｘ側に接続することによって、基板ＰＳＵＢは急速に０Ｖまで放電されると同時に、ノードｖｎｃａｐｂは徐々にＶＤＤに向かって充電される。

時刻ｔ８において、基板ＰＳＵＢが０Ｖまで放電されると、半導体装置内の回路ブロックは動作状態となる。

時刻t９において、ノードｖｎｃａｐｂは、ＶＤＤまで充電される。

時刻ｔ１０において、ＣＰＵコア１２が、スイッチＳＷＮ１をａ側に接続し、スイッチＳＷＮ２をｒ側に接続し、スイッチＳＷＮ３をｙ側に接続する。これによって、再びキャパシタＮＣＡＰの電荷を保ったまま、ノードｖｎｃａｐｂの電圧は０Ｖ、ノードｖｎｃａｐの電圧は（−２＊ＶＢＢ）とできる。

時刻ｔ１０の状態は、時刻ｔ４の状態と同じとなる。以降はｔ４〜ｔ１０の状態を１サイククルとして、処理が繰り返される。

本実施の形態では、第２および第３の実施形態と異なり、時刻ｔ５で、キャパシタＮＣＡＰにＶＤＤの２倍の電圧を蓄えることで、キャパシタＮＣＡＰの電荷のみで基板ＰＳＵＢの電圧を（−ＶＢＢ）まで変化させることができる。これによって、本実施の形態では、第２および第３の実施形態よりも大きなリーク電流低減効果が得られる。

［第５の実施形態］
図１７は、第５の実施形態のバイアス制御回路を表わす図である。

第５の実施形態では、半導体チップ内部の機能ブロックごとに、キャパシタを含むバイアス制御回路が設けられる。機能ブロックは、たとえば、ＣＰＵコア１２、ＳＲＡＭ１４、フラッシュメモリ１６、タイマ１８などである。

ＣＰＵコア１２、ＳＲＡＭ１４、フラッシュメモリ１６、タイマ１８に対して、半導体装置は、それぞれ、バイアス制御回路ＮＸ１、ＮＸ２、ＮＸ３、ＮＸｎを備える。

バイアス制御回路ＮＸ１は、スイッチＳＷＮ１１と、キャパシタＮＣＡＰ１１と、スイッチＳＷ２１とを備える。

スイッチＳＷＮ１１は、ノードｖｎｃａｐ１を端子ａと端子ｂのいずれかと接続させる。端子ａは、開放されている。端子ｂは、ＶＢＢＧＥＮ（ｎ）２４の出力と接続する。キャパシタＮＣＡＰ１１は、ノードｖｎｃａｐ１とグランドＧＮＤとの間に配置される。スイッチＳＷＮ２１は、ＳＲＡＭ１４内のＮＭＯＳトランジスタの基板ＰＳＵＢを端子ｐ、ｑ、ｒのいずれかと接続される。端子ｐは、ＶＢＢＧＥＮ（ｎ）２４の出力と接続する。端子ｑは、ノードｖｎｃａｐ１と接続する。端子ｒは、グランドＧＮＤと接続する。

バイアス制御回路ＮＸ２は、スイッチＳＷＮ１２と、キャパシタＮＣＡＰ１２と、スイッチＳＷ２２とを備える。

スイッチＳＷＮ１２は、ノードｖｎｃａｐ２を端子ａと端子ｂのいずれかと接続させる。端子ａは、開放されている。端子ｂは、ＶＢＢＧＥＮ（ｎ）２４の出力と接続する。キャパシタＮＣＡＰ１２は、ノードｖｎｃａｐ２とグランドＧＮＤとの間に配置される。スイッチＳＷＮ２２は、ＣＰＵコア１２内のＮＭＯＳトランジスタの基板ＰＳＵＢを端子ｐ、ｑ、ｒのいずれかと接続される。端子ｐは、ＶＢＢＧＥＮ（ｎ）２４の出力と接続する。端子ｑは、ノードｖｎｃａｐ２と接続する。端子ｒは、グランドＧＮＤと接続する。

バイアス制御回路ＮＸ３は、スイッチＳＷＮ１３と、キャパシタＮＣＡＰ１３と、スイッチＳＷ２３とを備える。

スイッチＳＷＮ１３は、ノードｖｎｃａｐ３を端子ａと端子ｂのいずれかと接続させる。端子ａは、開放されている。端子ｂは、ＶＢＢＧＥＮ（ｎ）２４の出力と接続する。キャパシタＮＣＡＰ１３は、ノードｖｎｃａｐ３とグランドＧＮＤとの間に配置される。スイッチＳＷＮ２３は、フラッシュメモリ１６内のＮＭＯＳトランジスタの基板ＰＳＵＢを端子ｐ、ｑ、ｒのいずれかと接続される。端子ｐは、ＶＢＢＧＥＮ（ｎ）２４の出力と接続する。端子ｑは、ノードｖｎｃａｐ３と接続する。端子ｒは、グランドＧＮＤと接続する。

バイアス制御回路ＮＸｎは、スイッチＳＷＮ１ｎと、キャパシタＮＣＡＰ１ｎと、スイッチＳＷ２ｎとを備える。

スイッチＳＷＮ１ｎは、ノードｖｎｃａｐｎを端子ａと端子ｂのいずれかと接続させる。端子ａは、開放されている。端子ｂは、ＶＢＢＧＥＮ（ｎ）２４の出力と接続する。キャパシタＮＣＡＰ１ｎは、ノードｖｎｃａｐｎとグランドＧＮＤとの間に配置される。スイッチＳＷＮ２ｎは、フラッシュメモリ１６内のＮＭＯＳトランジスタの基板ＰＳＵＢを端子ｐ、ｑ、ｒのいずれかと接続される。端子ｐは、ＶＢＢＧＥＮ（ｎ）２４の出力と接続する。端子ｑは、ノードｖｎｃａｐｎと接続する。端子ｒは、グランドＧＮＤと接続する。

ＶＢＢＧＥＮ（ｎ）２４は、複数の機能ブロック１６、１２、１４、１８に共通に設けられ、バイアス電圧（−ＶＢＢ）を出力する。

複数のバイアス制御回路ＮＸ〜ＮＸｎの各々は、対応する回路ブロックに対して、第２〜第４の実施形態で説明したような制御を行なう。当該制御には、少なくとも以下の処理が含まれる。

すなわち、複数のバイアス制御回路ＮＸ〜ＮＸｎの各々は、対応する回路ブロックが選択されたときに、対応する回路ブロックが動作モードの期間において、ＶＢＢＧＥＮ（ｎ）２４から供給される電荷を蓄積する。複数のバイアス制御回路ＮＸ〜ＮＸｎの各々は、対応する回路ブロックが動作モードから待機モードへ遷移するときに、蓄積した電荷を対応する回路ブロックに含まれるＭＯＳＦＥＴの基板に供給し、その後、ＶＢＢＧＥＮ（ｎ）２４の出力を基板に供給させる。複数の回路ブロックＮＸ１〜ＮＸ４の各々は、優先度を有し、優先度に基づいて選択される。

ここで、チップ内に複数の電源ドメインを持ち、電源ドメイン毎に電源のオン／オフおよび電源電圧を別箇に設定できる場合は、電源ドメイン毎に別のキャパシタとすることが望ましい。

図１３において、時刻ｔ０〜ｔ１の期間に、ＶＢＢＧＥＮ（ｎ）２４およびＶＢＢＧＥＮ（ｐ）２６によって、キャパシタＮＣＡＰ、ＰＣＡＰを充電しているが、ＶＢＢＧＥＮ（ｎ）２４およびＶＦＦＧＥＮ（ｐ）２６の駆動能力の制限で充電に時間がかかる。図１３において、キャパシタＮＣＡＰ、ＰＣＡＰが完全に充電出来ていないｔ１以前のタイミングにおいて、キャパシタＮＣＡＰと基板ＰＳＵＢとを接続し、キャパシタＰＣＡＰと基板ＮＳＵＢを接続しても、基板ＰＳＵＢ、ＮＳＵＢの電圧の変化量が小さく、上述した実施の形態の効果を十分に発揮することはできない。

そこで、本実施の形態では、ブロック毎に個別のキャパシタＣＡＰを用いることによって、動作モード時において、ブロックに優先度を付けて、優先度の高いブロックから順番にキャパシタの充電を行なう。これにより、優先度の高いブロックのみを高速に充電できる。基板の電荷をキャパシタに回生するときには、優先度に関係なく、同時に行われる。

チップ上の機能ブロックには、待機状態でのリーク電流が問題となるものと、問題とならないものがある。待機状態でのリーク電流が問題とならないブロックには、元々ブロック全体でのリーク電流が小さいもの、およびリーク電流は大きいが、ブロック全体の電源供給を遮断することが可能なため、待機状態にする必要がないものとがある。

図１７の機能ブロックは、以下のような特性がある。

ＳＲＡＭ１４は、データを保存するため遮断することができず、リーク電流が大きい。フラッシュメモリ１６は、電源遮断が可能である。ＣＰＵコア１２は、ＳＲＡＭを少し含むが、大部分は電源遮断が可能である。タイマ１８は、リーク電流が小さい。

以上より、ＳＲＡＭ１４のリーク電流低減が最優先される。したがって、ＳＲＡＭ１４に接続されるキャパシタＮＣＡＰ１１を優先的に充電すればよい。

図１８は、全ブロック共通のキャパシタを充電するときのノードｖｃａｐｎの電圧の時間変化を表わす図である。

すなわち、図１８には、全ての機能ブロックと接続される１つのバイアス制御回路に含まれるキャパシタＮＣＡＰを充電するときの、キャパシタＮＣＡＰの一端と接続されるノードｖｎｃａｐの電圧の変化が表されている。

図１９は、機能ブロックごとに順次、キャパシタを充電するときのノードｖｎｃａｐの電圧の時間変化を表わす図である。

すなわち、図１９には、優先度の高い機能ブロックから順番に選択して、選択した機能ブロックと接続されるバイアス制御回路に含まれるキャパシタＮＣＡＰを充電するときの、キャパシタＮＣＡＰの一端と接続されるノードｖｎｃａｐの電圧の変化が表されている。

一般に、ＳＲＡＭの基板の容量は、チップ全体の１／１０以下なので、本実施の形態の方式でのＳＲＡＭに接続されるキャパシタの充電に要する時間は、全ブロックに共通に接続されるキャパシタの充電に要する時間の１／１０以下にできる。

図２０は、チップ内で、機能ブロック毎に異なるバイアス電圧を印加するための基板の断面構造の例を表わす図である。

支持基板はＰ型とし、その中に、機能ブロック毎に分離されている複数のDeep n Wellが配置される。

図２０の左側ブロックでは、Deep n Wellには、（ＶＤＤ＋ＶＢＢ）の電圧が印加される。ＮＭＯＳトランジスタとＰＭＯＳトランジスタへのバックバイアス電圧は、それぞれ（−ＶＢＢ）、（ＶＤＤ＋ＶＢＢ）である。

図２０の右側ブロックでは、Deep n Wellには、ＶＤＤの電圧が印加される。ＮＭＯＳトランジスタとＰＭＯＳトランジスタへのバックバイアス電圧は、それぞれ、０Ｖ、ＶＤＤである。

このように、Deep n Wellを用いることで、同一支持基板上に異なるバックバイアス電圧の領域を設定することができる。

［第６の実施形態］
図２１は、第６の実施形態のバイアス制御回路を表わす図である。

本実施の形態では、チップ内部の機能ブロッ毎に別箇のキャパシタＣＡＰを配置すると共に、ブロック毎の基板を短絡する共通基板配線ＣＳＵＢ、および各基板ＰＳＵＢｉと共通基板配線ＣＳＵＢとの間のスイッチＳＷ４ｉ（ｉ＝１〜ｎ）を備える。チップ内部には種々の機能ブロックがあるが、全く使用されない機能ブロックが発生する場合がある。この場合、使用しない機能ブロックは電源が遮断されて消費電力には関与しないが、基板の容量は残る。そこで、使用しない機能ブロックの基板容量をキャパシタCAPとして使用する。

図２１に示すように、スイッチＳＷ４ｉによって、使用しない機能ブロックの基板ＰＳＵＢｉを共通基板配線ＣＳＵＢに接続する。そして、この使用しない機能ブロックをバックバイアス電圧の制御の優先度の高い機能ブロックに対してキャパシタとして使用する。

このように、使用しない機能ブロックの基板容量をキャパシタとして使用すれば、バックバイアス電圧専用のキャパシタがない場合でも、キャパシタを利用した高速なバックバイアス電圧の制御が可能となる。また、これにより、バックバイアス電圧専用のキャパシタ分のチップ面積を節約することができる。

バイアス制御回路ＮＬｋは、対応する回路ブロックに含まれるＭＯＳＦＥＴの基板と、ＶＢＢＧＥＮ（ｎ）２４とを接続するか、グランドＧＮＤと接続するか、または開放状態となるかを切り替えることができる。

スイッチＳＷ４ｋは、対応する回路ブロックに含まれるＭＯＳＦＥＴの基板との間の経路上のノードＬｋと、共通基板配線ＣＳＵＢとを接続するか、または接続しないかを切替ることができる。

使用しない回路ブロックのバイアス制御回路（ＮＸｉとする）は、使用する回路ブロックの動作モードにおいて、スイッチＳＷＮ３ｉによって、ＶＢＢＧＥＮ（ｎ）の出力を使用しない回路ブロックのＭＯＳＦＥＴの基板であるＰＳＵＢｉに供給する。

使用する回路ブロックのバイアス制御回路（ＮＸｊとする）は、使用する回路ブロックが動作モードから待機モードへ遷移するときに、スイッチＳＷＮ４ｉ、ＳＷＮ４ｊ、共通基板配線ＣＳＵＢによって、ＰＳＵＢｉに蓄積された電荷を使用する回路ブロックに含まれるＭＯＳＦＥＴの基板である第２の基板に供給する。

図２２は、図２１の回路の動作を説明するタイミング図である。ＶＢＢＧＥＮ（ｎ）２６の出力電圧は常に（−ＶＢＢ）とし、基板ＰＳＵＢ１と基板ＰＳＵＢｎの容量が等しいものとする。ＳＲＡＭ１４を使用回路ブロックと、タイマ１８を使用しない回路ブロックとする。つまり、ｉ＝１、かつｊ＝ｎする。

時刻ｔ０の初期状態において、基板ＰＳＵＢ１の電圧ｖｐｓｕｂ１と、基板ＰＳＵＢｎの電圧ｖｐｓｕｂｎは、共にグランド電圧の０Ｖとする。

ＣＰＵコア１２は、スイッチＳＷＮ３１をｃ１側、スイッチＳＷＮ４１をｙ１側、スイッチＳＷＮ３ｎをｂｎ側、スイッチＳＷＮ４ｎをｙｎ側とすることによって、ＶＢＢＧＥＮ（ｎ）２４と基板ＰＳＵＢｎは接続し、基板ＰＳＵＢ１は、グランドＧＮＤと接続される。この期間は、ＳＲＡＭ１４は、動作状態であり、基板ＰＳＵＢ１は０Ｖのままである。タイマ１８は、充電モード状態であり、基板ＰＳＵＢｎは、徐々に（−ＶＢＢ）に向かって充電される。この充電に要する時間は、ＶＢＢＧＥＮ（ｎ）２４の最大出力電流で律速される。

時刻ｔ１において、基板ＰＵＢｎの電圧が（−ＶＢＢ）となると、ＶＢＢＧＥＮ（ｎ）２４は、自動的に停止して、充電が終了する。

時刻ｔ２において、半導体装置は、ＳＲＡＭ１４を動作状態から待機状態に遷移するように指示を受ける。この時、ＣＰＵコア１２は、スイッチＳＷＮ３１をａ１側、スイッチＳＷＮ４１をｘ１側、スイッチＳＷＮ３ｎをａｎ側、スイッチＳＷＮ４ｎはｘｎ側とする。これによって、ＶＢＢＧＥＮ（ｎ）２４と基板ＰＳＵＢｎとが切り離され、基板ＰＳＵＢ１と基板ＰＳＵＢｎとが、共通基板配線ＣＳＵＢを介して接続される。これによって、基板ＰＳＵＢｎに蓄積された負電荷によって、基板ＰＳＵＢ１は急速に充電され、基板ＰＳＵＢ１の電圧ｖｐｓｕｂ１と、基板ＰＳＵＢｎの電圧ｖｐｓｕｂｎは、同電圧の（−１／２）＊ＶＢＢとなる。この動作に要する時間は、スイッチＳＷＮ４１と、スイッチＳＷＮ４ｎのオン抵抗と、基板ＰＳＵＢ１と基板ＰＳＵＢｎの容量で決まるが、オン抵抗を十分小さくすることによって、ＶＢＢＧＥＮ（ｎ）２４によって、基板ＰＳＵＢ１を充電する場合よりも高速に充電できる。

時刻ｔ３において、ＣＰＵコア１２は、さらに、スイッチＳＷＮ３１をｂ１側、スイッチＳＷＮ４１をｙ１側、スイッチＳＷＮ３ｎをａｎ側、スイッチＳＷＮ４ｎをｙｎ側とする。これによって、ＶＢＢＧＥＮ（Ｎ）２４と基板ＰＳＵＢ１とが接続され、基板ＰＳＵＢ１を（−ＶＢＢ）まで徐々に充電する。

時刻ｔ４において、基板ＰＳＵＢ１の電圧が（−ＶＢＢ）となると、ＶＢＢＧＥＮ（ｎ）２４は、自動的に停止して、充電が終了する。

時刻ｔ５において、半導体装置は、ＳＲＡＭ１４を待機状態から動作状態に遷移するように指示を受ける。ＣＰＵコア１２は、スイッチＳＷＮ３１をａ１側、スイッチＳＷＮ４１はｘ１側、スイッチＳＷＮ３ｎをａｎ側、スイッチＳＷＮ４ｎをｘｎ側とする。これによって、基板ＰＳＵＢ１と基板ＰＳＵＢｎとが再び接続される。これによって、基板ＰＳＵＢ１の負電荷が基板ＰＳＵＢｎに急速に回生され、基板ＰＳＵＢ１の電圧ｖｐｓｕｂ１と基板ＰＳＵＢｎの電圧ｖｐｓｕｂｎは同電圧の（−３／４）＊ＶＢＢとなる。この回生動作の時間は、スイッチＳＷＮ４１とスイッチＳＷＮ４ｎのオン抵抗と基板ＰＳＵＢ１と基板ＰＳＵＢｎの容量で決まるので、時刻ｔ２の動作と同様に高速である。

時刻ｔ６において、ＣＰＵコア１２は、スイッチＳＷＮ３１をｃ１側、スイッチＳＷＮ４１をｙ１側、スイッチＳＷＮ３ｎをｂｎ側、スイッチＳＷＮ４ｎをｙｎ側とする。これによって、基板ＰＳＵＢ１は急速に０Ｖまで放電される。この放電の動作も、スイッチＳＷＮ４１とスイッチＳＷＮ４ｎのオン抵抗と基板ＰＳＵＢ１の容量で決まるので高速である。基板ＰＳＵＢｎはＶＢＢＧＥＮ（Ｎ）２４とが接続され、再び（−ＶＢＢ）まで徐々に充電される。

時刻ｔ７において、基板ＰＳＵＢ１が０Ｖまで放電されると、回路ブロックは動作状態となる。

時刻ｔ８において、 基板ＰＳＵＢｎが（−ＶＢＢ）となると、ＶＢＢＧＥＮ（Ｎ）２４は自動的に停止し充電が終了する。

時刻ｔ８の状態は、時刻t１の状態と同じとなる。以降はｔ１〜ｔ８の状態を１サイククルとして、処理が繰り返される。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１，１０ 半導体装置、２ 回路ブロック、３ バックバイアス発生回路、１２ ＣＰＵコア、１４ ＳＲＡＭ、１６ フラッシュメモリ、１８ タイマ、２０ インタフェース、２２ 電圧レギュレータ、２４ ｎＭＯＳ用バックバイアス発生回路、２６ ｐＭＯＳ用バックバイアス発生回路、２８ バックバイアス発生回路、Ｃ，Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２，ＰＣＡＰ，ＮＣＡＰ，ＮＣＡＰ１１，ＮＣＡＰ１２，ＮＣＡＰ１３，ＮＣＡＰ１ｎ キャパシタ、ＳＷＣ１１，ＳＷＣ１２，ＳＷＣ１３，ＳＷＣ２１，ＳＷＣ２２，ＳＷＣ２３，ＳＷＰ１，ＳＷＰ２，ＳＷＮ１，ＳＷＮ２，ＳＷＮ３，ＳＷＮ１１，ＳＷＮ１２，ＳＷＮ１３，ＳＷＮ１ｎ，ＳＷＮ２１，ＳＷＮ２２，ＳＷＮ２３，ＳＷＮ２ｎ，ＳＷＮ３１，ＳＷＮ３２，ＳＷＮ３３，ＳＷＮ３ｎ，ＳＷＮ４１，ＳＷＮ４２，ＳＷＮ４３，ＳＷＮ４ｎ スイッチ、ＰＳＵＢ，ＰＳＵＢ１，ＰＳＵＢ２，ＰＳＵＢ３，ＰＳＵＢｎ Ｐ基板、ＮＳＵＢ Ｎ基板、ＰＣ１ Ｐバイアス制御回路、ＮＣ１，ＮＸ１，ＮＸ２，ＮＸ３，ＮＸｎ Ｎバイアス制御回路、Ｐ１ ＰＭＯＳトランジスタ、Ｎ１ ＮＭＯＳトランジスタ。

Claims (6)

1. 所定の電圧を出力する電圧発生回路と、
   動作モードと、待機モードとの動作状態を有する回路ブロックと、
   前記電圧発生回路と前記回路ブロックとの接続を制御する制御回路とを備え、
   前記制御回路は、第１スイッチ回路と、第２スイッチ回路と、キャパシタとを有し、
   前記動作モード時に、前記第１スイッチ回路は、前記制御回路と前記キャパシタとを接続し、前記電圧発生回路の所定の電圧によって前記キャパシタは充電され、
   前記動作モードから前記待機モードへの遷移指示に応じて、前記第１スイッチ回路は、前記電圧発生回路と前記キャパシタとの接続を切り離し、前記第２スイッチ回路は、前記回路ブロックと前記キャパシタとを接続し、前記キャパシタに蓄積された電荷は、前記回路ブロックの基板に供給され、
   その後、前記第２スイッチ回路は、前記回路ブロックと前記キャパシタとの接続を切り離し、前記回路ブロックと前記電圧発生回路とを接続する、半導体装置。
2. 前記所定の電圧は、前記待機モードにおける、前記回路ブロックに含まれるＭＯＳＦＥＴの基板に供給するためのバイアス電圧である、請求項１記載の半導体装置。
3. 前記ＭＯＳＦＥＴの前記基板と、前記ＭＯＳＦＥＴのソース端子およびドレイン端子とが、シリコン酸化膜層で絶縁されている、請求項２記載の半導体装置。
4. 前記待機モードの時、前記電圧発生回路と前記回路ブロックとの接続によって、前記ＭＯＳＦＥＴの前記基板は充電される、請求項２記載の半導体装置。
5. 前記待機モードから前記動作モードへの遷移指示に応じて、前記第２スイッチ回路は、前記回路ブロックと前記電圧発生回路との接続を切り離し、前記回路ブロックと前記キャパシタとを接続する、請求項４記載の半導体装置。
6. 前記待機モードから前記動作モードへの遷移指示に応じて、前記第２スイッチ回路は、前記回路ブロックと前記キャパシタとの接続を、前記回路ブロックとグランドとの接続に切り替える、請求項５記載の半導体装置。

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