JP2005175269A - 半導体装置 - Google Patents

Abstract

【課題】 半導体集積回路において、電源を遮断した後、再度電源を立ち上げる際に充電時間によるシステムの立ち上げが遅れると共に、貫通電流による電力消費が起こる。
【解決手段】 論理回路１０１に電圧を供給するセル電源線１０２と、セル電源線１０２に電圧を供給する容量電源線１０３と、制御回路電源線１０７と、セル電源線１０２と容量電源線１０３、制御回路電源線１０７とを分離・接続するスイッチ１０４、１０８と、スイッチ１０４、１０８を制御する信号１０５、１０９を駆動するバッファ回路１０６、１１０とを備え、システムを立ち上げる際、直前に容量電源線１０３に電位を加えて充電した後、セル／容量間スイッチ１０４をオンの状態にし、セル電源線１０２に電圧を加えることで、セル電源線１０２の電圧の上昇を急峻にすることが可能となり、充電時間を削減し、論理回路１０１を構成するトランジスタを流れる貫通電流も削減できる。
【選択図】 図１

Description

本発明は、携帯電話などのモバイル機器等に使用され、電源遮断技術を用いて低消費電力化を図る半導体装置に関するものである。

近年、携帯電話などのモバイル機器における待機時の電力消費が問題になってきている。そこで、待機時の消費電力を削減するために、半導体装置などへの電圧供給を中断（電源遮断）し、トランジスタのオフリーク電流を削減する技術が用いられている。近年、半導体プロセスの微細化により、トランジスタの閾値も低下し、よりトランジスタのオフリークが増加することから、電源遮断技術は極めて有用である。オフリーク電流を削減し、低消費電力化を実施するための電源遮断技術は実用化されている（例えば、特許文献１）。従来の電源遮断は外部から電源線への電圧印加を停止することで、リーク電流を完全に抑えることができる。しかし、近年、回路動作時に、電源線の抵抗成分によって、トランジスタを駆動する電圧の低下が起こり、これにより、回路性能が劣化する。この回路性能の劣化を抑えるため、電源に寄生容量を多く持たせることで、電圧低下を防ぐ手法がとられている。
特開平９−２６９８５４号公報

しかしながら上記のように、回路性能の劣化を抑えるため、電源に寄生容量を多く持たせる手法では、この電源容量によって、電源遮断後のシステム復帰時に、電源容量に充電する時間が大きく、システムの立ち上げに時間がかかる。また、電源容量への充電時間がかかるため、トランジスタを駆動する電源の立ち上がりがトランジスタによってばらつき、そのため、トランジスタを流れる貫通電流が発生するため、電力を消費してしまう。

本発明の目的は、オフリーク電流を抑えつつ、電源遮断後の電源再投入時の電圧の立ち上げを急峻にし、このとき流れる貫通電流を削減し、高速化・低消費電力化を実現できる半導体装置を提供することである。

本発明の半導体装置は、論理回路と、論理回路に電圧を供給する第１の電源線と、第１の電源線に電圧を供給する第２の電源線とを備えた半導体装置であって、第３の電源線と、第１の電源線と第２の電源線とを分離・接続する第１のスイッチと、第１の電源線と第３の電源線とを分離・接続する第２のスイッチと、第３の電源線から電圧が供給され、第１のスイッチを制御する第１の信号を駆動する第１の制御回路と、第３の電源線から電圧が供給され、第２のスイッチを制御する第２の信号を駆動する第２の制御回路とを設けたことを特徴とする。

また、本発明において、半導体装置は複数のセルが配列されて構成され、内部に論理回路を構成するセルは、セル内電源線により第１の電源線を構成し、内部に第１の制御回路を構成するセルおよび内部に第２の制御回路を構成するセルは、それぞれセル内電源線を第３の電源線に接続するとともにセル内電源線の少なくとも片端に第２のスイッチを備えたことを特徴とする。

また、本発明において、第２の電源線および第３の電源線にそれぞれ電圧が供給され、第１のスイッチにより第１の電源線と第２の電源線とが接続され、第２のスイッチにより第１の電源線と第３の電源線とが接続された通常動作モードと、第１のスイッチにより第１の電源線と第２の電源線とが分離され、第２のスイッチにより第１の電源線と第３の電源線とが分離された低消費電力モードとを有し、通常動作モードから低消費電力モードへ切り替わる際、第１のスイッチにより第１の電源線と第２の電源線とが分離されるとともに、第２のスイッチにより第１の電源線と第３の電源線とが分離され、分離が完了した後、第２の電源線への電圧供給を停止し、低消費電力モードから通常モードへ切り替わる際、第２の電源線への電圧供給を開始し、第２の電源線が充電された後、第１のスイッチにより第２の電源線と第１の電源線とが接続され、第１の電源線が充電された後、第２のスイッチにより第１の電源線と第３の電源線とが接続されることを特徴とする。

この構成により、電源遮断後の再起動時に（低消費電力モードから通常モードへ切り替わる際）、容量電源線（第２の電源線）への電圧供給をシステムの起動より事前に行い、セル電源線（第１の電源線）の電圧の急峻な立ち上げが可能となり、システムの立ち上げが速くなるとともに、セル電源線を立ち上げる際の論理回路を構成するトランジスタによる貫通電流を大幅に削減することができる。また、セル電源線の立ち上げをシステムの起動の直前まで停止する（すなわち、セル電源線への電圧供給を長く停止する）ことで、オフリーク電流を削減することができる。

さらに、本発明において、第２の電源線および第３の電源線への電圧供給が停止され、第１のスイッチにより第１の電源線と第２の電源線とが接続され、第２のスイッチにより第１の電源線と第３の電源線とが接続された最低消費電力モードを有し、通常動作モードから最低消費電力モードへ切り替える際には、第２の電源線と第３の電源線への電圧供給を停止し、最低消費電力モードから通常動作モードへ切り替わる際には、第３の電源線への電圧供給を開始し、第１のスイッチにより第１の電源線と第２の電源線とが分離されるとともに第２のスイッチにより第１の電源線と第３の電源線とが分離されて低消費電力モードへ切り替わった後、低消費電力モードから通常動作モードへ切り替わることを特徴とする。

この最低消費電力モードは、長時間システムが停止する場合に、より低消費電力化を実現する上で有効である。

また、本発明において、第３の電源線から電源電圧が供給され、信号の状態を保持する信号論理保持回路を設けたことを特徴とする。

本発明によれば、電源を遮断したのち、システムを再起動させる際の電源立ち上げ時の貫通電流を防止し、急峻な電源立ち上げを実現し電源再投入の時間を大幅に削減できる。これにより消費電力を抑えつつ、高速回路を実現し、リアルタイムシステムを可能にする。

以下、本発明の半導体装置について図面を参照しながら説明する。

図１は本発明の実施の形態の半導体装置のブロック図を示しており、論理回路１０１と、この論理回路１０１に接地線（ＶＳＳ）とともに回路電源電圧を供給するセル電源線１０２と、セル電源線１０２に電圧を供給することができる容量電源線１０３と、セル電源線１０２と容量電源線１０３とを分離・接続することができるセル／容量間スイッチ１０４とがある。このセル／容量間スイッチ１０４を制御する信号１０５を駆動するバッファ回路１０６は制御回路電源線１０７からの電圧よって駆動される。制御回路電源線１０７とセル電源線１０２を分離するセル／制御間スイッチ１０８がある。このセル／制御間スイッチ１０８を制御する信号１０９を駆動するバッファ回路１１０は制御回路電源線１０７からの電圧によって駆動される。

図２はセル／容量間スイッチ１０４を制御する回路群の構成要素のトランジスタ回路を示している。図２において、セル／容量間スイッチ１０４およびセル／制御間スイッチ１０８はそれぞれＰチャネルトランジスタで構成され、バッファ回路１０６はＰチャネルトランジスタとＮチャネルトランジスタで構成されたインバータを２つ接続して構成している。なお、図２ではトランジスタを簡易的に示している。

セル／容量間スイッチ１０４はバッファ回路１０６によって駆動され、バッファ回路１０６は制御回路電源線１０７によって駆動され、この制御回路電源線１０７の両端にはセル／制御間スイッチ１０８が配置される。回路群１２０は、信号１０５、バッファ回路１０６、セル／制御間スイッチ１０８、制御回路電源線１０７、信号１０９によって構成される。回路群１２１は、セル／容量間スイッチ１０４、容量電源線１０３、回路群１２０から出力される信号１１１から構成される。この回路群１２１はセル電源線１０２への電圧供給が十分に可能である程度に複数存在し、回路群１２０は信号１０５の伝播遅延が大きすぎない程度に信号波形を保持することができる程度に複数存在する。

図３はセル／制御間スイッチ１０８を制御する回路群の構成要素のトランジスタ回路を示している。図３において、セル／制御間スイッチ１０８は図２と同様にＰチャネルトランジスタで構成され、バッファ回路１１０は図２のバッファ回路１０６と同様にＰチャネルトランジスタとＮチャネルトランジスタで構成されたインバータを２つ接続して構成している。なお、図３でもトランジスタを簡易的に示している。

回路群１２２は、セル／制御間スイッチ１０８を制御する信号１０９を駆動するバッファ回路１１０を持ち、またセル／制御間スイッチ１０８を制御回路電源線１０７の両端に配置する。このセル／制御間スイッチ１０８はバッファ回路１１０から出力される信号１１２によって制御される。回路群１２２から出力される信号１１２は次段の回路群１２２の信号１０９となり、これらの回路群１２２が連なってセル電源線１０２と制御回路電源線１０７との分離回路が構成される。また、信号１１２は図２の回路群１２０が持つセル／制御間スイッチ１０８を制御する信号１０９としても機能する。回路群１２２は信号１０９の伝播遅延が大きすぎない程度に信号波形を保持することができる程度に複数存在する。

図４は図３の回路群１２２のレイアウト図を示す。回路群１２２を構成するセルは、スタンダードセル内で、接地線（ＶＳＳ）と対向するセル内電源線を制御回路電源線１０７として意味付け、その両端にトランジスタで構成されたセル／制御間スイッチ１０８を配置する。回路群１２３は通常の論理を構成するスタンダードセルを示している。なお、図３のように回路群１２２が２つ並んで配置される場合、回路群１２２を構成するセルを２つ並べて配置するが、この場合、２つのセルのそれぞれ隣接する側のセル／制御間スイッチ１０８を設けずに、２つのセルのセル内電源線（制御回路電源線１０７）が接続されるように構成してもよい。また、図２の回路群１２０はレイアウトとしての構成は回路群１２２と全く同様であり、入力される信号が１０５となる構成をとる。

図５は図４の回路がレイアウトされる立体図を示す。回路群１２０と回路群１２１と回路群１２２とスタンダードセルから構成される回路群１２３がレイアウトされており、容量電源線１０３と制御回路電源線１０７は上層のメッシュ電源（電源配線を格子上に構成したもの）に相当する電源線からセル内電源線に垂直に接続した構成をとっている。

次に、上記のように構成される半導体装置の制御方法を説明する。この半導体装置では、論理回路１０１に電圧（電源電位ＶＤＤ）を供給するセル電源線１０２に直接電圧が供給されることはなく、容量電源線１０３、制御回路電源線１０７からセル電源線１０２へ電圧が供給される。

通常動作モードでは、セル／容量間スイッチ１０４、セル／制御間スイッチ１０８ともにオンの状態で、セル電源線１０２、容量電源線１０３、制御回路電源線１０７はともに接続され、同電位の電源電位ＶＤＤになっている。このとき、容量電源線１０３と制御回路電源線１０７には同じ電源電位ＶＤＤが供給され、セル電源線１０２には、容量電源線１０３と制御回路電源線１０７から電源電位ＶＤＤが供給されている。

次に低消費電力モード１に移行する際、まずセル／容量間スイッチ１０４とセル／制御間スイッチ１０８がオフの状態に遷移し、その後、容量電源線１０３の電圧供給を中止し、セル電源線１０２（スタンダードセルのセル内電源線）、容量電源線１０３ともに電源が遮断された状態になり、接地電位ＶＳＳまで次第に下降する。電源遮断直後はリーク電流が流れるが、セル電源線１０２の電位がさがるとリーク電流が流れなくなる。この間、制御回路電源線１０７の電位は一定の電源電位ＶＤＤに保たれ、信号１０５と信号１０９は制御回路電源線１０７で駆動されるバッファ回路１０６とバッファ回路１１０によって伝播させられ、セル／容量間スイッチ１０４とセル／制御間スイッチ１０８がオフの状態で、セル電源線１０２と容量／制御回路電源線１０３、１０７とは分離された状態を保持することができる。

その後、低消費電力モード１から通常動作モードに移行する際は、システムの立ち上げの直前に容量電源線１０３を電源電位ＶＤＤへ上昇させていき、容量電源線１０３の電位が要求される電位Ｖ１（例えば電源電位ＶＤＤ）まで上昇したのち、セル／容量間スイッチ１０４をオンの状態にし、セル電源線１０２に電圧を加える。これによりセル電源線１０２が要求される電位Ｖ２（例えば電源電位ＶＤＤ）まで充電された後、セル／制御間スイッチ１０８をオンの状態にする。

なお、要求される電位Ｖ１は、電源電位ＶＤＤ以下でもよく、セル電源線１０２が最も早く電源電位ＶＤＤまで充電されるために必要なタイミングにセル／容量間スイッチ１０４をオンの状態にすることで最も効果を引き出すことが可能となる。この効果とはセル電源線１０２が早く充電され、システムの起動を早くすることである。また、要求される電位Ｖ２は、電源電位ＶＤＤ以下でもよく、セル／制御間スイッチ１０８をオンにすることで、制御回路電源線１０７からセル電源線１０２に充電される際、制御回路電源線１０７の電圧降下が起こったとしてもバッファ回路１０６によって伝播する信号によりセル／容量間スイッチ１０４が誤動作しない程度にセル電源線１０２が充電された後、セル／制御間スイッチ１０８をオンの状態にすることで最も効果を引き出すことが可能となる。この効果とは制御回路電源線１０７からセル電源線１０２への充電も行うことができるため、システムの起動を早くすることである。

以上の制御により、低消費電力モード１から通常動作モードに移行する際、セル電源線１０２の立ち上げをシステムの起動の直前まで停止することができ、リーク電流を抑えることができる。また、容量電源線１０３を充電したのち、セル／容量間スイッチ１０４をオンにするため、容量電源線１０３への充電とセル電源線１０２への充電を分離して行うことができ、より少ないセル電源線１０２の容量への充電で済むため、セル電源線１０２の電圧の上昇を急峻にすることが可能となり、それにより論理回路１０１を構成するトランジスタを流れる貫通電流も削減でき、低消費電力化が図れる。

なお、セル電源線１０２、容量電源線１０３、制御回路電源線１０７が複数あり、またセル電源線１０２とを分離するスイッチ１０４、１０８が複数あったとしても同様の効果があることは明白である。

さらに、低消費電力モード２を有し、通常動作モードから低消費電力モード２に移行する際は、容量電源線１０３と制御回路電源線１０７への電圧供給を停止する。これによりセル電源線１０２への電圧供給も停止され、セル電源線１０２と容量電源線１０３と制御回路電源線１０７はともに接地電位ＶＳＳまで次第に下降する。この低消費電力モード２は特に長時間システムが停止する場合に有効である。この低消費電力モード２から通常モードへの移行の手順は、まず制御回路電源線１０７に電源電位ＶＤＤを供給する。制御回路電源線１０７に電圧を供給することで、セル／制御間スイッチ１０８を駆動するバッファ回路１１０とセル／容量間スイッチ１０４を駆動するバッファ回路１０６とが駆動され、セル／制御間スイッチ１０８とセル／容量間スイッチ１０４をオフの状態にする。これにより、制御回路電源線１０７とセル電源線１０２は分離され、また容量電源線１０３とセル電源線１０２も分離され、低消費電力モード１の状態になる。この低消費電力モード１から通常動作モードへの移行は前述した手順で実施される。

さらに本実施の形態では、制御回路電源線１０７により駆動され、論理回路１０１の出力信号を保持する信号論理保持回路１１３を設けている。信号論理保持回路１１３は、例えばフリップフロップで構成され、低消費電力モード１ではフリップフロップに保持されている信号の論理を消滅させることなく、低電力を実現できる。また、低消費電力モード１から通常動作モードへの移行の際、フリップフロップの出力信号は一定の電圧を保持しており、データ信号の伝播が送りだされる出発地点であるフリップフロップの出力の電圧が一定に保持されていることで、データ信号の伝播経路における貫通電流が最も多く流れる中間電位の伝播が減少し、各論理ゲートのノードにおける信号が中間電位となる確率が減少し、さらに貫通電流が削減される。

本発明にかかる半導体装置は、オフリーク電流を抑えつつ、電源遮断後の電源再投入時の電圧の立ち上げを急峻にし、貫通電流も削減でき、高速化・低消費電力化を実現する半導体装置等として有用である。

本発明の実施の形態の半導体装置のブロック図である。 本発明の実施の形態における要部１のトランジスタ構成を示す図である。 本発明の実施の形態における要部２のトランジスタ構成を示す図である。 本発明の実施の形態における要部２のレイアウト図である。 本発明の実施の形態の半導体装置の立体レイアウト構造図である。

符号の説明

１０１ 論理回路
１０２ セル電源線
１０３ 容量電源線
１０４ セル／容量間スイッチ
１０５ スイッチ１０４の制御信号
１０６ 信号１０５を駆動するバッファ回路
１０７ 制御回路電源線
１０８ セル／制御間スイッチ
１０９ スイッチ１０８の制御信号
１１０ 信号１０９を駆動するバッファ回路
１１１ 回路群１２０によって出力される信号
１１２ 回路群１２２によって出力される信号
１１３ 信号論理保持回路
１２０ 信号１１１を出力する回路群
１２１ スイッチ１０４を持つ回路群
１２２ 信号１１２を出力する回路群
１２３ スタンダードセル回路

Claims (5)

1. 論理回路と、前記論理回路に電圧を供給する第１の電源線と、前記第１の電源線に電圧を供給する第２の電源線とを備えた半導体装置であって、
   第３の電源線と、
   前記第１の電源線と前記第２の電源線とを分離・接続する第１のスイッチと、
   前記第１の電源線と前記第３の電源線とを分離・接続する第２のスイッチと、
   前記第３の電源線から電圧が供給され、前記第１のスイッチを制御する第１の信号を駆動する第１の制御回路と、
   前記第３の電源線から電圧が供給され、前記第２のスイッチを制御する第２の信号を駆動する第２の制御回路とを設けたことを特徴とする半導体装置。
2. 前記半導体装置は複数のセルが配列されて構成され、内部に前記論理回路を構成するセルは、セル内電源線により前記第１の電源線を構成し、内部に前記第１の制御回路を構成するセルおよび内部に前記第２の制御回路を構成するセルは、それぞれセル内電源線を前記第３の電源線に接続するとともに前記セル内電源線の少なくとも片端に前記第２のスイッチを備えたことを特徴とする請求項１記載の半導体装置。
3. 前記第２の電源線および前記第３の電源線にそれぞれ電圧が供給され、前記第１のスイッチにより前記第１の電源線と前記第２の電源線とが接続され、前記第２のスイッチにより前記第１の電源線と前記第３の電源線とが接続された通常動作モードと、
   前記第１のスイッチにより前記第１の電源線と前記第２の電源線とが分離され、前記第２のスイッチにより前記第１の電源線と前記第３の電源線とが分離された低消費電力モードとを有し、
   前記通常動作モードから低消費電力モードへ切り替わる際、前記第１のスイッチにより前記第１の電源線と前記第２の電源線とが分離されるとともに、前記第２のスイッチにより前記第１の電源線と前記第３の電源線とが分離され、前記分離が完了した後、前記第２の電源線への電圧供給を停止し、
   前記低消費電力モードから前記通常モードへ切り替わる際、前記第２の電源線への電圧供給を開始し、前記第２の電源線が充電された後、前記第１のスイッチにより前記第２の電源線と前記第１の電源線とが接続され、前記第１の電源線が充電された後、前記第２のスイッチにより前記第１の電源線と前記第３の電源線とが接続されることを特徴とする請求項１または請求項２記載の半導体装置。
4. 前記第２の電源線および前記第３の電源線への電圧供給が停止され、前記第１のスイッチにより前記第１の電源線と前記第２の電源線とが接続され、前記第２のスイッチにより前記第１の電源線と前記第３の電源線とが接続された最低消費電力モードを有し、
   前記通常動作モードから前記最低消費電力モードへ切り替える際には、前記第２の電源線と前記第３の電源線への電圧供給を停止し、
   前記最低消費電力モードから前記通常動作モードへ切り替わる際には、前記第３の電源線への電圧供給を開始し、前記第１のスイッチにより前記第１の電源線と前記第２の電源線とが分離されるとともに前記第２のスイッチにより前記第１の電源線と前記第３の電源線とが分離されて前記低消費電力モードへ切り替わった後、前記低消費電力モードから前記通常動作モードへ切り替わることを特徴とする請求項３記載の半導体装置。
5. 前記第３の電源線から電源電圧が供給され、信号の状態を保持する信号論理保持回路を設けたことを特徴とする請求項４記載の半導体装置。

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