JP3519284B2 - 半導体集積論理回路及びその制御方法 - Google Patents

半導体集積論理回路及びその制御方法

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JP3519284B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積論理回
路及びその制御方法に関し、特に、高速化を目的とする
アクティブモードと低消費電力化を目的とするスリープ
モードとを有する半導体集積論理回路及びその制御方法
に関する。
【０００２】
【従来の技術】従来、半導体集積論理回路において、ア
クティブモード時の高速度化とスリープモード時の低消
費電力化を両立する目的として、電源遮断の機能付き電
源回路を備えた半導体集積論理回路が用いられている。
【０００３】例えば、特許第２６３１３３５号公報（特
開平６−２９８３４号公報）は、消費電力の低減を図る
ことができる回路構築方法を提供している。この方法に
よれば、半導体集積論理回路は低閾値トランジスタで構
成される。これによって、低い電源電圧の下でも、アク
ティブモード時には、半導体集積論理回路は高速で動作
するとともに、高閾値トランジスタを介して電源を供給
することによって、スリープモード時には、高閾値トラ
ンジスタをカットオフさせ、電源供給を遮断し、かつ、
サブスレッショルド漏洩電流をも遮断して、消費電力の
低減を図ることができる。
【０００４】また、特開平０５−２１０９７６号公報に
は半導体集積論理回路において、構成要素であるＣＭＯ
Ｓ論理回路群から漏洩するサブスレッショルド電流の総
和よりも小さな漏洩電流しか流さないようなデバイスパ
ラメータを有するスイッチ素子を介して給電を行なう回
路構築方法が記載されている。
【０００５】図１０は、電力制御回路を備えた従来の半
導体集積論理回路１００の一系統図を示している。
【０００６】この半導体集積論理回路１００は、サブス
レッショルド漏洩電流の少ないデバイスパラメータを有
するＣＭＯＳトランジスタからなるインバータ回路ＩＮ
Ｖ１、ＩＮＶ４及びＩＮＶ５、並びに、低い閾値を有す
るＣＭＯＳトランジスタからなり、高速動作を行うイン
バータ回路ＩＮＶ２及びＩＮＶ３から構成されるＣＭＯ
Ｓ論理回路群ＬＧＣ１を主体回路として、一方の高電位
側電源ＶＤＤは実高電位側の軌線ＲＶＤ１（以後、「実
電源線ＲＶＤ１」と呼ぶ）を電力配給線として直接に供
給され、他方の低電位側電源ＶＳＳは実低電位側の軌線
ＲＶＳ１（以後、「実電源線ＲＶＳ１」と呼ぶ）に直列
接続された制御スイッチ用のｎ−ＭＯＳ型トランジスタ
ＴＳ１を介して擬似的な低電位側の軌線ＲＶＳＶ１（以
後、「疑似電源線ＲＶＳＶ１」と呼ぶ）を電力配給線と
して供給される第１の回路群、同様に、低い閾値を有す
るＣＭＯＳトランジスタからなり、高速動作を行うイン
バータ回路ＩＮＶ６及びＩＮＶ７から構成されるＣＭＯ
Ｓ論理回路群ＬＧＣ２を主体回路として、一方の低電位
側電源ＶＳＳは実低電位側の軌線ＲＶＳ１を電力配給線
として直接に供給され、他方の高電位側電源ＶＤＤは実
高電位側の軌線ＲＶＤ１に直列接続された制御スイッチ
用のｐ−ＭＯＳ型トランジスタＴＳ２を介して擬似的な
高電位側の軌線ＲＶＤＶ１（以後、「疑似電源線ＲＶＤ
Ｖ１」と呼ぶ）を電力配給線として供給される第２の回
路群、同様に、低い閾値を有するＣＭＯＳトランジスタ
からなり、高速動作を行うインバータ回路ＩＮＶ８から
構成されるＣＭＯＳ論理回路群ＬＧＣ３を主体回路とし
て、一方の高電位側電源ＶＤＤは実高電位側の軌線ＲＶ
Ｄ１を電力配給線として直接に供給され、他方の低電位
側電源ＶＳＳは実低電位側の軌線ＲＶＳ１に直列接続さ
れた制御スイッチ用のｎ−ＭＯＳ型トランジスタＴＳ３
を介して擬似的な低電位側の軌線ＲＶＳＶ２（以後、
「疑似電源線ＲＶＳＶ２」と呼ぶ）を電力配給線として
供給される第３の回路群、から構成されている。
【０００７】さらに、上記の制御スイッチ用ｎ−ＭＯＳ
型トランジスタＴＳ１はスリープモード切替反転信号Ｓ
ＬＢ１に応答して開閉を制御され、同様に、上記の制御
スイッチ用ｐ−ＭＯＳ型トランジスタＴＳ２はスリープ
モード切替信号ＳＬ１に、上記の制御スイッチ用ｎ−Ｍ
ＯＳ型トランジスタＴＳ３はスリープモード切替反転信
号ＳＬＢ２に応答して開閉を制御される。
【０００８】ここで、制御スイッチ用ｎ−ＭＯＳ型トラ
ンジスタＴＳ１のデバイスパラメータは、半導体集積論
理回路１００の構成要素であるＣＭＯＳ論理回路群ＬＧ
Ｃ１から漏洩するサブスレッショルド電流の総和よりも
制御スイッチ用ｎ−ＭＯＳ型トランジスタＴＳ１から漏
洩するサブスレッショルド電流の総和の方が小さくなる
ように設定されている。
【０００９】同様に、制御スイッチ用ｐ−ＭＯＳ型トラ
ンジスタＴＳ２のデバイスパラメータは、ＣＭＯＳ論理
回路群ＬＧＣ２から漏洩するサブスレッショルド電流の
総和よりも制御スイッチ用ｐ−ＭＯＳ型トランジスタＴ
Ｓ２から漏洩するサブスレッショルド電流の総和の方が
小さくなるように設定されている。
【００１０】また、制御スイッチ用ｎ−ＭＯＳ型トラン
ジスタＴＳ３のデバイスパラメータも、ＣＭＯＳ論理回
路群ＬＧＣ３から漏洩するサブスレッショルド電流の総
和よりも制御スイッチ用ｎ−ＭＯＳ型トランジスタＴＳ
３から漏洩するサブスレッショルド電流の総和の方が小
さくなるように設定されている。
【００１１】従って、アクティブモードにおいては、す
なわち、高電位のスリープモード切替反転信号ＳＬＢ１
（ＳＬＢ１＝「１」）を印加した場合においては、制御
スイッチ用ｎ−ＭＯＳ型トランジスタＴＳ１は導通状態
にあり、ＣＭＯＳ論理回路群ＬＧＣ１に低電位側電源Ｖ
ＳＳを供給することができる。
【００１２】一方、スリープモードにおいては、すなわ
ち、低電位のスリープモード切替反転信号ＳＬＢ１（Ｓ
ＬＢ１＝「０」）を印加した場合においては、制御スイ
ッチ用ｎ−ＭＯＳ型トランジスタＴＳ１は遮断状態にあ
り、ＣＭＯＳ論理回路群ＬＧＣ１への低電位側電源ＶＳ
Ｓも遮断されるとともに、サブスレッショルド漏洩電流
をも抑制することができ、スリープモード時の低消費電
力化を図ることができる。
【００１３】同様に、アクティブモードにおいては、す
なわち、低電位のスリープモード切替信号ＳＬ１（ＳＬ
１＝「０」）を印加した場合においては、制御スイッチ
用ｐ−ＭＯＳ型トランジスタＴＳ２は導通状態にあり、
ＣＭＯＳ論理回路群ＬＧＣ２に高電位側電源ＶＤＤを供
給することができる。
【００１４】一方、スリープモードにおいては、すなわ
ち、高電位のスリープモード切替信号ＳＬ１（ＳＬ１＝
「１」）を印加した時には制御スイッチ用ｐ−ＭＯＳ型
トランジスタＴＳ２は遮断状態にあり、ＣＭＯＳ論理回
路群ＬＧＣ２への高電位側電源ＶＤＤも遮断されるとと
もに、サブスレッショルド漏洩電流をも抑制される。
【００１５】また、アクティブモードにおいては、すな
わち、高電位のスリープモード切替反転信号ＳＬＢ２
（ＳＬＢ２＝「１」）を印加した場合においては、制御
スイッチ用ｎ−ＭＯＳ型トランジスタＴＳ３は導通状態
にあり、ＣＭＯＳ論理回路群ＬＧＣ３に低電位側電源Ｖ
ＳＳを供給することができる。
【００１６】一方、スリープモードにおいては、すなわ
ち、低電位のスリープモード切替反転信号ＳＬＢ２（Ｓ
ＬＢ２＝「０」）を印加した場合においては、制御スイ
ッチ用ｎ−ＭＯＳ型トランジスタＴＳ３は遮断状態にあ
り、ＣＭＯＳ論理回路群ＬＧＣ３への低電位側電源ＶＳ
Ｓも遮断されるとともに、サブスレッショルド漏洩電流
をも抑制することができる。
【００１７】なお、インバータ回路ＩＮＶ１、ＩＮＶ４
及びＩＮＶ５は、前述のように、サブスレッショルド漏
洩電流の少ないデバイスパラメータを有するＣＭＯＳト
ランジスタから構成されているために、高電位側電源Ｖ
ＤＤと低電位側電源ＶＳＳの両電源から、実高電位側の
軌線ＲＶＤ１と実低電位側の軌線ＲＶＳ１を電力配給線
として、直接に各々から電力を供給されている場合であ
っても、サブスレッショルド漏洩電流が流れることはな
い。
【００１８】ただし、特開平１０−０６５５１７号にも
述べられているように、サブスレッショルド漏洩電流が
少ないデバイスパラメータを有するＣＭＯＳトランジス
タは二律背反として動作速度が遅くなることは已むを得
ない。
【００１９】
【発明が解決しようとする課題】しかしながら、上述の
従来の半導体集積論理回路１００によっても、スリープ
モード時に遮断できない漏洩電流が存在し、必ずしも上
述の半導体集積論理回路１００だけではスリープモード
時に低電力化を図ることはできない、という問題点があ
る。
【００２０】以下、その背景を説明する。
【００２１】半導体集積論理回路に搭載されるトランジ
スタは、高速化と高集積化のトレンドに対応するため
に、トランジスタ寸法などのいわゆるデバイスパラメー
タはある比例縮小則に従って微細化されてきた。比例縮
小則としては、電界一定の比例縮小則、電圧一定の比例
縮小則、及び、準電界一定の比例縮小則が提案されてお
り、何れの縮小則に従っても、ゲート長とゲート絶縁膜
の膜厚とは同じ縮小比を適用することが前提となってい
る。
【００２２】例えば、特願平０９−３１３９８５号にも
述べられているように、比例縮小則に従ってゲート長が
０．１μｍであるＣＭＯＳトランジスタを製造する場合
には、ゲート絶縁膜の膜厚を２乃至２．５ｎｍ程度まで
に薄くする必要性が生じる。しかしながら、ゲート絶縁
膜の膜厚を２乃至２．５ｎｍまず薄膜化することによっ
て、そのゲート絶縁膜を直接的に貫通して漏洩するトン
ネル電流の問題が顕在化し始める。
【００２３】以下、図１０を参照して、上述の半導体集
積論理回路１００においては、アクティブモード時のみ
ならず、スリープモード時においても、ゲート絶縁膜を
直接的に貫通して漏洩するトンネル電流を遮断すること
ができず、従って、スリープモード時における低電力化
を図ることができないという問題点が存在することを説
明する。
【００２４】先ず、第一の問題例として、図１０に示さ
れたゲート・トンネル電流の第１の漏洩経路ＰＳ１を説
明する。
【００２５】このゲート・トンネル貫通電流は、インバ
ータ回路ＩＮＶ１への入力信号として「１」が印加され
ている場合に、次段のインバータ回路ＩＮＶ２の構成要
素であるｐ−ＭＯＳトランジスタ１０によって発生す
る。
【００２６】前述のように、インバータ回路ＩＮＶ１、
ＩＮＶ４及びＩＮＶ５、ｎ−ＭＯＳ型トランジスタＴＳ
１及びＴＳ３、並びに、ｐ−ＭＯＳ型トランジスタＴＳ
２は、サブスレッショルド漏洩電流が少ないだけではな
く、ゲート・トンネル漏洩電流も少ないデバイスパラメ
ータを有するＣＭＯＳトランジスタから構成されてい
る。ただし、前述のように、ゲート・トンネル漏洩電流
が少ないデバイスパラメータを有するＣＭＯＳトランジ
スタは二律背反として動作速度が遅くなる。
【００２７】入力信号として「１」が印加されると、イ
ンバータ回路ＩＮＶ１の出力信号としては「０」、すな
わち、低電位側電源ＶＳＳの電位が現れるために、イン
バータ回路ＩＮＶ２の構成要素であるｐ−ＭＯＳ型トラ
ンジスタ１０のゲート電極とソース電極との間のゲート
絶縁膜には、高電位側電源ＶＤＤと低電位側電源ＶＳＳ
との電位差分に相当する電界が印加される。
【００２８】この電界強度によって、第１の漏洩経路Ｐ
Ｓ１が形成される。この第１の漏洩経路ＰＳ１に沿っ
て、ｐ−ＭＯＳ型トランジスタ１０のソース電極からゲ
ート電極へ直接的にトンネル電流が漏洩し、インバータ
回路ＩＮＶ１の構成要素であるｎ−ＭＯＳ型トランジス
タ２０のドレインとソースとを経由して貫通電流が流れ
ることとなる。
【００２９】ここで注意しなければならないことは、漏
洩経路ＰＳ１を流れるゲートトンネル電流は、制御スイ
ッチ用ｎ−ＭＯＳ型トランジスタＴＳ１の開閉状態に全
く依存することなく、すなわちアクティブモード又はス
リープモードの何れに設定されていても、漏洩し続ける
ことである。 次いで、第二の問題例として、図１０に
示されたゲート・トンネル電流の第２の漏洩経路ＰＳ２
を説明する。
【００３０】ＣＭＯＳ論理回路群ＬＧＣ１がスリープモ
ードにある場合においては、制御スイッチ用ｎ−ＭＯＳ
型トランジスタＴＳ１のゲート電極にはスリープモード
切替反転信号ＳＬＢ１の低電位信号が印加され、制御ス
イッチ用ｎ−ＭＯＳ型トランジスタＴＳ１は遮断状態に
あり、かつ、ＣＭＯＳ論理回路群ＬＧＣ１から漏洩する
サブスレッショルド電流の総和よりも制御スイッチ用ｎ
−ＭＯＳ型トランジスタＴＳ１から漏洩するサブスレッ
ショルド電流の総和の方が小さくなるように制御スイッ
チ用ｎ−ＭＯＳ型トランジスタＴＳ１のデバイスパラメ
ータが設定されているため、ＣＭＯＳ論理回路群ＬＧＣ
１の総インピーダンスよりも制御スイッチ用ｎ−ＭＯＳ
型トランジスタＴＳ１のインピーダンスの方が大きいの
で、疑似電源線ＲＶＳＶ１の電位は高電位側電源ＶＤＤ
までに充電されて高電位を呈した状態となっている。
【００３１】このため、インバータ回路ＩＮＶ３の出力
信号は「１」を呈する。さらに、インバータ回路ＩＮＶ
４を介して、インバータ回路ＩＮＶ５には入力信号とし
て「０」が印加され、次段のインバータ回路ＩＮＶ６の
構成要素であるｎ−ＭＯＳトランジスタ３０によって漏
洩電流が発生する。
【００３２】入力信号として「０」が印加されたインバ
ータ回路ＩＮＶ５の出力信号として「１」、すなわち、
高電位側電源ＶＤＤの電位が現れるために、インバータ
回路ＩＮＶ６の構成要素であるｎ−ＭＯＳ型トランジス
タ３０のゲート電極とソース電極との間のゲート絶縁膜
には、高電位側電源ＶＤＤと低電位側電源ＶＳＳとの電
位差分に相当する電界が印加される。
【００３３】この電界の強度によって、第２の漏洩経路
ＰＳ２が形成される。この第２の漏洩経路ＰＳ２によっ
て、インバータ回路ＩＮＶ５の構成要素であるｐ−ＭＯ
Ｓ型トランジスタ４０のドレインとソースとを経由し
て、インバータ回路ＩＮＶ６の構成要素であるｎ−ＭＯ
Ｓ型トランジスタ３０のゲート電極からソース電極へ直
接的にトンネル電流が漏洩し、貫通電流が流れることと
なる。
【００３４】ここで注意しなければならないことは、上
記の第２の漏洩経路ＰＳ２を流れるゲート・トンネル電
流は、制御スイッチ用ｐ−ＭＯＳ型トランジスタＴＳ２
の開閉状態に全く依存することなく、すなわち、アクテ
ィブモード又はスリープモードの何れに設定されていて
も、漏洩し続けることである。
【００３５】次いで、第三の問題例として、図１０に示
されたゲート・トンネル電流の第３の漏洩経路ＰＳ３を
説明する。
【００３６】ＣＭＯＳ論理回路群ＬＧＣ２がスリープモ
ードにある場合においては、制御スイッチ用ｐ−ＭＯＳ
型トランジスタＴＳ２のゲート電極にはスリープモード
切替信号ＳＬ１の高電位信号が印加されているため、制
御スイッチ用ｐ−ＭＯＳ型トランジスタＴＳ２は遮断状
態にある。かつ、ＣＭＯＳ論理回路群ＬＧＣ２から漏洩
するサブスレッショルド電流の総和よりも制御スイッチ
用ｐ−ＭＯＳ型トランジスタＴＳ２から漏洩するサブス
レッショルド電流の総和の方が小さくなるように制御ス
イッチ用ｐ−ＭＯＳ型トランジスタＴＳ２のデバイスパ
ラメータが設定されているため、ＣＭＯＳ論理回路群Ｌ
ＧＣ２の総インピーダンスよりも制御スイッチ用ｐ−Ｍ
ＯＳ型トランジスタＴＳ２のインピーダンスの方が大き
く、疑似電源線ＲＶＤＶ１の電位は低電位側電源ＶＳＳ
までに放電されて低電位を呈した状態となっている。
【００３７】このため、インバータ回路ＩＮＶ７の出力
信号は「０」を呈し、次段のインバータ回路ＩＮＶ８の
構成要素であるｐ−ＭＯＳトランジスタ５０によって、
漏洩電流が発生する。
【００３８】インバータ回路ＩＮＶ７の出力信号として
「０」、すなわち、低電位側電源ＶＳＳの電位が現れる
ために、インバータ回路ＩＮＶ８の構成要素であるｐ−
ＭＯＳ型トランジスタ５０のゲート電極とソース電極と
の間のゲート絶縁膜には、高電位側電源ＶＤＤと低電位
側電源ＶＳＳとの電位差分に相当する電界が印加され
る。
【００３９】この電界強度によって、第３の漏洩経路Ｐ
Ｓ３が形成される。この第３の漏洩経路ＰＳ３によっ
て、ｐ−ＭＯＳ型トランジスタ５０のソース電極からゲ
ート電極へ直接的にトンネル電流が漏洩し、インバータ
回路ＩＮＶ７の構成要素であるｎ−ＭＯＳ型トランジス
タ６０のドレインとソースとを経由して貫通電流が流れ
ることとなる。
【００４０】ここで注意しなければならないことは、上
述の第３の漏洩経路ＰＳ３を流れるゲート・トンネル電
流は制御スイッチ用ｎ−ＭＯＳ型トランジスタＴＳ３の
開閉状態に全く依存することなく、すなわち、アクティ
ブモード又はスリープモードの何れに設定されていて
も、漏洩し続けることである。
【００４１】次いで、第四の問題例として、図１０に示
されたゲート・トンネル電流の漏洩経路ＰＳ４を説明す
る。
【００４２】ＣＭＯＳ論理回路群ＬＧＣ１がスリープモ
ードにある場合においては、制御スイッチ用ｎ−ＭＯＳ
型トランジスタＴＳ１のゲート電極には、スリープモー
ド切替反転信号ＳＬＢ１の低電位信号が印加されるた
め、制御スイッチ用ｎ−ＭＯＳ型トランジスタＴＳ１は
遮断状態にある。かつ、ＣＭＯＳ論理回路群ＬＧＣ１か
ら漏洩するサブスレッショルド電流の総和よりも制御ス
イッチ用ｎ−ＭＯＳ型トランジスタＴＳ１から漏洩する
サブスレッショルド電流の総和の方が小さくなるように
制御スイッチ用ｎ−ＭＯＳ型トランジスタＴＳ１のデバ
イスパラメータが設定されているため、ＣＭＯＳ論理回
路群ＬＧＣ１の総インピーダンスよりも制御スイッチ用
ｎ−ＭＯＳ型トランジスタＴＳ１のインピーダンスの方
が大きい。このため、疑似電源線ＲＶＳＶ１の電位は高
電位側電源ＶＤＤまでに充電されて高電位を呈した状態
となっている。
【００４３】しかしながら、先に示した第３の漏洩経路
ＰＳ３によれば、漏洩電流がインバータ回路ＩＮＶ７を
構成するｎ−ＭＯＳ型トランジスタ６０のドレインとソ
ースを流れるために、疑似電源線ＲＶＤＶ１は低電位電
源ＶＳＳの低電位までは下がり切らない。
【００４４】これと同様の現象がＣＭＯＳ論理回路群Ｌ
ＧＣ１に起こった場合には、インバータ回路ＩＮＶ３の
出力信号は高電位側電源ＶＤＤと低電位側電源ＶＳＳと
の中間の電位を呈する可能性がある。このため、次段の
インバータ回路ＩＮＶ４を構成するｎ−ＭＯＳ型トラン
ジスタ７０及びｐ−ＭＯＳ型トランジスタ８０がともに
弱く導通した状態となり、漏洩経路ＰＳ４で示されるよ
うに、高電位電源ＶＤＤと低電位電源ＶＳＳとの間の貫
通電流が漏洩することになる。
【００４５】本発明はこのような従来の半導体集積論理
回路における問題点に鑑みてなされたものであり、スリ
ープモード時において、サブスレッショルド電流だけで
はなく、ゲートトンネル電流ひいては副次的に発生する
オーバーラップ貫通電流をも遮断することによって、ス
リープモード時の半導体集積論理回路のあらゆる漏洩電
流を遮断し、スリープモード時の消費電力の低減化を図
ることができる半導体集積論理回路を提供することを目
的とする。
【００４６】
【課題を解決するための手段】この目的を達成するた
め、本発明のうち、請求項１は、サブスレッショルド漏
洩電流の少ないデバイスパラメータを有するＣＭＯＳト
ランジスタからなる第１及び第２のインバータ回路と、
低い閾値を有するＣＭＯＳトランジスタからなり、高速
動作を行う第１のＣＭＯＳ論理回路群を有し、高電位側
電源は直接に供給され、低電位側電源は第１のトランジ
スタを介して供給され、前記第１及び第２のインバータ
回路との間に並列に接続されている電源遮断機能付きの
第１のＣＭＯＳ論理回路と、 低い閾値を有するＣＭＯ
Ｓトランジスタからなり、高速動作を行う第２のＣＭＯ
Ｓ論理回路群を有し、低電位側電源は直接に供給され、
高電位側電源は第２のトランジスタを介して供給され、
前記第１及び第２のインバータ回路との間に並列に接続
されている電源遮断機能付きの第２のＣＭＯＳ論理回路
と、前記第１及び第２のトランジスタをそれぞれ独立に
開閉して前記第１及び第２のＣＭＯＳ論理回路をアクテ
ィブモードとスリープモードとにすることができるスリ
ープモード制御回路と、前記第１及び第２のインバータ
回路並びに前記第１及び第２のＣＭＯＳ論理回路の各々
の間に配置されている信号伝達回路とを備え、第１のイ
ンバータ回路と第１のＣＭＯＳ論理回路との間に接続さ
れる第１の前記信号伝達回路は、信号の伝送と遮断を制
御する第１の線路分断回路と第１のＣＭＯＳ論理回路に
固定電位を印加する第１の信号固定回路とからなり、第
１のＣＭＯＳ論理回路と第２のＣＭＯＳ論理回路との間
に接続される第２の信号伝達回路は、信号の伝送と遮断
を制御する第２の線路分断回路と第２のＣＭＯＳ論理回
路に固定電位を印加する第２の信号固定回路とから構成
されており、スリープモードにおいて、前記第１及び第
２の線路分断回路は、前記スリープモード制御回路から
それぞれ信号を印加されて第１のＣＭＯＳ論理回路と第
２のＣＭＯＳ論理回路への信号経路を分断すると共に、
前記第１の信号固定回路は、高電位信号を第１のＣＭＯ
Ｓ論理回路に印加し、前記第２の信号固定回路は、低電
位信号を第２のＣＭＯＳ論理回路に印加して前記各々の
ＣＭＯＳ論理回路のゲート・トンネル貫通電流を遮断す
るようにしたことを特徴とする半導体集積論理回路を提
供する。
【００４７】例えば、請求項２及び３に記載されている
ように、第１のトランジスタとしてはｎ−ＭＯＳ型トラ
ンジスタを、第２のトランジスタとしてはｐ−ＭＯＳ型
トランジスタを用いることができる。
【００４８】請求項４に記載されているように、第１の
トランジスタのデバイスパラメータは、第１のＣＭＯＳ
論理回路群から漏洩するサブスレッショルド電流の総和
より第１のトランジスタから漏洩するサブスレッショル
ド電流の総和の方が小さくなるように設定されており、
第２のトランジスタのデバイスパラメータは、第２のＣ
ＭＯＳ論理回路群から漏洩するサブスレッショルド電流
の総和より第２のトランジスタから漏洩するサブスレッ
ショルド電流の総和の方が小さくなるように設定されて
いることが好ましい。
【００４９】
【００５０】
【００５１】請求項５は、低い閾値を有するＣＭＯＳト
ランジスタからなり、高速動作を行う第１のＣＭＯＳ論
理回路群を有し、高電位側電源は直接に供給され、低電
位側電源は第１のトランジスタを介して供給される第１
のＣＭＯＳ論理回路と、低い閾値を有するＣＭＯＳトラ
ンジスタからなり、高速動作を行う第２のＣＭＯＳ論理
回路群を有し、低電位側電源は直接に供給され、高電位
側電源は第２のトランジスタを介して供給される第２の
ＣＭＯＳ論理回路と、低い閾値を有するＣＭＯＳトラン
ジスタからなり、高速動作を行う第３のＣＭＯＳ論理回
路群を有し、高電位側電源は直接に供給され、低電位側
電源は第３のトランジスタを介して供給される第３のＣ
ＭＯＳ論理回路と、前記第１、第２及び第３のトランジ
スタをそれぞれ独立に開閉して前記第１及び第２のＣＭ
ＯＳ論理回路をアクティブモードとスリープモードとに
することができるスリープモード制御回路と、前記第
１、第２及び第３のＣＭＯＳ論理回路の各々の間に配置
されている信号伝達回路とを備え、第１のＣＭＯＳ論理
回路と第２のＣＭＯＳ論理回路の間に接続される第１の
前記信号伝達回路は、信号の伝送と遮断を制御する第１
の線路分断回路と第２のＣＭＯＳ論理回路に固定電位を
印加する第１の信号固定回路とからなり、前記第２のＣ
ＭＯＳ論理回路と第３のＣＭＯＳ論理回路の間に接続さ
れる第２の前記信号伝達回路は、信号の伝送と遮断を制
御する第２の線路分断回路と第３のＣＭＯＳ論理回路に
固定電位を印加する第２の信号固定回路とからなり、ス
リープモードにおいて、前記第１及び第２の線路分断回
路は、前記スリープモード制御回路から信号を印加され
て第２のＣＭＯＳ論理回路と第３のＣＭＯＳ論理回路へ
の信号経路を分断すると共に、前記第１の信号固定回路
は、低電位信号を第2のＣＭＯＳ論理回路に印加し、前
記第２の信号固定回路は、高電位信号を第３のＣＭＯＳ
論理回路に印加して前記第２及び第３のＣＭＯＳ論理回
路のゲート・トンネル貫通電流を遮断するようにしたこ
とを特徴とする半導体集積論理回路を提供する。
【００５２】この場合、請求項６及び７に記載されてい
るように、第１及び第３のトランジスタはｎ−ＭＯＳ型
トランジスタであり、第２のトランジスタはｐ−ＭＯＳ
型トランジスタであることが好ましい。
【００５３】請求項８に記載されているように、第１の
トランジスタのデバイスパラメータは、第１のＣＭＯＳ
論理回路群から漏洩するサブスレッショルド電流の総和
より第１のトランジスタから漏洩するサブスレッショル
ド電流の総和の方が小さくなるように設定されており、
第２のトランジスタのデバイスパラメータは、第２のＣ
ＭＯＳ論理回路群から漏洩するサブスレッショルド電流
の総和より第２のトランジスタから漏洩するサブスレッ
ショルド電流の総和の方が小さくなるように設定されて
おり、第３のトランジスタのデバイスパラメータは、第
３のＣＭＯＳ論理回路群から漏洩するサブスレッショル
ド電流の総和より第３のトランジスタから漏洩するサブ
スレッショルド電流の総和の方が小さくなるように設定
されていることが好ましい。
【００５４】
【００５５】
【００５６】請求項９に記載されているように、第１、
第２及び第３のＣＭＯＳ論理回路はスリープモード制御
回路により、それぞれ独立にアクティブモードとスリー
プモードに設定されるものであることが好ましい。
【００５７】請求項１０及び１１に記載されているよう
に、例えば、第１及び第２の信号伝達回路の一方の信号
伝達回路における線路分断回路はメイク型スイッチから
なり、他方の信号伝達回路における線路分断回路は、ｎ
−ＭＯＳ型トランジスタ及びｐ−ＭＯＳ型トランジスタ
を備えるトランスファーゲートからなるものとすること
ができる。
【００５８】
【００５９】
【００６０】
【００６１】
【００６２】
【００６３】請求項１７は、スリープモード制御回路か
ら第１のトランジスタに印加されるスリープモード切替
反転信号を高電位信号から低電位信号に遷移させること
によって、第１のトランジスタを遮断状態にし、第１の
ＣＭＯＳ論理回路群への電力供給及び第１のＣＭＯＳ論
理回路群からのサブスレッショルド電流の漏洩を遮断す
る過程と、第１のインバータ回路から第１のＣＭＯＳ論
理回路へ伝達されていた信号を分断する過程と、第１の
ＣＭＯＳ論理回路群に出力される信号を固定化する過程
と、第１のＣＭＯＳ論理回路から第２のＣＭＯＳ論理回
路へ伝達されていた信号を分断する過程と、第２のＣＭ
ＯＳ論理回路群に出力される信号を固定化する過程と、
を備える、上述の半導体集積論理回路を制御する方法を
提供する。
【００６４】請求項１８は、第１のＣＭＯＳ論理回路に
印加されていた信号の固定化を解除する過程と、第１の
インバータ回路から第１のＣＭＯＳ論理回路へ信号を伝
達する経路を分断状態から導通状態に移行させる過程
と、第２のＣＭＯＳ論理回路に印加されていた信号の固
定化を解除する過程と、第１のＣＭＯＳ論理回路から第
２のＣＭＯＳ論理回路へ信号を伝達する経路を分断状態
から導通状態に移行させる過程と、スリープモード制御
回路から第１のＣＭＯＳ論理回路に印加するスリープモ
ード切替反転信号を低電位信号から高電位信号へ遷移さ
せることにより、第１のトランジスタを導通状態にし、
第１のＣＭＯＳ論理回路群への電源供給を開始する過程
と、を備える、上述の半導体集積論理回路を制御する方
法を提供する。
【００６５】請求項１９は、スリープモード制御回路か
ら第１及び第２のトランジスタに印加されるスリープモ
ード切替反転信号を高電位信号から低電位信号に遷移さ
せることによって、第１及び第２のトランジスタを遮断
状態にし、第１及び第２のＣＭＯＳ論理回路群への電力
供給並びに第１及び第２のＣＭＯＳ論理回路群からのサ
ブスレッショルド電流の漏洩を遮断する過程と、第１の
インバータ回路から第１のＣＭＯＳ論理回路へ伝達され
ていた信号、第１のＣＭＯＳ論理回路から第２のＣＭＯ
Ｓ論理回路へ伝達されていた信号、及び、第２のＣＭＯ
Ｓ論理回路から第２のインバータ回路へ伝達されていた
信号を分断する過程と、第１及び第２のＣＭＯＳ論理回
路群に出力される信号を固定化する過程と、を備える、
上述の半導体集積論理回路を制御する方法を提供する。
【００６６】請求項２０は、第１及び第２のＣＭＯＳ論
理回路に印加されていた信号の固定化を解除する過程
と、第１のインバータ回路から第１のＣＭＯＳ論理回路
へ信号を伝達する経路、第１のＣＭＯＳ論理回路へ第２
のＣＭＯＳ論理回路へ信号を伝達する経路、及び、第２
のＣＭＯＳ論理回路から第２のインバータ回路に信号を
伝達する経路を分断状態から導通状態に移行させる過程
と、スリープモード制御回路から第１及び第２のＣＭＯ
Ｓ論理回路に印加するスリープモード切替反転信号を低
電位信号から高電位信号へ遷移させることにより、第１
及び第２のトランジスタを導通状態にし、第１及び第２
のＣＭＯＳ論理回路群への電源供給を開始する過程と、
を備える、上述の半導体集積論理回路を制御する方法を
提供する。
【００６７】
【発明の実施の形態】（第１の実施形態）図１は本発明
の第１の実施形態に係る半導体集積論理回路１０１の一
系統図である。本実施形態に係る半導体集積論理回路１
０１は、アクティブモード時の高速度化とスリープモー
ド時の低消費電力化を両立する電源遮断の機能付き電源
回路を備えている。
【００６８】この半導体集積論理回路１０１は、第１の
インバータ回路ＩＮＶ９と、第２のインバータ回路ＩＮ
Ｖ１２と、電源遮断の機能付きの第１のＣＭＯＳ論理回
路ＭＴＣ１と、電源遮断の機能付きの第２のＣＭＯＳ論
理回路ＭＴＣ２と、各ＣＭＯＳ論理回路ＭＴＣ１及びＭ
ＴＣ２の作動を制御するスリープモード制御回路ＳＭＳ
と、から構成されている。
【００６９】第１及び第２のインバータ回路ＩＮＶ９及
びＩＮＶ１２は、それぞれサブスレッショルド漏洩電流
の少ないデバイスパラメータを有するＣＭＯＳトランジ
スタからなる。
【００７０】第１のＣＭＯＳ論理回路ＭＴＣ１は、低い
閾値を有するＣＭＯＳトランジスタからなり、かつ、高
速動作を行うＣＭＯＳ論理回路群ＬＧＣ４を主体回路と
して有しており、一方の高電位側電源ＶＤＤは実高電位
側の軌線ＲＶＤ２（以後、「実電源線ＲＶＤ２」と呼
ぶ）を電力配給線として直接に供給され、他方の低電位
側電源ＶＳＳは実低電位側の軌線ＲＶＳ２（以後、「実
電源線ＲＶＳ２」と呼ぶ）に直列接続された制御スイッ
チ用のｎ−ＭＯＳ型トランジスタＴＳ４を介して擬似的
な低電位側の軌線ＲＶＳＶ３（以後、疑似電源線「ＲＶ
ＳＶ３」と呼ぶ）を電力配給線として供給される。
【００７１】第２のＣＭＯＳ論理回路ＭＴＣ２は、低い
閾値を有するＣＭＯＳトランジスタからなり、かつ、高
速動作を行うＣＭＯＳ論理回路群ＬＧＣ５を主体回路と
して有しており、一方の低電位側電源ＶＳＳは実低電位
側の軌線ＲＶＳ２を電力配給線として直接に供給され、
他方の高電位側電源ＶＤＤは実高電位側の軌線ＲＶＤ２
に直列接続された制御スイッチ用のｐ−ＭＯＳ型トラン
ジスタＴＳ５を介して擬似的な高電位側の軌線ＲＶＤＶ
２（以後、「疑似電源線ＲＶＤＶ２」と呼ぶ）を電力配
給線として供給される。
【００７２】さらに、制御スイッチ用ｎ−ＭＯＳ型トラ
ンジスタＴＳ４は、スリープモード制御回路ＳＭＳから
発信されるスリープモード切替反転信号ＳＬＢ３に応答
して開閉を制御され、同様に、制御スイッチ用ｐ−ＭＯ
Ｓ型トランジスタＴＳ５はスリープモード制御回路ＳＭ
Ｓから発信されるスリープモード切替信号ＳＬ２に応答
して開閉を制御される。
【００７３】制御スイッチ用ｎ−ＭＯＳ型トランジスタ
ＴＳ４のデバイスパラメータは、半導体集積論理回路１
０１の構成要素であるＣＭＯＳ論理回路群ＬＧＣ４から
漏洩するサブスレッショルド電流の総和よりも、制御ス
イッチ用ｎ−ＭＯＳ型トランジスタＴＳ４から漏洩する
サブスレッショルド電流の総和の方が小さくなるよう
に、設定されている。
【００７４】同様に、制御スイッチ用ｐ−ＭＯＳ型トラ
ンジスタＴＳ５のデバイスパラメータは、ＣＭＯＳ論理
回路群ＬＧＣ５から漏洩するサブスレッショルド電流の
総和よりも、制御スイッチ用ｐ−ＭＯＳ型トランジスタ
ＴＳ５から漏洩するサブスレッショルド電流の総和の方
が小さくなるように、設定されている。
【００７５】従って、アクティブモードにおいては、す
なわち、高電位のスリープモード切替反転信号ＳＬＢ３
（ＳＬＢ３＝「１」）が制御スイッチ用ｎ−ＭＯＳ型ト
ランジスタＴＳ４に印加されている場合においては、制
御スイッチ用ｎ−ＭＯＳ型トランジスタＴＳ４は導通状
態にあり、ＣＭＯＳ論理回路群ＬＧＣ４には低電位側電
源ＶＳＳが供給される。
【００７６】一方、スリープモードにおいては、すなわ
ち、低電位のスリープモード切替反転信号ＳＬＢ３（Ｓ
ＬＢ３＝「０」）が制御スイッチ用ｎ−ＭＯＳ型トラン
ジスタＴＳ４に印加されている場合においては、制御ス
イッチ用ｎ−ＭＯＳ型トランジスタＴＳ４は遮断状態に
あり、ＣＭＯＳ論理回路群ＬＧＣ４への低電位側電源Ｖ
ＳＳの供給が遮断されるとともに、サブスレッショルド
漏洩電流をも抑制することができる。この結果、スリー
プモード時の低消費電力化を図ることができる。
【００７７】同様に、アクティブモードにおいては、す
なわち、高電位のスリープモード切替信号ＳＬ２（ＳＬ
２＝「１」）が制御スイッチ用ｐ−ＭＯＳ型トランジス
タＴＳ５に印加されている場合においては、制御スイッ
チ用ｐ−ＭＯＳ型トランジスタＴＳ５は導通状態にあ
り、ＣＭＯＳ論理回路群ＬＧＣ５には高電位側電源ＶＤ
Ｄが供給される。
【００７８】一方、スリープモードにおいては、すなわ
ち、低電位のスリープモード切替反転信号ＳＬ２（ＳＬ
２＝「０」）が制御スイッチ用ｐ−ＭＯＳ型トランジス
タＴＳ５に印加されている場合においては、制御スイッ
チ用ｐ−ＭＯＳ型トランジスタＴＳ５は遮断状態にな
り、ＣＭＯＳ論理回路群ＬＧＣ５への低電位側電源ＶＳ
Ｓの供給も遮断されるとともに、サブスレッショルド漏
洩電流をも抑制することができる。
【００７９】第１及び第２のインバータ回路ＩＮＶ９及
びＩＮＶ１２は、前述のように、サブスレッショルド漏
洩電流の少ないデバイスパラメータを有するＣＭＯＳト
ランジスタから構成されているために、高電位側電源Ｖ
ＤＤと低電位側電源ＶＳＳの両電源から実高電位側の軌
線ＲＶＤ２と実低電位側の軌線ＲＶＳ２を電力配給線と
して、各々から直接に電力を供給されても、サブスレッ
ショルド漏洩電流が流れることはない。ただし、サブス
レッショルド漏洩電流が少ないデバイスパラメータを有
するＣＭＯＳトランジスタは二律背反として動作速度は
遅くなる。
【００８０】さらに、第１のインバータ回路ＩＮＶ９と
スリープモード時の電力低減回路付きの第１のＣＭＯＳ
論理回路ＭＴＣ１との間、第１のＣＭＯＳ論理回路ＭＴ
Ｃ１とスリープモード時の電力低減回路付きの第２のＣ
ＭＯＳ論理回路ＭＴＣ２との間、第２のＣＭＯＳ論理回
路ＭＴＣ２と第２のインバータ回路ＩＮＶ１２との間に
は、それぞれ、第１の信号伝達回路ＴＲＳ１、第２の信
号伝達回路ＴＲＳ２、第３の信号伝達回路ＴＲＳ３が配
置されている。
【００８１】これらの第１乃至第３の信号伝達回路ＴＲ
Ｓ１−ＴＲＳ３は、それぞれ、線路分断回路ＣＴＦ１〜
ＣＴＦ３と信号固定回路ＣＬＰ１〜ＣＬＰ３との組み合
わせから構成されており、それぞれスリープモード制御
回路ＳＭＳからの信号ａ１、ａ３、ａ５に応答して機能
動作を行なう。
【００８２】スリープモード制御回路ＳＭＳは、制御ス
イッチ用ｎ−ＭＯＳ型トランジスタＴＳ４と制御スイッ
チ用ｐ−ＭＯＳ型トランジスタＴＳ５をも制御し、第１
のＣＭＯＳ論理回路ＭＴＣ１及び第２のＣＭＯＳ論理回
路ＭＴＣ２をアクティブモードとスリープモードとの間
で各々独立に制御することができる。
【００８３】図１に示した本実施形態に係る半導体集積
論理回路１０１の動作について図２及び図３に示すフロ
ーチャートを参照して以下に説明する。
【００８４】先ず、図２を参照して、図１に示した半導
体集積論理回路１０１を構成する第１のＣＭＯＳ論理回
路ＭＴＣ１がアクティブモードからスリープモードへモ
ード遷移される場合の制御動作を説明する。
【００８５】第一段階として、スリープモード制御回路
ＳＭＳは、スリープモード時の電力低減回路付きの第１
のＣＭＯＳ論理回路ＭＴＣ１をアクティブモードからス
リープモードへモードの切り替えを行うモード切り替え
命令を発し、これに対応して、モード遷移を行う過程が
起動される（ステップ１０１）。
【００８６】なお、第１のＣＭＯＳ論理回路ＭＴＣ１の
アクティブモードにおいては、第１のＣＭＯＳ論理回路
ＭＴＣ１には、スリープモード切替反転信号ＳＬＢ３と
して、スリープモード制御回路ＳＭＳから高電位信号
（ＳＬＢ３＝「１」）が印加されており、ｎ−ＭＯＳ型
トランジスタＴＳ４は導通状態にある。
【００８７】また、第１の信号伝達回路ＴＲＳ１は第１
のインバータ回路ＩＮＶ９からの出力信号を第１のＣＭ
ＯＳ論理回路ＭＴＣ１に直接的に伝達する状態にあり、
同様に、第２の信号伝達回路ＴＲＳ２は第１のＣＭＯＳ
論理回路ＭＴＣ１からの出力信号を第２のＣＭＯＳ論理
回路ＭＴＣ２へと直接的に伝達する状態にある。
【００８８】第二段階として、第一段階で出されたアク
ティブモードからスリープモードへのモード切り替え命
令に応答して、スリープモード制御回路ＳＭＳから発信
されるスリープモード切替反転信号ＳＬＢ３が高電位信
号から低電位信号（ＳＬＢ３＝「０」）に遷移される。
このスリープモード切替反転信号ＳＬＢ３の遷移によっ
て、ｎ−ＭＯＳ型トランジスタＴＳ４は遮断状態とな
り、ＣＭＯＳ論理回路群ＬＧＣ４への電力供給及びＣＭ
ＯＳ論理回路群ＬＧＣ４からのサブスレッショルド電流
の漏洩を遮断することができるスリープモードへと遷移
する（ステップ１０２）。
【００８９】第三段階として、第二段階の演算終了に応
答して、スリープモード制御回路ＳＭＳから第１の信号
伝達回路ＴＲＳ１へ信号ａ１が発せられる。この信号ａ
１によって、前段回路（第１のインバータ回路ＩＮＶ
９）から第１のＣＭＯＳ論理回路ＭＴＣ１へ直接的に伝
達されていた信号経路が線路分断回路ＣＴＦ１によって
漏洩電流経路とともに分断される（ステップ１０３）。
【００９０】第四段階として、第三段階の演算終了に応
答して、信号固定回路ＣＬＰ１によって第１のＣＭＯＳ
論理回路ＭＴＣ１を構成するＣＭＯＳ論理回路群ＬＧＣ
４へ出力される信号を固定化する（ステップ１０４）。
【００９１】この第四段階の終了時には、第１の信号伝
達回路ＴＲＳ１は、スリープモード制御回路ＳＭＳに信
号ａ２を発し、第四段階の終了を伝達する。
【００９２】この場合、図１に示す半導体集積論理回路
１０１の例においては、信号固定回路ＣＬＰ１は高電位
信号（「１」）を出力する必要がある。なぜならば、第
１のＣＭＯＳ論理回路ＭＴＣ１において想定される漏洩
電流経路として、図１０に示した従来技術の問題点であ
るゲート・トンネル貫通電流経路ＰＳ１が想定され、こ
の漏洩経路ＰＳ１の発生を回避するためには、図１に示
す第１のＣＭＯＳ論理回路ＭＴＣ１への入力信号として
は高電位信号（「１」）である必要があるからである。
【００９３】第五段階として、第二段階の演算終了に応
答して、スリープモード制御回路ＳＭＳから信号伝達回
路ＴＲＳ２へ信号ａ３が発せられる。この信号ａ３によ
って、前段回路（第１のＣＭＯＳ論理回路ＭＴＣ１）か
ら第２のＣＭＯＳ論理回路ＭＴＣ２へ直接的に伝達され
ていた信号が線路分断回路ＣＴＦ２によって漏洩電流経
路とともに分断される（ステップ１０５）。
【００９４】第六段階として、第五段階の演算終了に応
答して、信号固定回路ＣＬＰ２によって第２のＣＭＯＳ
論理回路ＭＴＣ２を構成するＣＭＯＳ論理回路群ＬＧＣ
５へ出力される信号を固定化する（ステップ１０６）。
【００９５】この場合、図１に示す半導体集積論理回路
１０１の例においては、信号固定回路ＣＬＰ２は低電位
信号（「０」）を出力する必要がある。なぜならば、第
２のＣＭＯＳ論理回路ＭＴＣ２の例において想定される
漏洩電流経路として、図１０に示した従来技術の問題点
であるゲートトンネル貫通電流経路ＰＳ３が想定され、
この漏洩経路ＰＳ３の発生を回避するためには、図１に
示す第２のＣＭＯＳ論理回路ＭＴＣ２への入力信号とし
ては低電位信号（「０」）である必要があるからであ
る。
【００９６】この第六段階の終了時には、第２の信号伝
達回路ＴＲＳ２は、スリープモード制御回路ＳＭＳに信
号ａ４を発し、第六段階の終了を伝達する。
【００９７】第七段階として、第四段階及び第六段階の
演算終了に応答して第１の信号伝達回路ＴＲＳ１及び第
２の信号伝達回路ＴＲＳ２から各々発せられる信号ａ２
及びａ４によって、スリープモード制御回路ＳＭＳは、
第１のＣＭＯＳ論理回路ＭＴＣ１のアクティブモードか
らスリープモードへのモード遷移の過程が完了したこと
を認識する（ステップ１０７）。
【００９８】次いで、図３を参照して、図１に示した半
導体集積論理回路１０１を構成する第１のＣＭＯＳ論理
回路ＭＴＣ１がスリープモードからアクティブモードへ
モード遷移される場合の制御動作を説明する。
【００９９】第一段階として、スリープモード制御回路
ＳＭＳは、第１のＣＭＯＳ論理回路ＭＴＣ１をスリープ
モードからアクティブモードへモード切り替えを行うモ
ード切り替え命令を発し、モード遷移の過程が起動され
る（ステップ２０１）。
【０１００】なお、第１のＣＭＯＳ論理回路ＭＴＣ１の
スリープモードにおいては、ｎ−ＭＯＳ型トランジスタ
ＴＳ４には、スリープモード切替反転信号ＳＬＢ３とし
て、スリープモード制御回路ＳＭＳから低電位信号（Ｓ
ＬＢ３＝「０」）が印加されており、このため、ｎ−Ｍ
ＯＳ型トランジスタＴＳ４は遮断状態にある。
【０１０１】また、第１の信号伝達回路ＴＲＳ１におい
ては、第１のインバータ回路ＩＮＶ９から第１のＣＭＯ
Ｓ論理回路ＭＴＣ１への信号伝達が線路分断回路ＣＴＦ
１により遮断されている。さらに、第１のＣＭＯＳ論理
回路ＭＴＣ１には信号固定回路ＣＬＰ１により高電位信
号（「１」）が印加されている。
【０１０２】同様に、第２の信号伝達回路ＴＲＳ２にお
いては、第１のＣＭＯＳ論理回路ＭＴＣ１から第２のＣ
ＭＯＳ論理回路ＭＴＣ２への信号伝達が線路分断回路Ｃ
ＴＦ２により遮断されている。さらに、第２のＣＭＯＳ
論理回路ＭＴＣ２には信号固定回路ＣＬＰ２により低電
位信号（「０」）が印加されている。
【０１０３】第二段階として、第一段階の終了に応答し
て、スリープモード制御回路ＳＭＳから第１の信号伝達
回路ＴＲＳ１に信号ａ１が発せられる。この信号ａ１に
よって、信号固定回路ＣＬＰ１は第１のＣＭＯＳ論理回
路ＭＴＣ１に印加していた信号の固定化を解除する（ス
テップ２０２）。
【０１０４】第三段階として、第二段階の終了に応答し
て、線路分断回路ＣＴＦ１によって分断されていた、前
段回路（第１のインバータ回路ＩＮＶ９）から第１のＣ
ＭＯＳ論理回路ＭＴＣ１への信号の直接的な伝達経路が
導通状態に復帰する（ステップ２０３）。
【０１０５】この第三段階の終了時には、第１の信号伝
達回路ＴＲＳ１は、スリープモード制御回路ＳＭＳに信
号ａ２を発し、第三段階の終了を伝達する。
【０１０６】第四段階として、第二段階の終了に応答し
て、スリープモード制御回路ＳＭＳから第２の信号伝達
回路ＴＲＳ２へ信号ａ３が発せられる。この信号ａ３に
よって、信号固定回路ＣＬＰ２は、第２のＣＭＯＳ論理
回路ＭＴＣ２へ印加されていた信号の固定化を解除する
（ステップ２０４）。
【０１０７】第五段階として、第四段階の終了に応答し
て、線路分断回路ＣＴＦ２によって分断されていた、前
段回路（第１のＣＭＯＳ論理回路ＭＴＣ１）から次段回
路（第２のＣＭＯＳ論理回路ＭＴＣ２）への信号の直接
的な伝達経路が導通状態に復帰する（ステップ２０
５）。
【０１０８】この第五段階の終了時には、第２の信号伝
達回路ＴＲＳ２は、スリープモード制御回路ＳＭＳに信
号ａ４を発し、第五段階の終了を伝達する。
【０１０９】第六段階として、第三段階及び第五段階の
終了に応答して第１の信号伝達回路ＴＲＳ１及び第２の
信号伝達回路ＴＲＳ２から各々発せられた信号ａ２及び
ａ４によって、スリープモード制御回路ＳＭＳは第１の
ＣＭＯＳ論理回路ＭＴＣ１に対して発するスリープモー
ド切替反転信号ＳＬＢ３を低電位（ＳＬＢ３＝「０」）
から高電位（ＳＬＢ３＝「１」）へと遷移させる。 こ
れによって、ｎ−ＭＯＳ型トランジスタＴＳ４は導通状
態になり、ＣＭＯＳ論理回路群ＬＧＣ４への電源供給が
開始され、第１のＣＭＯＳ論理回路ＭＴＣ１のスリープ
モードからアクティブモードへのモード遷移の過程が完
了する（ステップ２０６）。
【０１１０】次いで、図４を参照して、図１に示した半
導体集積論理回路１０１を構成する第１のＣＭＯＳ論理
回路ＭＴＣ１及び第２のＣＭＯＳ論理回路ＭＴＣ２の双
方がアクティブモードからスリープモードへモード遷移
される場合の制御動作を説明する。
【０１１１】第一段階として、スリープモード制御回路
ＳＭＳは、第１のＣＭＯＳ論理回路ＭＴＣ１及び第２の
ＣＭＯＳ論理回路ＭＴＣ２をアクティブモードからスリ
ープモードへモードの切り替えを行うモード切り替え命
令を発し、これに対応して、モード遷移を行う過程が起
動される（ステップ３０１）。
【０１１２】図２に示したモード切り替えの場合と同様
に、第１のＣＭＯＳ論理回路ＭＴＣ１のアクティブモー
ドにおいては、第１のＣＭＯＳ論理回路ＭＴＣ１には、
スリープモード切替反転信号ＳＬＢ３として、スリープ
モード制御回路ＳＭＳから高電位信号（ＳＬＢ３＝
「１」）が印加されており、ｎ−ＭＯＳ型トランジスタ
ＴＳ４は導通状態にある。
【０１１３】同様に、第２のＣＭＯＳ論理回路ＭＴＣ２
のアクティブモードにおいては、第２のＣＭＯＳ論理回
路ＭＴＣ２には、スリープモード切替信号ＳＬ２とし
て、スリープモード制御回路ＳＭＳから低電位信号（Ｓ
Ｌ２＝「０」）が印加されており、ｐ−ＭＯＳ型トラン
ジスタＴＳ５は導通状態にある。
【０１１４】また、第１の信号伝達回路ＴＲＳ１は第１
のインバータ回路ＩＮＶ９からの出力信号を第１のＣＭ
ＯＳ論理回路ＭＴＣ１に直接的に伝達する状態にあり、
同様に、第２の信号伝達回路ＴＲＳ２は第１のＣＭＯＳ
論理回路ＭＴＣ１からの出力信号を第２のＣＭＯＳ論理
回路ＭＴＣ２へと直接的に伝達する状態にある。
【０１１５】第二段階として、第一段階で出されたアク
ティブモードからスリープモードへのモード切り替え命
令に応答して、スリープモード制御回路ＳＭＳから発信
されるスリープモード切替反転信号ＳＬＢ３が高電位信
号から低電位信号（ＳＬＢ３＝「０」）に遷移され、か
つ、スリープモード制御回路ＳＭＳから発信されるスリ
ープモード反転信号ＳＬ２が低電位信号から高電位信号
（ＳＬ２＝「１」）に遷移される。このスリープモード
切替反転信号ＳＬＢ３及びスリープモード反転信号ＳＬ
２の遷移によって、ｎ−ＭＯＳ型トランジスタＴＳ４及
びｐ−ＭＯＳ型トランジスタＴＳ５は遮断状態となり、
ＣＭＯＳ論理回路群ＬＧＣ４及びＣＭＯＳ論理回路群Ｌ
ＧＣ５への電力供給、並びに、ＣＭＯＳ論理回路群ＬＧ
Ｃ４及びＣＭＯＳ論理回路群ＬＧＣ５からのサブスレッ
ショルド電流の漏洩を遮断することができるスリープモ
ードへと遷移する（ステップ３０２）。
【０１１６】第三段階として、第二段階の演算終了に応
答して、スリープモード制御回路ＳＭＳから第１の信号
伝達回路ＴＲＳ１、第２の信号伝達回路ＴＲＳ２及び第
３の信号伝達回路ＴＲＳ３へそれぞれ信号ａ１、ａ３及
びａ５が発せられる。これらの信号ａ１、ａ３及びａ５
によって、第１のインバータ回路ＩＮＶ９から第１のＣ
ＭＯＳ論理回路ＭＴＣ１へ直接的に伝達されていた信号
経路、第１のＣＭＯＳ論理回路ＭＴＣ１から第２のＣＭ
ＯＳ論理回路ＭＴＣ２へ直接的に伝達されていた信号経
路、及び、第２のＣＭＯＳ論理回路ＭＴＣ２から第２の
インバータ回路ＩＮＶ１２へ直接的に伝達されていた信
号経路が線路分断回路ＣＴＦ１、ＣＴＦ２及びＣＴＦ３
によって漏洩電流経路とともに分断される（ステップ３
０３）。
【０１１７】第四段階として、第三段階の演算終了に応
答して、信号固定回路ＣＬＰ１、ＣＬＰ２及びＣＬＰ３
によって、第１のＣＭＯＳ論理回路ＭＴＣ１を構成する
ＣＭＯＳ論理回路群ＬＧＣ４へ出力される信号及び第２
のＣＭＯＳ論理回路ＭＴＣ２を構成するＣＭＯＳ論理回
路群ＬＧＣ５へ出力される信号が固定化される（ステッ
プ３０４）。
【０１１８】この第四段階の終了時には、第１の信号伝
達回路ＴＲＳ１、第２の信号伝達回路ＴＲＳ２及び第３
の信号伝達回路ＴＲＳ３は、スリープモード制御回路Ｓ
ＭＳに信号ａ２、ａ４及びａ６を発し、第四段階の終了
を伝達する。
【０１１９】第五段階として、第三段階の終了に応答し
て第１の信号伝達回路ＴＲＳ１、第２の信号伝達回路Ｔ
ＲＳ２及び第３の信号伝達回路ＴＲＳ３から各々発せら
れる信号ａ２、ａ４及びａ６によって、スリープモード
制御回路ＳＭＳは、第１のＣＭＯＳ論理回路ＭＴＣ１及
び第２のＣＭＯＳ論理回路ＭＴＣ２のアクティブモード
からスリープモードへのモード遷移の過程が完了したこ
とを認識する（ステップ３０５）。
【０１２０】次いで、図５を参照して、図１に示した半
導体集積論理回路１０１を構成する第１のＣＭＯＳ論理
回路ＭＴＣ１及び第２のＣＭＯＳ論理回路ＭＴＣ２の双
方がスリープモードからアクティブモードへモード遷移
される場合の制御動作を説明する。
【０１２１】第一段階として、スリープモード制御回路
ＳＭＳは、第１のＣＭＯＳ論理回路ＭＴＣ１及び第２の
ＣＭＯＳ論理回路ＭＴＣ２をスリープモードからアクテ
ィブモードへモード切り替えを行うモード切り替え命令
を発し、これに応じて、モード遷移の過程が起動される
（ステップ４０１）。
【０１２２】なお、前述のように、第１のＣＭＯＳ論理
回路ＭＴＣ１のスリープモードにおいては、ｎ−ＭＯＳ
型トランジスタＴＳ４には、スリープモード切替反転信
号ＳＬＢ３として、スリープモード制御回路ＳＭＳから
低電位信号（ＳＬＢ３＝「０」）が印加されており、こ
のため、ｎ−ＭＯＳ型トランジスタＴＳ４は遮断状態に
ある。
【０１２３】同様に、第２のＣＭＯＳ論理回路ＭＴＣ２
のスリープモードにおいては、ｐ−ＭＯＳ型トランジス
タＴＳ５には、スリープモード切替信号ＳＬ２として、
スリープモード制御回路ＳＭＳから高電位信号（ＳＬ２
＝「１」）が印加されており、このため、ｐ−ＭＯＳ型
トランジスタＴＳ５は遮断状態にある。
【０１２４】また、第１の信号伝達回路ＴＲＳ１におい
ては、第１のインバータ回路ＩＮＶ９から第１のＣＭＯ
Ｓ論理回路ＭＴＣ１への信号伝達が線路分断回路ＣＴＦ
１により遮断されている。さらに、第１のＣＭＯＳ論理
回路ＭＴＣ１には信号固定回路ＣＬＰ１により高電位信
号（「１」）が印加されている。
【０１２５】同様に、第２の信号伝達回路ＴＲＳ２にお
いては、第１のＣＭＯＳ論理回路ＭＴＣ１から第２のＣ
ＭＯＳ論理回路ＭＴＣ２への信号伝達が線路分断回路Ｃ
ＴＦ２により遮断されている。さらに、第２のＣＭＯＳ
論理回路ＭＴＣ２には信号固定回路ＣＬＰ２により低電
位信号（「０」）が印加されている。
【０１２６】第二段階として、第一段階の終了に応答し
て、スリープモード制御回路ＳＭＳから第１の信号伝達
回路ＴＲＳ１、第２の信号伝達回路ＴＲＳ２及び第３の
信号伝達回路ＴＲＳ３に信号ａ１、ａ３及びａ５が発せ
られる。これらの信号ａ１、ａ３及びａ５によって、信
号固定回路ＣＬＰ１、ＣＬＰ２及びＣＬＰ３は第１のＣ
ＭＯＳ論理回路ＭＴＣ１及び第２のＣＭＯＳ論理回路Ｍ
ＴＣ２に印加していた信号の固定化を解除する（ステッ
プ４０２）。
【０１２７】第三段階として、第二段階の終了に応答し
て、線路分断回路ＣＴＦ１、ＣＴＦ２及びＣＴＦ３によ
って分断されていた、第１のインバータ回路ＩＮＶ９か
ら第１のＣＭＯＳ論理回路ＭＴＣ１への信号の直接的な
伝達経路、第１のＣＭＯＳ論理回路ＭＴＣ１から第２の
ＣＭＯＳ論理回路ＭＴＣ２への信号の伝達経路、及び、
第２のＣＭＯＳ論理回路ＭＴＣ２から第２のインバータ
回路ＩＮＶ１２への信号の伝達経路がそれぞれ導通状態
に復帰する（ステップ４０３）。 第四段階として、第
三段階の終了に応答して第１の信号伝達回路ＴＲＳ１、
第２の信号伝達回路ＴＲＳ２及び第３の信号伝達回路Ｔ
Ｒ３から各々発せられた信号ａ２、ａ４及びａ６によっ
て、スリープモード制御回路ＳＭＳは第１のＣＭＯＳ論
理回路ＭＴＣ１に対して発するスリープモード切替反転
信号ＳＬＢ３を低電位（ＳＬＢ３＝「０」）から高電位
（ＳＬＢ３＝「１」）へと遷移させ、同時に、第２のＣ
ＭＯＳ論理回路ＭＴＣ２に対して発するスリープモード
切替信号ＳＬ２を高電位（ＳＬ２＝「１」）から低電位
（ＳＬ２＝「０」）へと遷移させる（ステップ４０
４）。
【０１２８】これによって、ｎ−ＭＯＳ型トランジスタ
ＴＳ４及びｐ−ＭＯＳ型トランジスタＴＳ５はともに導
通状態になり、ＣＭＯＳ論理回路群ＬＧＣ４及びＣＭＯ
Ｓ論理回路群ＬＧＣ５への電源供給が開始され、第１の
ＣＭＯＳ論理回路ＭＴＣ１及び第２のＣＭＯＳ論理回路
ＭＴＣ２のスリープモードからアクティブモードへのモ
ード遷移の過程が完了する（ステップ４０５）。 （第２の実施形態）図６は本発明の第２の実施形態に係
る半導体集積論理回路１０２の他の一系統図を示してい
る。本実施形態に係る半導体集積論理回路１０２は、ア
クティブモード時の高速度化とスリープモード時の低消
費電力化を両立する電源遮断の機能付き電源回路を備え
ている。
【０１２９】本実施形態に係る半導体集積論理回路１０
２は、スリープモード時の電力低減回路付きの第１のＣ
ＭＯＳ論理回路ＭＴＣ３と、スリープモード時の電力低
減回路付きの第２のＣＭＯＳ論理回路ＭＴＣ４と、スリ
ープモード時の電力低減回路付きの第３のＣＭＯＳ論理
回路ＭＴＣ５と、スリープモード制御回路（図示せず）
と、を備えており、これら３個のＣＭＯＳ論理回路ＭＴ
Ｃ３、ＭＴＣ４及びＭＴＣ５は相互に並列に接続されて
いる。
【０１３０】第１のＣＭＯＳ論理回路ＭＴＣ３は、低い
閾値を有するＣＭＯＳトランジスタからなり、かつ、高
速動作するＣＭＯＳ論理回路群ＬＧＣ６を主体回路と
し、一端は高電位側電源ＶＤＤに直接に接続され、他端
は低電位側電源ＶＳＳに直列接続された制御スイッチ用
のｎ−ＭＯＳ型トランジスタＴＳ６を介して低電位側電
源ＶＳＳに接続され、低電位側の疑似電源線から低電位
側電源ＶＳＳを給電されるようになっている。
【０１３１】第２のＣＭＯＳ論理回路ＭＴＣ４は、低い
閾値を有するＣＭＯＳトランジスタからなり、高速動作
するＣＭＯＳ論理回路群ＬＧＣ６を主体回路とし、一端
は低電位側電源ＶＳＳに直接に接続され、他端は高電位
側電源ＶＤＤに直列接続された制御スイッチ用のｐ−Ｍ
ＯＳ型トランジスタＴＳ７を介して高電位側電源ＶＤＤ
に接続され、高電位側の疑似電源線から高電位側電源Ｖ
ＤＤを供電されるようになっている。
【０１３２】第３のＣＭＯＳ論理回路ＭＴＣ５は、低い
閾値を有するＣＭＯＳトランジスタからなり、高速動作
するＣＭＯＳ論理回路群ＬＧＣ８を主体回路とし、一端
は高電位側電源ＶＤＤに直接に接続され、他端は低電位
側電源ＶＳＳに直列接続された制御スイッチ用のｎ−Ｍ
ＯＳ型トランジスタＴＳ８を介して低電位側電源ＶＳＳ
に接続され、低電位側の疑似電源線から低電位側電源Ｖ
ＳＳを給電されるようになっている。
【０１３３】制御スイッチ用ｎ−ＭＯＳ型トランジスタ
ＴＳ６はスリープモード制御回路から発せられるスリー
プモード切替反転信号ＳＬＢ４に応答して開閉を制御さ
れる。同様に、制御スイッチ用ｐ−ＭＯＳ型トランジス
タＴＳ７はスリープモード制御回路から発せられるスリ
ープモード切替信号ＳＬ３に応答して開閉を制御され、
制御スイッチ用ｎ−ＭＯＳ型トランジスタＴＳ８はスリ
ープモード制御回路から発せられるスリープモード切替
反転信号ＳＬＢ５に応答して開閉を制御される。
【０１３４】制御スイッチ用ｎ−ＭＯＳ型トランジスタ
ＴＳ６のデバイスパラメータは、半導体集積論理回路１
０２の構成要素であるＣＭＯＳ論理回路群ＬＧＣ６から
漏洩するサブスレッショルド電流の総和よりも制御スイ
ッチ用ｎ−ＭＯＳ型トランジスタＴＳ６から漏洩するサ
ブスレッショルド電流の総和の方が小さくなるように、
設定されている。
【０１３５】同様に、制御スイッチ用ｐ−ＭＯＳ型トラ
ンジスタＴＳ７のデバイスパラメータは、ＣＭＯＳ論理
回路群ＬＧＣ７から漏洩するサブスレッショルド電流の
総和よりも制御スイッチ用ｐ−ＭＯＳ型トランジスタＴ
Ｓ７から漏洩するサブスレッショルド電流の総和の方が
小さくなるように、設定されている。
【０１３６】同様に、制御スイッチ用ｎ−ＭＯＳ型トラ
ンジスタＴＳ８のデバイスパラメータは、ＣＭＯＳ論理
回路群ＬＧＣ８から漏洩するサブスレッショルド電流の
総和よりも制御スイッチ用ｎ−ＭＯＳ型トランジスタＴ
Ｓ８から漏洩するサブスレッショルド電流の総和の方が
小さくなるように、設定されている。
【０１３７】従って、アクティブモードにおいては、す
なわち、制御スイッチ用ｎ−ＭＯＳ型トランジスタＴＳ
６に高電位のスリープモード切替反転信号ＳＬＢ４（Ｓ
ＬＢ４＝「１」）が印加されている場合においては、制
御スイッチ用ｎ−ＭＯＳ型トランジスタＴＳ６は導通状
態にあり、ＣＭＯＳ論理回路群ＬＧＣ６には低電位側電
源ＶＳＳが供給される。
【０１３８】一方、スリープモードにおいては、すなわ
ち、制御スイッチ用ｎ−ＭＯＳ型トランジスタＴＳ６に
低電位のスリープモード切替反転信号ＳＬＢ４（ＳＬＢ
４＝「０」）が印加されている場合においては、制御ス
イッチ用ｎ−ＭＯＳ型トランジスタＴＳ６は遮断状態に
あり、ＣＭＯＳ論理回路群ＬＧＣ６への低電位側電源Ｖ
ＳＳの供給も遮断されるとともに、サブスレッショルド
漏洩電流も抑制され、スリープモード時の低消費電力化
を図ることができる。
【０１３９】同様に、アクティブモードにおいては、す
なわち、制御スイッチ用ｐ−ＭＯＳ型トランジスタＴＳ
７に低電位のスリープモード切替信号ＳＬ３（ＳＬ３＝
「０」）が印加されている場合においては、制御スイッ
チ用ｐ−ＭＯＳ型トランジスタＴＳ７は導通状態にあ
り、ＣＭＯＳ論理回路群ＬＧＣ７には低電位側電源ＶＳ
Ｓが供給される。
【０１４０】一方、スリープモードにおいては、すなわ
ち、制御スイッチ用ｐ−ＭＯＳ型トランジスタＴＳ７に
高電位のスリープモード切替信号ＳＬ３（ＳＬ３＝
「１」）が印加されている場合においては、制御スイッ
チ用ｐ−ＭＯＳ型トランジスタＴＳ７は遮断状態にあ
り、ＣＭＯＳ論理回路群ＬＧＣ７への低電位側電源ＶＳ
Ｓの供給は遮断されるとともに、サブスレッショルド漏
洩電流も抑制することができる。
【０１４１】同様に、アクティブモードにおいては、す
なわち、制御スイッチ用ｎ−ＭＯＳ型トランジスタＴＳ
８に高電位のスリープモード切替反転信号ＳＬＢ５（Ｓ
ＬＢ５＝「１」）が印加されている場合においては、制
御スイッチ用ｎ−ＭＯＳ型トランジスタＴＳ８は導通状
態にあり、ＣＭＯＳ論理回路群ＬＧＣ８には低電位側電
源ＶＳＳが供給される。
【０１４２】一方、スリープモードにおいては、すなわ
ち、制御スイッチ用ｎ−ＭＯＳ型トランジスタＴＳ８に
低電位のスリープモード切替反転信号ＳＬＢ５（ＳＬＢ
５＝「０」）が印加されている場合においては、制御ス
イッチ用ｎ−ＭＯＳ型トランジスタＴＳ８は遮断状態に
あり、ＣＭＯＳ論理回路群ＬＧＣ８への低電位側電源Ｖ
ＳＳの供給も遮断されるとともに、サブスレッショルド
漏洩電流も抑制することができ、スリープモード時の低
消費電力化を図ることができる。 さらに、第１のＣＭ
ＯＳ論理回路ＭＴＣ３と第２のＣＭＯＳ論理回路ＭＴＣ
４との間、及び、第２のＣＭＯＳ論理回路ＭＴＣ４と第
３のＣＭＯＳ論理回路ＭＴＣ５との間には、それぞれ第
１の信号伝達回路ＴＲＳ４及び第２の信号伝達回路ＴＲ
Ｓ５が配置されている。
【０１４３】第１の信号伝達回路ＴＲＳ４は線路分断回
路ＣＴＦ４と信号固定回路ＣＬＰ４との組み合わせから
構成され、第２の信号伝達回路ＴＲＳ５は線路分断回路
ＣＴＦ５と信号固定回路ＣＬＰ５との組み合わせから構
成されている。
【０１４４】また、第１乃至第３のＣＭＯＳ論理回路Ｍ
ＴＣ３、ＭＴＣ４及びＭＴＣ５の各々は、スリープモー
ド切替反転信号ＳＬＢ４、スリープモード反転信号ＳＬ
３、スリープモード切替反転信号ＳＬＢ５の各々によっ
て、アクティブモードとスリープモードとの間で各々独
立にモード設定を行うことができる。
【０１４５】信号固定回路ＣＬＰ４及びＣＬＰ５はスリ
ープモード制御回路（図示せず）から発せられる制御信
号ＥＱ１及びＥＱ２の各々により信号の固定と解除を制
御される。
【０１４６】また、制御信号ＥＱ１及びＥＱ２はそれぞ
れインバータ回路ＩＮＶ１３及びＩＮＶ１４により反転
され、線路分断回路ＣＴＦ４及びＣＴＦ５は、この反転
信号によって、信号の伝送と遮断を制御する。
【０１４７】第１の信号伝達回路ＴＲＳ４を構成する線
路分断回路ＣＴＦ４はサブスレッショルド電流漏洩やゲ
ート・トンネル電流漏洩が少ない特性を有するメイク型
スイッチからなる。
【０１４８】第２の信号伝達回路ＴＲＳ５を構成する線
路分断回路ＣＴＦ５は、サブスレッショルド電流漏洩や
ゲート・トンネル電流漏洩が少ない特性を有するｎ−Ｍ
ＯＳ型及びｐ−ＭＯＳ型トランジスタをからなるトラン
スファーゲートから構成されている。
【０１４９】なお、サブスレッショルド電流漏洩やゲー
ト・トンネル電流漏洩が少ないトランジスタは、閾値を
高めたり、ゲート長を長くしたり、あるいは、ゲート絶
縁膜を厚くすることによって実現することができる。
【０１５０】第１の信号伝達回路ＴＲＳ４を構成する信
号固定回路ＣＬＰ４は、メイク型スイッチ素子を備える
プルダウン型回路によって、信号固定、特に、低電位信
号の固定を実現する。他方、第２の信号伝達回路ＴＲＳ
５を構成する信号固定回路ＣＬＰ５は、ｐ−ＭＯＳ型ト
ランジスタを備えるプルアップ型回路によって、信号固
定、特に、高電位信号の固定を実現している。
【０１５１】図６に示した本実施形態に係る半導体集積
論理回路１０２の動作について図７に示すタイミングチ
ャートを参照して以下に説明する。
【０１５２】まず、図７に示すタイミングチャートの前
半として、第２のＣＭＯＳ論理回路ＭＴＣ４をアクティ
ブモードからスリープモードへモード遷移させる場合の
制御動作を説明する。
【０１５３】初期状態においては、低電位信号のスリー
プモード切替信号ＳＬ３（ＳＬ３＝「０」）及び高電位
信号のスリープモード切替反転信号ＳＬＢ４（ＳＬＢ４
＝「１」）とＳＬＢ５（ＳＬＢ５＝「１」）によって、
第１乃至第３のＣＭＯＳ論理回路ＭＴＣ３、ＭＴＣ４、
ＭＴＣ５は全てアクティブモードにあると仮定する。
【０１５４】このとき、制御信号ＥＱ１及びＥＱ２はと
もに低電位信号（ＥＱ１＝ＥＱ２＝「０」）であって、
線路分断回路ＣＴＦ４をなすメイク型スイッチ及び線路
分断回路ＣＴＦ５をなすＣＭＯＳトランスファーゲート
はともに導通状態にある。他方、信号固定回路ＣＬＰ４
をなすメイク型スイッチは遮断状態にあり、信号固定回
路ＣＬＰ５をなすｐ−ＭＯＳ型トランジスタのプルアッ
プ回路も遮断状態にある。このため、第１のＣＭＯＳ論
理回路ＭＴＣ３から第２のＣＭＯＳ論理回路ＭＴＣ４へ
の信号Ｎ１及び第２のＣＭＯＳ論理回路ＭＴＣ４から第
３のＣＭＯＳ論理回路ＭＴＣ５への信号Ｎ２は通常のよ
うに伝達することが可能な状態にある。
【０１５５】ここで、スリープモード切替信号ＳＬ３を
低電位から高電位へ遷移させることによって、制御スイ
ッチ用ｐ−ＭＯＳ型トランジスタＴＳ７を遮断状態に移
行させ、第２のＣＭＯＳ論理回路ＭＴＣ４のモード切り
替えを実行する。すなわち、第２のＣＭＯＳ論理回路Ｍ
ＴＣ４をアクティブモードからスリープモードへ移行さ
せる。
【０１５６】そして、任意のホールド時間を経た後に、
制御信号ＥＱ１及びＥＱ２を低電位から高電位へと遷移
させることにより、線路分断回路ＣＴＦ４をなすメイク
型スイッチ及び線路分断回路ＣＴＦ５をなすＣＭＯＳト
ランスファーゲートはともに遮断状態となる。他方、信
号固定回路ＣＬＰ４をなすメイク型スイッチは導通状態
に、信号固定回路ＣＬＰ５をなすｐ−ＭＯＳ型トランジ
スタのプルアップ回路も導通状態に移行する。このた
め、第１のＣＭＯＳ論理回路ＭＴＣ３を構成するＣＭＯ
Ｓ論理回路群ＬＧＣ６及び第３のＣＭＯＳ論理回路ＭＴ
Ｃ５を構成するＬＧＣ８への入力信号Ｎ１、Ｎ２は、任
意の遅延時間を経た後に、各々低電位及び高電位信号に
固定される。
【０１５７】従って、第１のＣＭＯＳ論理回路ＭＴＣ３
及び第２のＣＭＯＳ論理回路ＭＴＣ４において想定され
る漏洩電流経路、すなわち、図１０に示した従来技術の
問題点であるゲートトンネル貫通電流経路ＰＳ１に相当
する漏洩電流経路の発生を回避することができる。
【０１５８】次に、第２のＣＭＯＳ論理回路ＭＴＣ４を
スリープモードからアクティブモードへ遷移させる方法
を以下に説明する。
【０１５９】制御信号ＥＱ１及びＥＱ２を高電位から低
電位へ遷移させることによって、線路分断回路ＣＴＦ４
をなすメイク型スイッチ及び線路分断回路ＣＴＦ５をな
すＣＭＯＳトランスファーゲートはともに導通状態とな
る。
【０１６０】他方、信号固定回路ＣＬＰ４をなすメイク
型スイッチは遮断状態に、信号固定回路ＣＬＰ５をなす
ｐ−ＭＯＳ型トランジスタのプルアップ回路も遮断状態
に移行する。このため、第１のＣＭＯＳ論理回路ＭＴＣ
３から第２のＣＭＯＳ論理回路ＭＴＣ４への信号Ｎ１及
び第２のＣＭＯＳ論理回路ＭＴＣ４から第３のＣＭＯＳ
論理回路ＭＴＣ５への信号Ｎ２が通常のように伝達でき
る状態になるので、これらの信号Ｎ１、Ｎ２は、任意の
遅延時間を経た後に、元の信号状態、すなわち、それぞ
れ高電位及び低電位の状態へと復帰する。
【０１６１】そして、任意のセットアップ時間を経た後
に、スリープモード切替信号ＳＬ３を高電位から低電位
へと遷移させることにより、制御スイッチ用ｐ−ＭＯＳ
型トランジスタＴＳ７を導通状態に移行させ、第２のＣ
ＭＯＳ論理回路ＭＴＣ４のスリープモードからアクティ
ブモードへのモード切り替えを実行し、演算を完了す
る。
【０１６２】次いで、図７に示すタイミングチャートの
後半として、第１のＣＭＯＳ論理回路ＭＴＣ３及び第３
のＣＭＯＳ論理回路ＭＴＣ５をアクティブモードからス
リープモードへモード遷移させる場合の制御動作を説明
する。
【０１６３】初期状態においては、低電位信号のスリー
プモード切替信号ＳＬ３（ＳＬ３＝「０」）及び高電位
信号のスリープモード切替反転信号ＳＬＢ４（ＳＬＢ４
＝「１」）とＳＬＢ５（ＳＬＢ５＝「１」）によって、
第１のＣＭＯＳ論理回路ＭＴＣ３及び第３のＣＭＯＳ論
理回路ＭＴＣ５は全てアクティブモードにある。
【０１６４】このとき、制御信号ＥＱ１及びＥＱ２はと
もに低電位（ＥＱ１＝ＥＱ２＝「０」）にあり、線路分
断回路ＣＴＦ４をなすメイク型スイッチ及び線路分断回
路ＣＴＦ５をなすＣＭＯＳトランスファーゲートはとも
に導通状態にある。他方、信号固定回路ＣＬＰ４をなす
メイク型スイッチは遮断状態にあり、信号固定回路ＣＬ
Ｐ５をなすｐ−ＭＯＳ型トランジスタのプルアップ回路
も遮断状態にある。このため、第１のＣＭＯＳ論理回路
ＭＴＣ３から第２のＣＭＯＳ論理回路ＭＴＣ４への信号
Ｎ１及び第２のＣＭＯＳ論理回路ＭＴＣ４から第３のＣ
ＭＯＳ論理回路ＭＴＣ５への信号Ｎ２は通常のように伝
達することが可能な状態にある。
【０１６５】ここで、スリープモード切替反転信号ＳＬ
Ｂ４、ＳＬＢ５を高電位から低電位へ遷移させることに
よって、制御スイッチ用ｎ−ＭＯＳ型トランジスタＴＳ
６及びｎ−ＭＯＳ型トランジスタＴＳ８を遮断状態に移
行させ、第１のＣＭＯＳ論理回路ＭＴＣ３及び第２のＣ
ＭＯＳ論理回路ＭＴＣ５のモード切り替えを実行する。
すなわち、第１のＣＭＯＳ論理回路ＭＴＣ３及び第２の
ＣＭＯＳ論理回路ＭＴＣ５をアクティブモードからスリ
ープモードへ移行させる。
【０１６６】そして、任意のホールド時間を経た後に、
制御信号ＥＱ１及びＥＱ２を低電位から高電位へと遷移
させることにより、線路分断回路ＣＴＦ４をなすメイク
型スイッチ及び線路分断回路ＣＴＦ５をなすＣＭＯＳト
ランスファーゲートはともに遮断状態となる。他方、信
号固定回路ＣＬＰ４をなすメイク型スイッチは導通状態
に、信号固定回路ＣＬＰ５をなすｐ−ＭＯＳ型トランジ
スタのプルアップ回路も導通状態に移行する。
【０１６７】第１のＣＭＯＳ論理回路ＭＴＣ３を構成す
るＣＭＯＳ論理回路群ＬＧＣ６への入力信号Ｎ１はアク
ティブモードの途中において高電位から低電位へ移行さ
せ、同様に、第３のＣＭＯＳ論理回路ＭＴＣ５を構成す
るＣＭＯＳ論理回路群ＬＧＣ８への入力信号Ｎ２はアク
ティブモードの途中において低電位から高電位へ移行さ
せる。これらの入力信号Ｎ１、Ｎ２は各々低電位及び高
電位信号に固定される。
【０１６８】従って、第１のＣＭＯＳ論理回路ＭＴＣ４
及び第３のＣＭＯＳ論理回路ＭＴＣ５において想定され
る漏洩電流経路、すなわち、図１０に示した従来技術の
問題点であるゲートトンネル貫通電流経路ＰＳ３に相当
する漏洩電流経路の発生を回避することができる。
【０１６９】次に、第１のＣＭＯＳ論理回路ＭＴＣ３及
び第３のＣＭＯＳ論理回路ＭＴＣ５をスリープモードか
らアクティブモードへ遷移させる方法を以下に説明す
る。
【０１７０】先ず、制御信号ＥＱ１及びＥＱ２を高電位
から低電位へ遷移させることによって、線路分断回路Ｃ
ＴＦ４をなすメイク型スイッチ及び線路分断回路ＣＴＦ
５をなすＣＭＯＳトランスファーゲートはともに導通状
態となる。
【０１７１】他方、信号固定回路ＣＬＰ４をなすメイク
型スイッチは遮断状態に、信号固定回路ＣＬＰ５をなす
ｐ−ＭＯＳ型トランジスタのプルアップ回路も遮断状態
に移行する。このため、第１のＣＭＯＳ論理回路ＭＴＣ
３から第２のＣＭＯＳ論理回路ＭＴＣ４への信号Ｎ１及
び第２のＣＭＯＳ論理回路ＭＴＣ４から第３のＣＭＯＳ
論理回路ＭＴＣ５への信号Ｎ２が通常のように伝達でき
る状態になるので、これらの信号は、任意の遅延時間を
経た後に、それぞれ低電位及び高電位の状態へと復帰す
る。
【０１７２】そして、任意のセットアップ時間を経た後
に、スリープモード切替反転信号ＳＬＢ４及びＳＬＢ５
を低電位から高電位へと遷移させることにより、制御ス
イッチ用ｎ−ＭＯＳ型トランジスタＴＳ６及びＴＳ８を
導通状態に移行させる。これによって、第１のＣＭＯＳ
論理回路ＭＴＣ３及び第３のＣＭＯＳ論理回路ＭＴＣ５
のスリープモードからアクティブモードへのモード切り
替えが実行される。
【０１７３】この段階では、初期状態と同様に、第１乃
至第３のＣＭＯＳ論理回路ＭＴＣ３、ＭＴＣ４、ＭＴＣ
５は全てアクティブモードの状態にある。
【０１７４】スリープモード切替反転信号ＳＬＢ４及び
ＳＬＢ５の低電位から高電位への移行から任意のリムー
バル時間が経過した後、信号Ｎ１及びＮ２はそれぞれ低
電位及び高電位に移行する。
【０１７５】なお、第１のＣＭＯＳ論理回路ＭＴＣ３及
び第３のＣＭＯＳ論理回路ＭＴＣ５がスリープモードか
らアクティブモードへ移行している間においては、スリ
ープモード切替信号ＳＬ３は低電位のままである。 （第３の実施形態）図８は本発明の第３の実施形態に係
る半導体集積論理回路１０３の一系統図を示している。
本実施形態に係る半導体集積論理回路１０３はアクティ
ブモード時の高速度化とスリープモード時の低消費電力
化を両立する電源遮断の機能付き電源回路を備えてい
る。
【０１７６】この半導体集積論理回路１０３は、インバ
ータ回路ＩＮＶ１６と、ＣＭＯＳ論理回路ＭＴＣ６と、
信号伝達回路ＴＳＲ６と、第１の実施形態の場合と同様
のスリープモード制御回路（図示せず）と、からなって
いる。インバータ回路ＩＮＶ１６とＣＭＯＳ論理回路Ｍ
ＴＣ６とは相互に並列に接続され、信号伝達回路ＴＳＲ
６はインバータ回路ＩＮＶ１６とＣＭＯＳ論理回路ＭＴ
Ｃ６との間に直列に接続されている。
【０１７７】ＣＭＯＳ論理回路ＭＴＣ６は、低い閾値を
有するＣＭＯＳトランジスタからなり、かつ、高速動作
するＣＭＯＳ論理回路群ＬＧＣ９を主体回路とし、一端
は高電位側電源ＶＤＤに直接に接続され、他端は低電位
側電源ＶＳＳに直列接続された制御スイッチ用のｎ−Ｍ
ＯＳ型トランジスタＴＳ９を介して低電位側電源ＶＳＳ
に接続され、低電位側の疑似電源線を介して低電位側電
源ＶＳＳを給電されるようになっている。
【０１７８】制御スイッチ用ｎ−ＭＯＳ型トランジスタ
ＴＳ９は、スリープモード制御回路から発せられるスリ
ープモード切替反転信号ＳＬＢ６に応答して、開閉を制
御される。
【０１７９】制御スイッチ用ｎ−ＭＯＳ型トランジスタ
ＴＳ９のデバイスパラメータは、半導体集積論理回路１
０３の構成要素であるＣＭＯＳ論理回路群ＬＧＣ９から
漏洩するサブスレッショルド電流の総和よりも制御スイ
ッチ用ｎ−ＭＯＳ型トランジスタＴＳ９から漏洩するサ
ブスレッショルド電流の総和の方が小さくなるように、
設定されている。
【０１８０】従って、アクティブモードにおいては、す
なわち、制御スイッチ用ｎ−ＭＯＳ型トランジスタＴＳ
９に高電位のスリープモード切替反転信号ＳＬＢ６（Ｓ
ＬＢ６＝「１」）が印加されている場合には、制御スイ
ッチ用ｎ−ＭＯＳ型トランジスタＴＳ９は導通状態にあ
り、ＣＭＯＳ論理回路群ＬＧＣ９には低電位側電源ＶＳ
Ｓが供給される。
【０１８１】一方、スリープモードにおいては、すなわ
ち、制御スイッチ用ｎ−ＭＯＳ型トランジスタＴＳ９に
低電位のスリープモード切替反転信号ＳＬＢ６（ＳＬＢ
６＝「０」）が印加されている場合においては、制御ス
イッチ用ｎ−ＭＯＳ型トランジスタＴＳ９は遮断状態に
ある。このため、ＣＭＯＳ論理回路群ＬＧＣ９への低電
位側電源ＶＳＳの供給は遮断されるとともに、サブスレ
ッショルド漏洩電流をも抑制することができ、スリープ
モード時の低消費電力化を図ることができるようになっ
ている。
【０１８２】なお、インバータ回路ＩＮＶ１６は、サブ
スレッショルド漏洩電流の少ないデバイスパラメータを
有するＣＭＯＳトランジスタから構成されているため
に、高電位側電源ＶＤＤと低電位側電源ＶＳＳの両電源
から直接に電力を供給されても、サブスレッショルド漏
洩電流が流れることはない。
【０１８３】ただし、サブスレッショルド漏洩電流が少
ないデバイスパラメータを有するＣＭＯＳトランジスタ
は二律背反として動作速度は遅くなる。
【０１８４】さらに、ＣＭＯＳ論理回路ＭＴＣ６とイン
バータ回路ＩＮＶ１６との間には、信号伝達回路ＴＲＳ
６が配置されている。この信号伝達回路ＴＲＳ６は、線
路分断回路ＣＴＦ６と信号固定回路ＣＬＰ６との組み合
わせから構成されている。
【０１８５】信号固定回路ＣＬＰ６は、制御信号ＥＱ３
に応答して、信号の固定と固定解除を行い、線路分断回
路ＣＴＦ６は、インバータ回路ＩＮＶ１５を経て送られ
てくる制御信号ＥＱ３に応答して、信号の伝送と遮断を
制御する。
【０１８６】線路分断回路ＣＴＦ６は、サブスレッショ
ルド電流漏洩やゲート・トンネル電流漏洩が少ない特性
を有するメイク型スイッチからなる。サブスレッショル
ド漏電流洩やゲート・トンネル電流漏洩を少なくするた
めには、閾値を高めたり、ゲート長を長くしたり、又
は、ゲート絶縁膜を厚くすればよい。
【０１８７】信号固定回路ＣＬＰ６は、第１のインバー
タ回路ＩＮＶ１７と、第２のインバータ回路ＩＮＶ１８
と、双方のインバータ回路の間に配置されたメイク型ス
イッチＳＷとを備える双安定素子から構成されている。
信号固定回路ＣＬＰ６は、線路分断回路ＣＴＦ６と次段
インバータ回路ＩＮＶ１６との接続点を一方の節点とし
ている。
【０１８８】線路分断回路ＣＴＦ６と次段インバータ回
路ＩＮＶ１６との接続節点を入力とする第２のインバー
タ回路ＩＮＶ１８の出力が第１のインバータ回路ＩＮＶ
１７の入力となり、さらに、第１のインバータ回路ＩＮ
Ｖ１７の出力は、制御信号ＥＱ３に応答するメイク型ス
イッチＳＷを介して、線路分断回路ＣＴＦ６と次段イン
バータ回路ＩＮＶ１６との接続節点へと帰還される。
【０１８９】図８に示した本実施形態に係る半導体集積
論理回路１０３の動作について図９に示すタイミングチ
ャートを参照して以下に説明する。
【０１９０】先ず、図９に示すタイミングチャートの前
半として、ＣＭＯＳ論理回路ＭＴＣ６をアクティブモー
ドからスリープモードへモード遷移させる場合の制御動
作を説明する。
【０１９１】初期状態においては、高電位信号のスリー
プモード切替反転信号ＳＬＢ６（ＳＬＢ６＝「１」）が
制御スイッチ用ｎ−ＭＯＳ型トランジスタＴＳ９に印加
されていることによって、ＣＭＯＳ論理回路ＭＴＣ６は
アクティブモードにあると仮定する。
【０１９２】このとき、制御信号ＥＱ３は低電位信号
（ＥＱ３＝「０」）であって、線路分断回路ＣＴＦ６を
なすメイク型スイッチは導通状態となり、他方、信号固
定回路ＣＬＰ６の構成要素であるメイク型スイッチＳＷ
は遮断状態にある。このため、論理回路ＭＴＣ６からイ
ンバータ回路ＩＮＶ１６への信号は通常のように伝達す
ることが可能な状態にある。この場合のＣＭＯＳ論理回
路ＭＴＣ６の出力は高電位信号（「１」）である。
【０１９３】ここで、スリープモード切替反転信号ＳＬ
Ｂ６を高電位から低電位へ遷移させることにより、制御
スイッチ用ｎ−ＭＯＳ型トランジスタＴＳ９を遮断状態
に移行させ、ＣＭＯＳ論理回路ＭＴＣ６をアクティブモ
ードからスリープモードへモード遷移させる。
【０１９４】そして、任意のホールド時間を経た後に、
制御信号ＥＱ３を低電位から高電位へと遷移させること
により、線路分断回路ＣＴＦ６をなすメイク型スイッチ
は遮断状態となり、他方、信号固定回路ＣＬＰ６の構成
要素であるメイク型スイッチＳＷは導通状態に移行す
る。このため、制御信号ＥＱ３を低電位から高電位に変
化させる直前のＣＭＯＳ論理回路ＭＴＣ６の出力信号状
態を第１のインバータ回路ＩＮＶ１７と第２のインバー
タ回路ＩＮＶ１８とからなる双安定素子が記憶し、次段
のインバータ回路ＩＮＶ１６への入力信号が固定され
る。
【０１９５】従って、ＣＭＯＳ論理回路ＭＴＣ６及びイ
ンバータ回路ＩＮＶ１６において想定される漏洩電流経
路、すなわち、図１０に示した従来技術の問題点である
オーバーラップ貫通電流経路ＰＳ４に相当する漏洩電流
経路の発生を回避することができる。
【０１９６】次に、ＣＭＯＳ論理回路ＭＴＣ６をスリー
プモードからアクティブモードへと遷移させる方法を説
明する。
【０１９７】制御信号ＥＱ３を高電位から低電位へと遷
移させることにより、線路分断回路ＣＴＦ６をなすメイ
ク型スイッチは導通状態となり、他方、信号固定回路Ｃ
ＬＰ６をなすメイク型スイッチＳＷは遮断状態に移行す
る。このため、ＣＭＯＳ論理回路ＭＴＣ６からインバー
タ回路ＩＮＶ１６への信号Ｎ３が通常のように伝達でき
る状態になるので、任意の遅延時間を経た後に、元の信
号状態へと復帰する。すなわち、スリープモードからア
クティブモードへ遷移させる場合、そのスリープモード
以前に存在していたアクティブモードの内部状態が完全
に再現される。
【０１９８】そして、任意のセットアップ時間を経た後
に、スリープモード切替反転信号ＳＬＢ６を低電位から
高電位へと遷移させることにより、制御スイッチ用ｎ−
ＭＯＳ型トランジスタＴＳ９を導通状態に移行させ、Ｃ
ＭＯＳ論理回路ＭＴＣ６をスリープモードからアクティ
ブモードへモード遷移させ、演算を完了する。
【０１９９】次いで、ＣＭＯＳ論理回路ＭＴＣ６を再び
アクティブモードからスリープモードへモード遷移させ
る方法を説明する。
【０２００】初期状態においては、高電位信号のスリー
プモード切替反転信号ＳＬＢ６（ＳＬＢ６＝「１」）が
制御スイッチ用ｎ−ＭＯＳ型トランジスタＴＳ９に印加
されている。
【０２０１】このとき、制御信号ＥＱ３は低電位信号
（ＥＱ３＝「０」）であって、線路分断回路ＣＴＦ６を
なすメイク型スイッチは導通状態となり、他方、信号固
定回路ＣＬＰ６の構成要素であるメイク型スイッチＳＷ
は遮断状態にある。このため、論理回路ＭＴＣ６からイ
ンバータ回路ＩＮＶ１６への信号は通常のように伝達す
ることが可能な状態にある。この場合のＣＭＯＳ論理回
路ＭＴＣ６の出力は高電位信号（「１」）である。
【０２０２】このＣＭＯＳ論理回路ＭＴＣ６の出力信号
Ｎ３は、アクティブモードの途中において、高電位
（「１」）から低電位（「０」）に移行する。
【０２０３】ここで、スリープモード切替反転信号ＳＬ
Ｂ６を高電位から低電位へ遷移させることにより、制御
スイッチ用ｎ−ＭＯＳ型トランジスタＴＳ９を遮断状態
に移行させ、ＣＭＯＳ論理回路ＭＴＣ６をアクティブモ
ードからスリープモードへモード遷移させる。
【０２０４】そして、任意のホールド時間を経た後に、
制御信号ＥＱ３を低電位から高電位へと遷移させること
により、線路分断回路ＣＴＦ６をなすメイク型スイッチ
は遮断状態となり、他方、信号固定回路ＣＬＰ６の構成
要素であるメイク型スイッチＳＷは導通状態に移行す
る。このため、制御信号ＥＱ３を低電位から高電位に変
化させる直前のＣＭＯＳ論理回路ＭＴＣ６の出力信号状
態を第１のインバータ回路ＩＮＶ１７と第２のインバー
タ回路ＩＮＶ１８とからなる双安定素子が記憶し、次段
のインバータ回路ＩＮＶ１６への入力信号が固定され
る。
【０２０５】次に、ＣＭＯＳ論理回路ＭＴＣ６を再びス
リープモードからアクティブモードへモード遷移させる
方法を説明する。
【０２０６】先ず、制御信号ＥＱ３を高電位から低電位
へと遷移させることにより、線路分断回路ＣＴＦ６をな
すメイク型スイッチは導通状態となり、他方、信号固定
回路ＣＬＰ６をなすメイク型スイッチＳＷは遮断状態に
移行する。このため、ＣＭＯＳ論理回路ＭＴＣ６からイ
ンバータ回路ＩＮＶ１６への信号Ｎ３が通常のように伝
達できる状態になるので、任意の遅延時間を経た後に、
信号Ｎ３は低電位から高電位への移行を開始する。
【０２０７】そして、任意のセットアップ時間を経た後
に、スリープモード切替反転信号ＳＬＢ６を低電位から
高電位へと遷移させることにより、制御スイッチ用ｎ−
ＭＯＳ型トランジスタＴＳ９を導通状態に移行させ、Ｃ
ＭＯＳ論理回路ＭＴＣ６をスリープモードからアクティ
ブモードへモード遷移させ、演算を完了する。
【０２０８】スリープモード切替反転信号ＳＬＢ６の低
電位から高電位への移行から任意のリムーバル時間を経
た後、信号Ｎ３は高電位から低電位に移行する。
【０２０９】
【発明の効果】以上のように、本発明によれば、半導体
集積論理回路のスリープモード時において、サブスレッ
ショルド電流のみならずゲートトンネル電流、ひいて
は、副次的に発生するオーバーラップ貫通電流をも遮断
することが可能である。このため、スリープモード時の
あらゆる漏洩電流を遮断し、スリープモード時の消費電
力の低減化を図ることができる。
【図面の簡単な説明】
【図１】図１は、本発明の第１の実施形態に係る半導体
集積論理回路のブロック図である。
【図２】図２は、図１に示した半導体集積論理回路の制
御方法を示すフローチャートである。
【図３】図３は、図１に示した半導体集積論理回路の制
御方法を示すフローチャートである。
【図４】図４は、図１に示した半導体集積論理回路の制
御方法を示すフローチャートである。
【図５】図５は、図１に示した半導体集積論理回路の制
御方法を示すフローチャートである。
【図６】図６は、本発明の第２の実施形態に係る半導体
集積論理回路のブロック図である。
【図７】図７は、図６に示した半導体集積論理回路の制
御のための各信号のタイミングチャートである。
【図８】図８は、本発明の第３の実施形態に係る半導体
集積論理回路のブロック図である。
【図９】図９は、図８に示した半導体集積論理回路の制
御のための各信号のタイミングチャートである。
【図１０】図１０は、従来の半導体集積論理回路のブロ
ック図である。
【符号の説明】
１００ 従来の半導体集積論理回路 ＩＮＶ１−ＩＮＶ８ インバータ回路 １０、４０、５０、８０ ｐ−ＭＯＳ型トランジスタ ２０、３０、６０、７０ ｎ−ＭＯＳ型トランジスタ １０１ 第１の実施形態に係る半導体集積論理回路 ＩＮＶ９ 第１のインバータ回路 ＩＮＶ１２ 第２のインバータ回路 ＭＴＣ１ 第１のＣＭＯＳ論理回路 ＭＴＣ２ 第２のＣＭＯＳ論理回路 ＳＭＳ スリープモード制御回路 ＬＧＣ４ ＣＭＯＳ論理回路群 ＴＳ４ ｎ−ＭＯＳ型トランジスタ ＬＧＣ５ ＣＭＯＳ論理回路群 ＴＳ５ ｐ−ＭＯＳ型トランジスタ ＶＤＤ 高電位側電源 ＶＳＳ 低電位側電源 ＳＬＢ３ スリープモード切替反転信号 ＳＬ２ スリープモード切替信号 ＴＲＳ１ 第１の信号伝達回路 ＴＲＳ２ 第２の信号伝達回路 ＴＲＳ３ 第３の信号伝達回路 ＣＴＦ１、ＣＴＦ２、ＣＴＦ３ 線路分断回路 ＣＬＰ１、ＣＬＰ２、ＣＬＰ３ 信号固定回路 １０２ 第２の実施形態に係る半導体集積論理回路 ＭＴＣ３ 第１のＣＭＯＳ論理回路 ＭＴＣ４ 第２のＣＭＯＳ論理回路 ＭＴＣ５ 第３のＣＭＯＳ論理回路 ＬＧＣ６、ＬＧＣ７、ＬＧＣ８ ＣＭＯＳ論理回路群 ＴＳ６、ＴＳ８ ｎ−ＭＯＳ型トランジスタ ＴＳ７ ｐ−ＭＯＳ型トランジスタ ＳＬＢ４、ＳＬＢ５ スリープモード切替反転信号 ＳＬ３ スリープモード切替信号 ＴＲＳ４ 第１の信号伝達回路 ＴＲＳ５ 第２の信号伝達回路 ＣＴＦ４、ＣＴＦ５ 線路分断回路 ＣＬＰ４、ＣＬＰ５ 信号固定回路 １０３ 第３の実施形態に係る半導体集積論理回路 ＭＴＣ６ ＣＭＯＳ論理回路 ＬＧＣ９ ＣＭＯＳ論理回路群 ＴＳ９ ｎ−ＭＯＳ型トランジスタ ＩＮＶ１５、ＩＮＶ１６ インバータ回路 ＩＮＶ１７ 第１のインバータ回路 ＩＮＶ１８ 第２のインバータ回路 ＳＬＢ６ スリープモード切替反転信号 ＴＲＳ６ 信号伝達回路 ＣＴＦ６ 線路分断回路 ＣＬＰ６ 信号固定回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０３Ｋ 19/00

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項１】 サブスレッショルド漏洩電流の少ないデ
    バイスパラメータを有するＣＭＯＳトランジスタからな
    る第１及び第２のインバータ回路と、 低い閾値を有するＣＭＯＳトランジスタからなり、高速
    動作を行う第１のＣＭＯＳ論理回路群を有し、高電位側
    電源は直接に供給され、低電位側電源は第１のトランジ
    スタを介して供給され、前記第１及び第２のインバータ
    回路との間に並列に接続されている電源遮断機能付きの
    第１のＣＭＯＳ論理回路と、 低い閾値を有するＣＭＯＳトランジスタからなり、高速
    動作を行う第２のＣＭＯＳ論理回路群を有し、低電位側
    電源は直接に供給され、高電位側電源は第２のトランジ
    スタを介して供給され、前記第１及び第２のインバータ
    回路との間に並列に接続されている電源遮断機能付きの
    第２のＣＭＯＳ論理回路と、 前記第１及び第２のトランジスタをそれぞれ独立に開閉
    して前記第１及び第２のＣＭＯＳ論理回路をアクティブ
    モードとスリープモードとにすることができるスリープ
    モード制御回路と、 前記第１及び第２のインバータ回路並びに前記第１及び
    第２のＣＭＯＳ論理回路の各々の間に配置されている信
    号伝達回路とを備え、 第１のインバータ回路と第１のＣＭＯＳ論理回路との間
    に接続される第１の前記信号伝達回路は、信号の伝送と
    遮断を制御する第１の線路分断回路と第１のＣＭＯＳ論
    理回路に固定電位を印加する第１の信号固定回路とから
    なり、 第１のＣＭＯＳ論理回路と第２のＣＭＯＳ論理回路との
    間に接続される第２の信号伝達回路は、信号の伝送と遮
    断を制御する第２の線路分断回路と第２のＣＭＯＳ論理
    回路に固定電位を印加する第２の信号固定回路とから構
    成されており、 スリープモードにおいて、 前記第１及び第２の線路分断回路は、前記スリープモー
    ド制御回路からそれぞれ信号を印加されて第１のＣＭＯ
    Ｓ論理回路と第２のＣＭＯＳ論理回路への信号経路を分
    断すると共に、 前記第１の信号固定回路は、高電位信号を第１のＣＭＯ
    Ｓ論理回路に印加し、前記第２の信号固定回路は、低電
    位信号を第２のＣＭＯＳ論理回路に印加して前記各々の
    ＣＭＯＳ論理回路のゲート・トンネル貫通電流を遮断す
    るようにしたことを特徴とする半導体集積論理回路。
  2. 【請求項２】 前記第１のトランジスタはｎ−ＭＯＳ型
    トランジスタであることを特徴とする請求項１に記載の
    半導体集積論理回路。
  3. 【請求項３】 前記第２のトランジスタはｐ−ＭＯＳ型
    トランジスタであることを特徴とする請求項１又は２に
    記載の半導体集積論理回路。
  4. 【請求項４】 前記第１のトランジスタのデバイスパラ
    メータは、前記第１のＣＭＯＳ論理回路群から漏洩する
    サブスレッショルド電流の総和より前記第１のトランジ
    スタから漏洩するサブスレッショルド電流の総和の方が
    小さくなるように設定されており、前記第２のトランジ
    スタのデバイスパラメータは、前記第２のＣＭＯＳ論理
    回路群から漏洩するサブスレッショルド電流の総和より
    前記第２のトランジスタから漏洩するサブスレッショル
    ド電流の総和の方が小さくなるように設定されているこ
    とを特徴とする請求項１乃至３の何れか一項に記載の半
    導体集積論理回路。
  5. 【請求項５】 低い閾値を有するＣＭＯＳトランジスタ
    からなり、高速動作を行う第１のＣＭＯＳ論理回路群を
    有し、高電位側電源は直接に供給され、低電位側電源は
    第１のトランジスタを介して供給される第１のＣＭＯＳ
    論理回路と、低い閾値を有するＣＭＯＳトランジスタか
    らなり、高速動作を行う第２のＣＭＯＳ論理回路群を有
    し、低電位側電源は直接に供給され、高電位側電源は第
    ２のトランジスタを介して供給される第２のＣＭＯＳ論
    理回路と、低い閾値を有するＣＭＯＳトランジスタから
    なり、高速動作を行う第３のＣＭＯＳ論理回路群を有
    し、高電位側電源は直接に供給され、低電位側電源は第
    ３のトランジスタを介して供給される第３のＣＭＯＳ論
    理回路と、前記第１、第２及び第３のトランジスタをそ
    れぞれ独立に開閉して前記第１及び第２のＣＭＯＳ論理
    回路をアクティブモードとスリープモードとにすること
    ができるスリープモード制御回路と、前記第１、第２及
    び第３のＣＭＯＳ論理回路の各々の間に配置されている
    信号伝達回路とを備え、 第１のＣＭＯＳ論理回路と第２のＣＭＯＳ論理回路の間
    に接続される第１の前記信号伝達回路は、信号の伝送と
    遮断を制御する第１の線路分断回路と第２のＣＭＯＳ論
    理回路に固定電位を印加する第１の信号固定回路とから
    なり、 前記第２のＣＭＯＳ論理回路と第３のＣＭＯＳ論理回路
    の間に接続される第２の前記信号伝達回路は、信号の伝
    送と遮断を制御する第２の線路分断回路と第３のＣＭＯ
    Ｓ論理回路に固定電位を印加する第２の信号固定回路と
    からなり、 スリープモードにおいて、 前記第１及び第２の線路分断回路は、前記スリープモー
    ド制御回路から信号を印加されて第２のＣＭＯＳ論理回
    路と第３のＣＭＯＳ論理回路への信号経路を分断すると
    共に、 前記第１の信号固定回路は、低電位信号を第２のＣＭＯ
    Ｓ論理回路に印加し、前記第２の信号固定回路は、高電
    位信号を第３のＣＭＯＳ論理回路に印加して前記第２及
    び第３のＣＭＯＳ論理回路のゲート・トンネル貫通電流
    を遮断するようにしたことを特徴とする半導体集積論理
    回路。
  6. 【請求項６】 前記第１及び第３のトランジスタはｎ−
    ＭＯＳ型トランジスタであることを特徴とする請求項５
    に記載の半導体集積論理回路。
  7. 【請求項７】 前記第２のトランジスタはｐ−ＭＯＳ型
    トランジスタであることを特徴とする請求項５又は６に
    記載の半導体集積論理回路。
  8. 【請求項８】 前記第１のトランジスタのデバイスパラ
    メータは、前記第１のＣＭＯＳ論理回路群から漏洩する
    サブスレッショルド電流の総和より前記第１のトランジ
    スタから漏洩するサブスレッショルド電流の総和の方が
    小さくなるように設定されており、前記第２のトランジ
    スタのデバイスパラメータは、前記第２のＣＭＯＳ論理
    回路群から漏洩するサブスレッショルド電流の総和より
    前記第２のトランジスタから漏洩するサブスレッショル
    ド電流の総和の方が小さくなるように設定されており、
    前記第３のトランジスタのデバイスパラメータは、前記
    第３のＣＭＯＳ論理回路群から漏洩するサブスレッショ
    ルド電流の総和より前記第３のトランジスタから漏洩す
    るサブスレッショルド電流の総和の方が小さくなるよう
    に設定されていることを特徴とする請求項５乃至７の何
    れか一項に記載の半導体集積論理回路。
  9. 【請求項９】 前記第１、第２及び第３のＣＭＯＳ論理
    回路は前記スリープモード制御回路により、それぞれ独
    立にアクティブモードとスリープモードに設定されるも
    のであることを特徴とする請求項５乃至８の何れか一項
    に記載の半導体集積論理回路。
  10. 【請求項１０】 前記第１及び第２の信号伝達回路の一
    方の信号伝達回路における前記線路分断回路はメイク型
    スイッチからなるものであることを特徴とする請求項５
    乃至９の何れか一項に記載の半導体集積論理回路。
  11. 【請求項１１】 前記第１及び第２の信号伝達回路の他
    方の信号伝達回路における前記線路分断回路は、ｎ−Ｍ
    ＯＳ型トランジスタ及びｐ−ＭＯＳ型トランジスタを備
    えるトランスファーゲートからなるものであることを特
    徴とする請求項５乃至１０の何れか一項に記載の半導体
    集積論理回路。
  12. 【請求項１２】 前記スリープモード制御回路から前記
    第１のトランジスタに印加されるスリープモード切替反
    転信号を高電位信号から低電位信号に遷移させることに
    よって、前記第１のトランジスタを遮断状態にし、前記
    第１のＣＭＯＳ論理回路群への電力供給及び前記第１の
    ＣＭＯＳ論理回路群からのサブスレッショルド電流の漏
    洩を遮断する過程と、前記第１のインバータ回路から前
    記第１のＣＭＯＳ論理回路へ伝達されていた信号を分断
    する過程と、前記第１のＣＭＯＳ論理回路群に出力され
    る信号を固定化する過程と、前記第１のＣＭＯＳ論理回
    路から前記第２のＣＭＯＳ論理回路へ伝達されていた信
    号を分断する過程と、前記第２のＣＭＯＳ論理回路群に
    出力される信号を固定化する過程と、を備える、請求項
    １乃至４の何れか一項に記載の半導体集積論理回路を制
    御する方法。
  13. 【請求項１３】 前記第１のＣＭＯＳ論理回路に印加さ
    れていた信号の固定化を解除する過程と、前記第１のイ
    ンバータ回路から前記第１のＣＭＯＳ論理回路へ信号を
    伝達する経路を分断状態から導通状態に移行させる過程
    と、前記第２のＣＭＯＳ論理回路に印加されていた信号
    の固定化を解除する過程と、前記第１のＣＭＯＳ論理回
    路から前記第２のＣＭＯＳ論理回路へ信号を伝達する経
    路を分断状態から導通状態に移行させる過程と、前記ス
    リープモード制御回路から前記第１のＣＭＯＳ論理回路
    に印加するスリープモード切替反転信号を低電位信号か
    ら高電位信号へ遷移させることにより、前記第１のトラ
    ンジスタを導通状態にし、前記第１のＣＭＯＳ論理回路
    群への電源供給を開始する過程と、を備える、請求項１
    乃至４の何れか一項に記載の半導体集積論理回路を制御
    する方法。
  14. 【請求項１４】 前記スリープモード制御回路から前記
    第１及び第２のトラジスタに印加されるスリープモード
    切替反転信号を高電位信号から低電位信号に遷移させる
    ことによって、前記第１及び第２のトランジスタを遮断
    状態にし、前記第１及び第２のＣＭＯＳ論理回路群への
    電力供給並びに前記第１及び第２のＣＭＯＳ論理回路群
    からのサブスレッショルド電流の漏洩を遮断する過程
    と、前記第１のインバータ回路から前記第１のＣＭＯＳ
    論理回路へ伝達されていた信号、前記第１のＣＭＯＳ論
    理回路から前記第２のＣＭＯＳ論理回路へ伝達されてい
    た信号、及び、前記第２のＣＭＯＳ論理回路から前記第
    ２のインバータ回路へ伝達されていた信号を分断する過
    程と、前記第１及び第２のＣＭＯＳ論理回路群に出力さ
    れる信号を固定化する過程とを備える、請求項１乃至４
    の何れか一項に記載の半導体集積論理回路を制御する方
    法。
  15. 【請求項１５】 前記第１及び第２のＣＭＯＳ論理回路
    に印加されていた信号の固定化を解除する過程と、前記
    第１のインバータ回路から前記第１のＣＭＯＳ論理回路
    へ信号を伝達する経路、前記第１のＣＭＯＳ論理回路へ
    前記第２のＣＭＯＳ論理回路へ信号を伝達する経路、及
    び、前記第２のＣＭＯＳ論理回路から前記第２のインバ
    ータ回路に信号を伝達する経路を分断状態から導通状態
    に移行させる過程と、前記スリープモード制御回路から
    前記第１及び第２のＣＭＯＳ論理回路に印加するスリー
    プモード切替反転信号を低電位信号から高電位信号へ遷
    移させることにより、前記第１及び第２のトランジスタ
    を導通状態にし、前記第１及び第２のＣＭＯＳ論理回路
    群への電源供給を開始する過程と、を備える、請求項１
    乃至４の何れか一項に記載の半導体集積論理回路を制御
    する方法。
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