KR100535102B1 - 컬럼 어드레스 전송 구조 및 방법 - Google Patents

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Abstract

본 발명은 컬럼 어드레스 전송 구조 및 방법에 관한 것으로, 컬럼 어드레스를 메모리 셀 내부로 전송함에 있어서, 외부의 컬럼 어드레스 신호를 입력받아 래치하는 래치부의 동작을 제어할 수 있는 래치 제어부를 두어 읽기 또는 쓰기 명령 신호 입력시 래치부의 동작을 제어함으로써 전류 소모를 억제할 수 있는 컬럼 어드레스 전송 구조 및 방법을 제공한다.

Description

컬럼 어드레스 전송 구조 및 방법{Structure and method for transferring column address}
본 발명은 컬럼 어드레스 전송 구조 및 방법에 관한 것으로, 특히, 디램 소자의 컬럼 어드레스를 제어함으로써 전류 소모를 억제할 수 있는 반도체 소자의 컬럼 어드레스 전송 구조 및 방법에 관한 것이다.
기존의 SDRAM 또는 DDR SDRAM에서의 컬럼 어드레스는 매 클럭마다 움직이는 형태이다. 이는 내부적으로도 인터럽트(Interrupt) 동작이 있기 때문에 불가피하게 매 클럭마다 동작을 하게 되었다.
도 1은 종래의 컬럼 어드레스의 전송 방법을 설명하기 위한 블록도이다.
도 1을 참조하면, 외부의 어드레스 신호(E_Add)는 어드레스 버퍼부(10)와 래치부(20)를 거쳐 컬럼 어드레스 디코더에서 디코딩된 어드레스가 메모리 셀 내부로 전송된다. 어드레스 버퍼부(10)는 외부의 어드레스 신호(E_Add)를 버퍼링 하고, 래치부(20)는 클럭 신호(iclkp)에 의해 동작하여 어드레스 버퍼부(10)의 출력을 래치한다. 이러한 래치부(20)는 유효한 어드레스를 래치함에 있어서, 클럭수단에서 만들어진 클럭 펄스(iclkp)에 동기되어 매 클럭마다 외부 어드레스 신호(E_Add)를 받아들이게 된다. 따라서, 래치부(20)는 매 클럭시마다 전류를 소모하게 되어 필요치 않은 클럭 신호의 입력에 의한 전류 소모가 발생하는 문제가 있게 된다.
예를 들어, 버스트 랭쓰(Burst Length) 4 동작에 있어서는 읽기(Read) 또는 쓰기(Write) 동작에서는 인터럽트 동작이 허용되지 않는다. 이는 읽기 또는 쓰기 명령이 인가된 다음 클럭에서는 외부 어드레스 신호(E_Add)가 내부로 인가되지 않아도 된다는 것을 의미한다. 하지만, 앞서 설명한 바와 같이 종래에는 래치부에 클럭 신호가 인가되기 때문에 이로 인한 불필요한 전류 소모가 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 어드레스 입력단에 래치부의 동작을 제어할 수 있는 래치 제어부를 두어 읽기 또는 쓰기 명령 입력시 래치부의 동작을 제어하여 전류 소모를 억제할 수 있는 컬럼 어드레스 전송 구조 및 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 기술적 수단으로서, 본 발명의 일측면은 외부의 컬럼 어드레스를 버퍼링 하는 어드레스 버퍼부; 읽기/쓰기 명령 신호에 따라 클럭 신호의 주기를 변환하여 제어신호를 생성하는 래치 제어부; 및 상기 제어신호에 응답하여, 상기 읽기/쓰기 명령이 상기 래치 제어부에 인가될 때에만 버퍼링된 상기 컬럼 어드레스를 내부 어드레스로 변환하여 래치하고, 상기 읽기/쓰기 명령이 상기 래치 제어부에 인가된 후 설정된 클럭 주기 동안 상기 래치 동작을 정지하는 래치부를 포함하는 것을 특징으로 하는 컬럼 어드레스 전송 구조를 제공한다.
또한, 본 발명의 다른 측면은 외부의 컬럼 어드레스를 버퍼링 하는 단계; 읽기/쓰기 명령 신호에 따라 클럭 신호의 주기를 변환하여 제어신호를 생성하는 단계; 및 상기 제어신호에 응답하여, 상기 읽기/쓰기 명령이 상기 래치 제어부에 인가될 때에만 버퍼링된 상기 컬럼 어드레스를 내부 어드레스로 변환하여 래치하고, 상기 읽기/쓰기 명령이 상기 래치 제어부에 인가된 후 설정된 클럭 주기 동안 상기 래치 동작을 정지하는 단계를 포함하는 컬럼 어드레스 전송 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
본 발명은 읽기 또는 쓰기 명령 다음 클럭에서 컬럼 어드레스를 제어함으로써 소모 전류를 감소시킬 수 있다. 읽기 또는 쓰기 명령 신호가 인가된다음 클럭까지는 데이터를 읽거나 쓰는 동작을 수행한다. 이는, 읽기 또는 쓰기 명령이 인가된 다음 클럭에서는 외부 어드레스가 내부로 인가되지 않아도 된다. 따라서, 본 발명에서는 래치부의 동작을 제어할 수 있는 제어수단을 두어 읽기 또는 쓰기 명령이 인가되지 않으면 클럭 신호를 제어신호로 하여 래치부의 동작을 제어하고, 읽기 또는 쓰기 명령이 인가되면 읽기 또는 쓰기 명령이 인가된 다음번 클럭의 한주기 동안 로직 로우가 되는 제어신호로 하여 래치부의 동작을 제어함으로써 불필요한 클럭의 입력으로 발생하는 전류/전력 소모를 줄일 수 있다.
바람직하게는 DDR2 SDRAM의 특성 중에 하나인 컬럼 어드레스와 컬럼 어드레스간의 딜레이인 tCCD(CAS to CAS delay time)가 2 클럭이라는 것과 DDR2 특징인 버스트 랭쓰4 에서의 인터럽트 금지 규정을 이용하여 읽기/쓰기 명령 신호다음 한주기의 클럭 신호 입력을 제거하여 읽기/쓰기 명령 신호 다음의 래치부를 동작 시키지 않음으로써, 읽기/쓰기 명령 신호 다음의 컬럼 어드레스를 제어한다.
도 2a는 본 발명의 컬럼 어드레스 전송 방법을 설명하기 위한 블록도이고, 도 2b는 각 블록에 입력되는 파형도이다.
도 2a 및 도 2b를 참조하면, 본 발명의 어드레스 전송 구조는 외부의 컬럼 어드레스(External Address; E_Add)를 버퍼링 하기 위한 어드레스 버퍼부(100)와, 외부 읽기/쓰기 명령 신호(Casp) 및 클럭 신호(iclkp)에 따라 제어신호(N_iclkp)를 출력하는 래치 제어부(300)와 제어신호(N_iclkp)에 따라 동작하여 버퍼링된 외부의 컬럼 어드레스(E_Add)를 내부 어드레스(I_Add)로 변환하여 래치하는 래치부(200)를 포함하여 구성된다.
외부 명령 신호는 읽기/쓰기 명령(Read/Write command)신호이다. 본 발명의 래치 제어부(300)는 외부의 읽기/쓰기 명령 신호(Casp)가 인가되지 않으면 도 2b의 클럭 신호(iclkp)를 제어신호(N_iclkp)로 출력하고, 읽기/쓰기 명령 신호(Casp)가 인가되면 도 2b에서와 같이 읽기/쓰기 명령 신호(Casp) 다음의 한주기 클럭 신호가 제거된 제어신호(N_iclkp)를 출력한다. 래치부(200)는 제어신호(N_iclkp)에 따라 동작하여 외부의 컬럼 어드레스(E_Add)를 변환, 래치하여 셀 내부에 전송한다. 상기의 클럭 신호(iclkp)로서 메모리 셀 내부에서 사용되는 내부 클럭이 사용될 수 있다.
이로써, 읽기/쓰기 명령 신호(Casp)가 인가되어 외부 어드레스의 입력이 필요 없는 동안 제어신호(N_iclkp)에 의해 외부 어드레스(E_Add)를 변환하고, 래치하는 래치부(200)의 동작을 제어하여 래치부(200)에 의한 전력 소모를 방지할 수 있다.
이하, 상술한 래치 제어부에 관해 구체적으로 설명하도록 한다.
도 3은 본 발명의 래치 제어부를 설명하기 위한 블록도이다.
도 3을 참조하면, 래치 제어부(300)는 읽기/쓰기 명령 신호(Casp)와 클럭 신호(iclkp)를 입력받아 클럭 제어신호(Casp_A)를 출력하는 신호 생성부(310)와, 클럭 신호(iclkp)와 클럭 제어신호(Casp_A)의 논리 조합을 통해 제어신호(N_iclkp)를 출력하는 출력부(320)를 포함하여 구성된다. 논리 조합은 클럭 제어신호(Casp_A)와 클럭 신호(iclkp)간의 앤딩 조합을 지칭한다.
신호 생성부(310)의 일 입력단은 읽기/쓰기 명령 신호(Casp) 입력단에 접속되고, 다른 일 입력단은 클럭 신호(iclkp) 입력단에 접속되며, 출력단은 출력부의 일 입력단(클럭 제어신호(Casp_A) 출력단)에 접속된다.
출력부(320)는 제 1 낸드 게이트(NG1)와 제 1 인버터(I1)로 구성된다. 제 1 낸드 게이트(NG1)의 일 입력단은 신호 생성부(310)의 클럭 제어신호(Casp_A) 출력단에 접속되고, 다른 일 입력단은 클럭 신호(iclkp) 입력단에 접속되며, 출력단은 제 1 인버터(I1)의 입력단에 접속된다. 제 1 인버터(I1)의 출력단은 제어 신호(N_iclkp) 출력단에 접속된다.
이하, 도 2b의 파형도와 도 3의 블록도를 참조하여 래치 제어부의 동작을 설명하도록 한다.
신호 생성부(310)는 읽기/쓰기 명령 신호(Casp)가 인가되지 않으면, 로직 하이인 클럭 제어신호(Casp_A)를 출력한다. 한편 읽기/쓰기 명령 신호(Casp)가 인가되면, 읽기/쓰기 명령 신호(Casp)와 함께 인가된 클럭 신호(iclkp)의 하강 에지에서부터 다음번 클럭 신호의 하강 에지까지(한주기 동안) 로직 로우인 클럭 제어신호(Casp_A)를 출력한다. 읽기/쓰기 명령 신호(Casp)가 인가됨은 외부 명령제어부(미도시)로부터 읽기/쓰기 명령 신호(Casp)가 로직 하이가 됨을 지칭한다.
출력부(320)는 상술한 바와 같은 클럭 제어신호(Casp_A)와 클럭 신호(iclkp)를 제 1 낸드 게이트(NG1)를 통해 낸딩하고, 두신호의 낸딩 결과를 제 1 인버터(I1)를 통해 반전함으로써 제어신호(N_iclkp)를 출력한다. 출력부(320)를 통해 클럭 제어신호(Casp_A)가 로직 하이일 경우, 제 1 낸드 게이트(NG1)와 제 1 인버터(I1)에 의해 클럭 신호(iclkp)가 제어신호(N_iclkp)로 출력되고, 클럭 제어신호(Casp_A)가 로직 로우일 경우, 제 1 낸드 게이트(NG1)와 제 1 인버터(I1)에 의해 로직 로우인 신호가 제어 신호(N_iclkp)로 출력된다.
이하, 신호 생성부에 관해 구체적으로 설명한다.
도 4a는 본 발명에 따른 신호 생성부의 회로도이고, 도 4b는 신호 생성부 회로의 동작 파형도이다.
도 4a를 참조하면, 본 발명의 신호 생성부(310)는 제 2 낸드 게이트(NG2), 제 1 내지 제 3 PMOS 트랜지스터(P1 내지 P3), 제 1 NMOS 트랜지스터(N1), 제 1 및 제 2 래치(L1 및 L2), 제 1 전송게이트(T1) 및 제 2 내지 제 4 인버터(I2 내지 I4)로 구성된다.
제 2 낸드 게이트(NG2)의 일 입력단은 클럭 신호(iclkp) 입력단에 접속되고, 다른 일 입력단은 제 2 노드(Q2)에 접속되며, 출력단은 제 1 PMOS 트랜지스터(P1)의 게이트 단자에 접속된다. 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)는 전원 전압(Vcc)과 제 1 노드(Q1) 사이에 직렬로 접속되고, 제 1 PMOS 트랜지스터(P1)는 제 2 낸드 게이트(NG2)의 출력에 의해 구동되고, 제 2 PMOS 트랜지스터(P2)는 읽기/쓰기 명령 신호(Casp)에 의해 구동된다. 제 1 NMOS 트랜지스터(N1)는 제 1 노드(Q1)와 접지전원(Vss) 사이에 접속되어 읽기/쓰기 명령 신호(Casp)에 의해 구동된다. 제 3 PMOS 트랜지스터(P3)는 전원전압(Vcc)과 제 1 노드(Q1) 사이에 접속되어 파워업(Power_up) 신호에 의해 구동된다. 직렬 연결된 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)와 제 3 PMOS 트랜지스터(P3)는 전원전압(Vcc)과 제 1 노드(Q1)에 병렬 접속된다. 제 1 래치(L1), 제 1 전송게이트(T1), 제 2 래치(L2) 및 제 2 인버터(I2)는 제 1 노드(Q1)와 제 2 노드(Q2) 사이에 순차적으로 직렬 접속된다. 제 3 인버터(I3)는 클럭 신호(iclkp) 입력단과 제 1 전송게이트(T1)의 NMOS 트랜지스터의 게이트 단자(일 제어단자) 사이에 접속된다. 제 1 전송게이트(T1)의 PMOS 트랜지스터의 게이트 단자(다른 일 제어단자)는 클럭 신호(iclkp)에 의해 구동되고, NMOS 트랜지스터는 제 3 인버터(I3)의 출력인 반전된 클럭 신호에 의해 구동된다. 제 1 및 제 2 래치(I1 및 I2)는 두개의 인버터가 병렬로 접속되고, 입력단은 각기 출력단에 접속된다. 제 4 인버터(I4)는 제 2 노드(Q2)와 클럭 제어신호(Casp_A) 출력단에 접속된다.
상술한 구성을 갖는 본 발명의 신호 생성부의 동작을 파형도를 참조하여 설명하도록 한다.
도 4a와 도 4b를 참조하면, 초기의 파워업(Power_up) 신호가 인가되면 제 3 PMOS 트랜지스터(P3)가 구동하여 제 1 노드(Q1)에 전원전압(로직 하이 상태)을 인가하게 된다. 따라서, 읽기/쓰기 명령 신호(Casp)가 인가되지 않으면(로직 로우), 제 1 래치(L1), 제 1 전송게이트(T1), 제 2 래치(L1) 및 제 2 인버터(I2)에 의해 제 2 노드(Q2)에는 로직 로우인 제 1 신호(S1)가 인가된다. 로직 로우인 제 1 신호(S2)를 제 4 인버터(I4)에 의해 로직 상태가 반전되어 로직 하이인 클럭 제어신호(Casp_A)를 출력하게 된다. 이때 제 1 전송게이트(T1)는 클럭 신호(iclkp)가 로직 로우일 경우에만 동작하여 제 1 래치(L1)의 출력을 제 2 래치(L2)로 전송한다. 제 2 노드(Q2)의 로직 로우인 제 1 신호(S1)에 의해 제 2 낸드 게이트(NG2)의 출력은 로직 하이가 되며, 이로 인해 제 1 PMOS 트랜지스터(P1)는 턴 오프된다.
이때, 클럭 신호(iclkp)가 로직 로우에서 로직 하이로 제 1 천이(로직 하이 상태) 하고, 이와 함께 읽기/쓰기 명령 신호(Casp)가 인가되면(로직 하이), 제 1 NMOS 트랜지스터(N1)가 턴온되어 제 1 노드(Q1)에 접지전원(로직 로우 상태)이 인가된다. 제 1 노드(Q1)의 로직 로우 신호는 제 1 래치(L1)에 의해 래치되어 로직 하이인 제 2 신호(S2)를 제 1 전송게이트(T1)에 전송하게 된다.
클럭 신호(iclkp)가 로직 하이에서 로직 로우로 제 2 천이(로직 로우 상태)하게 되면, 제 1 전송게이트(T1)가 동작(턴온)하게 되어 제 1 래치(L1)에 의해 래치된 로직 하이인 제 2 신호(S2)를 제 2 래치(L2)로 전송한다. 제 1 래치(L1)의 출력인 로직 하이인 제 2 신호(S2)는 제 2 래치(L2)에 의해 로직 로우로 래치되고, 제 2 래치(L2)에 의해 래치된 로직 로우 신호는 제 2 인버터(I2)에 의해 로직 상태가 반전되어 로직 하이인 제 1 신호(S1)를 제 2 노드(Q2)에 인가한다. 제 2 노드(Q2)에 인가된 로직 하이인 제 1 신호(S1)는 제 4 인버터(I4)에 의해 로직 상태가 반전되어 로직 로우인 클럭 제어신호(Casp_A)를 출력한다. 제 2 노드(Q2)의 로직 하이인 제 1 신호(S1)에 의해 제 2 낸드게이트(NG2)에 전송되는 클럭 신호(iclkp)에 의해 제 1 PMOS 트랜지스터(P1)를 턴온/턴오프 시키게 된다. 로직 하이인 제 1 신호(S1)가 제 2 낸드 게이트(NG2)에 전송되는 순간의 클럭 신호(iclkp)는 로직 로우 상태로 유지 되어 있기 때문에 제 2 낸드 게이트(NG2)의 출력은 로직 하이 상태를 유지 하여 제 1 PMOS 트랜지스터(P1)를 턴오프 시키게 된다.
한편, 읽기/쓰기 명령 신호(Casp)가 로직 로우 상태가 되면 제 1 및 제 2 래치(L1 및 L2)는 각각의 래치 신호를 유지하게 되고, 제 2 PMOS 트랜지스터(P2)는 턴온된다.
클럭 신호(iclkp)가 로직 로우에서 로직 하이로 제 3 천이(로직 하이 상태)하게 되면, 제 2 낸드게이트(NG2)에 의해 로직 로우인 신호가 제 1 PMOS 트랜지스터(P1)의 게이트 단자에 인가되고, 이로 인해 제 1 PMOS 트랜지스터(P1)가 턴온된다. 턴온된 제 1 PMOS 트랜지스터(P1)와 제 2 PMOS 트랜지스터(P2)에 의해 제 1 노드(Q1)에 전원전압(로직 하이 상태)을 인가하게 된다. 제 1 노드(Q1)에 인가된 로직 하이 신호는 제 1 래치(L1)에 의해 래치되어 로직 로우인 제 2 신호(S2)를 제 1 전송게이트(T1)에 전송한다. 이때, 제 2 래치(L2)는 로직 하이 상태를 계속 유지하고 있다.
이때, 클럭 신호(iclkp)가 로직 하이에서 로직 로우로 제 4 천이(로직 로우 상태)하게 되면, 제 1 전송게이트(T1)가 동작(턴온)하게 되어 제 1 래치(L1)에 의해 래치된 로직 로우인 제 2 신호(S2)는 제 2 래치(L2)에 의해 로직 하이로 래치되고, 제 2 래치(L2)에 의해 래치된 로직 하이 신호는 제 2 인버터(I2)에 의해 로직 상태가 반전되어 로직 로우인 제 1 신호(S1)를 제 2 노드(Q2)에 인가한다. 제 2 노드(Q2)에 인가된 로직 로우인 제 1 신호(S1)는 제 4 인버터(I4)에 의해 로직 상태가 반전되어 로직 하이인 클럭 제어신호(Casp_A)를 출력한다. 이때, 제 2 노드(Q2)의 로직 로우인 제 1 신호(S1)에 의해 제 2 낸드 게이트(NG2)는 클럭 신호에 상관없이 로직 하이 신호만을 출력하여 제 1 PMOS 트랜지스터(P1)를 턴오프 시킨다.
상술한 바와 같이, 신호 생성부(310)는 로직 하이 상태의 클럭 신호(iclkp)와 읽기/쓰기 명령 신호(Casp)가 인가되면, 읽기/쓰기 명령 신호(Casp)가 입력된 클럭 신호의 하강에지에서부터 다음번 클럭 신호의 하강에지까지 로직 로우인 클럭 제어신호(Casp_A)를 출력한다.
따라서 본 발명의 래치 제어부(300)의 동작에 관해 입력 신호들을 바탕으로 다시 한번 설명하면 다음과 같다. 읽기/쓰기 명령 신호(Casp)가 인가되지 않으면, 신호 생성부(310)는 로직 상태가 하이인 클럭 제어신호(Casp_A)를 출력한다. 로직 상태가 하이인 클럭 제어신호(Casp_A)와 클럭 신호(iclkp)를 입력받은 제 1 낸드 게이트(NG1)에 의해 반전된 클럭 신호가 출력되고, 반전된 클럭 신호는 제 1 인버터(I1)에 의해 그 상태가 한번더 반전되어 원래의 클럭 신호가 래치 제어부(300)의 출력인 제어신호(N_iclkp)로 래치부(200)에 출력된다. 한편, 로직 하이인 클럭 신호(iclkp)시 읽기/쓰기 명령 신호(Casp)가 인가되면, 신호 생성부(310)는 로직 하이인 클럭 신호의 하강 에지에서부터 다음번 클럭 신호의 하강 에지까지 로직 상태가 로우인 클럭 제어신호(Casp_A)를 출력한다. 로직 상태가 로우인 클럭 제어신호(Casp_A)와 클럭 신호(iclkp)를 입력받은 제 1 낸드 게이트(NG1)에 의해 로직 하이 신호가 출력되고, 제 1 낸드 게이트(NG1)의 출력은 제 1 인버터(I1)에 의해 그 상태가 반전되어 로직 로우 신호가 래치 제어부(300)의 출력인 제어 신호(N_iclkp)로 래치부(200)에 출력된다.
도 5는 본 발명의 래치부의 회로도 이다.
도 5를 참조하면, 래치부(200)는 두개의 PMOS 트랜지스터로 구성된 제 2 및 제 3 전송게이트(T2 및 T3), 제 2 내지 제 6 NMOS 트랜지스터(N2 내지 N6)와 제 5 및 제 6 인버터(I5 및 I6)로 구성되어 있다.
제 2 전송게이트(T2)는 전원전압(Vcc)과 제 3 노드(Q3) 사이에 접속되고, 제 4 노드(Q4)와 래치 제어부(300)의 출력(제어신호)에 의해 구동된다. 제 2 및 제 3 NMOS 트랜지스터(N2 및 N3)는 제 3 노드(Q3)와 제 5 노드(Q5) 사이에 직렬로 접속되고, 각기 제 4 노드(Q4)와 어드레스 버퍼부(100)의 출력신호에 의해 구동된다. 제 3 전송게이트(T3)는 전원전압(Vcc)과 제 4 노드(Q4) 사이에 접속되고, 제 3 노드(Q3)와 래치 제어부(300)의 출력(제어신호)에 의해 구동된다. 제 4 및 제 5 NMOS 트랜지스터(N4 및 N5)는 제 4 노드(Q4)와 제 5 노드(Q5) 사이에 직렬로 접속되고, 각기 제 3 노드(Q3)와 반전된 어드레스 버퍼부의 출력신호에 의해 구동된다. 제 6 NMOS 트랜지스터(N6)는 제 5 노드(Q5)와 접지전원(Vss) 사이에 접속되어 래치 제어부(300)의 출력(제어신호(N_iclkp))에 의해 구동된다. 제 5 인버터(I5)는 제 3 노드(Q3)와 래치부(200)의 일 출력단(out) 사이에 접속되어, 제 3 노드(Q3)의 신호를 반전한다. 제 6 인버터(I6)는 제 4 노드(Q4)와 래치부(200)의 다른 일 출력단(out#) 사이에 접속되어, 제 4 노드(Q4)의 신호를 반전한다.
상술한 구성을 갖는 본 발명의 래치부의 동작을 설명한다.
외부의 제어 신호(N_iclkp)가 로직 로우가 되면, 제 2 및 제 3 전송게이트(T2 및 T3)가 턴온되고, 제 6 NMOS 트랜지스터(N6)는 턴오프 되게 되어 래치부(200)의 출력이 로직 로우만이 출력된다. 또한, 제어신호(N_iclkp)가 로직 하이가 인가되면, 제 6 NMOS 트랜지스터(N6)가 턴온되고 입력되는 신호(어드레스 버퍼부(100)의 출력신호)에 의해 제 3 및 제 4 노드(Q3 및 Q4)의 로직 상태가 달라지며 제 3 및 제 4 노드(Q3 및 Q4)의 로직 상태에 의해 제 2 및 제 4 NMOS 트랜지스터(N2 및 N4)와 제 2 및 제 3 전송게이트(T2 및 T3)의 동작이 제어된다. 제어신호(N_iclkp)가 로직 하이가 인가되면, 래치부(200)의 출력은 어드레스 버퍼부(100)의 출력신호에 따라 그 로직 상태가 달라진다. 이와 같이 래치부(200)는 래치 제어부(300)의 출력인 제어신호(N_iclkp)에 의해 구동이 제어된다.
상술한 바와 같이 본 발명은 외부의 컬럼 어드레스를 메모리 셀 내부로 전송함에 있어서, 외부의 컬럼 어드레스 신호를 입력받아 래치하는 래치부의 동작을 제어할 수 있는 래치 제어부를 두어 읽기 또는 쓰기 명령 신호 입력시 래치부의 동작을 제어하여 전류 소모를 억제할 수 있다.
도 1은 종래의 컬럼 어드레스의 전송 방법을 설명하기 위한 블록도이다.
도 2a는 본 발명의 컬럼 어드레스 전송 방법을 설명하기 위한 블록도이고, 도 2b는 각 블록에 입력되는 파형도이다.
도 3은 본 발명의 래치 제어부를 설명하기 위한 블록도이다.
도 4a는 본 발명에 따른 신호 생성부의 회로도이고, 도 4b는 신호 생성부 회로의 동작 파형도이다.
도 5는 본 발명의 래치부의 회로도 이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 100 : 어드레스 버퍼부 20, 200 : 래치부
300 : 래치 제어부 310 : 신호 생성부
320 : 출력부

Claims (6)

  1. 외부의 컬럼 어드레스를 버퍼링 하는 어드레스 버퍼부;
    읽기/쓰기 명령 신호에 따라 클럭 신호의 주기를 변환하여 제어신호를 생성하는 래치 제어부; 및
    상기 제어신호에 응답하여, 상기 읽기/쓰기 명령이 상기 래치 제어부에 인가될 때에만 버퍼링된 상기 컬럼 어드레스를 내부 어드레스로 변환하여 래치하고, 상기 읽기/쓰기 명령이 상기 래치 제어부에 인가된 후 설정된 클럭 주기 동안 상기 래치 동작을 정지하는 래치부를 포함하는 것을 특징으로 하는 컬럼 어드레스 전송 구조.
  2. 제 1 항에 있어서, 상기 래치 제어부는,
    상기 읽기/쓰기 명령 신호가 인가되지 않으면 로직 하이 상태가 되고, 상기 읽기/쓰기 명령 신호가 인가되면 상기 읽기/쓰기 명령 신호와 함께 인가된 클럭 신호의 하강에지에서부터 다음번 클럭 신호의 하강에지 때까지 로직 로우 상태가 되는 클럭 제어신호를 생성하는 신호 생성부; 및
    상기 클럭 제어신호와 상기 클럭 신호가 모두 로직 하이 상태일 때 로직 하이 상태의 상기 제어 신호를 출력하는 출력부를 포함하는 것을 특징으로 하는 컬럼 어드레스 전송 구조.
  3. 제 2 항에 있어서, 상기 신호 생성부는,
    일 입력단은 클럭 신호에 접속되고, 다른 일 입력단은 제 1 신호에 접속되어 두 신호를 낸딩하는 제 1 낸드 게이트;
    전원전압과 제 1 노드 사이에 직렬로 접속되고, 상기 제 1 낸드 게이트의 출력 신호에 의해 구동하는 제 1 PMOS 트랜지스터와, 상기 읽기/쓰기 명령 신호에 의해 구동하는 제 2 PMOS 트랜지스터;
    상기 제 1 노드와 접지전원 사이에 접속되고, 상기 읽기/쓰기 명령 신호에 의해 구동하는 NMOS 트랜지스터;
    전원전압과 상기 제 1 노드 사이에 접속되어, 파워업 신호에 의해 구동하는 제 3 PMOS 트랜지스터;
    상기 제 1 노드와 상기 제 1 신호가 인가되는 제 2 노드 사이에 직렬로 접속된 제 1 래치, 상기 클럭 신호에 의해 구동하는 전송게이트, 제 2 래치 및 제 2 인버터;
    상기 클럭 신호와 상기 전송 게이트의 제어 단자 사이에 접속되어, 클럭 신호를 반전하는 제 3 인버터; 및
    상기 제 2 노드와 상기 클럭 제어신호 출력단에 접속되어, 상기 제 2 노드의 신호를 반전하는 제 4 인버터를 포함하는 것을 특징으로 하는 컬럼 어드레스 전송 구조.
  4. 제 2 항에 있어서, 상기 출력부는,
    일 입력단은 상기 클럭 제어신호에 접속되고, 다른 일 입력단은 상기 클럭 신호에 접속되어, 두 신호를 낸딩하는 제 2 낸드 게이트; 및
    상기 제 2 낸드 게이트의 출력단과 상기 출력부의 출력단 사이에 접속되어, 상기 제 2 낸드 게이트의 출력을 반전하는 제 5 인버터를 포함하는 것을 특징으로 하는 컬럼 어드레스 전송 구조.
  5. 외부의 컬럼 어드레스를 버퍼링 하는 단계;
    읽기/쓰기 명령 신호에 따라 클럭 신호의 주기를 변환하여 제어신호를 생성하는 단계; 및
    상기 제어신호에 응답하여, 상기 읽기/쓰기 명령이 상기 래치 제어부에 인가될 때에만 버퍼링된 상기 컬럼 어드레스를 내부 어드레스로 변환하여 래치하고, 상기 읽기/쓰기 명령이 상기 래치 제어부에 인가된 후 설정된 클럭 주기 동안 상기 래치 동작을 정지하는 단계를 포함하는 컬럼 어드레스 전송 방법.
  6. 제 5 항에 있어서, 상기 제어신호를 생성하는 단계는,
    상기 읽기/쓰기 명령 신호가 인가되지 않으면 로직 하이 상태가 되고, 상기 읽기/쓰기 명령 신호가 인가되면 상기 읽기/쓰기 명령 신호와 함께 인가된 클럭 신호의 하강에지에서부터 다음번 클럭 신호의 하강에지 때까지 로직 로우 상태가 되는 클럭 제어신호를 생성하는 단계; 및
    상기 클럭 제어신호와 상기 클럭 신호가 모두 로직 하이 상태일 때 로직 하이 상태의 상기 제어 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 어드레스 신호 전송 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100673904B1 (ko) * 2005-04-30 2007-01-25 주식회사 하이닉스반도체 반도체메모리소자
KR101247247B1 (ko) * 2005-11-30 2013-03-25 삼성전자주식회사 클락 신호의 출력을 제어할 수 있는 컨트롤러 및 상기 컨트롤러를 구비하는 시스템
KR100881133B1 (ko) * 2007-06-27 2009-02-02 주식회사 하이닉스반도체 컬럼 어드레스 제어 회로
US9996652B2 (en) 2015-09-04 2018-06-12 Altera Corporation Incremental register retiming of an integrated circuit design
US10162918B1 (en) 2016-04-27 2018-12-25 Altera Corporation Integrated circuit retiming with selective modeling of flip-flop secondary signals

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5384745A (en) * 1992-04-27 1995-01-24 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device
US6279116B1 (en) * 1992-10-02 2001-08-21 Samsung Electronics Co., Ltd. Synchronous dynamic random access memory devices that utilize clock masking signals to control internal clock signal generation
JPH06290582A (ja) * 1993-04-02 1994-10-18 Nec Corp 半導体記憶装置
KR100200767B1 (ko) 1996-12-10 1999-06-15 윤종용 동기식 반도체 장치의 칼럼 어드레스 버퍼 제어회로
JP4190140B2 (ja) * 2000-09-04 2008-12-03 富士通マイクロエレクトロニクス株式会社 同期式半導体記憶装置、及びその入力情報のラッチ制御方法

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