KR100443907B1 - 어드레스 버퍼 및 이를 이용한 반도체 메모리 장치 - Google Patents

어드레스 버퍼 및 이를 이용한 반도체 메모리 장치 Download PDF

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KR100443907B1 KR10-2001-0055137A KR20010055137A KR100443907B1 KR 100443907 B1 KR100443907 B1 KR 100443907B1 KR 20010055137 A KR20010055137 A KR 20010055137A KR 100443907 B1 KR100443907 B1 KR 100443907B1
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    • G11C8/00—Arrangements for selecting an address in a digital store
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    • G11C8/00—Arrangements for selecting an address in a digital store
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Abstract

본 발명은 어드레스 버퍼 및 이를 이용한 반도체 메모리 장치를 공개한다. 이 버퍼는 정상 동작시에 제1제어신호에 응답하여 신호를 래치하고, 제2제어신호에 응답하여 래치된 신호를 버퍼하여 버퍼된 신호를 발생하는 제1버퍼, 및 정상 동작시에 모드 설정 신호를 리셋된 상태로 유지하고, 모드 설정 동작시에 제1제어신호 및 모드 설정 명령에 응답하여 래치된 신호를 모드 설정 신호로 출력하는 제2버퍼로 구성되어 있다. 따라서, 모드 설정 동작시에만 모드 설정 신호가 외부로부터 인가되는 신호에 따라 변화되도록 함으로써 원하지 않는 전류 소모를 방지할 수 있다.

Description

어드레스 버퍼 및 이를 이용한 반도체 메모리 장치{Address buffer and semiconductor memory device using this buffer}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 어드레스 버퍼 및 이를 이용한 반도체 메모리 장치에 관한 것이다.
종래의 반도체 메모리 장치의 어드레스 버퍼는 정상 동작시에 어드레스 핀으로부터 인가되는 어드레스를 버퍼하기 위한 어드레스 버퍼와 모드 설정 동작시에어드레스 핀으로부터 인가되는 모드 설정 신호를 버퍼하기 위한 모드 설정 신호 버퍼를 구비하여 구성되어 있다.
그런데, 종래의 반도체 메모리 장치의 어드레스 버퍼는 정상 동작시에 입력되는 어드레스의 천이에 따라 모드 설정 신호가 천이하게 됨으로써 전류 소모가 증가된다는 문제점이 있었다. 즉, 정상 동작시에 변화되지 말아야 할 모드 설정 신호가 어드레스의 천이에 따라 변화하게 됨으로써 전류 소모가 증가하게 된다는 문제점이 있었다.
도1은 종래의 반도체 메모리 장치의 구성을 나타내는 블록도로서, 어드레스 핀들(10-1 ~ 10-n), 명령어 핀들(12-1 ~ 12-3), 어드레스 버퍼들(14-1 ~ 14-n), CSB 버퍼(16-1), RASB 버퍼(16-2), CASB 버퍼(16-3), 어드레스 디코더(18), 모드 설정 레지스터(20), 명령어 디코더(22), 및 PCLKR 발생회로(24)로 구성되어 있다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
어드레스 핀들(10-1 ~ 10-n)은 외부로부터 인가되는 어드레스(A1 ~ An)를 입력한다. 명령어 핀들(12-1 ~ 12-3)은 외부로부터 인가되는 명령어(CSB, RASB, CASB)를 입력한다. 어드레스 버퍼들(14-1 ~ 14-n) 각각은 신호(PCLKR)에 응답하여 어드레스(A1 ~ An)를 래치하고 모드 설정 신호(MAB1 ~ MABn)를 발생하고, 액티브 신호(ACT)에 응답하여 어드레스(A1 ~ An)를 버퍼하여 버퍼된 어드레스(AB1 ~ ABn)를 발생한다. 어드레스 디코더(18)는 버퍼된 어드레스(AB1 ~ ABn)를 디코딩하여 디코딩된 어드레스(DAB1 ~ DABm)를 발생한다. 모드 설정 레지스터(20)는 모드 설정 명령(MRS)에 응답하여 버퍼된 모드 설정 신호들(MAB1 ~ MABn)을 모드 설정신호들(MDAB1 ~ MDABk)로 출력한다. CSB 버퍼(16-1)는 반전 칩 선택신호(CSB)를 버퍼하여 버퍼된 반전 칩 선택신호(CSBB)를 발생한다. RASB 버퍼(16-2)는 반전 로우 어드레스 스트로우브 신호(RASB)를 버퍼하여 버퍼된 반전 로우 어드레스 스트로우브 신호(RASBB)를 발생한다. CASB 버퍼(16-3)는 반전 컬럼 어드레스 스트로우브 신호(CASB)를 버퍼하여 버퍼된 반전 컬럼 어드레스 스트로우브 신호(CASBB)를 발생한다. 명령어 디코더(22)는 버퍼된 신호들(CSBB, RASBB, CASBB)을 디코딩하여 모드 설정 명령(MRS), 액티브 명령(ACT), 프리차지 명령(PRE), 및 리플레쉬 명령(REF)을 발생한다. PCLKR 발생회로(24)는 버퍼된 반전 로우 어드레스 스트로우브 신호(RASBB)에 응답하여 신호(PCLKR)를 발생한다.
도2는 도1에 나타낸 어드레스 버퍼의 구성을 나타내는 회로도로서, 인버터들(I1, I2, I5, I6, I7), CMOS전송 게이트들(C1, C2), 및 인버터들(I3, I4)로 구성된 래치(L1)로 구성된 어드레스 버퍼(30), 및 인버터(I8), CMOS전송 게이트(C3), PMOS트랜지스터(P), 및 인버터들(I9, I10)로 구성된 래치(L2)로 구성된 모드 설정 신호 버퍼(32)로 구성되어 있다.
도2에서, A는 외부로부터 인가되는 어드레스를, AB는 버퍼된 어드레스를, MAB는 모드 설정 신호를, ACT는 액티브 명령을 각각 나타낸다. 그리고, 신호(PCLKR)는 "로우"레벨의 반전 로우 어드레스 스트로우브 신호(RASB)에 응답하여 발생되는 클럭신호를 나타내고, 전압(VCCH)은 파워 업시에 "하이"레벨로 천이하였다가 "로우"레벨로 천이되는 전압을 나타낸다.
도2에 나타낸 회로의 동작을 설명하면 다음과 같다.
인버터(I1)는 어드레스(A1)를 반전한다. CMOS전송 게이트(C1)는 "로우"레벨의 신호(PCLKR)에 응답하여 온되어 인버터(I1)의 출력신호를 전송한다. 래치(L1)는 CMOS전송 게이트(C1)의 출력신호를 래치하고 반전한다. CMOS전송 게이트(C2)는 "로우"레벨의 액티브 신호(ACT)에 응답하여 온되어 래치(L1)의 출력신호를 전송한다. 인버터들(I6, I7)은 CMOS전송 게이트(C2)의 출력신호를 버퍼하여 버퍼된 어드레스(AB)를 발생한다.
인버터(I8)는 래치(L1)의 출력신호를 반전한다. CMOS전송 게이트(C3)는 "하이"레벨의 신호(PCLKR)에 응답하여 온되어 인버터(I8)의 출력신호를 전송한다. PMOS트랜지스터(P)는 파워 업후에 "로우"레벨의 신호(VCCH)에 응답하여 온되어 노드(n)를 전원전압으로 만든다. 래치(L2)는 PMOS트랜지스터(P)에 의해서 리셋되어 "로우"레벨의 모드 설정 신호(MAB)를 발생한다. 그러나, 래치(L2)는 CMOS전송 게이트(C3)가 온되어 "하이"레벨의 신호가 전송되면 "로우"레벨의 모드 설정 신호(MAB)를 발생하고, "로우"레벨의 신호가 전송되면 "하이"레벨의 모드 설정 신호(MAB)를 발생한다.
즉, 종래의 어드레스 버퍼는 정상 동작(즉, 액티브 명령(ACT), 프리차지 명령(PRE), 또는 리플레쉬 명령(REF))시에 반전 로우 어드레스 스트로우브 신호(RASB)에 응답하여 발생되는 "로우"레벨의 신호(PCLKR)에 응답하여 CMOS전송 게이트(C1)가 온되면 외부로부터 인가되는 어드레스(A)를 인버터(I1), CMOS전송 게이트(C1), 및 래치(L1)를 통하여 전송한다. 그리고, 신호(PCLKR)가 "로우"레벨에서 "하이"레벨로 천이되면 CMOS전송 게이트(C3)가 온되어 래치(L1)에 래치된 신호를인버터(I8), CMOS전송 게이트(C3), 및 래치(L2)를 통하여 전송한다.
따라서, 종래의 반도체 메모리 장치의 어드레스 버퍼는 정상 동작시에 어드레스(A)가 "로우"레벨에서 "하이"레벨로 천이하게 되면 모드 설정 신호(MAB) 또한 "로우"레벨에서 "하이"레벨로 변화하게 됨으로써 원하지 않는 전류 소모가 발생하게 된다는 문제점이 있었다.
도3은 도2에 나타낸 어드레스 버퍼의 동작을 설명하기 위한 동작 타이밍도로서, 어드레스(A)가 "로우"레벨에서 "하이"레벨로 천이하는 경우의 동작을 설명하기 위한 동작 타이밍도이다.
클럭신호(CLK)의 상승 천이시에 외부로부터 "로우"레벨의 반전 로우 어드레스 스트로우브 신호(RASB)와 "로우"레벨에서 "하이"레벨로 천이하는 어드레스(A)가 인가되면 반전 로우 어드레스 스트로우브 신호(RASB)에 응답하여 신호(PCLKR)가 발생된다. CMOS전송 게이트(C1)는 "로우"레벨의 신호(PCLKR)에 응답하여 외부로부터 인가되는 어드레스(A)를 래치(L1)로 출력한다. CMOS전송 게이트(C3)는 "하이"레벨의 신호(PCLKR)에 응답하여 래치(L1)에 래치된 신호를 래치(L2)로 출력한다. 따라서, 모드 설정 신호(MRA)가 어드레스(A)의 변화에 따라 "로우"레벨에서 "하이"레벨로 천이하게 됨으로써 전류 소모가 발생하게 된다. 그리고, "하이"레벨의 액티브 신호(ACT)가 발생되면 CMOS전송 게이트(C2)는 온되어 "로우"레벨에서 "하이"레벨로 천이하는 버퍼된 어드레스(AB)를 발생한다.
즉, 종래의 어드레스 버퍼는 정상 동작시에 반전 로우 어드레스 스트로우브 신호(RASB)에 응답하여 신호(PCLKR)가 발생되면 어드레스의 변화에 따라 모드 설정신호(MRA)가 변화하게 됨으로써 전류 소모를 유발하게 된다는 문제점이 있었다. 이와같은 전류 소모는 모드 설정을 위하여 사용되는 어드레스 버퍼들의 개수가 증가할수록 커지게 된다.
본 발명의 목적은 정상 동작시에 외부로부터 인가되는 어드레스의 변화에 따라 모드 설정 신호가 변화되는 것을 방지함으로써 전류 소모를 줄일 수 있는 어드레스 버퍼를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 어드레스 버퍼를 이용한 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 어드레스 버퍼는 정상 동작시에 외부로부터 인가되는 신호를 버퍼하여 버퍼된 어드레스를 발생하는 제1버퍼수단, 및 상기 정상 동작시에 모드 설정 신호를 리셋된 상태로 유지하고, 모드 설정 동작시에 상기 외부로부터 인가되는 신호를 버퍼하여 상기 모드 설정 신호로 출력하는 제2버퍼수단을 구비하는 것을 특징으로 하는 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 핀들, 및 상기 복수개의 핀들로부터 입력되는 신호를 버퍼하기 위한 복수개의 버퍼들을 구비한 반도체 메모리 장치에 있어서, 상기 버퍼들 각각은 정상 동작시에 상기 신호를 버퍼하여 버퍼된 신호를 발생하는 제1버퍼수단, 및 상기 정상 동작시에 모드 설정 신호를 리셋된 상태로 유지하고, 모드 설정 동작시에 상기 신호를 버퍼하여 상기 모드 설정 신호로 출력하는 제2버퍼수단을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 실시예는 복수개의 핀들, 및 상기 복수개의 핀들로부터 입력되는 신호를 버퍼하기 위한 복수개의 버퍼들을 구비한 반도체 메모리 장치에 있어서, 상기 버퍼들 각각은 정상 동작시에 제1제어신호에 응답하여 상기 신호를 래치하고, 제2제어신호에 응답하여 상기 래치된 신호를 버퍼하여 버퍼된 신호를 발생하는 제1버퍼수단, 및 모드 설정 동작시에 상기 제1제어신호 및 모드 설정 명령에 응답하여 상기 래치된 신호를 모드 설정 신호로 발생하고, 상기 정상 동작시에 상기 모드 설정 신호를 리셋된 상태로 유지하는 제2버퍼수단을 구비하는 것을 특징으로 한다.
도1은 종래의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도2는 도1에 나타낸 어드레스 버퍼의 구성을 나타내는 회로도이다.
도3은 도2에 나타낸 어드레스 버퍼의 동작을 설명하기 위한 동작 타이밍도이다.
도4는 본 발명의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도5는 도4에 나타낸 어드레스 버퍼의 실시예의 회로도이다.
도6a, b는 도5에 나타낸 어드레스 버퍼의 동작을 설명하기 위한 동작 타이밍도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 어드레스 버퍼 및 이를 이용한 반도체 메모리 장치를 설명하면 다음과 같다.
도4는 본 발명의 반도체 메모리 장치의 구성을 나타내는 블록도로서, 도1에 나타낸 블록도의 어드레스 버퍼들(14-1 ~ 14-n)대신에 어드레스 버퍼들(40-1 ~ 40-n)로 대체하여 구성되어 있다.
도4에서, 어드레스 버퍼들(40-1 ~ 40-n)을 제외한 나머지 블록들의 구성은 도1에 나타낸 블록들과 동일하기 때문에 동일 번호로 나타내었다.
도4에 나타낸 어드레스 버퍼들(40-1 ~ 40-n)의 기능을 설명하면 다음과 같다.
어드레스 버퍼들(40-1 ~ 40-n)은 신호(PCLKR)에 응답하여 어드레스(A1 ~ An)를 래치하고, 신호들(PCLK, MRS)에 응답하여 래치된 어드레스를 모드 설정 신호들(MAB1 ~ MABn)로 발생하고, 액티브 명령(ACT)에 응답하여 래치된 어드레스(A1 ~ An)를 버퍼하여 버퍼된 어드레스(AB1 ~ ABn)로 발생한다.
즉, 도4에 나타낸 본 발명의 반도체 메모리 장치의 어드레스 버퍼들(40-1 ~ 40-n)은 정상 동작시에만 버퍼된 어드레스(AB1 ~ ABn)를 발생하고 모드 설정 신호들(MAB1 ~ MABn)은 "로우"레벨을 유지하도록 한다. 그리고, 모드 설정 신호(MAB1 ~ MABn)는 모드 설정 명령(MRS)이 발생되는 경우에만 발생되도록 한다.
따라서, 본 발명의 반도체 메모리 장치의 어드레스 버퍼는 정상 동작시에 어드레스가 변화하더라도 모드 설정 명령(MRS)이 변화되지 않게 함으로써 전류 소모가 유발되지 않는다.
도5는 도4에 나타낸 어드레스 버퍼의 실시예의 회로도로서, 도2에 나타낸 회로도에 NAND게이트(NA)와 인버터(I11)가 추가되어 구성되어 있다.
즉, 도5에 나타낸 어드레스 버퍼(30)의 구성은 도2에 나타낸 어드레스 버퍼(30)의 구성과 동일하고, 모드 설정 신호 버퍼(32')의 구성은 도3에 나타낸 모드 설정 신호 버퍼(32)의 구성과 다르다.
도5에서, 도2에 나타낸 회로 구성과 동일한 회로 구성을 가진 소자들은 동일 부호 및 번호로 표시하였다.
도5에서, NAND게이트(NA)는 신호(PCLKR)와 모드 설정 명령(MRS)을 비논리곱한다. 인버터(I11)는 NAND게이트(NA)의 출력신호를 반전한다.
도5에 나타낸 회로의 동작을 설명하면 다음과 같다.
어드레스 버퍼(30)의 동작은 도2에 나타낸 어드레스 버퍼의 동작을 설명을 참고로 하면 쉽게 이해될 것이고, 여기에서는 모드 설정 신호 버퍼(32')의 동작만을 설명하기로 한다.
정상 동작시에 NAND게이트(NA)는 "하이"레벨의 신호(PCLKR)와 "로우"레벨의 모드 설정 명령(MRS)이 발생되면 "하이"레벨의 신호를 발생한다. CMOS전송 게이트(C3)는 "하이"레벨의 신호에 응답하여 오프된다. 그러면, CMOS전송 게이트(C3)를 통하여 래치(L1)로부터 래치(L2)로 신호가 전송되지 않는다. 이 경우에는 어드레스 신호(A)의 변화에 무관하게 모드 설정 신호(MAB)가 "로우"레벨을 유지하게 됨으로써 전류 소모가 발생되지 않게 된다.
모드 설정 동작시에 NAND게이트(NA)는 "하이"레벨의 신호(PCLKR)와 "하이"레벨의 모드 설정 명령(MRS)이 발생되면 "로우"레벨의 신호를 발생한다. CMOS전송 게이트(C3)는 "로우"레벨의 신호에 응답하여 온된다. 그러면, CMOS전송 게이트(C3)로부터 래치(L2)로 신호가 전송되고, 래치(L2)는 CMOS전송 게이트(C3)를 통하여 전송되는 신호를 래치한다. 이 경우에는 CMOS전송 게이트(C3)를 통하여 신호가 전송되게 되며 이에 따라 모드 설정 신호(MAB)가 어드레스(A)의 변화에 따라 변화하게 된다.
도6a, b는 도5에 나타낸 어드레스 버퍼의 동작을 설명하기 위한 동작 타이밍도로서, 도6a는 정상 동작시의 동작 타이밍도를, 도6b는 모드 설정 동작시의 동작 타이밍도를 각각 나타내는 것으로, 어드레스(A)가 "로우"레벨로 "하이"레벨로 천이하는 경우의 동작을 설명하기 위한 동작 타이밍도이다.
도6a를 이용하여 정상 동작시의 어드레스 버퍼의 동작을 설명하면 다음과 같다.
클럭신호(CLK)의 상승 천이에서, 외부로부터 "로우"레벨의 반전 로우 어드레스 스트로우브 신호(RASB)와 로우 어드레스(A)가 인가되면 "하이"레벨의 신호(PCLKR)가 발생된다. CMOS전송 게이트(C1)는 "로우"레벨의 신호(PCLKR)에 응답하여 어드레스(A)를 래치(L1)에 래치한다. CMOS전송 게이트(C3)는 "로우"레벨의 신호(PCLKR)에 응답하여 오프되어 신호를 전송하지 않는다. 따라서, 모드 설정 신호(MAB)가 "로우"레벨로 유지된다. 그리고, 신호(PCLKR)가 "하이"레벨로 천이되고, 모드 설정 명령(MRS)이 "로우"레벨이면 CMOS전송 게이트(C3)가 오프되어 신호를 전송하지 않는다. 따라서, 신호(PCLKR)가 "하이"레벨로 천이하더라도 모드 설정 신호(MAB)는 "로우"레벨로 유지된다. 그리고, "하이"레벨의 액티브 명령(ACT)이 발생되면 CMOS전송 게이트(C2)가 온되어 래치(L1)에 래치된 신호를 전송한다. 즉, "하이"레벨의 버퍼된 어드레스(AB)를 발생한다.
즉, 도6a에 나타낸 바와 같이 정상 동작시에는 모드 설정 신호 버퍼를 구성하는 CMOS전송 게이트가 오프되어 모드 설정 신호(MAB)를 "로우"로 유지하게 됨으로써 원하는 않는 전류 소모를 방지할 수 있다.
도6b를 이용하여 모드 설정 동작시의 어드레스 버퍼의 동작을 설명하면 다음과 같다.
클럭신호(CLK)의 상승 천이에서, 외부로부터 "로우"레벨의 반전 로우 어드레스 스트로우브 신호(RASB)와 로우 어드레스(A)가 인가되면 "하이"레벨의신호(PCLKR)가 발생된다. CMOS전송 게이트(C1)는 "로우"레벨의 신호(PCLKR)에 응답하여 어드레스(A)를 래치(L1)에 래치한다. 모드 설정 명령(MRS)이 "하이"레벨이면 CMOS전송 게이트(C3)는 "하이"레벨의 신호(PCLKR)와 모드 설정 명령(MRS)에 응답하여 온되어 래치(L1)에 래치된 신호를 전송한다. 따라서, 모드 설정 신호(MAB)가 "로우"레벨에서 "하이"레벨로 천이된다. 이 경우에 액티브 명령(ACT)은 발생되지 않으므로 CMOS전송 게이트(C2)가 오프되어 래치(L1)에 래치된 신호가 전송되지 않고 버퍼된 어드레스(AB)는 "하이"레벨 또는 "로우"레벨의 이전 레벨을 유지한다.
즉, 본 발명의 반도체 메모리 장치의 어드레스 버퍼는 모드 설정 동작시에 외부로부터 인가되는 신호의 천이에 응답하여 모드 설정 신호(MAB)가 변화하게 된다.
따라서, 본 발명의 반도체 메모리 장치의 어드레스 버퍼는 정상 동작시에는 모드 설정 신호를 "로우"레벨로 유지하고, 모드 설정 동작시에는 외부로부터 인가되는 신호에 따라 변화하는 모드 설정 신호를 발생함으로써 정상 동작시에 원하지 않는 전류 소모를 방지할 수 있다.
상술한 실시예의 반도체 메모리 장치는 모드 설정 동작시에 어드레스 핀들을 통하여 모드 설정 신호가 입력되는 경우를 설명하였으나, 어드레스 핀들을 통하여 모드 설정 신호가 인가되지 않는 경우에는 모드 설정 신호가 인가되는 해당 핀들의 버퍼들을 본 발명의 어드레스 버퍼와 동일하게 구성하면 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 어드레스 버퍼 및 이를 이용한 반도체 메모리 장치는 모드 설정 동작시에만 외부로부터 인가되는 신호에 따라 모드 설정 신호가 변화되도록 함으로써 정상 동작시에 원하지 않는 전류 소모를 방지할 수 있다.

Claims (14)

  1. 정상 동작시에 외부로부터 인가되는 신호를 버퍼하여 버퍼된 어드레스를 발생하는 제1버퍼수단; 및
    상기 정상 동작시에 모드 설정 신호를 리셋된 상태로 유지하고, 모드 설정 동작시에 상기 외부로부터 인가되는 신호를 버퍼하여 상기 모드 설정 신호로 출력하는 제2버퍼수단을 구비하는 것을 특징으로 하는 어드레스 버퍼.
  2. 제1항에 있어서, 상기 제1버퍼수단은
    제1제어신호에 응답하여 온되어 상기 신호를 전송하기 위한 제1전송 게이트;
    상기 제1전송 게이트의 출력신호를 래치하기 위한 제1래치;
    제2제어신호에 응답하여 온되어 상기 제1래치의 출력신호를 전송하기 위한 제2전송 게이트; 및
    상기 제2전송 게이트의 출력신호를 버퍼하여 상기 버퍼된 어드레스를 발생하는 버퍼를 구비하는 것을 특징으로 하는 어드레스 버퍼.
  3. 제2항에 있어서, 상기 제2버퍼수단은
    상기 제1제어신호와 상기 모드 설정 명령을 논리곱하기 위한 논리곱 회로;
    상기 논리곱 회로의 출력신호에 응답하여 상기 제1래치의 출력신호를 전송하기 위한 제3전송 게이트; 및
    상기 모드 설정 신호를 리셋하고, 상기 제3전송 게이트로부터 출력되는 신호를 래치하여 상기 모드 설정 신호로 발생하기 위한 제2래치를 구비하는 것을 특징으로 하는 어드레스 버퍼.
  4. 제3항에 있어서, 상기 제2래치는
    상기 모드 설정 신호를 리셋하기 위한 리셋 트랜지스터를 더 구비하는 것을 특징으로 하는 어드레스 버퍼.
  5. 복수개의 핀들; 및
    상기 복수개의 핀들로부터 입력되는 신호를 버퍼하기 위한 복수개의 버퍼들을 구비한 반도체 메모리 장치에 있어서,
    상기 버퍼들 각각은
    정상 동작시에 상기 신호를 버퍼하여 버퍼된 신호를 발생하는 제1버퍼수단; 및
    상기 정상 동작시에 모드 설정 신호를 리셋된 상태로 유지하고, 모드 설정 동작시에 상기 신호를 버퍼하여 상기 모드 설정 신호로 출력하는 제2버퍼수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 제1버퍼수단은
    제1제어신호에 응답하여 온되어 상기 신호를 전송하기 위한 제1전송 게이트;
    상기 제1전송 게이트의 출력신호를 래치하기 위한 제1래치;
    상기 제2제어신호에 응답하여 온되어 상기 제1래치의 출력신호를 전송하기 위한 제2전송 게이트; 및
    상기 제2전송 게이트의 출력신호를 버퍼하여 상기 버퍼된 신호를 발생하는 버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 제2버퍼수단은
    상기 제1제어신호와 상기 모드 설정 명령을 논리곱하기 위한 논리곱 회로;
    상기 논리곱 회로의 출력신호에 응답하여 상기 제1래치의 출력신호를 전송하기 위한 제3전송 게이트; 및
    상기 모드 설정 신호를 리셋하고, 상기 제3전송 게이트로부터 출력되는 신호를 래치하여 상기 모드 설정 신호로 발생하기 위한 제2래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 제2래치는
    상기 모드 설정 신호를 리셋하기 위한 리셋 트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 복수개의 핀들; 및
    상기 복수개의 핀들로부터 입력되는 신호를 버퍼하기 위한 복수개의 버퍼들을 구비한 반도체 메모리 장치에 있어서,
    상기 버퍼들 각각은
    정상 동작시에 제1제어신호에 응답하여 상기 신호를 래치하고, 제2제어신호에 응답하여 상기 래치된 신호를 버퍼하여 버퍼된 신호를 발생하는 제1버퍼수단; 및
    모드 설정 동작시에 상기 제1제어신호 및 모드 설정 명령에 응답하여 상기 래치된 신호를 모드 설정 신호로 발생하고, 상기 정상 동작시에 상기 모드 설정 신호를 리셋된 상태로 유지하는 제2버퍼수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 반도체 메모리 장치는
    반전 로우 어드레스 스트로우브 신호에 응답하여 상기 제1제어신호를 발생하는 제1제어신호 발생회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 반도체 메모리 장치는
    반전 칩 선택신호, 반전 컬럼 어드레스 스트로우브 신호, 및 상기 반전 로우 어드레스 스트로우브 신호를 디코딩하여 상기 제2제어신호 및 모드 설정 명령을 발생하는 명령어 디코더를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제9항에 있어서, 상기 제1버퍼수단은
    제1제어신호에 응답하여 온되어 상기 신호를 전송하기 위한 제1전송 게이트;
    상기 제1전송 게이트의 출력신호를 래치하기 위한 제1래치;
    상기 제2제어신호에 응답하여 온되어 상기 제1래치의 출력신호를 전송하기 위한 제2전송 게이트; 및
    상기 제2전송 게이트의 출력신호를 버퍼하여 상기 버퍼된 신호를 발생하는 버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제9항에 있어서, 상기 제2버퍼수단은
    상기 제1제어신호와 상기 모드 설정 명령을 논리곱하기 위한 논리곱 회로;
    상기 논리곱 회로의 출력신호에 응답하여 상기 제1래치의 출력신호를 전송하기 위한 제3전송 게이트; 및
    상기 모드 설정 신호를 리셋하고, 상기 제3전송 게이트로부터 출력되는 신호를 래치하여 상기 모드 설정 신호로 발생하기 위한 제2래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 제2래치는
    상기 모드 설정 신호를 리셋하기 위한 리셋 트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06314492A (ja) * 1993-05-06 1994-11-08 Toshiba Corp 消費電流削減機能を有する半導体集積回路
KR970057715A (ko) * 1995-12-27 1997-07-31 배순훈 텔레비전의 화면비절환시 블랭킹부분 보색처리장치
JPH11203866A (ja) * 1998-01-16 1999-07-30 Mitsubishi Electric Corp 半導体記憶装置
US5973988A (en) * 1998-07-15 1999-10-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having circuit for monitoring set value of mode register

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06314492A (ja) * 1993-05-06 1994-11-08 Toshiba Corp 消費電流削減機能を有する半導体集積回路
KR970057715A (ko) * 1995-12-27 1997-07-31 배순훈 텔레비전의 화면비절환시 블랭킹부분 보색처리장치
JPH11203866A (ja) * 1998-01-16 1999-07-30 Mitsubishi Electric Corp 半導体記憶装置
US5973988A (en) * 1998-07-15 1999-10-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having circuit for monitoring set value of mode register

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