JPH06314492A - 消費電流削減機能を有する半導体集積回路 - Google Patents

消費電流削減機能を有する半導体集積回路

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JPH06314492A
JPH06314492A JP5105582A JP10558293A JPH06314492A JP H06314492 A JPH06314492 A JP H06314492A JP 5105582 A JP5105582 A JP 5105582A JP 10558293 A JP10558293 A JP 10558293A JP H06314492 A JPH06314492 A JP H06314492A
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Abstract

(57)【要約】 【目的】複数の回路ブロックのうちのある回路ブロック
の機能を使用しない期間にその回路ブロックのＡＣ消費
電流だけでなくＤＣ消費電流も削減し得るＬＳＩを提供
する。 【構成】複数の回路ブロック１〜４と、複数の回路ブロ
ックのうちのある回路ブロックの機能を使用しない期間
にその回路ブロックの動作周波数を通常動作時よりも低
くするモードに設定するモード設定回路５とを有するＩ
Ｃ１０において、モード設定回路のモード設定信号に基
ずいて使用しない回路ブロックにおけるＤＣ電流源のＤ
Ｃ電流値を通常動作時よりも低くするように制御する制
御回路１２１〜１２４を具備することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、消費電流削減機能を有
する半導体集積回路に係り、特に複数の回路ブロックの
うちのある回路ブロックの機能を使用しない期間にその
回路ブロックの動作周波数を通常動作時よりも低くする
機能を有する集積回路に関する。
【０００２】
【従来の技術】ＬＳＩ（大規模集積回路）の消費電力を
削減するために、（１）例えばウェイト状態における動
作周波数を下げるパワーセーブ・モードを搭載する手
法、（２）内部回路を複数の回路ブロックに分け、ある
回路ブロックの機能を使用しない期間には、その回路ブ
ロックのクロック信号の周波数を通常動作時よりも低く
することにより、回路ブロックの負荷容量の充放電に起
因するＡＣ消費電流（ｆＣＶ；周波数ｆ×負荷容量Ｃ×
電源電圧Ｖ）を減らす手法がある。
【０００３】ここで、例えばメモリ動作の高速化を図る
ために、メモリセルに接続されているビット線の電位を
常にプルアップしておき、メモリセルからの読み出し時
のビット線の信号振幅を小さく抑えるようにした回路を
考える。
【０００４】図５は、従来のメモリＬＳＩの一部を示し
ている。ここで、ＢＬ、／ＢＬは相補的なビット線対、
ＭＣ…は上記ビット線対ＢＬ、／ＢＬに接続されている
メモリセル（例えばＳＲＡＭセル）、ＳＡは上記ビット
線対ＢＬ、／ＢＬに接続されているセンスアンプ、ＴＰ
…は上記ビット線対ＢＬ、／ＢＬと電源ノードとの間に
接続されているプルアップ用のＰＭＯＳトランジスタで
ある。
【０００５】上記回路の通常動作時において、あるＳＲ
ＡＭセルＭＣがアクセスされた時に、このＳＲＡＭセル
ＭＣのドライブ用の２個のＮＭＯＳトランジスタ（図示
せず）のうちの一方がオンになり、このオンになったＮ
ＭＯＳトランジスタＴＮ１に接続されている一方のビッ
ト線（例えばＢＬ）を通して前記プルアップ用のＰＭＯ
ＳトランジスタＴＰから電流が流れ、この一方のビット
線ＢＬが“Ｌ”レベルになる。
【０００６】この場合、上記一方のビット線ＢＬに貫通
電流が流れ、このビット線ＢＬの“Ｌ”レベルが電源電
位Ｖccと接地電位Ｖssとの中間レベルになる、つまり、
ビット線ＢＬの信号振幅が小さく抑えられる。
【０００７】従って、次のアクセスサイクルに移る時に
プルアップ用のＰＭＯＳトランジスタＴＰがビット線Ｂ
Ｌ、／ＢＬの電位をプリチャージレベル（電源電位Ｖc
c）までプルアップする時、それに要する時間が短くて
済む。即ち、アクセスサイクルの短縮、メモリ動作の高
速化が実現される。
【０００８】しかし、上記したような回路は、前記した
ように動作周波数を一時的に低くするだけでは、貫通電
流は減らず、ＤＣ消費電流に対する削減効果はない。即
ち、動作周波数を低くした場合、メモリセルを選択駆動
するためのワード線駆動信号の変化の周期も長くなり、
貫通電流が流れる期間も長くなる。
【０００９】また、センスアンプとして、電流ミラー型
のものを用いた場合、高速化のために大きな電流を流す
が、この電流は、前記したように動作周波数を低くして
も減らない。
【００１０】
【発明が解決しようとする課題】上記したように従来の
ＬＳＩは、ある回路ブロックの機能を使用しない期間に
その回路ブロックの動作周波数を通常動作時よりも低く
した場合に、ＡＣ消費電流を削減できてもＤＣ消費電流
に対する削減効果はないという問題があった。
【００１１】本発明は上記の問題点を解決すべくなされ
たもので、複数の回路ブロックのうちのある回路ブロッ
クの機能を使用しない期間に、その回路ブロックのＡＣ
消費電流だけでなくＤＣ消費電流も削減し得る消費電流
削減機能を有する半導体集積回路を提供することを目的
とする。
【００１２】
【課題を解決するための手段】本発明は、複数の回路ブ
ロックと、この複数の回路ブロックのうちのある回路ブ
ロックの機能を使用しない期間にその回路ブロックの動
作周波数を通常動作時よりも低くするモードに設定する
モード設定回路とを有する消費電流削減機能を有する半
導体集積回路において、このモード設定回路のモード設
定信号に基ずいて前記使用しない回路ブロックにおける
ＤＣ電流源のＤＣ電流値を通常動作時よりも低くするよ
うに制御する制御回路を具備することを特徴とする。
【００１３】
【作用】複数の回路ブロックのうちの使用しない回路ブ
ロックの動作周波数を通常動作時よりも低くすると共に
そのＤＣ電流源のＤＣ電流値を通常動作時よりも低くす
るように制御するので、その回路ブロックのＡＣ消費電
流だけでなくＤＣ消費電流も削減することが可能にな
る。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の消費電流削減機能を有す
るＩＣの一例を示している。このＩＣ１０は、４つの回
路ブロック１〜４に分かれている。５は、４つの回路ブ
ロック１〜４のうちのある回路ブロックの機能を使用し
ない期間に、その回路ブロックの動作周波数を通常動作
時よりも低くするモードに設定するためのモード制御信
号ＣＴＲＬ１、…、ＣＴＲＬ４を出力するモード設定回
路である。
【００１５】６は、このＩＣの回路全体を制御するため
に設けられ、前記回路ブロック１〜４の動作を規定する
クロック信号ＣＬＫ１、…、ＣＬＫ４を出力する主制御
回路である。
【００１６】副制御回路１２１〜１２４は、前記回路ブ
ロック１〜４に対応して設けられており、対応してモー
ド制御信号ＣＴＲＬ１、…、ＣＴＲＬ４およびクロック
信号ＣＬＫ１、…、ＣＬＫ４を受け取る。そして、受け
取ったモード制御信号に基づいて、対応する回路ブロッ
クを通常モードで動作させるか通常動作時よりも低い周
波数で動作させる（特殊モードで動作させる）かを制御
する。また、受け取ったモード制御信号に基づいて、対
応する回路ブロック内のＤＣ電流源のＤＣ電流値を、通
常モード動作時には通常値にし、特殊モード動作時には
通常動作時よりも低くするように制御する。
【００１７】図２は、本発明の第１実施例に係るメモリ
ＬＳＩの一部を示している。このメモリＬＳＩは、複数
の回路ブロックに分かれており、この複数の回路ブロッ
クのうちのある回路ブロック（本例ではメモリセルアレ
イ）の機能を使用しない期間にそのメモリセルアレイの
動作を規定するクロック信号の周波数（動作周波数）を
通常動作時よりも低くするモードに設定するモード設定
回路１１と、このモード設定回路１１のモード設定信号
に基ずいて前記メモリセルアレイにおけるＤＣ電流源の
ＤＣ電流値を通常動作時よりも低くするように制御し、
同時に、クロック信号の周波数を通常動作時よりも低く
するように制御する制御回路１２とを具備する。
【００１８】この制御回路１２は、メモリセルアレイに
おけるＤＣ電流源のＤＣ電流値を減らす割合の下限を上
記メモリセルアレイの動作周波数を低くする割合までと
するように制御することが望ましい。
【００１９】図２は、上記メモリセルアレイにおける１
カラム分のメモリセル（例えばＳＲＡＭセル）ＭＣ…
と、１カラム分の相補的なビット線対ＢＬ、／ＢＬと、
上記ビット線対ＢＬ、／ＢＬに接続されている例えば電
流ミラー型のセンスアンプＳＡと負荷回路１３を示して
いる。
【００２０】なお、ＳＥはセンスアンプ起動信号（セン
スイネーブル信号）である。上記負荷回路１３は、メモ
リ動作の高速化を図るためにビット線対ＢＬ、／ＢＬの
電位を常にプルアップし、メモリセルＭＣからの読み出
し時のビット線の信号振幅を小さく抑えるために設けら
れており、ＤＣ電流源を形成している。
【００２１】また、上記負荷回路１３のＤＣ電流値を２
段階に制御し得るように、上記負荷回路１３は２個のプ
ルアップ用のＰＭＯＳトランジスタＰ１、Ｐ２を有して
おり、前記制御回路１２が前記モード設定信号に基ずい
て一方のＰＭＯＳトランジスタＰ２を選択的にオフ状態
に制御するように構成されている。
【００２２】即ち、上記負荷回路１３は、電源ノードと
ビット線ＢＬ、／ＢＬとの間にそれぞれ接続されたノー
マリーオン型のＰＭＯＳトランジスタＴＰ１と、電源ノ
ードとビット線ＢＬ、／ＢＬとの間にそれぞれ接続され
たＰＭＯＳトランジスタＴＰ２とを有する。
【００２３】このＰＭＯＳトランジスタＴＰ２は、前記
制御回路１２からの制御信号ＣＴＲＬ（通常動作時に
“Ｌ”レベル、パワーセーブモードの時に“Ｈ”レベ
ル）によりオン／オフ制御される。また、上記オン／オ
フ型のＰＭＯＳトランジスタＴＰ２は、前記ノーマリー
オン型のＰＭＯＳトランジスタＰ１と同じサイズでも異
なるサイズでもよい。
【００２４】図２のメモリセルアレイの通常動作時に
は、負荷回路１３のＰＭＯＳトランジスタＴＰ１、ＴＰ
２はそれぞれオン状態に制御されており、負荷回路１３
のＤＣ電流値は必要十分な大きさになっている。
【００２５】そして、あるＳＲＡＭセルＭＣがアクセス
された時に、このＳＲＡＭセルＭＣのドライブ用の２個
のＮＭＯＳトランジスタ（図示せず）のうちの一方がオ
ンになり、このオンになったＮＭＯＳトランジスタＴＮ
１に接続されている一方のビット線（例えばＢＬ）を通
して前記プルアップ用のＰＭＯＳトランジスタＴＰ１か
ら電流が流れ、この一方のビット線ＢＬが“Ｌ”レベル
になる。
【００２６】この場合、上記一方のビット線ＢＬに貫通
電流が流れ、このビット線ＢＬの“Ｌ”レベルが電源電
位Ｖccと接地電位Ｖssとの中間レベルになる、つまり、
ビット線ＢＬの信号振幅が小さく抑えられる。
【００２７】従って、次のアクセスサイクルに移る時に
プルアップ用のＰＭＯＳトランジスタＴＰ１、ＴＰ２が
ビット線の電位をプリチャージレベル（電源電位Ｖcc）
までプルアップする時、それに要する時間が短くて済む
ので、アクセスサイクルの短縮、メモリ動作の高速化が
実現される。
【００２８】これに対して、図２のメモリセルアレイが
使用されない期間（パワーセーブモード）においては、
その動作周波数を通常動作時よりも低くすると共に前記
負荷回路１３のＰＭＯＳトランジスタＴＰ２をオフ状態
に制御するので、上記メモリセルアレイのＡＣ消費電流
が削減されるだけでなく、上記負荷回路１３のＤＣ電流
値が通常動作時よりも低くなってＤＣ消費電流も削減さ
れる。
【００２９】この時、センスイネーブル信号ＳＥは、前
記したように動作周波数が低くされることに連動して、
メモリセルのアクセスが開始してからセンスアンプＳＡ
を起動するまでの時間が長くなるように制御される。
【００３０】なお、上記実施例では、使用しない回路ブ
ロックの動作周波数を低くするためのモード設定信号を
１つ出力し、この１つのモード設定信号に基ずいて負荷
回路１３の１つのＰＭＯＳトランジスタＰ２をオフ制御
する例を示したが、本発明は上記実施例に限られるもの
ではなく、種々の変形実施が可能である。
【００３１】その一例としては、モード設定回路１１と
して、使用しない回路ブロックの動作周波数に応じた複
数のモード設定信号を出力するように変更し、負荷回路
１３として、２個以上のオン／オフ型のＰＭＯＳトラン
ジスタを各別に制御し得るように変更し、制御回路１２
として、前記動作周波数に応じた複数のモード設定信号
に基ずいて負荷回路の複数のＰＭＯＳトランジスタを各
別にオフ制御するように変更するようにしてもよい。
【００３２】これにより、ＤＣ電流値を３段階以上に制
御し、動作周波数に応じた最適なパワーマネージメント
が可能になる。また、他の例としては、モード設定回路
１１として、使用しない回路ブロックの動作周波数に応
じたモード設定信号を出力するように変更し、制御回路
１２として、上記動作周波数に応じたモード設定信号に
基ずいて負荷回路１３のＤＣ電流値を決める電流制御信
号の電圧値を複数段階に制御するように変更することに
より、ＤＣ電流値を複数段階に制御してもよい。
【００３３】そして、上記いずれの場合も、ＤＣ電流源
のＤＣ電流値を減らす割合の下限を動作周波数を低くす
る割合までとするように制御することが望ましい。さら
に、上記した各例において、例えば図２に示したよう
に、ＰＭＯＳトランジスタＴＰ１を常にオン状態に制御
していたが、パワーセーブモードでの動作周波数が十分
低ければ、ＰＭＯＳトランジスタＴＰ１をオフするよう
に制御してもよい。即ち、ＰＭＯＳトランジスタＴＰ１
に常にＤＣ電流を流すようにしなくてもよく、パワーセ
ーブモードでのＤＣ電流を零にするように制御してもよ
い。
【００３４】図３は、本発明の第２実施例に係るメモリ
ＬＳＩの一部を示している。このメモリＬＳＩの回路
は、図２に示した回路と比べて、センスアンプＳＡ´が
異なり、その他は同じであるので図２中と同一符号を付
している。
【００３５】上記センスアンプＳＡ´は、前記ビット線
ＢＬ、／ＢＬに対応して接続された駆動用の２個のＮＭ
ＯＳトランジスタＴＮ３、ＴＮ４と、電流ミラー型負荷
回路を形成する２個のＰＭＯＳトランジスタＴＰ３、Ｔ
Ｐ４と、上記２個のＮＭＯＳトランジスタＴＮ３、ＴＮ
４のソース共通接続ノード２０とＶssノードとの間に接
続されているセンスアンプ起動用（ＤＣ電流源用）の例
えば３個のＮＭＯＳトランジスタＴＮ５、ＴＮ６、ＴＮ
７とからなる。
【００３６】上記３個の起動用トランジスタＴＮ５、Ｔ
Ｎ６、ＴＮ７のうちの第１の起動用トランジスタＴＮ５
は、前記ソース共通接続ノード２０とＶssノードとの間
に接続されており、そのゲートには、センスイネーブル
信号ＳＥが入力する。
【００３７】前記３個の起動用トランジスタのうちの第
２の起動用トランジスタＴＮ６および第３の起動用トラ
ンジスタＴＮ７は、互いに直列に接続され、前記ソース
共通接続ノード２０とＶssノードとの間で前記第１の起
動用トランジスタＴＮ５とは並列に接続されている。そ
して、前記第２の起動用トランジスタＴＮ６のゲートに
は、前記センスイネーブル信号ＳＥが入力する。また、
前記第３の起動用トランジスタＴＮ７のゲートには、前
記制御回路１２からの制御信号ＣＴＲＬがインバータ回
路２１により反転された信号が入力する。
【００３８】次に、図３の回路の動作について、図２の
回路の動作と異なる点を説明する。起動用トランジスタ
ＴＮ５およびＴＮ６は、センスイネーブル信号ＳＥが活
性状態（“Ｈ”レベル）の時には常にオン状態に制御さ
れる。また、起動用トランジスタＴＮ７は、通常動作時
には、制御信号ＣＴＲＬが非活性状態（“Ｌ”レベル）
になり、インバータ回路２１の出力が“Ｈ”レベルにな
るので、オン状態に制御され、起動用トランジスタＴＮ
６、ＴＮ７からなる電流経路が生じる。
【００３９】これに対して、パワーセーブモード期間に
は、制御信号ＣＴＲＬが活性状態（“Ｈ”レベル）にな
り、インバータ回路２１の出力が“Ｌ”レベルになるの
で、起動用トランジスタＴＮ７はオフ状態に制御され、
起動用トランジスタＴＮ６、ＴＮ７からなる電流経路は
なくなる。
【００４０】図４は、本発明の第３実施例に係るメモリ
ＬＳＩの一部を示している。このメモリＬＳＩの回路
は、図２に示した回路と比べて、センスアンプおよびそ
の制御が異なり、その他は同じであるので図２中と同一
符号を付している。
【００４１】この回路において、センスアンプは、第１
のセンスアンプＳＡ１と第２のセンスアンプＳＡ２と
が、ビット線対ＢＬ、／ＢＬに対する接続関係が逆とな
るように並列に接続されている。
【００４２】第１のセンスアンプＳＡ１は、図２中に示
したセンスアンプＳＡと同じ構成であり、センスイネー
ブル信号ＳＥが起動用トランジスタＴＮ５のゲートに直
接に入力する。
【００４３】第２のセンスアンプＳＡ２は、図３中に示
したセンスアンプＳＡ´と比べて、起動用トランジスタ
ＴＮ５が省略された構成であり、センスイネーブル信号
ＳＥが起動用トランジスタＴＮ６のゲートに入力し、制
御信号ＣＴＲＬの反転信号／ＣＴＲＬが起動用トランジ
スタＴＮ７のゲートに入力する。
【００４４】この第２のセンスアンプＳＡ２の出力ノー
ドｂとＶccノードとの間にプルアップ用のＰＭＯＳトラ
ンジスタＴＰ５が接続されており、そのゲートには、前
記制御信号ＣＴＲＬの反転信号／ＣＴＲＬが入力する。
【００４５】そして、第１のセンスアンプＳＡ１の出力
ノードａは、二入力の排他的オア回路３１の一方の入力
端に接続されており、第２のセンスアンプＳＡ２の出力
はインバータ回路３２により反転され、この反転信号が
前記排他的オア回路３１の他方の入力となる。
【００４６】次に、図４の回路の動作について、図２の
回路の動作と異なる点を説明する。第１のセンスアンプ
ＳＡ１は、センスイネーブル信号ＳＥが活性状態
（“Ｈ”レベル）の時には、起動用トランジスタＴＮ５
がオン状態に制御され、センス動作が可能な状態に制御
される。
【００４７】また、第２のセンスアンプＳＡ２は、通常
動作時には制御信号ＣＴＲＬが非活性状態（“Ｌ”レベ
ル）になるので、起動用トランジスタＴＮ７がオン状態
に制御され、センス動作が可能な状態に制御される。
【００４８】これに対して、パワーセーブモード期間に
は、制御信号ＣＴＲＬが活性状態（“Ｈ”レベル）にな
るので、起動用トランジスタＴＮ７がオフ状態に制御さ
れ、センス動作が不可能な状態に制御される。このパワ
ーセーブモード期間には、第２のセンスアンプＳＡ２の
出力は、プルアップ用のＰＭＯＳトランジスタＴＰ５に
よりＶcc電位にプルアップされて固定され、前記インバ
ータ回路３２の出力は“Ｌ”レベルになるので、排他的
オア回路３１の出力は第１のセンスアンプＳＡ１の出力
と一致する。
【００４９】また、上記上記各実施例は、メモリＬＳＩ
を示したが、本発明はメモリＬＳＩに限られるものでは
なく、プルアップ用のＤＣ電流源を有するロジックＬＳ
Ｉなど、他のＬＳＩにも適用可能である。
【００５０】
【発明の効果】上述したように本発明の消費電流削減機
能を有する半導体集積回路によれば、複数の回路ブロッ
クのうちのある回路ブロックの機能を使用しない期間
に、その回路ブロックのＡＣ消費電流だけでなくＤＣ消
費電流も削減でき、最適なパワーマネージメントが可能
になる。
【図面の簡単な説明】
【図１】本発明のＩＣの一例を示すブロック図。
【図２】本発明の第１実施例に係るメモリＬＳＩの一部
を示す回路図。
【図３】本発明の第２実施例に係るメモリＬＳＩの一部
を示す回路図。
【図４】本発明の第３実施例に係るメモリＬＳＩの一部
を示す回路図。
【図５】従来のメモリＬＳＩの一部を示す回路図。
【符号の説明】
５、１１…モード設定回路、１２、１２１〜１２４…制
御回路、１３…負荷回路、２１、３２…インバータ回
路、３１…排他的オア回路、ＴＰ１〜ＴＰ５…ＰＭＯＳ
トランジスタ、ＴＮ３〜ＴＮ７…ＮＭＯＳトランジス
タ。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 複数の回路ブロックと、 この複数の回路ブロックのうちのある回路ブロックの機
    能を使用しない期間にその回路ブロックの動作周波数を
    通常動作時よりも低くするモードに設定するモード設定
    回路と、 このモード設定回路のモード設定信号に基ずいて前記使
    用しない回路ブロックにおけるＤＣ電流源のＤＣ電流値
    を通常動作時よりも低くするように制御し、同時に、そ
    の回路ブロックの動作周波数を通常動作時よりも低くす
    るように制御する制御回路とを具備することを特徴とす
    る消費電流削減機能を有する半導体集積回路。
  2. 【請求項２】 請求項１記載の半導体集積回路におい
    て、 前記制御回路は、前記使用しない回路ブロックにおける
    ＤＣ電流源のＤＣ電流値を減らす割合の下限を上記使用
    しない回路ブロックの動作周波数を低くする割合までと
    するように制御することを特徴とする消費電流削減機能
    を有する半導体集積回路。
  3. 【請求項３】 請求項１記載の半導体集積回路におい
    て、 前記ＤＣ電流源は複数個の電流源を有し、 前記制御回路は、前記モード設定信号に基ずいて上記複
    数個の電流源を選択的に動作／非動作状態に制御するこ
    とを特徴とする消費電流削減機能を有する半導体集積回
    路。
  4. 【請求項４】 請求項３に記載の半導体集積回路におい
    て、 前記モード設定回路は前記使用しない回路ブロックの動
    作周波数に応じたモード設定信号を出力し、 前記制御回路は、上記動作周波数に応じたモード設定信
    号に基ずいて上記複数個の電流源を選択的に動作／非動
    作状態に制御することによりＤＣ電流値を複数段階に制
    御することを特徴とする消費電流削減機能を有する半導
    体集積回路。
  5. 【請求項５】 請求項１に記載の半導体集積回路におい
    て、 前記モード設定回路は前記使用しない回路ブロックの動
    作周波数に応じたモード設定信号を出力し、 前記制御回路は、上記動作周波数に応じたモード設定信
    号に基ずいて前記ＤＣ電流源のＤＣ電流値を決める電流
    制御信号の電圧値を制御することを特徴とする消費電流
    削減機能を有する半導体集積回路。
  6. 【請求項６】 請求項５に記載の半導体集積回路におい
    て、 前記制御回路は、前記動作周波数に応じたモード設定信
    号に基ずいて前記電流制御信号の電圧値を複数段階に制
    御することによりＤＣ電流値を複数段階に制御すること
    を特徴とする消費電流削減機能を有する半導体集積回
    路。
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