JP2754906B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2754906B2 JP2754906B2 JP2301866A JP30186690A JP2754906B2 JP 2754906 B2 JP2754906 B2 JP 2754906B2 JP 2301866 A JP2301866 A JP 2301866A JP 30186690 A JP30186690 A JP 30186690A JP 2754906 B2 JP2754906 B2 JP 2754906B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路に係り、特にBiCMOS回路に
よるECLワイヤードオア回路を含む半導体集積回路に関
する。
よるECLワイヤードオア回路を含む半導体集積回路に関
する。
［従来の技術］ ECL（emitter coupled logic）回路は、１組のバイポ
ーラトランジスタをエミッタ結合して差動増幅器として
動作させるため論理振幅がCMOS回路に比べて小さく800m
V〜1600mV程度である。この微小な論理振幅動作のた
め、配線抵抗及び配線容量による遅延が少なく、超高速
の半導体集積回路に広く使用されている。
ーラトランジスタをエミッタ結合して差動増幅器として
動作させるため論理振幅がCMOS回路に比べて小さく800m
V〜1600mV程度である。この微小な論理振幅動作のた
め、配線抵抗及び配線容量による遅延が少なく、超高速
の半導体集積回路に広く使用されている。
第６図はこのようなECL回路の基本回路を示す。第６
図に示したLCE基本回路は２つの構成要素部分からな
る。第１の構成要素は、端子Ａから入力信号を受けるバ
イポーラトランジスタQ1と、入力信号の高レベルと低レ
ベルの中央の閾値レベルに設定される電圧ＶR1を受ける
バイポーラトランジスタQ2と、バイポーラトランジスタ
Q3及び抵抗R3からなる定電流回路CSとより構成される差
動アンプ部DAであり、そして第２の構成要素は負荷抵抗
R1及びR2から発生する信号を受けるバイポーラトランジ
スタQ4及びQ5と、バイポーラトランジスタQ6及びQ7並び
に抵抗R4及びR5を備えたなる定電流回路CSとから構成さ
れるエミッタフォロワ部EFである。エミッタフォロワ部
EFから次段へ入力信号と同相及び逆相の信号が夫々端子
Ａ′及び▲▼が出力される。このエミッタフォロワ
部EFの定電流回路CSは、出力端子Ａ′及び▲▼に寄
生的に接続される負荷容量の放電を行い出力端子Ａ′又
は▲▼を高電位から低電位に変化させる。エミッタ
フォロワ部EFの定電流回路CSの定電流値は、負荷容量の
値にもよるが、通常0.2mA〜0.6mA程度である。
図に示したLCE基本回路は２つの構成要素部分からな
る。第１の構成要素は、端子Ａから入力信号を受けるバ
イポーラトランジスタQ1と、入力信号の高レベルと低レ
ベルの中央の閾値レベルに設定される電圧ＶR1を受ける
バイポーラトランジスタQ2と、バイポーラトランジスタ
Q3及び抵抗R3からなる定電流回路CSとより構成される差
動アンプ部DAであり、そして第２の構成要素は負荷抵抗
R1及びR2から発生する信号を受けるバイポーラトランジ
スタQ4及びQ5と、バイポーラトランジスタQ6及びQ7並び
に抵抗R4及びR5を備えたなる定電流回路CSとから構成さ
れるエミッタフォロワ部EFである。エミッタフォロワ部
EFから次段へ入力信号と同相及び逆相の信号が夫々端子
Ａ′及び▲▼が出力される。このエミッタフォロワ
部EFの定電流回路CSは、出力端子Ａ′及び▲▼に寄
生的に接続される負荷容量の放電を行い出力端子Ａ′又
は▲▼を高電位から低電位に変化させる。エミッタ
フォロワ部EFの定電流回路CSの定電流値は、負荷容量の
値にもよるが、通常0.2mA〜0.6mA程度である。
第２図はこのECL回路を半導体メモリに適用して４つ
のアドレス信号から16個のデコーダ信号を出力させるデ
コーダ回路を構成した例を示す。
のアドレス信号から16個のデコーダ信号を出力させるデ
コーダ回路を構成した例を示す。
第２図において、ECL回路からなるアドレスバッファ
ａは、例えばアドレス入力信号X0を受けて同相及び逆相
の信号X0′及び▲▼を夫々出力する。バイポーラ
トランジスタQ3及びQ4はマルチエミッタ構造で、信号線
１及び２に入力信号X0と逆相の信号▲▼が供給さ
れ、信号線３及び４に入力信号X0と同相の信号X0′が供
給される。同様に他のアドレス信号X1が供給されるアド
レスバッファａからも信号X1′及び▲▼が各２系
統ずつ出力され、信号X1′は信号線１及び３に供給さ
れ、信号▲▼は信号線２及び４に供給される。次
にこれらの信号線１〜４の電位とアドレス信号X0及びX1
との関係について説明する。
ａは、例えばアドレス入力信号X0を受けて同相及び逆相
の信号X0′及び▲▼を夫々出力する。バイポーラ
トランジスタQ3及びQ4はマルチエミッタ構造で、信号線
１及び２に入力信号X0と逆相の信号▲▼が供給さ
れ、信号線３及び４に入力信号X0と同相の信号X0′が供
給される。同様に他のアドレス信号X1が供給されるアド
レスバッファａからも信号X1′及び▲▼が各２系
統ずつ出力され、信号X1′は信号線１及び３に供給さ
れ、信号▲▼は信号線２及び４に供給される。次
にこれらの信号線１〜４の電位とアドレス信号X0及びX1
との関係について説明する。
例えば、アドレス信号X0及びX1が、共にECLレベルの
低電位（通常、最高電位ＶCC＝0V）で入力信号の高電位
及び低電位は夫々−1.6V及び−2.4V、基準定電圧ＶR1は
−2.0Vとする）のときを考える。信号線１〜４は、第２
図に示すように、信号X0′，▲▼,X1′及び▲
▼の各２つの信号のエミッタフォロワ出力がワイヤ
ードオア接続され、信号X0′及びX1′は低電位であり、
信号▲▼及び▲▼は高電位であるので、信
号X0′とX1′が接続されている信号線３のみが低電位
で、他の信号線はアドレスバッファの出力信号X0′，▲
▼,X1′及び▲▼の少なくとも１つが高電
位であるため、高電位となる。即ち選択された信号線は
低電位となる。第２図において、入力信号X2及びX3と信
号線５〜８との関係も同様であり、信号線５〜８のうち
１本の信号線が選択されて低電位となる。
低電位（通常、最高電位ＶCC＝0V）で入力信号の高電位
及び低電位は夫々−1.6V及び−2.4V、基準定電圧ＶR1は
−2.0Vとする）のときを考える。信号線１〜４は、第２
図に示すように、信号X0′，▲▼,X1′及び▲
▼の各２つの信号のエミッタフォロワ出力がワイヤ
ードオア接続され、信号X0′及びX1′は低電位であり、
信号▲▼及び▲▼は高電位であるので、信
号X0′とX1′が接続されている信号線３のみが低電位
で、他の信号線はアドレスバッファの出力信号X0′，▲
▼,X1′及び▲▼の少なくとも１つが高電
位であるため、高電位となる。即ち選択された信号線は
低電位となる。第２図において、入力信号X2及びX3と信
号線５〜８との関係も同様であり、信号線５〜８のうち
１本の信号線が選択されて低電位となる。
次に、これらの信号線１〜８により16個のECLゲート
ｂのうちの１つが選択されるという原理について説明す
る。２入力のECLゲートｂでは、出力はこの場合ノア（N
OR）出力となる。第２図において、ECLゲートｂのバイ
ポーラトランジスタQ5は、信号線１〜４のうちの１本と
接続され、バイポーラトランジスタQ6は信号線５〜８の
うちの１本と接続される。16個のECLゲートｂは４グル
ープのECLゲート群ｂ−１〜ｂ−４に分けられる。例え
ばECLゲート群ｂ−１の中の４つの２入力ECLゲートｂの
一方の入力端子には、入力信号X0及びX1から選択される
信号線１〜４の信号が夫々入力され、他方の入力端子に
は、入力信号X2及びX3から選択される信号線５〜８のう
ちの信号線５の信号が共通に入力される。同様に他のEC
Lゲート群ｂ−２〜ｂ−４に含まれる４つのECLゲートｂ
も一方の入力端子には信号線１〜４が接続され、他方の
入力端子にはECLゲート群ｂ−２、ｂ−３及びｂ−４に
夫々信号線６、７及び８が共通に入力される。前述のよ
うに信号線１〜４及び５〜８は夫々１本のみが低電位で
他は高電位となる。この結果、信号線５〜８によりECL
ゲート群ｂ−１〜ｂ−４のうちの１つが選択される。例
えば、信号線５が選択され低電位となり他の信号線６〜
８は高電位とするとECLゲート群ｂ−１以外のECLゲート
ｂは全て低電位を出力する。信号線５は低電位なので、
ECLゲート群ｂ−１に含まれる４つのECLゲートｂは、信
号線１〜４により、その出力電位が決定される。今、例
えば信号線１が選択され低電位のとき、ECLゲートｂの
出力のうち出力端子11のみが高電位となり、他の出力端
子21,31及び41は低電位となる。即ち入力信号X0,X1,X2
及びX3により16個のECLゲートのうち１つが選択される
ことになる。
ｂのうちの１つが選択されるという原理について説明す
る。２入力のECLゲートｂでは、出力はこの場合ノア（N
OR）出力となる。第２図において、ECLゲートｂのバイ
ポーラトランジスタQ5は、信号線１〜４のうちの１本と
接続され、バイポーラトランジスタQ6は信号線５〜８の
うちの１本と接続される。16個のECLゲートｂは４グル
ープのECLゲート群ｂ−１〜ｂ−４に分けられる。例え
ばECLゲート群ｂ−１の中の４つの２入力ECLゲートｂの
一方の入力端子には、入力信号X0及びX1から選択される
信号線１〜４の信号が夫々入力され、他方の入力端子に
は、入力信号X2及びX3から選択される信号線５〜８のう
ちの信号線５の信号が共通に入力される。同様に他のEC
Lゲート群ｂ−２〜ｂ−４に含まれる４つのECLゲートｂ
も一方の入力端子には信号線１〜４が接続され、他方の
入力端子にはECLゲート群ｂ−２、ｂ−３及びｂ−４に
夫々信号線６、７及び８が共通に入力される。前述のよ
うに信号線１〜４及び５〜８は夫々１本のみが低電位で
他は高電位となる。この結果、信号線５〜８によりECL
ゲート群ｂ−１〜ｂ−４のうちの１つが選択される。例
えば、信号線５が選択され低電位となり他の信号線６〜
８は高電位とするとECLゲート群ｂ−１以外のECLゲート
ｂは全て低電位を出力する。信号線５は低電位なので、
ECLゲート群ｂ−１に含まれる４つのECLゲートｂは、信
号線１〜４により、その出力電位が決定される。今、例
えば信号線１が選択され低電位のとき、ECLゲートｂの
出力のうち出力端子11のみが高電位となり、他の出力端
子21,31及び41は低電位となる。即ち入力信号X0,X1,X2
及びX3により16個のECLゲートのうち１つが選択される
ことになる。
以上で、エミッタフォロワ出力のワイヤードオア接続
によりECLゲートが選択される様子を説明したが、ECLゲ
ート使用時に問題となる消費電力について述べる。CMOS
及びBiCMOSゲートはその出力が定常状態なら直流電流は
流れず、消費電力は発生しない。それ故、デコーダ回路
にCMOS及びBiCMOSゲートを使用する場合、定常状態では
消費電力を考慮する必要がない。しかしながら、ECLゲ
ートの場合、定電流源の電流を、対をなすバイポーラト
ランジスタからなる差動増幅器で左右のバイポーラトラ
ンジスタに分流させて出力を取り出すため、ECLゲート
の出力状態に拘らず常に一定の消費電流が発生する。こ
の消費電流はECLゲートでデコーダを構成した場合に顕
著であり、例えば第２図に示す従来のデコーダ回路にお
いて、ECLゲートb1つで通常0.5mAの定電流を消費する
（この定電流回路はバイポーラトランジスタQ9と抵抗R4
とから構成される。）。このECLゲートｂは、16個ある
から、この部分のデコーダ回路で0.5mA×16＝8mA消費す
る。実際の16KビットECLRAMでは、メモリセルアレイは
例えば128×128のマトリクス状に配置されるので、ECL
ゲートｂは256個必要である。このため、消費電力は16K
ビットECLRAM全体の消費電力の半分にも達し、高集積化
の大きな障害となっていた。
によりECLゲートが選択される様子を説明したが、ECLゲ
ート使用時に問題となる消費電力について述べる。CMOS
及びBiCMOSゲートはその出力が定常状態なら直流電流は
流れず、消費電力は発生しない。それ故、デコーダ回路
にCMOS及びBiCMOSゲートを使用する場合、定常状態では
消費電力を考慮する必要がない。しかしながら、ECLゲ
ートの場合、定電流源の電流を、対をなすバイポーラト
ランジスタからなる差動増幅器で左右のバイポーラトラ
ンジスタに分流させて出力を取り出すため、ECLゲート
の出力状態に拘らず常に一定の消費電流が発生する。こ
の消費電流はECLゲートでデコーダを構成した場合に顕
著であり、例えば第２図に示す従来のデコーダ回路にお
いて、ECLゲートb1つで通常0.5mAの定電流を消費する
（この定電流回路はバイポーラトランジスタQ9と抵抗R4
とから構成される。）。このECLゲートｂは、16個ある
から、この部分のデコーダ回路で0.5mA×16＝8mA消費す
る。実際の16KビットECLRAMでは、メモリセルアレイは
例えば128×128のマトリクス状に配置されるので、ECL
ゲートｂは256個必要である。このため、消費電力は16K
ビットECLRAM全体の消費電力の半分にも達し、高集積化
の大きな障害となっていた。
［発明が解決しようとする課題］ 従来のECLゲートによるデコーダ回路は、出力端子の
電位によらず、つまり選択及び非選択状態のいずれであ
るかに拘らず、常に一定の電流が流れるため、大きな消
費電流が発生し、高集積化を妨げる一因となっていた。
電位によらず、つまり選択及び非選択状態のいずれであ
るかに拘らず、常に一定の電流が流れるため、大きな消
費電流が発生し、高集積化を妨げる一因となっていた。
本発明はかかる問題点に鑑みてなされたものであっ
て、ECLゲートを用いてしかも消費電力を少なくするこ
とができる半導体集積回路を提供することを目的とす
る。
て、ECLゲートを用いてしかも消費電力を少なくするこ
とができる半導体集積回路を提供することを目的とす
る。
［課題を解決するための手段］ 本発明に係る半導体集積回路は、ECLゲートにより構
成されるデコード回路において、第１のアドレス信号を
受ける第１のECLゲートの出力信号と第２のアドレス信
号を受ける第２のECLゲートの出力信号とが入力される
第３のECLゲートを備え、前記第３のECLゲートはMOSト
ランジスタを定電流源とし、前記MOSトランジスタのイ
ンピーダンスは前記第１又は第２のECLゲートの出力信
号により制御されることを特徴とする。
成されるデコード回路において、第１のアドレス信号を
受ける第１のECLゲートの出力信号と第２のアドレス信
号を受ける第２のECLゲートの出力信号とが入力される
第３のECLゲートを備え、前記第３のECLゲートはMOSト
ランジスタを定電流源とし、前記MOSトランジスタのイ
ンピーダンスは前記第１又は第２のECLゲートの出力信
号により制御されることを特徴とする。
［作用］ 本発明の半導体集積回路においては、例えばECLゲー
トのデコーダ回路で非選択状態のECLゲートの定電流源
のMOSトランジスタのゲート電圧を下げることにより、
前記ECLゲートの定電流源のMOSトランジスタのインピー
ダンスを制御して、不要な消費電流を大幅に削減するこ
とが可能となる。
トのデコーダ回路で非選択状態のECLゲートの定電流源
のMOSトランジスタのゲート電圧を下げることにより、
前記ECLゲートの定電流源のMOSトランジスタのインピー
ダンスを制御して、不要な消費電流を大幅に削減するこ
とが可能となる。
［実施例］ 以下、添付の図面を参照して、本発明の実施例につい
て説明する。
て説明する。
第１図は、本発明の第１の実施例に係る半導体集積回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
アドレス入力信号X0,X1,X2及びX3を受けるアドレスバ
ッファａは第２図に示した従来例におけるアドレスバッ
ファと同様であり、信号線１〜８の選択も第２図の従来
例と同様である。第１図においてECLゲートｂ′は、第
２図の従来例とは異なり定電流源としてnMOSトランジス
タM1及びM2を使用している。更に、出力レベルのクラン
プ用としてダイオードD1を追加している。レベル変換回
路L/CとCMOSインバータINVの組み合わせからなるゲート
電圧制御回路ｆはアドレスバッファの出力X0′及び▲
▼等のECLレベルの信号をCMOSレベルに変換し、定
電流源のnMOSトランジスタM1のゲート電圧を電圧ＶB及
び設置電位GNDのいずれかのレベルに切り換える。
ッファａは第２図に示した従来例におけるアドレスバッ
ファと同様であり、信号線１〜８の選択も第２図の従来
例と同様である。第１図においてECLゲートｂ′は、第
２図の従来例とは異なり定電流源としてnMOSトランジス
タM1及びM2を使用している。更に、出力レベルのクラン
プ用としてダイオードD1を追加している。レベル変換回
路L/CとCMOSインバータINVの組み合わせからなるゲート
電圧制御回路ｆはアドレスバッファの出力X0′及び▲
▼等のECLレベルの信号をCMOSレベルに変換し、定
電流源のnMOSトランジスタM1のゲート電圧を電圧ＶB及
び設置電位GNDのいずれかのレベルに切り換える。
以下、第１図の回路について具体的に説明する。今、
ECLゲート群ｂ′−１に含まれる４個のECLゲートｂ′に
注目する。アドレス信号X2及びX3によりECLゲート群
ｂ′−１〜ｂ′−４のうちのECLゲート群ｂ′−１が選
択されているとする。信号線５はECLレベルの定電位
（−1.6V）を出力しECLゲート群ｂ′−１に含まれる４
つのECLゲートｂ′のバイポーラトランジスタQ6をオフ
させる。更に、この４つのECLゲートｂ′には夫々信号
線１〜４が接続され、例えば信号線１が低電位ならば他
の信号線２〜４は高電位であるので、出力11のECLゲー
トｂ′が選択され出力11に高電位を出力する。このと
き、レベル変換回路L/C及びCMOSインバータINVからなる
ゲート電圧制御回路ｆは信号線５のECLレベルの低電位
を受け、CMOSレベルの高電位（Vccレベル）まで電圧を
反転させ、CMOSインバータINVをオンとし、信号線９の
電位を接地電位GNDまで下げる。この結果、nMOSトラン
ジスタM3はオン、nMOSトランジスタM4はオフとなって定
電流源のnMOSトランジスタM1のゲートに電圧ＶBを印加
し、定電流I1を流す。信号線９によりECLゲート群ｂ′
−１に含まれる残りの３つのECLゲートｂ′にも同様の
電位が供給されるため、定電流I1は４つのECLゲートを
流れる。この定電流I1を従来例と同様0.5mAとすると、E
CLゲート群ｂ′−１で消費される電流は４×I1＝４×0.
5mA＝2mAとなる。他のECLゲート群ｂ′−２〜ｂ′−４
は信号線６〜８がECLの高電位（−0.8V）であるため、
各ECLゲート群にあるゲート電圧制御回路ｆに含まれるn
MOSトランジスタM3及びM4は夫々オフ及びオンとなり、
定電流源用nMOSトランジスタM1のゲート電圧は接地電位
GNDまで下げられECLゲートｂ′の定電流はnMOSトランジ
スタM2により決定される電流I2となる。この電流I2の値
は、非選択時のECLゲート群ｂ′−２〜ｂ′−４に含ま
れるECLゲートｂ′が出力を保持するのに充分な電流で
よく、例えば10μＡ程度でよい。この結果、全部で16個
あるECLゲートｂ′のうち、非選択の12個はわずかにI2
＝10μＡ程度の電流を消費するのみで、結局16個のECL
ゲートｂ′全体では、0.5mA×４＋10μＡ×12＝2.12mA
の消費電流となる。第２図の従来例では0.5mA×16＝8mA
であったのに対し、本発明によるデコーダ部の消費電流
は従来の27％に低減される。
ECLゲート群ｂ′−１に含まれる４個のECLゲートｂ′に
注目する。アドレス信号X2及びX3によりECLゲート群
ｂ′−１〜ｂ′−４のうちのECLゲート群ｂ′−１が選
択されているとする。信号線５はECLレベルの定電位
（−1.6V）を出力しECLゲート群ｂ′−１に含まれる４
つのECLゲートｂ′のバイポーラトランジスタQ6をオフ
させる。更に、この４つのECLゲートｂ′には夫々信号
線１〜４が接続され、例えば信号線１が低電位ならば他
の信号線２〜４は高電位であるので、出力11のECLゲー
トｂ′が選択され出力11に高電位を出力する。このと
き、レベル変換回路L/C及びCMOSインバータINVからなる
ゲート電圧制御回路ｆは信号線５のECLレベルの低電位
を受け、CMOSレベルの高電位（Vccレベル）まで電圧を
反転させ、CMOSインバータINVをオンとし、信号線９の
電位を接地電位GNDまで下げる。この結果、nMOSトラン
ジスタM3はオン、nMOSトランジスタM4はオフとなって定
電流源のnMOSトランジスタM1のゲートに電圧ＶBを印加
し、定電流I1を流す。信号線９によりECLゲート群ｂ′
−１に含まれる残りの３つのECLゲートｂ′にも同様の
電位が供給されるため、定電流I1は４つのECLゲートを
流れる。この定電流I1を従来例と同様0.5mAとすると、E
CLゲート群ｂ′−１で消費される電流は４×I1＝４×0.
5mA＝2mAとなる。他のECLゲート群ｂ′−２〜ｂ′−４
は信号線６〜８がECLの高電位（−0.8V）であるため、
各ECLゲート群にあるゲート電圧制御回路ｆに含まれるn
MOSトランジスタM3及びM4は夫々オフ及びオンとなり、
定電流源用nMOSトランジスタM1のゲート電圧は接地電位
GNDまで下げられECLゲートｂ′の定電流はnMOSトランジ
スタM2により決定される電流I2となる。この電流I2の値
は、非選択時のECLゲート群ｂ′−２〜ｂ′−４に含ま
れるECLゲートｂ′が出力を保持するのに充分な電流で
よく、例えば10μＡ程度でよい。この結果、全部で16個
あるECLゲートｂ′のうち、非選択の12個はわずかにI2
＝10μＡ程度の電流を消費するのみで、結局16個のECL
ゲートｂ′全体では、0.5mA×４＋10μＡ×12＝2.12mA
の消費電流となる。第２図の従来例では0.5mA×16＝8mA
であったのに対し、本発明によるデコーダ部の消費電流
は従来の27％に低減される。
ECLレベルをCMOSレベルに変換するレベル変換回路L/C
は、具体的には第４図に示すようにpMOSトランジスタM
1,M2、nMOSトランジスタM3及びM4を用いた回路で構成す
ることができる。第４図に示すレベル変換回路L/Cは入
力される信号Xpを反転して信号Xpを出力する。また、CM
OSインバータINVは第７図に示すように対をなすpMOSト
ランジスタM5及びnMOSトランジスタM6で構成することが
できる。
は、具体的には第４図に示すようにpMOSトランジスタM
1,M2、nMOSトランジスタM3及びM4を用いた回路で構成す
ることができる。第４図に示すレベル変換回路L/Cは入
力される信号Xpを反転して信号Xpを出力する。また、CM
OSインバータINVは第７図に示すように対をなすpMOSト
ランジスタM5及びnMOSトランジスタM6で構成することが
できる。
次に本発明の第２の実施例について説明する。
第３図は、本発明の第２の実施例に係る半導体集積回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
第３図は128個のECLゲートｂ″をアドレス信号X0〜X6
によりデコードする回路を示している。
によりデコードする回路を示している。
ECLゲートｂ″は３入力ノア（NOR）出力を得るゲート
である。ECLゲート群ｄ−１〜ｄ−４は、夫々８個のECL
ゲートｂ″と１つのゲート電圧制御回路ｆ′からなり、
８個のECLゲートｂ″はアドレス入力信号X0〜X2により
選択される。ECLゲート群ｅ−１〜ｅ−４は夫々４個のE
CLゲート群ｄ−１〜ｄ−４からなり、４個のECLゲート
群ｄ−１〜ｄ−４はアドレス入力信号X3及びX4から選択
される。更に４個のECLゲート群ｅ−１〜ｅ−４はアド
レス入力信号X5及びX6から選択される。基本となるECL
ゲートｂ″の定電流源及びそのnMOSトランジスタのゲー
ト電圧を制御するゲート電圧制御回路ｆ′は第１の実施
例の場合とほぼ同様である。
である。ECLゲート群ｄ−１〜ｄ−４は、夫々８個のECL
ゲートｂ″と１つのゲート電圧制御回路ｆ′からなり、
８個のECLゲートｂ″はアドレス入力信号X0〜X2により
選択される。ECLゲート群ｅ−１〜ｅ−４は夫々４個のE
CLゲート群ｄ−１〜ｄ−４からなり、４個のECLゲート
群ｄ−１〜ｄ−４はアドレス入力信号X3及びX4から選択
される。更に４個のECLゲート群ｅ−１〜ｅ−４はアド
レス入力信号X5及びX6から選択される。基本となるECL
ゲートｂ″の定電流源及びそのnMOSトランジスタのゲー
ト電圧を制御するゲート電圧制御回路ｆ′は第１の実施
例の場合とほぼ同様である。
次に、上述の如く構成された第２の実施例に係る半導
体集積回路の動作について具体的に説明する。
体集積回路の動作について具体的に説明する。
ECLゲートｂ″は３入力ノアゲートであり、このECLゲ
ートｂ″が８個でECLゲート群ｄ−１を形成する。このE
CLゲート群ｄ−１に含まれるECLゲートｂ″には、アド
レス入力信号X3及びX4からの選択信号とアドレス入力信
号X5及びX6からの選択信号とが入力され、更に８個のEC
Lゲートｂ″の選択はアドレス入力信号X0,X1及びX2から
の選択信号により決定される。第１の実施例と異なるの
はゲート電圧制御回路ｆ′が２つのECLレベルのデコー
ダ信号を受けて定電流源のnMOSトランジスタのゲートを
制御している点にある。この第２の実施例ではECLゲー
ト群ｄ−１と同様の回路が全部で16個あり、そのうち15
個のECLゲート群は非選択であるので、ECLゲートｂ″に
は10μＡ程度の定電流が消費されるのみである。従来の
ECLデコーダ回路では0.5mA×128＝64mA消費していた
が、本発明の回路によると0.5mA×８＋10μＡ×120＝5.
2mAとなり、大幅に消費電流が削減できる。
ートｂ″が８個でECLゲート群ｄ−１を形成する。このE
CLゲート群ｄ−１に含まれるECLゲートｂ″には、アド
レス入力信号X3及びX4からの選択信号とアドレス入力信
号X5及びX6からの選択信号とが入力され、更に８個のEC
Lゲートｂ″の選択はアドレス入力信号X0,X1及びX2から
の選択信号により決定される。第１の実施例と異なるの
はゲート電圧制御回路ｆ′が２つのECLレベルのデコー
ダ信号を受けて定電流源のnMOSトランジスタのゲートを
制御している点にある。この第２の実施例ではECLゲー
ト群ｄ−１と同様の回路が全部で16個あり、そのうち15
個のECLゲート群は非選択であるので、ECLゲートｂ″に
は10μＡ程度の定電流が消費されるのみである。従来の
ECLデコーダ回路では0.5mA×128＝64mA消費していた
が、本発明の回路によると0.5mA×８＋10μＡ×120＝5.
2mAとなり、大幅に消費電流が削減できる。
この第２の実施例では、アドレス入力信号X0,X1及びX
2を受けるアドレスバッファとして，力Ｘに対して４個
ずつのＸ′及び▲▼を夫々出力する４出力のアドレ
スバッファｃが用いられる。このような４出力のアドレ
スバッファｃとしては、第５図に示すようにバイポーラ
トランジスタQ1,Q2、マルチエミッタトランジスタQ3,Q
4、抵抗R1,R2及び定電流源Ｉからなる４出力ECL回路を
用いる。また、ECLレベルをCMOSレベルに変換するレベ
ル変換回路L/Cは、第４図の回路にダイオードＤを加え
た第８図に示すような回路を用いる。
2を受けるアドレスバッファとして，力Ｘに対して４個
ずつのＸ′及び▲▼を夫々出力する４出力のアドレ
スバッファｃが用いられる。このような４出力のアドレ
スバッファｃとしては、第５図に示すようにバイポーラ
トランジスタQ1,Q2、マルチエミッタトランジスタQ3,Q
4、抵抗R1,R2及び定電流源Ｉからなる４出力ECL回路を
用いる。また、ECLレベルをCMOSレベルに変換するレベ
ル変換回路L/Cは、第４図の回路にダイオードＤを加え
た第８図に示すような回路を用いる。
［発明の効果］ 以上述べたように、本発明によれば、ECLゲートの定
電流源のMOSトランジスタのインピーダンスを制御し
て、不要な消費電流を大幅に削減することが可能な半導
体集積回路を提供することができる。
電流源のMOSトランジスタのインピーダンスを制御し
て、不要な消費電流を大幅に削減することが可能な半導
体集積回路を提供することができる。
第１図は本発明の第１の実施例に係る半導体集積回路の
構成を示す回路図、第２図は従来の半導体集積回路の一
例の構成を示す回路図、第３図は本発明の第２の実施例
に係る半導体集積回路の構成を示す回路図、第４図は本
発明の第１の実施例で用いるレベル変換回路の構成を示
す回路図、第５図は本発明の第２の実施例で用いる４出
力ECL回路の構成を示す回路図、第６図はECL回路の基本
回路の構成を示す回路図、第７図は本発明の第１の実施
例で用いるCMOSインバータ回路の構成を示す回路図、第
８図は本発明の第２の実施例で用いるレベル変換回路の
構成を示す回路図である。 a,c;アドレスバッファ、ｂ′,b″;ECLゲート、ｂ′−１
〜ｂ′−4,b″−１〜ｂ″−4,d−１〜ｄ−4,e−１〜ｅ
−4;ECLゲート群、f,f′；ゲート電圧制御回路
構成を示す回路図、第２図は従来の半導体集積回路の一
例の構成を示す回路図、第３図は本発明の第２の実施例
に係る半導体集積回路の構成を示す回路図、第４図は本
発明の第１の実施例で用いるレベル変換回路の構成を示
す回路図、第５図は本発明の第２の実施例で用いる４出
力ECL回路の構成を示す回路図、第６図はECL回路の基本
回路の構成を示す回路図、第７図は本発明の第１の実施
例で用いるCMOSインバータ回路の構成を示す回路図、第
８図は本発明の第２の実施例で用いるレベル変換回路の
構成を示す回路図である。 a,c;アドレスバッファ、ｂ′,b″;ECLゲート、ｂ′−１
〜ｂ′−4,b″−１〜ｂ″−4,d−１〜ｄ−4,e−１〜ｅ
−4;ECLゲート群、f,f′；ゲート電圧制御回路
Claims (1)
- 【請求項１】ECLゲートにより構成されるデコード回路
において、第１のアドレス信号を受ける第１のECLゲー
トの出力信号と第２のアドレス信号を受ける第２のECL
ゲートの出力信号とが入力される第３のECLゲートを備
え、前記第３のECLゲートはMOSトランジスタを定電流源
とし、前記MOSトランジスタのインピーダンスは前記第
１又は第２のECLゲートの出力信号により制御されるこ
とを特徴とする半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2301866A JP2754906B2 (ja) | 1990-11-06 | 1990-11-06 | 半導体集積回路 |
| DE69124341T DE69124341T2 (de) | 1990-11-06 | 1991-11-06 | Integrierte Halbleiteranordnung mit ECL-Gatterschaltungen |
| US07/788,579 US5278465A (en) | 1990-11-06 | 1991-11-06 | Semiconductor integrated circuit device having ECL gate group circuits and gate voltage control circuits |
| EP91310278A EP0485200B1 (en) | 1990-11-06 | 1991-11-06 | Semiconductor integrated circuit device having ECL gate circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2301866A JP2754906B2 (ja) | 1990-11-06 | 1990-11-06 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04172714A JPH04172714A (ja) | 1992-06-19 |
| JP2754906B2 true JP2754906B2 (ja) | 1998-05-20 |
Family
ID=17902098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2301866A Expired - Lifetime JP2754906B2 (ja) | 1990-11-06 | 1990-11-06 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5278465A (ja) |
| EP (1) | EP0485200B1 (ja) |
| JP (1) | JP2754906B2 (ja) |
| DE (1) | DE69124341T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05300002A (ja) * | 1992-04-23 | 1993-11-12 | Mitsubishi Electric Corp | 半導体論理回路 |
| JP3142414B2 (ja) * | 1993-05-06 | 2001-03-07 | 株式会社東芝 | 消費電流削減機能を有する半導体集積回路 |
| US6137340A (en) * | 1998-08-11 | 2000-10-24 | Fairchild Semiconductor Corp | Low voltage, high speed multiplexer |
| EP1882473A1 (en) * | 2006-07-28 | 2008-01-30 | Indena S.P.A. | Use of anthocyanosides to prepare formulations for the treatment of mucositis induced by antitumoral drugs |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833634B2 (ja) * | 1979-02-28 | 1983-07-21 | 富士通株式会社 | メモリセルアレイの駆動方式 |
| US4645953A (en) * | 1984-07-03 | 1987-02-24 | Monolithic Memories, Inc. | Current source which saves power in programmable logic array circuitry |
| JPS6143829A (ja) * | 1984-08-07 | 1986-03-03 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS6180586A (ja) * | 1984-09-26 | 1986-04-24 | Hitachi Ltd | 半導体集積回路装置 |
| JPS62100019A (ja) * | 1985-10-25 | 1987-05-09 | Nec Corp | 半導体集積回路 |
| US4713560A (en) * | 1986-06-05 | 1987-12-15 | Fairchild Semiconductor Corporation | Switched impedance emitter coupled logic gate |
| JPS635617A (ja) * | 1986-06-25 | 1988-01-11 | Hitachi Ltd | 半導体回路 |
| JPS63126316A (ja) * | 1986-11-17 | 1988-05-30 | Hitachi Ltd | 半導体集積回路装置 |
| JP2638016B2 (ja) * | 1987-12-14 | 1997-08-06 | 株式会社日立製作所 | 半導体回路 |
| US5128558A (en) * | 1989-10-18 | 1992-07-07 | Texas Instruments Incorporated | High speed, low power consumption voltage switching circuit for logic arrays |
| US5138198A (en) * | 1991-05-03 | 1992-08-11 | Lattice Semiconductor Corporation | Integrated programmable logic device with control circuit to power down unused sense amplifiers |
-
1990
- 1990-11-06 JP JP2301866A patent/JP2754906B2/ja not_active Expired - Lifetime
-
1991
- 1991-11-06 EP EP91310278A patent/EP0485200B1/en not_active Expired - Lifetime
- 1991-11-06 US US07/788,579 patent/US5278465A/en not_active Expired - Fee Related
- 1991-11-06 DE DE69124341T patent/DE69124341T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69124341T2 (de) | 1997-05-15 |
| US5278465A (en) | 1994-01-11 |
| JPH04172714A (ja) | 1992-06-19 |
| EP0485200A1 (en) | 1992-05-13 |
| DE69124341D1 (de) | 1997-03-06 |
| EP0485200B1 (en) | 1997-01-22 |
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