JPH02228813A - バイポーラ・ｍｏｓ論理回路および半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 ［産業上の利用分野コ 本発明は、バイポーラトランジスタおよびＭＯＳ電界効
果トランジスタを組合せたバイポーラ・ＭＯＳ論理回路
に係り、特に、低電圧動作に適したバイポーラ・ＣＭＯ
Ｓ（相補型ＭＯＳ）スタテック論理回路およびダイナミ
ック論理回路ならびに半導体集積回路に関する。

［従来の技術］ バイポーラトランジスタとＣＭＯＳトランジスタとを用
いたいわゆるＢｉ−ＣＭＯＳ論理回路は米国特許第４，
５５８，２３４号、同第４，６１６，１．４６号、同第
４　、６３８　。

１８６号、同第４，７６９，５６１号他に公知である。

第９図（Ａ）に、上記米国特許第４，７６９，５６１号
には開示されたＢｉ−ＣＭＯＳ論理回路を示す。この回
路は低入力容量、高出力ドライブ能力、低消費電力で高
速という利点を持つため、高性能が要求される論理集積
回路（ＬＳＩ）やメモリＬＳＩに多用されている。しか
しながら、この回路は５ｖ近傍の電源電圧では上記の利
点が発揮できるが、３ｖ近傍の電源電圧では高速性の利
点が急激に失われるという問題を有する。電源電圧低下
に伴う高速性の劣化は、第９図（Ｂ）に示すように、特
に、出力信号の立下り遅延の増大が顕著となることによ
る。第９図（Ｃ，）は立下り遅延時間の電源電圧依存性
を示しており、同図中、実線はＣＭＯＳ論理回路、破線
はＢｉ−ＣＭＯ５論理回路の電源電圧依存性を示してい
る。図から明らかなように、従来のＢｉ−ＣＭＯ５論理
回路は電源電圧が３．５ｖ近傍以下になると急激な遅延
時間の増大を招き、３ｖ近傍の電源電圧で高速ロジック
としての有用性が失われてしまう。

速度劣化の主要因は電源電圧の低下に伴う入力信号振幅
の減少、Ｂｉ−側Ｏ８回路特有のペースエミッタ間電圧
ＶＥＩＨによるＮチャンネルＭＯＳトランジスタ（以下
ＮＭＯＳと略称する）９０５のソース電位の上昇、ＮＭ
ＯＳ９０５のソース、ドレイン間電圧ＶＤＳの減少など
により、ＮＰＮトランジスタ９０２のベース電流が急激
に減少するためである。

第１０図に、上記米国特許第４，５５８，２３４号に開
示された回路を示す。この回路は出力のプルアップ用に
ＮＰＮトランジスタ（以下ＮＰＮ）１００１、プルダウ
ン用にＮＭＯＳ１００２を用いたものである。

この回路はプルダウントランジスタにＮＰＮを使用して
ないため、３ｖ近傍の電源電圧でも急激な速度の劣化は
見られない。しかしながら、プルダウントランジスタに
ＮＭＯＳを用いているため、大きな容量の負荷を駆動す
る場合、出力の立下り遅延時間が大きくなる。ＮＭＯＳ
のコンダクタンスを大きくして駆動能力を高めようとす
るとゲート容量が大きくなり、前段の回路の速度を劣化
させる。また、自分自身のドレイン接合容量のため実効
的な負荷が増大するという欠点がある。

第１１図に、米国特許第４，６３８，１８６号に開示さ
れた、Ｂｉ−ＣＭＯ５論理回路の立下り遅延を小さくす
ることを主眼とした回路を示す。この回路はＮＭＯＳ１
１０７が付加されていることを除いて、第９図の回路と
同一であり、インバータ回路として動作するものである
。、ＮＭＯＳ１１０７のドレインは入力端子１１１１に
、ゲートは出力端子１１２０に、ソースはＮＰＮ１１０
２のベースに接続されている。今、入力が４１０　ＩＰ
から１１１１９に変化する場合を考えると、出力１１２
０は最初“１″であり、ＮＭＯＳ１１０７はオンしてい
る。したがって、入力からＮＭＯＳ１１０７を通ってＮ
　Ｐ　Ｎ１１０２にベース電流が流れ、ＮＰＮ１１０２
をオンさせる。このベース電流はＮＭＯＳ１１０５から
の電流と加算されるため、ＮＰＮｌ１０２のベース電流
が大きくなり、出力の立下り遅延を減少させる効果があ
る。しかしながら、この回路は入力端子１１１１からＮ
　Ｐ　Ｎ１１０２にベース電流を流し込むため、入力イ
ンピーダンスが低いという欠点があり、前段の駆動回路
から見た負荷が増えるという欠点がある。また、　ＮＭ
ＯＳ１１０７のゲートは出力端子１１２０に接続されて
いるため出力の立下りと共に急激にドレイン電流が低下
し、期待している程の効果は発揮されない。

第１２図（Ａ）に、特開昭６１−８４１１２号に開示さ
れたプルダウン用ＮＰＮトランジスタのスイッチング速
度を速めるための回路を示す。この回路はＰＭＯＳＱ、
でＮＰＮＱＬを駆動し、ＮＭＯＳＱ。

とＱ、でプルダウントランジスタＱ２を駆動するもので
ある。ＮＭＯＳＱ４とＱ、は電源ＶＫとＮＰＮＱ８のベ
ースとの間に直列接続され、Ｑ４のゲートは入力信号Ｉ
Ｎに、Ｑｓのゲートは出力信号ＯＵＴに接続されている
。

この回路の欠点の１つは、Ｑ□のベース電荷を放電する
手段がないため、出力ＯＵＴの立下り時に本来オフであ
るべきＱｌに第１２図（Ｂ）の工。□で示す波形のハツ
チング部に不正コレクタ電流が流れるため、出力の立下
り速度が劣化するとともに消費電力が増大することであ
る。

他の欠点はＮＭＯＳＱ５のゲートが出力ＯＵＴに接続さ
れているため、出力のｌ（０１７レベルＶＯＬがＶＯＬ
＝　ＶＬ＋ＶＢＥ　（Ｑｌ）　＋ＶＴ）＋　（Ｑ５）ま
で下がると、Ｑ、、Ｑ、がオフする。したがって、第１
２図（Ｂ）の波形ＯＵＴで示したように、出力が“０″
まで十分下がらず、論理回路としての必要なレベルを確
保できないことである。

ところで、半導体デバイスの微細化に伴う素子耐圧の低
下や、システムの高速、高集積化に伴う消費電力増加の
問題を解決するため、ＬＳＩの電流電圧の低電圧化は避
けられない情勢になって来ており、低電源電圧下におい
ても従来と同様な高性能を発揮できるＢｉ−ＣＭＯＳ論
理回路が切望されている。

［発明が解決しようとする課題］ 以上のように、従来のＢｉ−ＣＭＯＳ論理回路では電源
電圧を３ｖ近傍まで下げて行くとスイッチング速度の劣
化が急激に大きくなるため、次世代の高速論理回路とし
ては使用できなくなるという問題点がある。

本発明の目的は、低電源電圧に対しても高速動作を維持
できるバイポーラ・ＭＯＳ論理回路および半導体集積回
路を提供することにある。

本発明による他の目的は、スタティック論理回路、ダイ
ナミック論理回路、ワイヤード論理回路等、種々の型の
論理回路を提供することにある。

［課題を解決するための手段］ 上記目的を達成するために、本発明によるバイポーラ・
ＭＯＳ論理回路は、コレクタが電源に、エミッタが出力
に接続された第１のＮＰＮトランジスタと、コレクタが
上記出力に、エミッタが基準電位に接続された第２のＮ
ＰＮトランジスタと、入力が上記第１のＮＰＮトランジ
スタのエミッタまたはベースに接続される論理反転手段
と、出力が上記第１のＮＰＮトランジスタのベースに接
続され、ゲートに入力信号が印加されるＣＭＯＳ論理回
路と、ソースが電源に、ゲートが上記論理反転手段の出
力に接続されたＰチャンネルＭＯＳトランジスタと、該
ＰチャンネルＭＯＳトランジスタのドレインと上記第２
のＮＰＮトランジスタのベースとの間に接続され、ゲー
トに入力信号が印加されるＮＭＯＳ論理回路とを具備す
るものである。望ましくは、上記第２のＮＰＮ　トラン
ジスタのベースと基準電位との間に接続された電荷放電
手段をさらに設ける。

また、上記ＣＭＯＳ論理回路および上記ＮＭＯＳ論理回
路は、好ましくは、いずれもに入力（ｋ≧１）の同一の
論理機能を有する論理回路である。

本あ発明によるバイポーラ・ＭＯＳ論理回路は、他の見
地によれば、コレクタが電源に、エミッタが出力に接続
された第１のＮＰＮトランジスタと、コレクタが上記出
力に、エミッタが基準電位に接続された第２のＮＰＮト
ランジスタと、ｋ（ｋ≧１）個の入力信号に応じて、“
０′″レベルまたは１１”レベルの出力を上記第１のＮ
ＰＮトランジスタのベースに供給するＣＭＯＳ論理回路
と、上記電源に接続され、上記ＣＭＯＳ論理回路の出力
が“１”レベルにあるとき導通し、Ｉｔ　ＯＩ＋レベル
にあるとき遮断される第１の電流スイッチ手段と、該第
１の電流スイッチ手段に直列接続され、上記ＣＭＯＳ論
理回路の出力が“Ｉ　ＩＩレベルにあるとき遮断され、
１１０”レベルにあるとき導通する第２の電流スイッチ
手段とを具備し、該第２の電流スイッチ手段から上記第
２のＮＰＮトランジスタにベース電流を供給するように
したものである。

上記各バイポーラ・ＭＯＳ論理回路において、ソースが
上記出力に、ゲートが上記ＣＭＯＳ論理回路の出力に、
ドレインが上記第２のＮＰＮトランジスタのベースに接
続されたＰＭＯＳトランジスタをさらに具備してもよい
。

上記バイポーラ・ＭＯＳ論理回路を複数個有し、該複数
個の各出力を共通接続することにより、ワイヤード論理
機能を実現することもできる。このワイヤード論理機能
を実現したバイポーラ・ＭＯＳ論理回路において、上記
複数の論理回路の少なくとも一つは、入力が上記論理反
転手段の出力に接続され、出力が上記論理反転手段の入
力に接続された他の論理反転手段をさらに具備してもよ
い。

本発明によるバイポーラ・ＭＯＳ論理回路は、さらに他
の見地によれば、入力信号を受けるＣＭＯＳ論理回路と
、電源と基ｉ？！電位との間に直列接続された第１およ
び第２のＮＰＮトランジスタからなり上記ＣＭＯＳ論理
回路の出力を受けて第１のＮＰＮトランジスタのエミッ
タおよび第２のＮＰＮトランジスタのコレクタの接続点
に出力を発生するバイポーラトランジスタ回路と、該バ
イポーラトランジスタ回路の出力が“１″レベルから“
０”レベルに変化する過渡状態においてのみ、上記電源
から上記第２のＮＰＮ　トランジスタのベースへの電流
経路を確立する手段とを具備したものである。

本発明による他のバイポーラ・ＭＯＳ論理回路は、いわ
ゆるダイナミック論理回路であり、コレクタが出力バス
に、エミッタが基準電位に接続されたＮＰＮトランジス
タと、入力が上記ＮＰＮトランジスタのコレクタに接続
された論理反転手段と、ソースが電源に、ゲートが上記
論理反転手段の出力に接続されたＰチャンネルＭＯＳト
ランジスタと、該ＰチャンネルＭＯＳトランジスタのド
レインと上記ＮＰＮトランジスタのベースとの間に接続
され、ゲートに入力信号が印加されるに入力（ｋ≧１）
のＮＭＯＳ論理回路と、上記ＮＰＮトランジスタのベー
スと基準電位との間に接続された電荷放電手段とを具備
するものである。このバイポーラ・ＭＯＳ論理回路にお
いて、入力が上記論理反転手段の出力に接続され、出力
が上記論理反転手段の入力に接続された他の論理反転手
段をさらに設けてもよい。また、上記ダイナミックバイ
ポーラ・ＭＯＳ論理回路において、上記電荷放電手段は
、ドレインが上記ＮＰＮ　トランジスタのベースに、ゲ
ートが上記ＮＰＮトランジスタのコレクタに、ソースが
基準電位に接続されたＮチャンネルＭｏＳトランジスタ
で構成することができる。

ダイナミック論理回路としての本発明のバイポーラ・Ｍ
ＯＳ論理回路は、他の見地によれば、コレクタが出力バ
スに、エミッタが基準電位に接続されたＮＰＮトランジ
スタと、チャネルの一端が電源に接続され、上記出力バ
スが１ｇ　１１ルベルにあるときオンし、０”レベルに
あるときオフするＭＯＳトランジスタと、チャネルの一
端が上記ＭＯＳトランジスタのチャネルの他端に接続さ
れ。

ゲートに入力信号が印加されるに入力（ｋ≧１）の同一
導電型のＭＯＳ論理回路とを具備し、該ＭＯＳ論理回路
のチャンネルの他端が上記ＮＰＮトランジスタのベース
に接続されたものである。

本発明によるバイポーラ・ＣＭＯＳ半導体集積回路は、
ｋ　（ｋ≧１）個の入力端子と、電源端子と、基準電位
端子と、出力端子とを有するものであって、コレクタが
上記電源端子に、エミッタが上記出力端子に接続さ、れ
た第１のＮＰＮトランジスタと、コレクタが上記出力端
子に５エミツタが上記基準電位端子に接続された第２の
ＮＰＮトランジスタと、上記に個の入力端子に接続され
、出力が上記第１のＮＰＮトランジスタのベースに接続
されたＣＭＯＳ論理回路と、上記出力端子の出力が１１
１１７レベルから″Ｏ′″レベルに変化する過渡状態に
おいてのみ、上記電源から上記第２のＮＰＮトランジス
タのベースへの電流経路を確立する手段とを具備したも
のである。

本発明によるバイポーラ・ＣＭＯＳ半導体集積回路は、
他の見地によれば、ｋ（ｋ≧１）個の入力端子と、電源
端子と、基準電位端子と、出力端子とを有するものであ
って、上記に個の入力端子に接続されたＣＭＯＳ論理回
路と、上記電源端子と上記基準電位端子との間に直列接
続された第１および第２のバイポーラトランジスタから
なり、上記ＣＭＯＳ論理回路の出力を受けて、両バイポ
ーラトランジスタの相互接続点に出力を発生するバイポ
ーラトランジスタ回路と、該バイポーラトランジスタ回
路の出力が″′１″レベルからＩｆｆ　Ｏ１１レベルに
変化する過渡状態においてのみ、上記電源から上記第２
のバイポーラトランジスタのベースへの電流経路を確立
する手段とを具備し、上記電源端子に印加される電源電
圧が３ボルト近傍まで低下しても、上記出力端子の出力
の立ち下がり特性に顕著な劣化が現出しないことを特徴
とするものである。

［作　用］ 前述したように、バイポーラ・ＭＯＳ論理回路、特に、
　Ｂｉ−ＣＭＯＳ論理回路を３ｖ近傍の電源電圧で動作
させることを想定した場合、従来のＢｉ−ＣＭＯ５論理
回路の立上り遅延については大した問題はなく、立下り
遅延が急激に劣化する点に問題がある。

したがって、本発明においては、特に、低電源電圧下で
の立下り遅延時間の短縮化を図る。

上記したＢｉ−ＣＭＯＳ論理回路によると、第２ＮＰＮ
のベース電流は、出力が１”レベルから（ｌ　ＯＩＴレ
ベルにスイッチする（すなわち立ち下がる）過渡期に、
上記論理反転手段によって予め低インピーダンスにされ
たＰＭＯＳ（第１の電流スイッチ手段）と、入力信号に
よってオン、オフ制御されるＮＭＯＳ論理回路（第２の
電流スイッチ手段）とを通って電源から供給されるので
、第２ＮＰＮに十分なベース電流を供給することができ
、これにより、第２ＮＰＮを高速にオンさせ。

出力を高速に１１０７１レベルにスイッチすることが可
能になる。なお、前記ＰＭＯＳは論理反転手段の作用に
より、出力が“０”レベルにスイッチする過渡期には低
インピーダンスの状態を維持するが、上記十分なベース
電流を流した直後にオフにされるので、第２ＮＰＮのベ
ース電流の供給経路が遮断されることになり、消費電力
が軽減される。

また、この特性により、複数のバイポーラ・ＭＯＳ論理
回路の出力同士を直接接続してワイヤード論理機能を実
現することができる。

また、本発明は、出力をｄＫ　Ｏ１ルベルに変更させる
機能のみを有するいわゆるダイナミック論理回路にも適
用して好適である。

（以下余白） ［実施例］ 第１図（Ａ）に本発明の第１の実施例を示す。

同図において、１０１はコレクタおよびエミッタが夫々
電源１３０と出力端子１２０に接続された第１のＮＰＮ
、１０２はコレクタおよびエミッタが夫々出力端子１２
０および基準電位に接続された第２のＮＰＮ、１０３は
ゲートに入力信号（１１０−１〜１ｌＯ−ｎ）が接続さ
れ、出力がＮＰＮＩＯＩのベースに接続されるＣＭＯＳ
論理回路、１０４はゲートに入力信号が接続され、チャ
ネルの一端が２ＭＯＳ１０６のドレインに接続され、他
端が第２のＮＰＮ１０２のベースに接続されるＮＭＯＳ
論理回路、１０５は入力が出力１２０に接続され、出力
が２ＭＯＳ１０６のゲートに接続されたインバータ回路
（論理反転手段）、１０６はソースが電源１３０に接続
されたＰＭＯＳ，１０７は第２のＮＰＮ１０２のベース
と基準電位との間に接続されたベース電荷の放電手段で
ある。なお、インバータ１０５の入力は、出力１２０で
なくＮＰＮＩＯＩのベースに接続してもよい。後続の実
施例についても同様である。また、ＰＭＯＳ１０６をＮ
ＭＯＳに変更し、そのゲートを直接出力１２０に接続す
ることもできる。ただし、オン時の電圧降下が小さいと
いう特性上の理由からＰＭＯ９の方が好ましい。

以下、第１図（Ａ）の実施例の動作を説明する。

まず、ＣＭＯＳ論理回路１０３の出力が０”から′“１
”レベルにスイッチする場合の動作を説明する。

この動作は、ＣＭＯ５論理回路１０３の出力が“０”か
らＩＩ　Ｉ　Ｉｔレベルへ変化したときに起こる。

このとき、ＮＭＯＳ論理回路１０４はオフするように構
成されている。したがって、ＮＰＮ１０２はオフとなる
。一方、ＮＰＮＩＯＩのベース電位は“０”から“１”
レベルにスイッチするので、ＮＰＮｌｏｌはオンになる
。その結果、出力１２０は“ｏｌ′から“１”レベルに
スイッチする。これに応じて、インバータ１０５の出力
は“１″から“０”レベルにスイッチし、２ＭＯＳ１０
６はオンになり、低インピーダンス状態になる。すなわ
ち、そのドレイン電圧は電源１３０の電位に等しくなる
。このとき、ＮＭＯＳ論理回路１０４は前述のようにオ
フになっテイルノテ、２ＭＯＳ１０６からＮＭＯＳ論理
１０４へは電流は流れない。

次に、入力信号が変化してＣＭＯＳ論理回路１０３の出
力が“１”から“Ｏ”レベルにスイッチしたとすると、
ＮＰＮｌｏｌがオフになる。一方、ＮＭＯＳ論理１０４
がオンになり、低インピーダンスの２ＭＯＳ１０６とＮ
ＭＯ５論理回路１０４とを通して、電源１３０からＮＰ
Ｎ１０２ヘベース電流が流れる。

この結果、ＮＰＮ１０２がオンし、出力１２０はＩＩ　
Ｉ　ＩＩから′Ｏ”レベルにスイッチする。このスイッ
チングの過程では、Ｐ　Ｍ　ＯＳ　１０６は依然として
低インピーダンス状態を維持しており、Ｎ　Ｐ　Ｎ　１
０２が出力１２０を“０″レベルにスイッチするのに必
要な十分な大きさのベース電流を流し続ける。出力１２
０が“０ルベルにスイッチするとインバータ１０５の出
力は“０”から“１”レベルにスイッチし、２ＭＯＳ１
０６をオフさせる。その結果、電源１３０からＮＰＮ１
０２へのベース電流が遮断される。

このＢ１−ＣＭＯＳ論理回路は、電源１３０と第２のＮ
、ＰＮ１０２のベースとの間に接続されたＰＭＯＳスイ
ッチ１０６とＮＭＯＳ論理回路１０４との直列接続体に
よりＮＰＮ１０２ヘベース電源を供給するようになッテ
イルため、ＰＭＯＳ１０６およびＮＭＯＳ論理回路１０
４にかかる電圧が大きい状７１！（電源電圧Ｖ　ｎｘ）
　ｔ’　、　Ｐ　Ｍ　ＯＳ　１０６およびＮＭＯＳ論理
回路１０４を開動できるため、より大きなベース電流を
ＮＰＮｌｏｌに供給できる。また、ＰＭＯＳ１０６は論
理反転手段１０５の作用により、出力の′１”から“０
”レベルへのスイッチングの過程では低インピーダンス
を維持し続けるので、Ｎ　Ｐ　Ｎ１０２がスイッチング
するのに必要なベース電流を流し続けることができる。

したがって、電源電圧の低下に伴う急激な速度の劣化は
従来に比べて大幅に軽減される。

以下、第１図（Ａ）の実施例を更に具体化した実施例に
ついて順次詳細に説明する。

第１図（Ｂ）および（Ｃ）に、本発明の第２の実施例を
示す。

同図（Ｂ）において、１０１，１０２，１０６は、夫々
、同図（Ａ）と同様に接続されたＮＰＮ、ＮＰＮ。

ＰＭＯＳである。１４１は、ドレインが電ｇ１３０に。

ゲートが入力信号１４０に接続されたＰＭＯＳ，１４２
は、ドレインがＰＭＯＳＩ４１のドレインに、ソースが
基準電位に、ゲートが入力信号１４０に接続されたＮＭ
Ｏ５である０本実施例では、 ＰＭＯＳ１４１およびＮＭＯＳ１４２がＣＭＯＳ論理回
路１０３を構成している。また、１４５はドレインがＰ
ＭＯＳ１０６のドレイン１０６に、ソースがＮＰＮｌｏ
ｌのベースに、ゲートが入力信号１４０に接続されたＮ
ＭＯＳであり１本実施例ではＮＭＯ５論理回路１０４を
構成している。１５８は、特にこれに制限されるもので
はないが、ドレインがＮ　Ｐ　Ｎ　１０２のベースに、
ゲートがＮＰＮＩＯＩのベースに、ソースが基準電位に
接続されたＮＭＯＳであり、ＮＰＮｌｏｌのベース電荷
の放電手段１０７として機能する。１５７は、ソースが
出力１６０に、ドレインがＮＰＮｌｏｌのベースに、ゲ
ートがＮＰＮＩＯＩのベースに接続されたＰＭＯＳであ
る。このＰＭＯＳ１５７は、必須のものではなく、第１
図（Ａ）に示していないが、出力１ｆｌｉＯが“０”レ
ベルにあるとき、出力のノイズ等を相殺し、出力１６０
を安定化させる効果を有する。また、出力２３０が“１
″から１１０”レベルヘスイッチする際に、ＮＰＮｌｏ
ｌへベース電流を供給することにより。

出力２３０の立下り時間の短縮化にも寄与する。

第１図（Ｂ）の回路の機能は、同図（Ｃ）の論理シンボ
ルで示したように、インバータであり、その動作は次の
ようである。

いま、入力信号１４０が１１１”レベルの状態から“０
”レベルにスイッチしたとする。このとき、ＰＭＯＳ１
４１がオンし、ＮＭＯＳ１４２がオフする。

また、ＮＭＯＳ１４５もオフとなる。したがって。

ＮＰＮＩＯＩのベースは０”から“１”レベルにスイッ
チする。この結果、ＰＭＯＳ１５７がオフになり、Ｎ　
Ｐ　Ｎ　１０２もオフになる。また、ＮＰＮＩＯＩのベ
ースが“１”レベルにスイッチしたことにより、ＮＰＮ
ｌｏｌがオンして、出力１６０はＩｔ　１１＃レベルに
スイッチする。このときＰＭＯＳ１５１とＮＭＯ５１５
２とからなるインバータ１０５の出力は“０″レベルに
スイッチし、ＰＭＯＳ１０６をオンさせる。

次に、この状態から、入力信号１４０が“０”から１４
１７９レベルにスイッチした場合を考える。このとき、
Ｐ　Ｍ　ＯＳ　１４１がオフし、　ＮＭＯＳ１４２，１
４５がオンする。したがって、ＮＰＮｌｏｌのベースは
“１″から“０”レベルにスイッチし、かつ、Ｎ　Ｍ　
Ｏ８１５ｇがオフし、Ｐ　Ｍ　ＯＳ　１５７がオンにな
るゆこのとき、電源１３０からＰＭＯＳ１０６（未だ、
オン状態を維持している）およびＮ　Ｍ　ＯＳ　１４５
を通って、ＮＰＮｌｏｌにベース電流が流れる。他方、
ＰＭＯＳ１５７がオンになったことにより、出力２３０
カらＰＭＯＳ１５７を通ってＮＰＮｌｏｌのベース電流
が供給される。したがって、双方の電流が加算されて、
Ｎ　Ｐ　Ｎ１０２には十分なベース電流が供給され、そ
の出力１６０を１１１”からＩｔ　Ｏ１２レベルへ高速
にスイッチさせることができる。出力１６０が１１１”
から１１０”レベルスイッチすると、インバータ１０５
の出力は、′０”から“１″レベルにスイッチし、Ｐ　
Ｍ　ＯＳ　１０６をオフさせる。゛その結果、電源１３
０からＮＰＮ２０２へのベース電流が遮断される。

第２図に本発明の第３の実施例を示す。

同図（Ａ）において、２０１はコレクタおよびエミッタ
が夫々電源２４０および出力２３０に接続されたＮＰＮ
、２０２はコレクタおよびエミッタが夫々出力２３０お
よび基準電位に接続されたＮＰＮ、２０３゜２０４は夫
々のドレインがＮＰＮ２０１のベースに共通接続され、
ゲートが入力信号２２１と２２２に接続され、夫々のソ
ースが電源２４０に接続されたＰＭＯＳである。また、
２０５と２０６とは、Ｐ　Ｍ　ＯＳ　２０３と２０４の
ドレインと基準電位との間に直列接続されたＮＭＯＳで
あり、夫々のゲートは入力信号２２１゜２２２に接続さ
れている。なお、Ｐ　Ｍ　ＯＳ　２０３．２０４とＮ　
Ｍ　ＯＳ　２０５．２０６とはＣＭＯＳ論理回路１０３
を構成している。　２０７，２０８はＰＭＯＳ　２１１
のドレインとＮＰＮ２０２のベースとの間に直列接続さ
れたＮＭＯＳであり、夫々のゲートは入力信号２２１と
２２２に接続され、ＮＭＯＳ論理回路１０４を構成して
いる。

夫々のゲートが出力２５０に接続されたＰＭＯＳ２０９
とＮＭＯＳ２１０とは周知のＣＭＯＳインバータ１０５
を構成しており、夫々のドレインの共通接続点からのイ
ンバータの出力はＰＭＯＳ２１１のゲートに接続されて
いる。

２１２は、ソースが出力２３０に、ゲートがＮＰＮ２０
１のベースに、ドレインがＮＰＮ２０２のベースに接続
されたＰＭＯＳである。２１３は、特にこれに制限され
るものではないが、ドレインがＮ　Ｐ　Ｎ　２０２のベ
ースに、ゲートがＮ　Ｐ　Ｎ２０１のベースに、ソース
が基４！Ｉ電位に接続されたＮＭＯＳであり、Ｎ　Ｐ　
Ｉ’！２０２のベース電荷の放電手段１０７として設け
られている。

この回路の機能は第２図（Ｂ）の論理シンボルで示すよ
うに、２人力のＮＡＮＤゲートであり、その動作は次の
ようである。

いま、入力信号２２１．２２２が共に“１″レベルの状
態から少なくとも一方が“Ｏ”レベルにスイッチしたと
する。このとき、　ＰＭＯＳ２０３，２０４の少なくと
も一方がオンし、ＮＰＮ２０１．２０６の少なくとも一
方がオフする。また、　ＮＰＮ２０１．２（１８の少な
くとも一方がオフする。

したがって、ＮＰＮ２０１のベースはＪ（ＯＩｊからｕ
　１　ｚｔレベルにスイッチする。この結果。

Ｐ　Ｍ　ＯＳ　２１２がオフになり、Ｎ　Ｐ　Ｎ　２０
２もオフになる。また、ＮＰＮ２０１のベースが“１“
レベルにスイッチしたことによりＮＰＮ２０１がオンし
て、出力２３０は“１”レベルにスイッチする。このと
き、ＰＭＯ５２０９とＮＭＯＳ２１０がら成るインバー
タ１０５の出力は“Ｏ”レベルにスイッチし、ＰＭＯＳ
２１１をオンさせる。

次に、この状態から、入力信号２２１　、２２２が共に
“１″レベルにスイッチした場合を考える。このとき、
Ｐ　Ｍ　ＯＳ　２０３，２０４は共にオフになり、ＮＭ
ＯＳ２０５，２０６、Ｎ　Ｍ　ＯＳ　２０？、　２０８
はすべてオンになる。したがって、ＮＰＮ２０１のベー
スは“１”から“０”レベルにスイッチし、ＮＭＯＳ２
１３がオフ、ＰＭＯＳ２１２がオンになる。

このとき、電源２４０からＰＭＯＳ２１１、Ｎ　Ｍ　Ｏ
Ｓ　２０７．２０ｇを通ってＮＰＮ２０２にベース電流
が流れる。他方、ＰＭＯＳ２１２がオンになったことに
より、出力２３０からＰＭＯＳ　２１２を通ってＮＰＮ
２０２のベース電流が供給される。このように１両者の
電流が加算されてＮＰＮ２０２には、より大きなベース
電流が流れる。このため、Ｐ　Ｎ　Ｐ　２０２は出力２
３０をＩＩ　Ｉ　Ｉｔから“０″レベルに高速にスイッ
チさせることができる。出力２３０が′１”から“０”
レベルにスイッチすると、インバータ１０５の出力は“
０”から“１″レベルにスイッチし、ＰＭＯＳ２１１を
オフさせる。その結果、電源からＮＰＮ２０２へのベー
ス電流が遮断される。

第３図に本発明の第４の実施例を示す。

同図（Ａ）において、３０１はコレクタおよびエミッタ
が夫々電源３４０および出力３３０に接続されたＮＰＮ
、３０２はコレクタおよびエミッタが夫々出力３３０お
よび基準電位に接続されたＮＰＮである。

３０３、３０４は電源３４０とＮＰＮ３０１のベースと
の間に直列接続されたＰＭＯＳであり、夫々のゲートは
入力信号３２１．３２２に接続されている。３０５．３
０６はＮ　Ｐ　Ｎ３０１のベースと基準電位との間に並
列接続されたＮＭＯＳであり、夫々のゲートは入力信号
３２１．３２２に接続されている。なお、ＰＭＯ５３０
３゜３０４とＮＭ　ＯＳ　３０５．３０６とはＣＭＯＳ
論理回路１０３を構成している。　３０７，３０８はＰ
ＭＯＳ３１１のドレインとＮ　Ｐ　Ｎ３０２のベースと
の間に並列接続されたＮＭＯＳであり、夫々のゲートは
入力信号３２１゜３２２に接続され、ＮＭＯＳ論理回路
１０４を構成している。ＰＭＯＳ３０９とＮＭＯＳ３１
０は周知のＣＭＯＳインバータ１０５を構成しており、
その入力は出力３３０．その出力はＰＭＯＳ３１１のゲ
ートに接続されている。

３１２は、ソースが出力３３０に、ゲートがＮ　Ｐ　Ｎ
３０１のベースに、ドレインがＮＰＮ３０２のベース接
続されたＰＭＯ５である。また、３１１は特にこれに制
限されるものではないが、ＰＮＰ３０２のベースと基準
電位との間に接続された抵抗であり、ＮＰＮ３０２のベ
ース電荷の放電手段１０７として設けられている。

この回路の機能は第３図（Ｂ）の論理シンボルで示した
ように、２人力ＮＯＲゲートであり、その動作は次のよ
うである。

いま、入力信号３２１．３２２が共に１１０１７レベル
の状態から少なくとも一方が１”レベルにスイッチした
とする。このとき、Ｐ　Ｍ　ＯＳ　３０３．３０４の少
なくとも一方がオフし、　ＮＭＯＳ３０５．３０６の少
なくとも一方がオンする。また、　ＮＭＯＳ３０７．３
０８の少なくとも一方もオンする。したがって、Ｎ　Ｐ
　Ｎ３０１のベースは“１″からＩｔ　ＯＩｆｉレベル
にスイッチする。この結果、ＰＭＯＳ３１２はオンにな
る。このとき、電ｌ　３４０からＰＭＯＳ３１１と。

ＮＭＯＳ３０７，３０８の少なくとも一方とを通ってＮ
　Ｐ　Ｎ３０２に十分なベース電流が流れる。また、出
力３３０からもＰＭＯＳ３１２を通ってＮ　Ｐ　Ｎ３０
２にベース電流が流れて、Ｎ　Ｐ　Ｎ３０２はオンにな
り、出力３３０を高速に“１″′からＩＩ　Ｏ７ルベル
にスイッチさせる。この変化に応答し・てＰＭＯＳ３０
９とＮＭＯＳ３１０とから成るインバータ１０５の出力
が“１”レベルにスイッチし、ＰＭＯＳ３１１をオフさ
せる。

次に、この状態で入力３２１．３２２が共にＩｔ　Ｏ）
ｌになるようにスイッチした場合を考える。このとき、
Ｐ　Ｍ　ＯＳ　３０３．３０４が共にオンになり、ＮＭ
ＯＳ３０５、３０６．３０７．３０８はすべてオフにな
る。この結果、ＮＰＮ３０１のベースは“Ｏ１１から“
１”レベルにスイッチし、ＰＭＯＳ３１２はオフになり
ＮＰＮ３０２もオフになる。一方、ＮＰＮ３０１はベー
ス電位が“１”レベルにスイッチしたことによりオンし
て、出力３３０を“０″から“１”レベルにスイッチす
る。この出力信号のスイッチングに応答してＰＭＯＳ３
０９、ＮＭＯＳ３１０から成るインバータの出力が“１
″から“０″レベルにスイッチしてＰＭＯＳ３１１をオ
ンさせる。

第４図は本発明の第５の実施例を示す。

同図（Ａ）において、４０１はコレクタおよびエミッタ
が夫々電荷４４０および４３０に接続されたＮＰＮ、４
０２はコレクタおよびエミッタが夫々出力４３０および
基準電位に接続されたＮＰＮである。また。

４０３はＰＭＯＳであり、ソースが電源４４０に、ゲー
トが入力信号４２１に、ドレインがＰＭＯＳ４０４゜４
０５のソースに接続されている。ＰＭＯＳ４０４゜４０
５のドレインはＮ　Ｐ　Ｎ４０１のベースに共通接続さ
れ、夫々のゲートは入力信号４２２と４２３に接続され
ている。４０６はＮＭＯＳであり、ドレインがＮ　Ｐ　
Ｎ４０１のベースに、ゲートが入力信号４２１に、ソー
スが基準電位に接続されている。４０７．４０８はＮ　
Ｐ　Ｎ４０１のベースと基準電位との間に直列接続され
たＮＭＯＳであり、夫々のゲートは入力信号４２２と４
２３に接続されている。なお、ＰＭＯＳ４０３゜４０４
、４０５トＮＭＯＳ４０６，４０７，４０８とはＣＭＯ
Ｓ論理回路１０３を構成している。４０９はＮＭＯＳで
あり、そのドレインがＰＭＯＳ４１４のドレインに、ゲ
ートが入力信号４２１に、ソースがＮ　Ｐ　Ｎ４０２の
ベースに接続されている。　４１０，４１１はＰＭＯＳ
４１４のドレインとＮ　Ｐ　Ｎ４０２のベースとの間に
直列接続されたＮＭＯＳであり、夫々のゲートは入力信
号４２２．４２３に接続されている。なお、ＮＭＯＳ４
０９゜４１０、４１１はＮＭＯＳ論理回路１０４を梼成
シテイル。

ＰＭＯＳ４１２とＮＭＯＳ４１３とは周知のＣＭＯＳイ
ンバータ１０５を構成しており、その入力は出力４３０
に、その出力はＰＭＯＳ４１４のゲートに接続されてい
る、４１５はソースが出力４３０に、ゲートがＮ　Ｐ　
Ｎ４０１のベースに、ドレインがＮ　Ｐ　Ｎ４０２のベ
ースに接続されたＰＭＯＳである。４１６は、特にこれ
に制限されるものではないが、ドレインがＮ　Ｐ　Ｎ４
０２のベースに、ゲートがＮ　Ｐ　Ｎ４０１のベースに
、ソースが基準電位に接続されたＮＭＯＳであり、ＮＰ
Ｎ４０２のベース電荷の放電手段１０７として設けられ
ている。

この回路の機能は第４図（Ｂ）の論理シンボルで示した
ように、３人力（７）　Ａ　Ｎ　Ｄ−ＯＲ−ＩＮＶＥＲ
ＴＥＲであり、その動作は次のようである。

（以下余白） いま、入力信号４２１がＩＩ　ＯｊＴ、かつ、入力信号
４２２、４２３の少な（とも一方がｎ　Ｏｒｐレベルの
状態から、入力信号４２２．４２３の双方が１１１１７
のレベルにスイッチしたとする。このとき、ＰＭＯＳ４
０４゜４０５は共にオフし、　ＮＭＯＳ４０７．４０８
がオンする。

また、Ｎ　Ｍ　ＯＳ　４１０，４１１もオンする。した
がってＮＰＮ４０１のベースは′ｌ　Ｉ　ＩＩから１１
０７ルベルにスイッチする。この結果、Ｎ　Ｐ　Ｎ４０
１がオフ、ＰＭＯＳ４１５がオン、ＮＭＯＳ４１６がオ
フ　ニナ６゜コノトキ、電源４４０カラＰＭＯ５４ｔｉ
トＮＭＯ５４１０、４１１とを通ってＮ　Ｐ　Ｎ４０２
に十分なベース電流が流れる。また、出力４３０からも
ＰＭＯＳ４１５を通ってＮ　Ｐ　Ｎ４０２にベース電流
が流れてＮ　Ｐ　Ｎ４０２はオンになり、出力４３０は
急速に“１”から“０″レベルにスイッチする。この変
化に応答してＰＭＯＳ４１２とＮＭＯＳ４１３と７！１
１ら成ルインバータ１０５の出力が“１″レベルにスイ
ッチし、ＰＭＯ５４１４をオフさせる。

次に、この状態で入力信号４２２，４２３の少なくとも
一方が１１０１１レベルにスイッチした場合を考える。

このとき、ＰＭＯＳ４０３はオンのままであり、ＰＭＯ
Ｓ４０４，４０５の少なくとも一方がオンになる。

一方、ＮＭＯＳ　４０６はオフテあり、ＮＭＯＳ４０７
゜４０８の少なくとも一方がオフになる。また、ＮＭＯ
Ｓ　４１０，４１１の少なくとも一方もオフになる。

この結果、Ｎ　Ｐ　Ｎ４０１のベースはＩＩ　Ｏ７１が
ら１１１１１レベルにスイッチする。これにより、ＰＭ
ＯＳ４１５はオフ、ＮＭＯＳ４１６はオンになり、Ｎ　
Ｐ　Ｎ４０２はオフになる。一方、Ｎ　Ｐ　Ｎ４０１は
オンになるので、出力４３０は“Ｏ”から“１”レベル
にスイッチする。この出力信号のスイッチングに応答し
て、ＰＭＯＳ４１２、ＮＭＯＳ４１３からなるインバー
タ１０５の出力がＩＩ　Ｏ１７レベルにスイッチしてＰ
ＭＯＳ４１４をオンさせる。

第５図は本発明の第６の実施例を示す。

同図（Ａ）において、５００は第１の２人力ＮＡＮＤゲ
ート、５５０は第２の２人力ＮＡＮＤゲートである。本
実施例では両ゲート５００，５５０が同じ２人力ＮＡＮ
Ｄゲートの場合を示しているので、ゲート５５０の構成
および、動作の説明は省略する。

２人力ＮＡＮＤゲート５００において、５０１はコレク
タおよびエミッタが夫々電源５４０および出力５３０に
接続されたＮＰＮ、５０２はコレクタおよびエミッタが
夫々出力５３０および基準電位に接続されたＮＰＮであ
る。　５０３．５０４は、夫々のドレインがＮＰＮ５０
１のベースに接続され、ゲートが入力信号５２１．５２
２に接続され、夫々のソースが電源５４０に接続された
ＰＭＯ５である。また５０５と５０６はＰＭＯＳ５０３
，５０４のドレインと基準電位との間に直列接続された
ＮＭＯＳであり、夫々のゲートは入力信号５２１と５２
２に接続されている。なお、Ｐ　Ｍ　ＯＳ　５０３，５
０４とＮ　Ｍ　ＯＳ　５０５，５０６とはＣＭＯＳ論理
回路１０３を構成している。５０７，５０８は、ＰＭＯ
Ｓ５１１のドレインとＮＰＮ５０２のベースとの間に直
列接続されたＮＭＯＳであり、夫々のゲートは入力信号
５２１，５２２に接続され、ＮＭＯＳ論理回路１０４を
構成している。

夫々のゲートが出力５３０に接続されたＰＭＯＳ５０９
トＮ　Ｍ　ＯＳ　５１０．！ｌ：　！：！周知のＣＭＯ
Ｓインバータ１０５を構成しており、夫々のドレインが
共通接続されたインバータ１０５の出力はＰ　Ｍ　ＯＳ
　５１１のゲートに接続されている。５１２はＮ　Ｐ　
Ｎ５０２のベースと基準電位との間に接続された抵抗で
あり、Ｎ　Ｐ　Ｎ５０２のベース電荷の放電手段１０７
として設けられている。この回路は第２図の実施例と同
じ２人力ＮＡＮＤゲートとして作用するので、動作の説
明は省略する。

第５図（Ａ）の本実施例では第１の２人力ＮＡＮＤゲー
トＳＯＯと第２の２人力ＮＡＮＤゲート５５０の出力同
士が出力端子５３０で共通接続されて、第５図（Ｂ）に
示すワイヤード論理機能を実現している。このような、
論理機能が実現できるのは、２人力ＮＡＮＤゲート５０
０．５５０の出力が“Ｏｌルベルにスイッチした後はＰ
ＭＯ５５１１がオフするのでプルダウン用のＮＰＮ５０
２にベース電流が流れないことによる。なお、５６０は
その入力がＰＭＯＳ５０９とＮＭＯＳ５１０からなるイ
ンバータ１０５の出力に、その出力が出力端子５３０に
接続されたＣＭＯＳインバータであり、出力端子の″１
ｎレベルを電源５４０と同じレベルに、かつ“０”レベ
ルを基準電位と同じレベルにする作用があり、必要に応
じて付加される。

第６図は本発明の第７の実施例を示す。

同図において、６０１はコレクタおよびエミッタがバス
６３０および基準電位に接続されたＮＰＮ、６０２はＰ
　Ｍ　ＯＳ　６０４のドレインとＮＰＮ６０１のベース
との間に接続された複数個のＮＭＯＳから成る論理回路
であり、夫々のＮＭＯＳのゲートは入力信号６１１−１
〜６１１−ｎに接続されている。６０３は入力がＮ　Ｐ
　Ｎ６０１のコレクタに、出力がＰ　Ｍ　ＯＳ　６０４
のゲートに接続されたインバータである。６０４はＰＭ
ＯＳであり、そのソースは電源６４０に接続されている
。６０５はＮＰＮ６０１のベースと基準電位との間に接
続された電荷放電手段である。また、６０６は電源６４
０とバス６３０との間に接続されたプリチャージ手段で
あり、制御信号６２１により活性化されてバス６３０を
“１″レベルにプリチャージする。このように構成され
た本実施例の回路はＢ　ｉ　ＣＭ　ＯＳダイナミック回
路であり、その動作は次のようである。

いま、バス６３０がｒｅ　１　ｐｐレベルにプリチャー
ジされた状態を考える。このとき、インバータ６０３の
出力はパ０”であり、ＰＭＯＳ６０４はオンしている。

この状態で入力信号６１１−１〜６１１−ｎに応答して
ＮＭＯＳ論理回路６０２の論理が成立すると電源６４０
からＰＭＯＳ６０４と、ＮＭＯＳ論理回路６０２とを通
ってＮＰＮ６旧に十分なベース電流が流れてＮＰＮ６０
１はオンになり、バス６３０のレベルを急速に“１”か
らＩＩ　Ｏｌ＃レベルにスイッチする。−方、ＮＭＯＳ
論理回路６０２の論理が成立しない場合はＮ　Ｐ　Ｎ６
０１はベース電流が流れないのでオフであり、バス６３
０は“１″レベルのまま変化しない、バス６３０が０”
レベルにスイッチするとインバータ６０３の出力は“１
″レベルにスイッチし、Ｐ　Ｍ　ＯＳ　６０４はオフに
なる。これにより、ＮＰＮ６０１のベース電流が遮断さ
れる。

第７図に本発明の第８の実施例を示す、同図において、
７２０．７３０は夫々２人力ＮＡＮＤ型のダイナミック
回路である。回路７２０において、７０１はコレクタお
よびエミッタが夫々バス７００および基準電位に接続さ
れたＮＰＮである。また、７０２．７０３はＰＭＯＳ７
０５のドレインとＮ　Ｐ　Ｎ７０１のベースとの間に接
続されたＮＭＯＳであり、夫々のゲートは入力信号７２
１．７２２に接続されている。７０４は入力がバス７０
０に、出力がＰＭＯＳ７０５のゲートに接続されたイン
バータであり、Ｐ　Ｍ　ＯＳ　７０５のソースは電源７
６０に接続されている。７０６はインバータ７０４に逆
並列接続されたインバータである。７０７はドレインが
Ｎ　Ｐ　Ｎ７０１のベースに、ゲートがＮ　Ｐ　Ｎ７０
１のコレクタに、ソースが基準電位に接続された電荷放
電用のＮＭＯＳである。７４０は、そのソースが電源７
６０に、ゲートが制御信号７４１に、ドレインがバス７
００に接続されたプリチャージ用のＰＭＯＳである。

いま、バス７００が“１”レベルにプリチャージされた
状態を考える。このとき、インバータ７０４の出力は１
１０１ルベルであり、ＰＭＯＳ７０５はオンしている。

また、ＮＭＯＳ７０７もオンしている。

この状態で入力信号７２１．７２２が共に“１”レベル
になるようにスイッチすると、Ｎ　Ｍ　ＯＳ　７０２，
７０３が共にオンになる。この結果、電源７６０からＰ
ＭＯＳ７０５と、Ｎ　Ｍ　ＯＳ　７０２．７０３とを通
ってＮＰＮ７０１に十分なベース電流が流れ、ＮＰＮ７
０１がオンになる。その結果、バス７００は急速に“１
”レベルから“０”レベルにスイッチする。

バス７００が“０″レベルにスイッチするとインバータ
７０４の出力は“１”レベルにスイッチしてＰＭＯＳ７
０５がオフになり、ＮＰＮ７０１へのベース電流が遮断
される。なお、インバータ７０６はＰＭＯＳがオフのと
き、バス７００のレベルを基準電位と同じレベルに維持
するように作用する。

回路７３０は回路７２０と同じく２人力ＮＡＮＤ型のダ
イナミック回路であり、電荷放電手段７１７が抵抗に変
わっていること、インバータ７１４と逆並列接続された
インバータがないことを除いて、その構成は回路７２０
と同じである。すなわち。

ＮＭＯＳ７１２，７１３はＮ　Ｍ　ＯＳ　７０２，７０
３ニ対応し、ＰＭＯＳ７１５はＰＭＯＳ７０５に対応し
ている。また、インバータ７１４はインバータ１０４に
、ＮＰＮ７１１はＮＰＮ７０１に対応している。回路７
３０の動作は回路７２０の動作と同じなのでその説明は
省略する。

なお、７５０はバス７００のデータを入力とする論理ゲ
ート回路である。

第８図（Ａ）は以上の実施例について、３Ｖの電源で動
作させたときの入力ｖ０と出力■。ＵＴの波形を示して
いる。第９図（Ｂ）に示した従来回路の立下り遅延に著
しく増大しているのに対して、本発明によれば立下り遅
延の顕著な増加がなく、また、同図（Ｂ）から分かるよ
うに３■近傍の低電源電圧動作でも満足できることがわ
かる。

［発明の効果］ 以上の説明で明らかなように、本発明によるバイポーラ
・ＭＯＳ回路は３ｖ近傍の低電源電圧動作でも満足でき
る性能を得ることができるため、０．５μ臘以下の微細
化デバイスを用いた高速回路を実現できる。また１本発
明を使用したＬＳＩでは電源電圧の低下に見合った低消
費電力化が図れる。

【図面の簡単な説明】

第１図（Ａ）は本発明の第１の実施例の回路ブロック図
、第１図（Ｂ）、（Ｃ）はそれぞれ本発明の第２の実施
例の回路図および論理シンボル図、第２図（Ａ）。 （Ｂ）はそれぞれ本発明の第３の実施例の回路図および
論理シンボル図、第３図（Ａ）、　（Ｂ）はそれぞれ本
発明の第４の実施例の回路図および論理シンボル図、第
４図（Ａ）、（Ｂ）はそれぞれ本発明の第５の実施例の
回路図および論理シンボル図、第５図（Ａ）、（Ｂ）は
本発明の第６の実施例の回路図および論理シンボル図、
第６図は本発明の第７の実施例の回路ブロック図、第７
図は本発明の第８の実施例の回路図、第８図（Ａ）、（
Ｂ）はそれぞれ本発明の各実施例の出力波形図および遅
延時間特性のグラフ、第９図〜第１２図は従来のバイポ
ーラ・ＣＭＯＳ論理回路の回路構成および動作の説明図
である。 １０１．１０２−＝　Ｎ　Ｐ　Ｎ、１０３−ＣＭ　ＯＳ
論理回路、１０４・・・ＮＭＯＳ論理回路、１０５・・
・インバータ回路、１０６・・・ＰＭＯ５，１０７・・
・放電手段、１１Ｏ・・・入力信号、１３０・・・電源
、６０１・・・ＮＰＮ、６０２・・・ＮＭＯＳ論理回路
、６０３・・・インバータ回路、６０４・・・ＰＭＯＳ
，６０５・・・放電手段ご６０６・・・プリチャージ手
段、６３０・・・出力バス、６４０・・・電源。 呂願人　株式会社

Claims (1)

1. 【特許請求の範囲】 １、コレクタが電源に、エミッタが出力に接続された第
   １のＮＰＮトランジスタと、 コレクタが上記出力に、エミッタが基準電位に接続され
   た第２のＮＰＮトランジスタと、入力が上記第１のＮＰ
   Ｎトランジスタのエミッタまたはベースに接続される論
   理反転手段と、出力が上記第１のＮＰＮトランジスタの
   ベースに接続され、ゲートに入力信号が印加されるＣＭ
   ＯＳ論理回路と、 ソースが電源に、ゲートが上記論理反転手段の出力に接
   続されたＰチャンネルＭＯＳトランジスタと、 該ＰチャンネルＭＯＳトランジスタのドレインと上記第
   ２のＮＰＮトランジスタのベースとの間に接続され、ゲ
   ートに入力信号が印加されるＮＭＯＳ論理回路と、 上記第２のＮＰＮトランジスタのベースと基準電位との
   間に接続された電荷放電手段と を具備することを特徴とするバイポーラ・ ＭＯＳ論理回路。 ２、上記ＣＭＯＳ論理回路および上記ＮＭＯＳ論理回路
   は、いずれもｋ入力（ｋ≧１）の同一の論理機能を有す
   る論理回路であることを特徴とする請求項１記載のバイ
   ポーラ・ＭＯＳ論理回路。 ３、コレクタが電源に、エミッタが出力に接続された第
   １のＮＰＮトランジスタと、 コレクタが上記出力に、エミッタが基準電位に接続され
   た第２のＮＰＮトランジスタと、入力が上記第１のＮＰ
   Ｎトランジスタのエミッタまたはベースに接続される論
   理反転手段と、出力が上記第１のＮＰＮトランジスタの
   ベースに接続されたｋ入力（ｋ≧１）のＣＭＯＳ論理回
   路と、 ソースが電源に、ゲートが上記論理反転手段の出力に接
   続されたＰチャンネルＭＯＳトランジスタと、 該ＰチャンネルＭＯＳトランジスタのドレインと上記第
   ２のＮＰＮトランジスタのベースとの間に接続されたｋ
   入力のＮＭＯＳ論理回路とを具備することを特徴とする
   バイポーラ・ ＭＯＳ論理回路。 ４、コレクタが電源に、エミッタが出力に接続された第
   １のＮＰＮトランジスタと、 コレクタが上記出力に、エミッタが基準電位に接続され
   た第２のＮＰＮトランジスタと、ｋ（ｋ≧１）個の入力
   信号に応じて、“０”レベルまたは“１”レベルの出力
   を上記第１のＮＰＮトランジスタのベースに供給する ＣＭＯＳ論理回路と、 上記電源に接続され、上記ＣＭＯＳ論理回路の出力が“
   １”レベルにあるとき導通し、“０”レベルにあるとき
   遮断される第１の電流スイッチ手段と、 該第１の電流スイッチ手段に直列接続され、上記ＣＭＯ
   Ｓ論理回路の出力が“１”レベルにあるとき遮断され、
   “０”レベルにあるとき導通する第２の電流スイッチ手
   段とを具備し、該第２の電流スイッチ手段から上記第２
   の ＮＰＮトランジスタにベース電流を供給することを特徴
   とするバイポーラ・ＭＯＳ論理回路。 ５、請求項１〜４のいずれかにおいて、ソースが上記出
   力に、ゲートが上記ＣＭＯＳ論理回路の出力に、ドレイ
   ンが上記第２のＮＰＮトランジスタのベースに接続され
   たＰＭＯＳトランジスタをさらに具備したことを特徴と
   するバイポーラ・ＭＯＳ論理回路。 ６、請求項１〜４のいずれかに記載のバイポーラ・ＭＯ
   Ｓ論理回路を複数個有し、該複数個の各出力を共通接続
   することにより、ワイヤード論理機能を実現したことを
   特徴とするバイポーラ・ＭＯＳ論理回路。 ７、請求項６記載のバイポーラ・ＭＯＳ論理回路におい
   て、上記複数の論理回路の少なくとも一つは、入力が上
   記論理反転手段の出力に接続され、出力が上記論理反転
   手段の入力に接続された他の論理反転手段をさらに具備
   することを特徴とするバイポーラ・ＭＯＳ論理回路。 ８、コレクタが出力バスに、エミッタが基準電位に接続
   されたＮＰＮトランジスタと、 入力が上記ＮＰＮトランジスタのコレクタに接続された
   論理反転手段と、 ソースが電源に、ゲートが上記論理反転手段の出力に接
   続されたＰチャンネルＭＯＳトランジスタと、 該ＰチャンネルＭＯＳトランジスタのドレインと上記Ｎ
   ＰＮトランジスタのベースとの間に接続され、ゲートに
   入力信号が印加されるｋ入力（ｋ≧１）のＮＭＯＳ論理
   回路と、 上記ＮＰＮトランジスタのベースと基準電位との間に接
   続された電荷放電手段と を具備することを特徴とするバイポーラ・ ＭＯＳ論理回路。 ９、請求項８記載のバイポーラ・ＭＯＳ論理回路におい
   て、入力が上記論理反転手段の出力に接続され、出力が
   上記論理反転手段の入力に接続された他の論理反転手段
   をさらに具備することを特徴とするバイポーラ・ＭＯＳ
   論理回路。 １０、請求項８記載のバイポーラ・ＭＯＳ論理回路にお
   いて、上記電荷放電手段は、ドレインが上記ＮＰＮトラ
   ンジスタのベースに、ゲートが上記ＮＰＮトランジスタ
   のコレクタに、ソースが基準電位に接続されたＮチャン
   ネルＭＯＳトランジスタで構成されることを特徴とする
   バイポーラ・ＭＯＳ論理回路。 １１、入力信号を受けるＣＭＯＳ論理回路と、電源と基
   準電位との間に直列接続された第 １および第２のＮＰＮトランジスタからなり、上記ＣＭ
   ＯＳ論理回路の出力を受けて、第１のＮＰＮトランジス
   タのエミッタおよび第２のＮＰＮトランジスタのコレク
   タの接続点に出力を発生するバイポーラトランジスタ回
   路と、該バイポーラトランジスタ回路の出力が“１”レ
   ベルから“０”レベルに変化する過渡状態においてのみ
   、上記電源から上記第２のＮＰＮトランジスタのベース
   への電流経路を確立する手段とを具備したことを特徴と
   するバイポーラ・ＭＯＳ論理回路。 １２、コレクタが出力バスに、エミッタが基準電位に接
   続されたＮＰＮトランジスタと、 チャネルの一端が電源に接続され、上記出力バスが“１
   ”レベルにあるときオンし、“０”レベルにあるときオ
   フするＭＯＳトランジスタと、 チャネルの一端が上記ＭＯＳトランジスタのチャネルの
   他端に接続され、ゲートに入力信号が印加されるｋ入力
   （ｋ≧１）の同一導電型のＭＯＳ論理回路とを具備し、 該ＭＯＳ論理回路のチャンネルの他端が上記ＮＰＮトラ
   ンジスタのベースに接続されたことを特徴とするバイポ
   ーラ・ＭＯＳ論理回路。 １３、ｋ（ｋ≧１）個の入力端子と、電源端子と、基準
   電位端子と、出力端子とを有するバイポーラ・ＣＭＯＳ
   半導体集積回路であって、 コレクタが上記電源端子に、エミッタが上記出力端子に
   接続された第１のＮＰＮトランジスタと、 コレクタが上記出力端子に、エミッタが上記基準電位端
   子に接続された第２のＮＰＮトランジスタと、 上記ｋ個の入力端子に接続され、出力が上記第１のＮＰ
   Ｎトランジスタのベースに接続されたＣＭＯＳ論理回路
   と。 上記出力端子の出力が“１”レベルから“０”レベルに
   変化する過渡状態においてのみ、上記電源から上記第２
   のＮＰＮトランジスタのベースへの電流経路を確立する
   手段と を具備したことを特徴とするバイポーラ・ ＭＯＳ半導体集積回路。 １４、ｋ（ｋ≧１）個の入力端子と、電源端子と、基準
   電位端子と、出力端子とを有するバイポーラ・ＣＭＯＳ
   半導体集積回路であって、 上記ｋ個の入力端子に接続されたＣＭＯＳ論理回路と、 上記電源端子と上記基準電位端子との間に直列接続され
   た第１および第２のバイポーラトランジスタからなり、
   上記ＣＭＯＳ論理回路の出力を受けて、両バイポーラト
   ランジスタの相互接続点に出力を発生するバイポーラト
   ランジスタ回路と、 該バイポーラトランジスタ回路の出力が“１”レベルか
   ら“０”レベルに変化する過渡状態においてのみ、上記
   電源から上記第２のバイポーラトランジスタのベースへ
   の電流経路を確立する手段とを具備し、 上記電源端子に印加される電源電圧が３ボルト近傍まで
   低下しても、上記出力端子の出力の立ち下がり特性に顕
   著な劣化が現出しないことを特徴とするバイポーラ・Ｍ
   ＯＳ半導体集積回路。