JP2929869B2 - ３ステート・バッファ回路 - Google Patents
３ステート・バッファ回路Info
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Description
【０００１】
【産業上の利用分野】本発明は３ステート・バッファ回
路に関し、特に出力段にバイポーラトランジスタを使用
して大容量負荷駆動と高速化を図った３ステート・バッ
ファ回路に関する。
路に関し、特に出力段にバイポーラトランジスタを使用
して大容量負荷駆動と高速化を図った３ステート・バッ
ファ回路に関する。
【０００２】
【従来の技術】従来、この種の３ステート・バッファ回
路には図５に示したような回路構成のものがある。
路には図５に示したような回路構成のものがある。
【０００３】負荷を駆動するためのＰチャネル型絶縁ゲ
ート電界効果トランジスタ（以下、ＰＭＯＳトランジス
タと称す）Ｐ0 とＮチャネル型絶縁ゲート電界効果トラ
ンジスタ（以下、ＮＭＯＳトランジスタと称す）Ｎ0 を
高電位電源端子（以下、ＶCC端子２と称す）から低電位
電源端子（以下、ＧＮＤ端子３と称す）へ直列に接続
し、信号入力端子４から入力信号ＩＮと制御入力端子５
から制御信号ＣＯＮＴを２入力ＮＡＮＤゲート１０へ印
加し、２入力ＮＡＮＤゲート１０の出力をインバータ１
１，１２の２段を通してＰＭＯＳトランジスタＰ0 のゲ
ート（Ｅ点）へ印加し、入力信号ＩＮと制御信号ＣＯＮ
Ｔのインバータ６出力である反転信号を２入力ＮＯＲゲ
ート７へ印加し、２入力ＮＯＲゲート７の出力をインバ
ータ８，９の２段を通してＮＭＯＳトランジスタＮ0 の
ゲート（Ｆ点）へ印加して構成する。
ート電界効果トランジスタ（以下、ＰＭＯＳトランジス
タと称す）Ｐ0 とＮチャネル型絶縁ゲート電界効果トラ
ンジスタ（以下、ＮＭＯＳトランジスタと称す）Ｎ0 を
高電位電源端子（以下、ＶCC端子２と称す）から低電位
電源端子（以下、ＧＮＤ端子３と称す）へ直列に接続
し、信号入力端子４から入力信号ＩＮと制御入力端子５
から制御信号ＣＯＮＴを２入力ＮＡＮＤゲート１０へ印
加し、２入力ＮＡＮＤゲート１０の出力をインバータ１
１，１２の２段を通してＰＭＯＳトランジスタＰ0 のゲ
ート（Ｅ点）へ印加し、入力信号ＩＮと制御信号ＣＯＮ
Ｔのインバータ６出力である反転信号を２入力ＮＯＲゲ
ート７へ印加し、２入力ＮＯＲゲート７の出力をインバ
ータ８，９の２段を通してＮＭＯＳトランジスタＮ0 の
ゲート（Ｆ点）へ印加して構成する。
【０００４】この回路は、図６の真理値表を示す様に、
制御信号ＣＯＮＴが低電位レベル（以下、“０”と称
す）の時にＥ点の電位が高電位レベル（以下“１”と称
す）でＦ点が“０”となり、出力信号ＯＵＴはハイ・イ
ンピーダンス（以下、“Ｚ”と称す）になる。また、制
御信号ＣＯＵＴが“１”の時に信号入力端子４から入力
した入力信号ＩＮが出力信号ＯＵＴとして出力端子１へ
伝送される。
制御信号ＣＯＮＴが低電位レベル（以下、“０”と称
す）の時にＥ点の電位が高電位レベル（以下“１”と称
す）でＦ点が“０”となり、出力信号ＯＵＴはハイ・イ
ンピーダンス（以下、“Ｚ”と称す）になる。また、制
御信号ＣＯＵＴが“１”の時に信号入力端子４から入力
した入力信号ＩＮが出力信号ＯＵＴとして出力端子１へ
伝送される。
【０００５】
【発明が解決しようとする課題】上述した従来の３ステ
ート・バッファ回路は、出力段にＭＯＳトランジスタを
用いている為、素子面積の大きなトランジスタが必要で
あり、出力信号に大きな容量が付くことになる。
ート・バッファ回路は、出力段にＭＯＳトランジスタを
用いている為、素子面積の大きなトランジスタが必要で
あり、出力信号に大きな容量が付くことになる。
【０００６】また、ゲート容量も相当大きくなり、この
出力段のＭＯＳトランジスタを駆動する為には、インバ
ータ２段程度のバッファが必要であり、入力端子から出
力端子まで論理段数が多く、遅延時間が大きくなるとい
う欠点を有している。
出力段のＭＯＳトランジスタを駆動する為には、インバ
ータ２段程度のバッファが必要であり、入力端子から出
力端子まで論理段数が多く、遅延時間が大きくなるとい
う欠点を有している。
【０００７】
【課題を解決するための手段】本発明の特徴は、制御信
号により、入力信号を伝送するか又は出力をハイ・イン
ピーダンス状態にするかを制御する３ステートバッファ
回路において、前記入力信号を第１のＰチャネル型絶縁
ゲート電界効果トランジスタのソースと第２のＰチャネ
ル型絶縁ゲート電界効果トランジスタのソースに入力
し、前記制御信号をインバータを介して前記第１のＰチ
ャネル型絶縁ゲート電界効果トランジスタと前記第２の
Ｐチャネル型絶縁ゲート電界効果トランジスタと第１の
Ｎチャネル型絶縁ゲート電界効果トランジスタと第２の
Ｎチャネル型絶縁ゲート電界効果トランジスタとのゲー
トにそれぞれ入力し、前記第１のＮチャネル型絶縁ゲー
ト電界効果トランジスタのソースを低電位電源端子に接
続し、前記第２のＮチャネル型絶縁ゲート電界効果トラ
ンジスタのドレインを高電位電源端子に接続し、前記第
１のＰチャネル型絶縁ゲート電界効果トランジスタのド
レインと前記第１のＮチャネル型絶縁ゲート電界効果ト
ランジスタのドレインと第３のＮチャネル型絶縁ゲート
電界効果トランジスタのゲートとを共通接続し、前記第
３のＮチャネル型絶縁ゲート電界効果トランジスタのソ
ースをＰＮＰトランジスタのベースへ接続し、前記ＰＮ
Ｐトランジスタのベースから負荷素子を介して前記高電
位電源端子に接続し、前記ＰＮＰトランジスタのエミッ
タを前記高電位電源端子に接続し、前記第２のＰチャネ
ル型絶縁ゲート電界効果トランジスタのドレインと前記
第２のＮチャネル型絶縁ゲート電界効果トランジスタの
ソースと第３のＰチャネル型絶縁ゲート電界効果トラン
ジスタのゲートとを共通接続し、前記第３のＰチャネル
型絶縁ゲート電界効果トランジスタのドレインをＮＰＮ
トランジスタのベースへ接続し、前記ＮＰＮトランジス
タのベースから負荷素子を介して前記低電位電源端子へ
接続し、前記ＮＰＮトランジスタのエミッタを前記低電
位電源端子へ接続し、前記ＰＮＰトランジスタのコレク
タと前記第３のＮチャネル型絶縁ゲート電界効果トラン
ジスタのソースと前記第３のＰチャネル型絶縁ゲート電
界効果トランジスタのソースと前記ＮＰＮトランジスタ
のコレクタとを共通接続して出力端子とするように構成
したことにある。
号により、入力信号を伝送するか又は出力をハイ・イン
ピーダンス状態にするかを制御する３ステートバッファ
回路において、前記入力信号を第１のＰチャネル型絶縁
ゲート電界効果トランジスタのソースと第２のＰチャネ
ル型絶縁ゲート電界効果トランジスタのソースに入力
し、前記制御信号をインバータを介して前記第１のＰチ
ャネル型絶縁ゲート電界効果トランジスタと前記第２の
Ｐチャネル型絶縁ゲート電界効果トランジスタと第１の
Ｎチャネル型絶縁ゲート電界効果トランジスタと第２の
Ｎチャネル型絶縁ゲート電界効果トランジスタとのゲー
トにそれぞれ入力し、前記第１のＮチャネル型絶縁ゲー
ト電界効果トランジスタのソースを低電位電源端子に接
続し、前記第２のＮチャネル型絶縁ゲート電界効果トラ
ンジスタのドレインを高電位電源端子に接続し、前記第
１のＰチャネル型絶縁ゲート電界効果トランジスタのド
レインと前記第１のＮチャネル型絶縁ゲート電界効果ト
ランジスタのドレインと第３のＮチャネル型絶縁ゲート
電界効果トランジスタのゲートとを共通接続し、前記第
３のＮチャネル型絶縁ゲート電界効果トランジスタのソ
ースをＰＮＰトランジスタのベースへ接続し、前記ＰＮ
Ｐトランジスタのベースから負荷素子を介して前記高電
位電源端子に接続し、前記ＰＮＰトランジスタのエミッ
タを前記高電位電源端子に接続し、前記第２のＰチャネ
ル型絶縁ゲート電界効果トランジスタのドレインと前記
第２のＮチャネル型絶縁ゲート電界効果トランジスタの
ソースと第３のＰチャネル型絶縁ゲート電界効果トラン
ジスタのゲートとを共通接続し、前記第３のＰチャネル
型絶縁ゲート電界効果トランジスタのドレインをＮＰＮ
トランジスタのベースへ接続し、前記ＮＰＮトランジス
タのベースから負荷素子を介して前記低電位電源端子へ
接続し、前記ＮＰＮトランジスタのエミッタを前記低電
位電源端子へ接続し、前記ＰＮＰトランジスタのコレク
タと前記第３のＮチャネル型絶縁ゲート電界効果トラン
ジスタのソースと前記第３のＰチャネル型絶縁ゲート電
界効果トランジスタのソースと前記ＮＰＮトランジスタ
のコレクタとを共通接続して出力端子とするように構成
したことにある。
【０００８】
【実施例】図１は本発明の第１の実施例の３ステート・
バッファ回路の回路図である。
バッファ回路の回路図である。
【０００９】図１によれば、入力端子４を（第１の）Ｐ
ＭＯＳトランジスタＰ1 と（第２の）ＰＭＯＳトランジ
スタＰ2 のソースとに接続し、制御信号入力端子５をイ
ンバータ６を介してＰＭＯＳトランジスタＰ1 とＰＭＯ
ＳトランジスタＰ2 と（第１の）ＮＭＯＳトランジスタ
Ｎ1 と（第２の）ＮＭＯＳトランジスタＮ2 のゲートに
それぞれ接続する。
ＭＯＳトランジスタＰ1 と（第２の）ＰＭＯＳトランジ
スタＰ2 のソースとに接続し、制御信号入力端子５をイ
ンバータ６を介してＰＭＯＳトランジスタＰ1 とＰＭＯ
ＳトランジスタＰ2 と（第１の）ＮＭＯＳトランジスタ
Ｎ1 と（第２の）ＮＭＯＳトランジスタＮ2 のゲートに
それぞれ接続する。
【００１０】ＮＭＯＳトランジスタＮ1 のソースはＧＮ
Ｄ端子３に接続し、ＮＭＯＳトランジスタＮ2 のドレイ
ンをＶCC端子２に接続する。ＰＭＯＳトランジスタＰ1
のドレインとＮＭＯＳトランジスタＮ1 のドレインとＮ
ＭＯＳトランジスタＮ3 のゲートとを共通接続する（Ａ
点）。
Ｄ端子３に接続し、ＮＭＯＳトランジスタＮ2 のドレイ
ンをＶCC端子２に接続する。ＰＭＯＳトランジスタＰ1
のドレインとＮＭＯＳトランジスタＮ1 のドレインとＮ
ＭＯＳトランジスタＮ3 のゲートとを共通接続する（Ａ
点）。
【００１１】ＮＭＯＳトランジスタＮ3 のソースはＰＮ
ＰトランジスタＱ1 のベースへ接続し、ＰＮＰトランジ
スタＱ1 のベースから抵抗Ｒ1 を介してＶCC端子２に接
続する。ＰＮＰトランジスタＱ1 のエミッタもＶCC端子
２に接続し、ＰＭＯＳトランジスタＰ2 のドレインとＮ
ＭＯＳトランジスタＮ2 のソースとＰＭＯＳトランジス
タＰ3 のゲートとを共通接続する（Ｂ点）。
ＰトランジスタＱ1 のベースへ接続し、ＰＮＰトランジ
スタＱ1 のベースから抵抗Ｒ1 を介してＶCC端子２に接
続する。ＰＮＰトランジスタＱ1 のエミッタもＶCC端子
２に接続し、ＰＭＯＳトランジスタＰ2 のドレインとＮ
ＭＯＳトランジスタＮ2 のソースとＰＭＯＳトランジス
タＰ3 のゲートとを共通接続する（Ｂ点）。
【００１２】ＰＭＯＳトランジスタＰ3 のドレインはＮ
ＰＮトランジスタＱ2 のベースと接続し、ＮＰＮトラン
ジスタＱ2 のベースから抵抗Ｒ2 を介してＧＮＤ端子３
へ接続する。ＮＰＮトランジスタＱ2 のエミッタもＧＮ
Ｄ端子３へ接続し、ＰＮＰトランジスタＱ1 のコレクタ
とＮＭＯＳトランジスタＮ3 のソースとＰＭＯＳトラン
ジスタＰ3 のソースとＮＰＮトランジスタＱ2 のコレク
タを出力端子１に共通接続して構成されている。
ＰＮトランジスタＱ2 のベースと接続し、ＮＰＮトラン
ジスタＱ2 のベースから抵抗Ｒ2 を介してＧＮＤ端子３
へ接続する。ＮＰＮトランジスタＱ2 のエミッタもＧＮ
Ｄ端子３へ接続し、ＰＮＰトランジスタＱ1 のコレクタ
とＮＭＯＳトランジスタＮ3 のソースとＰＭＯＳトラン
ジスタＰ3 のソースとＮＰＮトランジスタＱ2 のコレク
タを出力端子１に共通接続して構成されている。
【００１３】上述の構成から分るように、出力段に極性
の異なる２つのバイポーラトランジスタＱ1 ，Ｑ2 を、
ＶCCとＧＮＤとの間に直列に接続する。
の異なる２つのバイポーラトランジスタＱ1 ，Ｑ2 を、
ＶCCとＧＮＤとの間に直列に接続する。
【００１４】ＰＮＰトランジスタＱ1 が導通すると出力
信号ＯＵＴは“１”になり、ＮＰＮトランジスタＱ2 が
導通すると出力信号ＯＵＴは“０”になり、両方のトラ
ンジスタが非導通の時出力信号ＯＵＴは“Ｚ”となる。
信号ＯＵＴは“１”になり、ＮＰＮトランジスタＱ2 が
導通すると出力信号ＯＵＴは“０”になり、両方のトラ
ンジスタが非導通の時出力信号ＯＵＴは“Ｚ”となる。
【００１５】入力信号ＩＮが“０”で制御信号ＣＯＮＴ
が“１”の時に、ＰＭＯＳトランジスタＰ3 を導通さ
せ、ＮＰＮトランジスタＱ2 を駆動する。
が“１”の時に、ＰＭＯＳトランジスタＰ3 を導通さ
せ、ＮＰＮトランジスタＱ2 を駆動する。
【００１６】入力信号ＩＮが“１”で制御信号ＣＯＮＴ
が“１”の時にＮＭＯＳトランジスタＮ3 を導通させ、
ＰＮＰトランジスタＱ1 を駆動している。抵抗Ｒ1 ，Ｒ
2 はバイポーラトランジスタのベース電荷を放電するた
めのものである。
が“１”の時にＮＭＯＳトランジスタＮ3 を導通させ、
ＰＮＰトランジスタＱ1 を駆動している。抵抗Ｒ1 ，Ｒ
2 はバイポーラトランジスタのベース電荷を放電するた
めのものである。
【００１７】次に図３に示す真理値表を用いて動作を詳
しく説明する。
しく説明する。
【００１８】制御信号ＣＯＮＴが“０”の時、インバー
タ６の出力は“１”になるので、入力信号ＩＮの電圧レ
ベルには関係なく、ＰＭＯＳトランジスタＰ1 は非導
通、ＮＭＯＳトランジスタＮ1 は導通し、Ａ点の電圧レ
ベルは“０”になる。また、ＮＭＯＳトランジスタＮ3
は非導通となるので、ＰＮＰトランジスタＱ1 も非導通
となる。
タ６の出力は“１”になるので、入力信号ＩＮの電圧レ
ベルには関係なく、ＰＭＯＳトランジスタＰ1 は非導
通、ＮＭＯＳトランジスタＮ1 は導通し、Ａ点の電圧レ
ベルは“０”になる。また、ＮＭＯＳトランジスタＮ3
は非導通となるので、ＰＮＰトランジスタＱ1 も非導通
となる。
【００１９】一方、ＰＭＯＳトランジスタＰ2 は非導
通、ＮＭＯＳトランジスタＮ2 は導通する。従って、Ｂ
点の電圧レベルは“１”になり、ＰＭＯＳトランジスタ
Ｐ3 は非導通になるので、ＮＰＮトランジスタＱ2 も非
導通になる。従って出力信号ＯＵＴは“Ｚ”になる。
通、ＮＭＯＳトランジスタＮ2 は導通する。従って、Ｂ
点の電圧レベルは“１”になり、ＰＭＯＳトランジスタ
Ｐ3 は非導通になるので、ＮＰＮトランジスタＱ2 も非
導通になる。従って出力信号ＯＵＴは“Ｚ”になる。
【００２０】入力信号ＩＮが“０”で制御信号ＣＯＮＴ
が“１”の時、インバータ６の出力は“０”になるの
で、ＰＭＯＳトランジスタＰ1 は導通、ＮＭＯＳトラン
ジスタＮ1 は非導通になり、Ａ点の電圧レベル“０”に
なる。従って、ＮＭＯＳトランジスタＮ3 は非導通にな
るので、ＰＮＰトランジスタＱ1 も非導通になる。
が“１”の時、インバータ６の出力は“０”になるの
で、ＰＭＯＳトランジスタＰ1 は導通、ＮＭＯＳトラン
ジスタＮ1 は非導通になり、Ａ点の電圧レベル“０”に
なる。従って、ＮＭＯＳトランジスタＮ3 は非導通にな
るので、ＰＮＰトランジスタＱ1 も非導通になる。
【００２１】また、ＰＭＯＳトランジスタＰ2 は導通、
ＮＭＯＳトランジスタＮ2 は非導通になるので、Ｂ点の
レベルは“０”になる。従って、ＰＭＯＳトランジスタ
Ｐ3は導通し、ＮＰＮトランジスタＱ2 も導通する。従
って、出力信号ＯＵＴは“０”になる。
ＮＭＯＳトランジスタＮ2 は非導通になるので、Ｂ点の
レベルは“０”になる。従って、ＰＭＯＳトランジスタ
Ｐ3は導通し、ＮＰＮトランジスタＱ2 も導通する。従
って、出力信号ＯＵＴは“０”になる。
【００２２】入力信号ＩＮが“１”で制御信号ＣＯＮＴ
が“１”の時、インバータ６の出力は“０”になるの
で、ＰＭＯＳトランジスタＰ1 は導通し、ＮＭＯＳトラ
ンジスタＮ1 は非導通になる。従って、Ａ点のレベルは
“１”になり、ＮＭＯＳトランジスタＮ3 は導通するの
で、ＰＮＰトランジスタＱ1 は導通する。
が“１”の時、インバータ６の出力は“０”になるの
で、ＰＭＯＳトランジスタＰ1 は導通し、ＮＭＯＳトラ
ンジスタＮ1 は非導通になる。従って、Ａ点のレベルは
“１”になり、ＮＭＯＳトランジスタＮ3 は導通するの
で、ＰＮＰトランジスタＱ1 は導通する。
【００２３】また、ＰＭＯＳトランジスタＰ2 は導通、
ＮＭＯＳトランジスタＮ2 は非導通になるので、Ｂ点の
レベルは“１”になる。従って、ＰＭＯＳトランジスタ
Ｐ3は非導通となり、ＮＰＮトランジスタＱ2 も非導通
となる。従って出力端子１の出力信号ＯＵＴは“１”に
なる。
ＮＭＯＳトランジスタＮ2 は非導通になるので、Ｂ点の
レベルは“１”になる。従って、ＰＭＯＳトランジスタ
Ｐ3は非導通となり、ＮＰＮトランジスタＱ2 も非導通
となる。従って出力端子１の出力信号ＯＵＴは“１”に
なる。
【００２４】この様に図１に示す回路は、３ステート・
バッファ回路として動作する。
バッファ回路として動作する。
【００２５】図２は本発明の第２の実施例の回路図であ
る。
る。
【００２６】この回路は、図１に第１の実施例の回路
の、抵抗Ｒ1 の代わりにゲートをＮＭＯＳトランジスタ
Ｎ3 のゲートに接続するＰＭＯＳトランジスタＰ4 ，抵
抗Ｒ2の代わりにゲートをＰＭＯＳトランジスタＰ3 の
ゲートに接続する（Ｃ点）ＮＭＯＳトランジスタＮ4 を
用いたものである。図１と同一部分については説明を省
略する。
の、抵抗Ｒ1 の代わりにゲートをＮＭＯＳトランジスタ
Ｎ3 のゲートに接続するＰＭＯＳトランジスタＰ4 ，抵
抗Ｒ2の代わりにゲートをＰＭＯＳトランジスタＰ3 の
ゲートに接続する（Ｃ点）ＮＭＯＳトランジスタＮ4 を
用いたものである。図１と同一部分については説明を省
略する。
【００２７】図３の真理値表に示す様に、制御信号ＣＯ
ＮＴが“０”の時Ｃ点は“０”になり、ＰＭＯＳトラン
ジスタＰ4 は導通して、ＰＮＰトランジスタＱ1 のベー
ス電荷を放電する。
ＮＴが“０”の時Ｃ点は“０”になり、ＰＭＯＳトラン
ジスタＰ4 は導通して、ＰＮＰトランジスタＱ1 のベー
ス電荷を放電する。
【００２８】また、Ｄ点（ＰＭＯＳトランジスタＰ3 ，
ＮＯＭＳトランジスタＮ4 のゲート）は“１”になり、
ＮＭＯＳトランジスタＮ4 が導通してＮＰＮトランジス
タＱ2 のベース電荷を放電する。
ＮＯＭＳトランジスタＮ4 のゲート）は“１”になり、
ＮＭＯＳトランジスタＮ4 が導通してＮＰＮトランジス
タＱ2 のベース電荷を放電する。
【００２９】図２に示す回路は、図１の回路に比べてバ
イポーラトランジスタのベース電流が抵抗に分岐しない
ので、より駆動能力が高まる。
イポーラトランジスタのベース電流が抵抗に分岐しない
ので、より駆動能力が高まる。
【００３０】
【発明の効果】以上説明したように本発明は、３ステー
トバッファ回路の出力状態を制御する前段部分の回路を
ＰＭＯＳトランジスタとＮＭＯＳトランジスタの組み合
せで構成し、その出力段としてバイポーラトランジスタ
を接続して使用することにより、小面積で大容量負荷を
駆動することができ、また従来例よりも論理段数並びに
素子数を削減することができ、入力端子から出力端子ま
での遅延時間を短くすることができるという効果を有す
る。
トバッファ回路の出力状態を制御する前段部分の回路を
ＰＭＯＳトランジスタとＮＭＯＳトランジスタの組み合
せで構成し、その出力段としてバイポーラトランジスタ
を接続して使用することにより、小面積で大容量負荷を
駆動することができ、また従来例よりも論理段数並びに
素子数を削減することができ、入力端子から出力端子ま
での遅延時間を短くすることができるという効果を有す
る。
【図１】本発明の第１の実施例の回路図である。
【図２】図１の回路動作を説明するための真理値表を示
す図である。
す図である。
【図３】本発明の第２の実施例の回路図である。
【図４】図３の回路動作を説明するための真理値表を示
す図である。
す図である。
【図５】従来例の３ステート・バッファ回路の一例の回
路図である。
路図である。
【図６】図５の回路動作を説明するための真理値表を示
す図である。
す図である。
ＩＮ 入力信号 ＣＯＮＴ 制御信号 ＶCC 高電位電源 ＯＵＴ 出力信号 １ 出力端子 ２ 電源端子 ３ 接地端子 ４ 入力端子 ５ 制御端子 ６，８，９，１１，１２ インバータ ７ ２入力ＮＯＲゲート １０ ２入力ＮＡＮＤゲート Ｐ0 ，Ｐ1 ，Ｐ2 ，Ｐ3 ，Ｐ4 ＰＯＭＳトランジス
タ Ｎ0 ，Ｎ1 ，Ｎ2 ，Ｎ3 ，Ｎ4 ＮＭＯＳトランジス
タ Ｑ1 ＰＮＰトランジスタ Ｑ2 ＮＰＮトランジスタ Ｒ1 ，Ｒ2 抵抗
タ Ｎ0 ，Ｎ1 ，Ｎ2 ，Ｎ3 ，Ｎ4 ＮＭＯＳトランジス
タ Ｑ1 ＰＮＰトランジスタ Ｑ2 ＮＰＮトランジスタ Ｒ1 ，Ｒ2 抵抗
Claims (1)
- 【請求項１】 制御信号により、入力信号を伝送するか
又は出力をハイ・インピーダンス状態にするかを制御す
る３ステートバッファ回路において、前記入力信号を第
１のＰチャネル型絶縁ゲート電界効果トランジスタのソ
ースと第２のＰチャネル型絶縁ゲート電界効果トランジ
スタのソースに入力し、前記制御信号をインバータを介
して前記第１のＰチャネル型絶縁ゲート電界効果トラン
ジスタと前記第２のＰチャネル型絶縁ゲート電界効果ト
ランジスタと第１のＮチャネル型絶縁ゲート電界効果ト
ランジスタと第２のＮチャネル型絶縁ゲート電界効果ト
ランジスタとのゲートにそれぞれ入力し、前記第１のＮ
チャネル型絶縁ゲート電界効果トランジスタのソースを
低電位電源端子に接続し、前記第２のＮチャネル型絶縁
ゲート電界効果トランジスタのドレインを高電位電源端
子に接続し、前記第１のＰチャネル型絶縁ゲート電界効
果トランジスタのドレインと前記第１のＮチャネル型絶
縁ゲート電界効果トランジスタのドレインと第３のＮチ
ャネル型絶縁ゲート電界効果トランジスタのゲートとを
共通接続し、前記第３のＮチャネル型絶縁ゲート電界効
果トランジスタのソースをＰＮＰトランジスタのベース
へ接続し、前記ＰＮＰトランジスタのベースから負荷素
子を介して前記高電位電源端子に接続し、前記ＰＮＰト
ランジスタのエミッタを前記高電位電源端子に接続し、
前記第２のＰチャネル型絶縁ゲート電界効果トランジス
タのドレインと前記第２のＮチャネル型絶縁ゲート電界
効果トランジスタのソースと第３のＰチャネル型絶縁ゲ
ート電界効果トランジスタのゲートとを共通接続し、前
記第３のＰチャネル型絶縁ゲート電界効果トランジスタ
のドレインをＮＰＮトランジスタのベースへ接続し、前
記ＮＰＮトランジスタのベースから負荷素子を介して前
記低電位電源端子へ接続し、前記ＮＰＮトランジスタの
エミッタを前記低電位電源端子へ接続し、前記ＰＮＰト
ランジスタのコレクタと前記第３のＮチャネル型絶縁ゲ
ート電界効果トランジスタのソースと前記第３のＰチャ
ネル型絶縁ゲート電界効果トランジスタのソースと前記
ＮＰＮトランジスタのコレクタとを共通接続して出力端
子とするように構成したことを特徴とする３ステート・
バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4289740A JP2929869B2 (ja) | 1992-10-28 | 1992-10-28 | ３ステート・バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4289740A JP2929869B2 (ja) | 1992-10-28 | 1992-10-28 | ３ステート・バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06140912A JPH06140912A (ja) | 1994-05-20 |
| JP2929869B2 true JP2929869B2 (ja) | 1999-08-03 |
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ID=17747149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4289740A Expired - Fee Related JP2929869B2 (ja) | 1992-10-28 | 1992-10-28 | ３ステート・バッファ回路 |
Country Status (1)
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9871029B2 (en) * | 2016-05-06 | 2018-01-16 | Analog Devices Global | Bus driver / line driver |
-
1992
- 1992-10-28 JP JP4289740A patent/JP2929869B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06140912A (ja) | 1994-05-20 |
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