JP2929869B2 - 3ステート・バッファ回路 - Google Patents
3ステート・バッファ回路Info
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- JP2929869B2 JP2929869B2 JP4289740A JP28974092A JP2929869B2 JP 2929869 B2 JP2929869 B2 JP 2929869B2 JP 4289740 A JP4289740 A JP 4289740A JP 28974092 A JP28974092 A JP 28974092A JP 2929869 B2 JP2929869 B2 JP 2929869B2
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- effect transistor
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Description
【0001】
【産業上の利用分野】本発明は3ステート・バッファ回
路に関し、特に出力段にバイポーラトランジスタを使用
して大容量負荷駆動と高速化を図った3ステート・バッ
ファ回路に関する。
路に関し、特に出力段にバイポーラトランジスタを使用
して大容量負荷駆動と高速化を図った3ステート・バッ
ファ回路に関する。
【0002】
【従来の技術】従来、この種の3ステート・バッファ回
路には図5に示したような回路構成のものがある。
路には図5に示したような回路構成のものがある。
【0003】負荷を駆動するためのPチャネル型絶縁ゲ
ート電界効果トランジスタ(以下、PMOSトランジス
タと称す)P0 とNチャネル型絶縁ゲート電界効果トラ
ンジスタ(以下、NMOSトランジスタと称す)N0 を
高電位電源端子(以下、VCC端子2と称す)から低電位
電源端子(以下、GND端子3と称す)へ直列に接続
し、信号入力端子4から入力信号INと制御入力端子5
から制御信号CONTを2入力NANDゲート10へ印
加し、2入力NANDゲート10の出力をインバータ1
1,12の2段を通してPMOSトランジスタP0 のゲ
ート(E点)へ印加し、入力信号INと制御信号CON
Tのインバータ6出力である反転信号を2入力NORゲ
ート7へ印加し、2入力NORゲート7の出力をインバ
ータ8,9の2段を通してNMOSトランジスタN0 の
ゲート(F点)へ印加して構成する。
ート電界効果トランジスタ(以下、PMOSトランジス
タと称す)P0 とNチャネル型絶縁ゲート電界効果トラ
ンジスタ(以下、NMOSトランジスタと称す)N0 を
高電位電源端子(以下、VCC端子2と称す)から低電位
電源端子(以下、GND端子3と称す)へ直列に接続
し、信号入力端子4から入力信号INと制御入力端子5
から制御信号CONTを2入力NANDゲート10へ印
加し、2入力NANDゲート10の出力をインバータ1
1,12の2段を通してPMOSトランジスタP0 のゲ
ート(E点)へ印加し、入力信号INと制御信号CON
Tのインバータ6出力である反転信号を2入力NORゲ
ート7へ印加し、2入力NORゲート7の出力をインバ
ータ8,9の2段を通してNMOSトランジスタN0 の
ゲート(F点)へ印加して構成する。
【0004】この回路は、図6の真理値表を示す様に、
制御信号CONTが低電位レベル(以下、“0”と称
す)の時にE点の電位が高電位レベル(以下“1”と称
す)でF点が“0”となり、出力信号OUTはハイ・イ
ンピーダンス(以下、“Z”と称す)になる。また、制
御信号COUTが“1”の時に信号入力端子4から入力
した入力信号INが出力信号OUTとして出力端子1へ
伝送される。
制御信号CONTが低電位レベル(以下、“0”と称
す)の時にE点の電位が高電位レベル(以下“1”と称
す)でF点が“0”となり、出力信号OUTはハイ・イ
ンピーダンス(以下、“Z”と称す)になる。また、制
御信号COUTが“1”の時に信号入力端子4から入力
した入力信号INが出力信号OUTとして出力端子1へ
伝送される。
【0005】
【発明が解決しようとする課題】上述した従来の3ステ
ート・バッファ回路は、出力段にMOSトランジスタを
用いている為、素子面積の大きなトランジスタが必要で
あり、出力信号に大きな容量が付くことになる。
ート・バッファ回路は、出力段にMOSトランジスタを
用いている為、素子面積の大きなトランジスタが必要で
あり、出力信号に大きな容量が付くことになる。
【0006】また、ゲート容量も相当大きくなり、この
出力段のMOSトランジスタを駆動する為には、インバ
ータ2段程度のバッファが必要であり、入力端子から出
力端子まで論理段数が多く、遅延時間が大きくなるとい
う欠点を有している。
出力段のMOSトランジスタを駆動する為には、インバ
ータ2段程度のバッファが必要であり、入力端子から出
力端子まで論理段数が多く、遅延時間が大きくなるとい
う欠点を有している。
【0007】
【課題を解決するための手段】本発明の特徴は、制御信
号により、入力信号を伝送するか又は出力をハイ・イン
ピーダンス状態にするかを制御する3ステートバッファ
回路において、前記入力信号を第1のPチャネル型絶縁
ゲート電界効果トランジスタのソースと第2のPチャネ
ル型絶縁ゲート電界効果トランジスタのソースに入力
し、前記制御信号をインバータを介して前記第1のPチ
ャネル型絶縁ゲート電界効果トランジスタと前記第2の
Pチャネル型絶縁ゲート電界効果トランジスタと第1の
Nチャネル型絶縁ゲート電界効果トランジスタと第2の
Nチャネル型絶縁ゲート電界効果トランジスタとのゲー
トにそれぞれ入力し、前記第1のNチャネル型絶縁ゲー
ト電界効果トランジスタのソースを低電位電源端子に接
続し、前記第2のNチャネル型絶縁ゲート電界効果トラ
ンジスタのドレインを高電位電源端子に接続し、前記第
1のPチャネル型絶縁ゲート電界効果トランジスタのド
レインと前記第1のNチャネル型絶縁ゲート電界効果ト
ランジスタのドレインと第3のNチャネル型絶縁ゲート
電界効果トランジスタのゲートとを共通接続し、前記第
3のNチャネル型絶縁ゲート電界効果トランジスタのソ
ースをPNPトランジスタのベースへ接続し、前記PN
Pトランジスタのベースから負荷素子を介して前記高電
位電源端子に接続し、前記PNPトランジスタのエミッ
タを前記高電位電源端子に接続し、前記第2のPチャネ
ル型絶縁ゲート電界効果トランジスタのドレインと前記
第2のNチャネル型絶縁ゲート電界効果トランジスタの
ソースと第3のPチャネル型絶縁ゲート電界効果トラン
ジスタのゲートとを共通接続し、前記第3のPチャネル
型絶縁ゲート電界効果トランジスタのドレインをNPN
トランジスタのベースへ接続し、前記NPNトランジス
タのベースから負荷素子を介して前記低電位電源端子へ
接続し、前記NPNトランジスタのエミッタを前記低電
位電源端子へ接続し、前記PNPトランジスタのコレク
タと前記第3のNチャネル型絶縁ゲート電界効果トラン
ジスタのソースと前記第3のPチャネル型絶縁ゲート電
界効果トランジスタのソースと前記NPNトランジスタ
のコレクタとを共通接続して出力端子とするように構成
したことにある。
号により、入力信号を伝送するか又は出力をハイ・イン
ピーダンス状態にするかを制御する3ステートバッファ
回路において、前記入力信号を第1のPチャネル型絶縁
ゲート電界効果トランジスタのソースと第2のPチャネ
ル型絶縁ゲート電界効果トランジスタのソースに入力
し、前記制御信号をインバータを介して前記第1のPチ
ャネル型絶縁ゲート電界効果トランジスタと前記第2の
Pチャネル型絶縁ゲート電界効果トランジスタと第1の
Nチャネル型絶縁ゲート電界効果トランジスタと第2の
Nチャネル型絶縁ゲート電界効果トランジスタとのゲー
トにそれぞれ入力し、前記第1のNチャネル型絶縁ゲー
ト電界効果トランジスタのソースを低電位電源端子に接
続し、前記第2のNチャネル型絶縁ゲート電界効果トラ
ンジスタのドレインを高電位電源端子に接続し、前記第
1のPチャネル型絶縁ゲート電界効果トランジスタのド
レインと前記第1のNチャネル型絶縁ゲート電界効果ト
ランジスタのドレインと第3のNチャネル型絶縁ゲート
電界効果トランジスタのゲートとを共通接続し、前記第
3のNチャネル型絶縁ゲート電界効果トランジスタのソ
ースをPNPトランジスタのベースへ接続し、前記PN
Pトランジスタのベースから負荷素子を介して前記高電
位電源端子に接続し、前記PNPトランジスタのエミッ
タを前記高電位電源端子に接続し、前記第2のPチャネ
ル型絶縁ゲート電界効果トランジスタのドレインと前記
第2のNチャネル型絶縁ゲート電界効果トランジスタの
ソースと第3のPチャネル型絶縁ゲート電界効果トラン
ジスタのゲートとを共通接続し、前記第3のPチャネル
型絶縁ゲート電界効果トランジスタのドレインをNPN
トランジスタのベースへ接続し、前記NPNトランジス
タのベースから負荷素子を介して前記低電位電源端子へ
接続し、前記NPNトランジスタのエミッタを前記低電
位電源端子へ接続し、前記PNPトランジスタのコレク
タと前記第3のNチャネル型絶縁ゲート電界効果トラン
ジスタのソースと前記第3のPチャネル型絶縁ゲート電
界効果トランジスタのソースと前記NPNトランジスタ
のコレクタとを共通接続して出力端子とするように構成
したことにある。
【0008】
【実施例】図1は本発明の第1の実施例の3ステート・
バッファ回路の回路図である。
バッファ回路の回路図である。
【0009】図1によれば、入力端子4を(第1の)P
MOSトランジスタP1 と(第2の)PMOSトランジ
スタP2 のソースとに接続し、制御信号入力端子5をイ
ンバータ6を介してPMOSトランジスタP1 とPMO
SトランジスタP2 と(第1の)NMOSトランジスタ
N1 と(第2の)NMOSトランジスタN2 のゲートに
それぞれ接続する。
MOSトランジスタP1 と(第2の)PMOSトランジ
スタP2 のソースとに接続し、制御信号入力端子5をイ
ンバータ6を介してPMOSトランジスタP1 とPMO
SトランジスタP2 と(第1の)NMOSトランジスタ
N1 と(第2の)NMOSトランジスタN2 のゲートに
それぞれ接続する。
【0010】NMOSトランジスタN1 のソースはGN
D端子3に接続し、NMOSトランジスタN2 のドレイ
ンをVCC端子2に接続する。PMOSトランジスタP1
のドレインとNMOSトランジスタN1 のドレインとN
MOSトランジスタN3 のゲートとを共通接続する(A
点)。
D端子3に接続し、NMOSトランジスタN2 のドレイ
ンをVCC端子2に接続する。PMOSトランジスタP1
のドレインとNMOSトランジスタN1 のドレインとN
MOSトランジスタN3 のゲートとを共通接続する(A
点)。
【0011】NMOSトランジスタN3 のソースはPN
PトランジスタQ1 のベースへ接続し、PNPトランジ
スタQ1 のベースから抵抗R1 を介してVCC端子2に接
続する。PNPトランジスタQ1 のエミッタもVCC端子
2に接続し、PMOSトランジスタP2 のドレインとN
MOSトランジスタN2 のソースとPMOSトランジス
タP3 のゲートとを共通接続する(B点)。
PトランジスタQ1 のベースへ接続し、PNPトランジ
スタQ1 のベースから抵抗R1 を介してVCC端子2に接
続する。PNPトランジスタQ1 のエミッタもVCC端子
2に接続し、PMOSトランジスタP2 のドレインとN
MOSトランジスタN2 のソースとPMOSトランジス
タP3 のゲートとを共通接続する(B点)。
【0012】PMOSトランジスタP3 のドレインはN
PNトランジスタQ2 のベースと接続し、NPNトラン
ジスタQ2 のベースから抵抗R2 を介してGND端子3
へ接続する。NPNトランジスタQ2 のエミッタもGN
D端子3へ接続し、PNPトランジスタQ1 のコレクタ
とNMOSトランジスタN3 のソースとPMOSトラン
ジスタP3 のソースとNPNトランジスタQ2 のコレク
タを出力端子1に共通接続して構成されている。
PNトランジスタQ2 のベースと接続し、NPNトラン
ジスタQ2 のベースから抵抗R2 を介してGND端子3
へ接続する。NPNトランジスタQ2 のエミッタもGN
D端子3へ接続し、PNPトランジスタQ1 のコレクタ
とNMOSトランジスタN3 のソースとPMOSトラン
ジスタP3 のソースとNPNトランジスタQ2 のコレク
タを出力端子1に共通接続して構成されている。
【0013】上述の構成から分るように、出力段に極性
の異なる2つのバイポーラトランジスタQ1 ,Q2 を、
VCCとGNDとの間に直列に接続する。
の異なる2つのバイポーラトランジスタQ1 ,Q2 を、
VCCとGNDとの間に直列に接続する。
【0014】PNPトランジスタQ1 が導通すると出力
信号OUTは“1”になり、NPNトランジスタQ2 が
導通すると出力信号OUTは“0”になり、両方のトラ
ンジスタが非導通の時出力信号OUTは“Z”となる。
信号OUTは“1”になり、NPNトランジスタQ2 が
導通すると出力信号OUTは“0”になり、両方のトラ
ンジスタが非導通の時出力信号OUTは“Z”となる。
【0015】入力信号INが“0”で制御信号CONT
が“1”の時に、PMOSトランジスタP3 を導通さ
せ、NPNトランジスタQ2 を駆動する。
が“1”の時に、PMOSトランジスタP3 を導通さ
せ、NPNトランジスタQ2 を駆動する。
【0016】入力信号INが“1”で制御信号CONT
が“1”の時にNMOSトランジスタN3 を導通させ、
PNPトランジスタQ1 を駆動している。抵抗R1 ,R
2 はバイポーラトランジスタのベース電荷を放電するた
めのものである。
が“1”の時にNMOSトランジスタN3 を導通させ、
PNPトランジスタQ1 を駆動している。抵抗R1 ,R
2 はバイポーラトランジスタのベース電荷を放電するた
めのものである。
【0017】次に図3に示す真理値表を用いて動作を詳
しく説明する。
しく説明する。
【0018】制御信号CONTが“0”の時、インバー
タ6の出力は“1”になるので、入力信号INの電圧レ
ベルには関係なく、PMOSトランジスタP1 は非導
通、NMOSトランジスタN1 は導通し、A点の電圧レ
ベルは“0”になる。また、NMOSトランジスタN3
は非導通となるので、PNPトランジスタQ1 も非導通
となる。
タ6の出力は“1”になるので、入力信号INの電圧レ
ベルには関係なく、PMOSトランジスタP1 は非導
通、NMOSトランジスタN1 は導通し、A点の電圧レ
ベルは“0”になる。また、NMOSトランジスタN3
は非導通となるので、PNPトランジスタQ1 も非導通
となる。
【0019】一方、PMOSトランジスタP2 は非導
通、NMOSトランジスタN2 は導通する。従って、B
点の電圧レベルは“1”になり、PMOSトランジスタ
P3 は非導通になるので、NPNトランジスタQ2 も非
導通になる。従って出力信号OUTは“Z”になる。
通、NMOSトランジスタN2 は導通する。従って、B
点の電圧レベルは“1”になり、PMOSトランジスタ
P3 は非導通になるので、NPNトランジスタQ2 も非
導通になる。従って出力信号OUTは“Z”になる。
【0020】入力信号INが“0”で制御信号CONT
が“1”の時、インバータ6の出力は“0”になるの
で、PMOSトランジスタP1 は導通、NMOSトラン
ジスタN1 は非導通になり、A点の電圧レベル“0”に
なる。従って、NMOSトランジスタN3 は非導通にな
るので、PNPトランジスタQ1 も非導通になる。
が“1”の時、インバータ6の出力は“0”になるの
で、PMOSトランジスタP1 は導通、NMOSトラン
ジスタN1 は非導通になり、A点の電圧レベル“0”に
なる。従って、NMOSトランジスタN3 は非導通にな
るので、PNPトランジスタQ1 も非導通になる。
【0021】また、PMOSトランジスタP2 は導通、
NMOSトランジスタN2 は非導通になるので、B点の
レベルは“0”になる。従って、PMOSトランジスタ
P3は導通し、NPNトランジスタQ2 も導通する。従
って、出力信号OUTは“0”になる。
NMOSトランジスタN2 は非導通になるので、B点の
レベルは“0”になる。従って、PMOSトランジスタ
P3は導通し、NPNトランジスタQ2 も導通する。従
って、出力信号OUTは“0”になる。
【0022】入力信号INが“1”で制御信号CONT
が“1”の時、インバータ6の出力は“0”になるの
で、PMOSトランジスタP1 は導通し、NMOSトラ
ンジスタN1 は非導通になる。従って、A点のレベルは
“1”になり、NMOSトランジスタN3 は導通するの
で、PNPトランジスタQ1 は導通する。
が“1”の時、インバータ6の出力は“0”になるの
で、PMOSトランジスタP1 は導通し、NMOSトラ
ンジスタN1 は非導通になる。従って、A点のレベルは
“1”になり、NMOSトランジスタN3 は導通するの
で、PNPトランジスタQ1 は導通する。
【0023】また、PMOSトランジスタP2 は導通、
NMOSトランジスタN2 は非導通になるので、B点の
レベルは“1”になる。従って、PMOSトランジスタ
P3は非導通となり、NPNトランジスタQ2 も非導通
となる。従って出力端子1の出力信号OUTは“1”に
なる。
NMOSトランジスタN2 は非導通になるので、B点の
レベルは“1”になる。従って、PMOSトランジスタ
P3は非導通となり、NPNトランジスタQ2 も非導通
となる。従って出力端子1の出力信号OUTは“1”に
なる。
【0024】この様に図1に示す回路は、3ステート・
バッファ回路として動作する。
バッファ回路として動作する。
【0025】図2は本発明の第2の実施例の回路図であ
る。
る。
【0026】この回路は、図1に第1の実施例の回路
の、抵抗R1 の代わりにゲートをNMOSトランジスタ
N3 のゲートに接続するPMOSトランジスタP4 ,抵
抗R2の代わりにゲートをPMOSトランジスタP3 の
ゲートに接続する(C点)NMOSトランジスタN4 を
用いたものである。図1と同一部分については説明を省
略する。
の、抵抗R1 の代わりにゲートをNMOSトランジスタ
N3 のゲートに接続するPMOSトランジスタP4 ,抵
抗R2の代わりにゲートをPMOSトランジスタP3 の
ゲートに接続する(C点)NMOSトランジスタN4 を
用いたものである。図1と同一部分については説明を省
略する。
【0027】図3の真理値表に示す様に、制御信号CO
NTが“0”の時C点は“0”になり、PMOSトラン
ジスタP4 は導通して、PNPトランジスタQ1 のベー
ス電荷を放電する。
NTが“0”の時C点は“0”になり、PMOSトラン
ジスタP4 は導通して、PNPトランジスタQ1 のベー
ス電荷を放電する。
【0028】また、D点(PMOSトランジスタP3 ,
NOMSトランジスタN4 のゲート)は“1”になり、
NMOSトランジスタN4 が導通してNPNトランジス
タQ2 のベース電荷を放電する。
NOMSトランジスタN4 のゲート)は“1”になり、
NMOSトランジスタN4 が導通してNPNトランジス
タQ2 のベース電荷を放電する。
【0029】図2に示す回路は、図1の回路に比べてバ
イポーラトランジスタのベース電流が抵抗に分岐しない
ので、より駆動能力が高まる。
イポーラトランジスタのベース電流が抵抗に分岐しない
ので、より駆動能力が高まる。
【0030】
【発明の効果】以上説明したように本発明は、3ステー
トバッファ回路の出力状態を制御する前段部分の回路を
PMOSトランジスタとNMOSトランジスタの組み合
せで構成し、その出力段としてバイポーラトランジスタ
を接続して使用することにより、小面積で大容量負荷を
駆動することができ、また従来例よりも論理段数並びに
素子数を削減することができ、入力端子から出力端子ま
での遅延時間を短くすることができるという効果を有す
る。
トバッファ回路の出力状態を制御する前段部分の回路を
PMOSトランジスタとNMOSトランジスタの組み合
せで構成し、その出力段としてバイポーラトランジスタ
を接続して使用することにより、小面積で大容量負荷を
駆動することができ、また従来例よりも論理段数並びに
素子数を削減することができ、入力端子から出力端子ま
での遅延時間を短くすることができるという効果を有す
る。
【図1】本発明の第1の実施例の回路図である。
【図2】図1の回路動作を説明するための真理値表を示
す図である。
す図である。
【図3】本発明の第2の実施例の回路図である。
【図4】図3の回路動作を説明するための真理値表を示
す図である。
す図である。
【図5】従来例の3ステート・バッファ回路の一例の回
路図である。
路図である。
【図6】図5の回路動作を説明するための真理値表を示
す図である。
す図である。
IN 入力信号 CONT 制御信号 VCC 高電位電源 OUT 出力信号 1 出力端子 2 電源端子 3 接地端子 4 入力端子 5 制御端子 6,8,9,11,12 インバータ 7 2入力NORゲート 10 2入力NANDゲート P0 ,P1 ,P2 ,P3 ,P4 POMSトランジス
タ N0 ,N1 ,N2 ,N3 ,N4 NMOSトランジス
タ Q1 PNPトランジスタ Q2 NPNトランジスタ R1 ,R2 抵抗
タ N0 ,N1 ,N2 ,N3 ,N4 NMOSトランジス
タ Q1 PNPトランジスタ Q2 NPNトランジスタ R1 ,R2 抵抗
Claims (1)
- 【請求項1】 制御信号により、入力信号を伝送するか
又は出力をハイ・インピーダンス状態にするかを制御す
る3ステートバッファ回路において、前記入力信号を第
1のPチャネル型絶縁ゲート電界効果トランジスタのソ
ースと第2のPチャネル型絶縁ゲート電界効果トランジ
スタのソースに入力し、前記制御信号をインバータを介
して前記第1のPチャネル型絶縁ゲート電界効果トラン
ジスタと前記第2のPチャネル型絶縁ゲート電界効果ト
ランジスタと第1のNチャネル型絶縁ゲート電界効果ト
ランジスタと第2のNチャネル型絶縁ゲート電界効果ト
ランジスタとのゲートにそれぞれ入力し、前記第1のN
チャネル型絶縁ゲート電界効果トランジスタのソースを
低電位電源端子に接続し、前記第2のNチャネル型絶縁
ゲート電界効果トランジスタのドレインを高電位電源端
子に接続し、前記第1のPチャネル型絶縁ゲート電界効
果トランジスタのドレインと前記第1のNチャネル型絶
縁ゲート電界効果トランジスタのドレインと第3のNチ
ャネル型絶縁ゲート電界効果トランジスタのゲートとを
共通接続し、前記第3のNチャネル型絶縁ゲート電界効
果トランジスタのソースをPNPトランジスタのベース
へ接続し、前記PNPトランジスタのベースから負荷素
子を介して前記高電位電源端子に接続し、前記PNPト
ランジスタのエミッタを前記高電位電源端子に接続し、
前記第2のPチャネル型絶縁ゲート電界効果トランジス
タのドレインと前記第2のNチャネル型絶縁ゲート電界
効果トランジスタのソースと第3のPチャネル型絶縁ゲ
ート電界効果トランジスタのゲートとを共通接続し、前
記第3のPチャネル型絶縁ゲート電界効果トランジスタ
のドレインをNPNトランジスタのベースへ接続し、前
記NPNトランジスタのベースから負荷素子を介して前
記低電位電源端子へ接続し、前記NPNトランジスタの
エミッタを前記低電位電源端子へ接続し、前記PNPト
ランジスタのコレクタと前記第3のNチャネル型絶縁ゲ
ート電界効果トランジスタのソースと前記第3のPチャ
ネル型絶縁ゲート電界効果トランジスタのソースと前記
NPNトランジスタのコレクタとを共通接続して出力端
子とするように構成したことを特徴とする3ステート・
バッファ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4289740A JP2929869B2 (ja) | 1992-10-28 | 1992-10-28 | 3ステート・バッファ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4289740A JP2929869B2 (ja) | 1992-10-28 | 1992-10-28 | 3ステート・バッファ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06140912A JPH06140912A (ja) | 1994-05-20 |
JP2929869B2 true JP2929869B2 (ja) | 1999-08-03 |
Family
ID=17747149
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4289740A Expired - Fee Related JP2929869B2 (ja) | 1992-10-28 | 1992-10-28 | 3ステート・バッファ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2929869B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9871029B2 (en) * | 2016-05-06 | 2018-01-16 | Analog Devices Global | Bus driver / line driver |
-
1992
- 1992-10-28 JP JP4289740A patent/JP2929869B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06140912A (ja) | 1994-05-20 |
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Legal Events
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