JPH0552092B2 - - Google Patents

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JPH0552092B2
JPH0552092B2 JP62076474A JP7647487A JPH0552092B2 JP H0552092 B2 JPH0552092 B2 JP H0552092B2 JP 62076474 A JP62076474 A JP 62076474A JP 7647487 A JP7647487 A JP 7647487A JP H0552092 B2 JPH0552092 B2 JP H0552092B2
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    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]

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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、バイポーラトランジスタと相補型
のFETを用いて、低消費電力、高負荷駆動能力
及び高速性を達成し得るトライステート出力回路
に関する。
（従来の技術） ３値出力すなわちハイレベル、ロウレベルの出
力に加えてハイインピーダンス出力の３つの出力
状態をとり得るトライステート出力回路にあつて
は、従来より各種のものが用いられており、例え
ばバイポーラトランジスタを用いたTTL構成、
あるいは、相補型の電界効果トランジスタ
（FET）の一種であるCMOSを用いたCMOS構成
のものなどがあげられる。
トライステート出力回路をTTL構成にした場
合には、バイポーラトランジスタの特徴の一つで
ある大きな伝達コンダクタンスにより、高負荷駆
動能力を有し動作速度の速いトライステート出力
回路を実現することができる。
しかしながら、TTL構成にあつては、回路が
定常状態にあつても回路に電流が流れ、消費電力
の増大を招くことになる。ここで、消費電力を低
減するために回路中を流れる電流を少なくしよう
とする場合には、高速性が損なわれることにな
る。
一方、トライステート出力回路をCMOS構成
にした場合には、消費電力は低減されるが、
MOSトランジスタはその伝達コンダクタンスが
バイポーラトランジスタに比べて小さいため、負
荷駆動能力が低くなり、高速動作が困難になつて
いた。そこで、トランジスタサイズを大きくする
ことによつて駆動能力を高めるとともに高速動作
を実現しようとすると、回路の大型化を招き、特
に集積化による構成の小型化という観点からは逆
行することになる。
さらに、出力段のトランジスタサイズを大きく
した場合には、トランジスタのON抵抗が小さく
なる。このため、出力信号がオーバーシユートあ
るいはアンダーシユートした場合には、出力端子
に接続される配線のインダクタンス成分及び負荷
の容量成分とで形成される共振回路において、出
力信号のオーバーシユートあるいはアンダーシユ
ートをトランジスタのON抵抗が吸収することが
できず、リンギングが発生することになる。これ
により、最悪の場合には誤動作を招くおそれがあ
つた。
（発明が解決しようとする問題点） 以上説明したように、トライステート出力回路
をTTL構成とした場合には、負荷駆動能力及び
高速性に優れている反面、消費電力が増大すると
いう問題があり、消費電力を低減しようとすると
高速性が損なわれるという問題があつた。
一方、CMOS構成とした場合には、消費電力
を低減することはできるが、その反面、負荷駆動
能力が小さくなり、高速動作が困難であつた。ま
た、負荷駆動能力を高めるために出力段のトラン
ジスタサイズを大きくすると、回路構成が大型化
するとともにリンギングを十分に抑えることがで
きず、いずれの構成においても、低消費電力、高
負荷駆動能力、高速性、リンギングの抑制を実現
することは困難である。
そこで、この発明は、上記に鑑みてなされたも
のであり、その目的とするところは、出力のリン
ギングを抑制して、低消費電力、高負荷駆動能
力、高速性を達成したトライステート出力回路を
提供することにある。
［発明の構成］ （問題点を解決するための手段） 上記目的を達成するために、この発明は、相補
型FET（電効果トランジスタ）からなり、入力信
号及びトライステート信号を受けて両信号の否定
論理積をとる否定論理積ゲートと、トライステー
ト信号を受けてその反転信号を出力するインバー
タとからなる入力部と、直列に接続された第１導
電型のFETを備え、前記直列に接続された一方
の第１導電型のFETのゲート端子に入力信号を
与え、前記直列に接続された他方の第１導電型の
FETにトライステート信号を与えてなる電流制
御回路と、前記インバータの出力をゲート端子で
受け、ソース端子を高位電圧源に接続し、ドレイ
ン端子を前記電流制御回路に接続してなる第２導
電型のFETと、前記インバータの出力をゲート
端子で受け、ソース端子を低位電圧源に接続し前
記電流制御回路と並列に挿入してなる第１導電型
のFETと、前記否定論理積ゲートの出力をゲー
ト端子で受け、前記電流制御回路と低位電圧源と
の間に挿入してなる第１導電型FETとからなる
制御部と、各々のベース端子が前記電流制御回路
を介して接続された第１及び第２のNPN型のト
ランジスタを高位電圧源と低位電圧源との間にト
ーテムポール形に接続し、これらトランジスタの
エミツタ端子とコレクタ端子の接続点を出力端子
に接続してなる出力部とから構成される。
（作用） 上記構成において、この発明のトライステート
出力回路は、入力信号及びトライステート信号を
相補型のFETからなる入力部で論理処理し、こ
の処理結果にしたがつて、相補型のFETからな
る制御部によつてバイポーラトランジスタからな
る出力部のスイツチング動作及び出力端子のハイ
インピーダンス状態を制御して、トライステート
出力を得るようにしている。
（実施例） 以下、図面を用いてこの発明の一実施例を説明
する。
第１図はこの発明の一実施例に係るトライステ
ート出力回路の構成を示す回路図である。同図に
示すトライステート出力回路は、互いに相補とな
るＰチヤンネル型のFET（電界効果トランジス
タ）（以下「PFET」と呼ぶ）とＮチヤンネル型
のFET（以下「NFET」と呼ぶ）とからなり、入
力信号とトライステート信号を受ける入力部
と、PEFT及びNFETからなり、入力部の出力
を受ける制御部と、NPN型のトランジスタか
らなり、制御部によつて制御されて入力信号の
反転出力及びハイインピーダンス状態を与える出
力部とから構成されている。
入力部は、入力信号とトライステート信号を
入力としてこれらの否定論理積をとる否定論理積
（NAND）ゲート１と、トライステート信号を入
力としてその反転出力を与えるインバータ２とか
ら構成されている。
NANDゲート１は、各々のゲート端子が入力
信号が与えられる入力端子INに共通に接続され
たPFETP１及びNFETN１と、各々のゲート端
子がトライステート信号が与えられるPFETP２
及びNFETN２とからなり、PFETP１，Ｐ２は
電源（VCC）とNANDゲート１の出力端３の間に
並列に接続され、NFETN１，Ｎ２は出力端３と
グランド（接地）の間に直列に接続されている。
インバータ２は、各々のゲート端子がトライス
テート信号が与えられるトライステート端子Ｔに
共通に接続されたPFETP３とNFETN３とから
なり、PFETP３はVCCとインバータ２の出力端
４の間に接続され、NFETN３は出力端４とグラ
ンドの間に接続されている。
制御部は、PFETP４，NFETN４，Ｎ５、
第１電流制御回路５及び第２電流制御回路６とを
備えている。
PFETP４及びNFETN４は、各々のゲート端
子が共通にインバータ２の出力端４に接続され、
各々のソース端子は各々対応してVCC、グランド
に接続されている。
NFETN５は、そのゲート端子がNORゲート
１の出力端３に接続され、ソース端子がグランド
に接続されている。
第１電流制御回路５は、ゲート端子が入力端子
INに接続されたNFETN６，Ｎ７と、ゲート端
子がトライステート端子Ｔに接続されたNFETN
８，Ｎ９とからなり、NFETN６とNFETN９及
びNFETN８とNFETN７は各々直列に接続さ
れ、各々直列に接続されたNFETN６，Ｎ９と
NFETN８，Ｎ７は互いに並列接続されており、
一方の並列接続点７は抵抗Ｒ１を介してPFETP
４のドレイン端子に接続され、他方の並列接続点
８はNFETN５のドレイン端子に接続されてい
る。
第２電流制御回路６は、NFETN１０，Ｎ１
１，Ｎ１２，Ｎ１３により第１電流制御回路５と
同様に構成されており、並列接続点９，１０は後
述する出力部を構成するトランジスタに接続さ
れている。
出力部は、NPN型の出力トランジスタＱ１
及びシヨツトキーバリヤNPN型の出力トランジ
スタＱ２と、出力トランジスタＱ１とダーリント
ン接続され、ベース端子が第１電流制御回路７の
並列接続点７に接続されたシヨツトキーバリヤ
NPN型のトランジスタＱ３及びトランジスタＱ
２とダーリントン接続され、ベース端子が第２電
流制御回路６の並列接続点１０に接続されたシヨ
ツトキーバリヤNPN型のトランジスタＱ４とを
備えている。
出力トランジスタＱ１は、そのコレクタ端子が
シヨツトキーバリヤ型のダイオードＤ１と電流制
御抵抗Ｒ２を介してVCCに接続され、エミツタ端
子が入力信号の反転信号を与えるとともにハイイ
ンピーダンス状態をとる出力端子OUTに接続さ
れ、また、抵抗Ｒ３を介してトランジスタＱ３の
エミツタ端子に接続され、さらに、第２電流制御
回路６の並列接続点９に接続されている。
出力トランジスタＱ２は、そのベース端子が第
１電流制御回路５の並列接続点８に接続され、コ
レクタ端子が出力端子OUTに接続されており、
エミツタ端子がグランドに接続されている。
また、出力部はシヨツトキーバリヤ型のダイ
オードＤ２を備えており、このダイオードＤ２は
グランドと出力端子OUTの間にグランドから出
力端子OUTに順方向となるように接続されてい
る。
以上説明したように、この発明の一実施例は構
成されており、次にこの実施例の作用を説明す
る。
まずはじめに、トライステート端子Ｔに与えら
れるトライステート信号がハイレベル状態の通常
モード時、すなわち、入力信号の反転信号が出力
端子OUTに与えられる場合について説明する。
トライステート信号がハイレベル状態にあつて
は、NFETN３，Ｎ８，Ｎ９，Ｎ１２，Ｎ１３は
導通状態、PFETP２，Ｐ３は非導通状態になる
ので、PFETP４は導通状態、NFETN４は非導
通状態となる。
このよう状態において、ロウレベルの入力信号
が与えられると、NFETN６，Ｎ７は非導通状態
となり、VCCからPFETP４及び抵抗Ｒ１を介し
トランジスタＱ３のベース端子に電流が流れ込
む。これにより、トランジスタＱ３及び出力トラ
ンジスタＱ１が導通状態となる。
また、入力信号がロウレベル状態にあつては、
NFETN１０，Ｎ１１は非導通状態になるととも
に、PFETP１が導通状態、NFETN１が非導通
状態になることによりNFETN５が導通状態とな
り、これにより、トランジスタＱ４及び出力トラ
ンジスタＱ２が非導通状態となる。
したがつて、VCCからダイオードＤ１、電流制
御抵抗Ｒ２及び出力トランジスタＱ１を介して出
力端子OUTに電流が流れ込み、出力端子OUTは
ハイレベル状態となり、入力信号の反転信号が出
力端子OUTに与えられることになる。
次に、ハイレベルの入力信号が与えられると、
NFETN６，Ｎ７は導通状態となり、さらに、
NFETN１が導通状態になることによりNFETN
５は非導通状態となり、VCCからPFETP４と抵
抗Ｒ１及びNFETN８，Ｎ７を介して出力トラン
ジスタＱ２のベース端子に電流が流れ込み、トラ
ンジスタＱ２は導通状態となる。
一方、出力トランジスタＱ２のベース端子に電
流が供給されるために、トランジスタＱ３のベー
ス電位はVBE（トランジスタＱ２のベース・エミ
ツタ間電圧）となり、これによりトランジスタＱ
３は非導通状態となり、出力トランジスタＱ１も
非導通状態となる。
したがつて、出力端子OUTからトランジスタ
Ｑ２を介してグランドに電流が流れ込み、出力端
子OUTはロウレベルとなり、入力信号の反転信
号が出力端子OUTに与えられる。
さらに、この時にNFETN１１，Ｎ１０が導通
状態となることにより、出力端子OUTから
NFETN１０，Ｎ１３及びNFETN１２，Ｎ１１
を介してトランジスタＱ４のベース端子に電流が
流れ込み、トランジスタＱ４は導通状態となる。
これにより、出力端子OUTから出力トランジス
タＱ４を介して出力トランジスタＱ２のベース端
子に電流を与えて、出力トランジスタＱ２の駆動
能力を高め、出力電位の立ち下がり特性
（TP HL）を改善している。
次に、トライステート信号がロウレベル状態の
ハイインピーダンスモードについて説明する。
ロウレベルのトライステート信号がトライステ
ート端子Ｔに与えられると、PFETP３が導通状
態となることによりPFETP４は非導通状態、
NFETN４は導通状態となる。したがつて、トラ
ンジスタＱ３は非導通状態となり、これにより、
出力トランジスタＱ１も非導通状態となる。
一方、トライステート信号がロウレベル状態に
あつては、PFETP２は導通状態となり、これに
より、NFETN５は導通状態となり、トランジス
タＱ４が導通状態となつても、トランジスタＱ２
は非導通状態となる。
したがつて、両出力トランジスタＱ１，Ｑ２は
ともに非導通状態となり、出力端子OUTはハイ
インピーダンス状態となる。
このように、出力端子OUTがハイインピーダ
ンス状態にある時に、VCCがグランドレベルとな
り出力端子OUTに電圧が印加されても、一端が
出力トランジスタＱ１のコレクタ端子に接続され
た電流制限抵抗Ｒ２の他端とVCCとの間にダイオ
ードＤ１が接続されているので、出力端子OUT
から抵抗Ｒ３及びトランジスタＱ１のベース・コ
レクタ順方向ダイオードを介してVCCに流れよう
とする電流を遮断することができる。
このように、トライステート出力回路をPFET
及びNFETからなる入力部と、バイポーラト
ランジスタからなる出力部と、PFET及び
NFETからなり、出力部の出力トランジスタ
のスイツチング動作及び出力端子のハイインピー
ダンス状態を制御する制御部とで構成したの
で、出力端子OUTがハイレベル及びロウレベル
状態にあつては、動作電流はTTL構成よりも少
なくなり、また、ハイインピーダンス状態にあつ
ては、CMOS構成と同等となり、消費電力を低
減することができる。
また、出力トランジスタＱ１，Ｑ２がバイポー
ラトランジスタで構成されているので、高負荷駆
動能力、高速性を実現することができる。
さらに、出力端子OUTとグランドの間にダイ
オードＤ２を接続したので、出力端子OUTにイ
ンダクタンス成分が接続された場合に生じるアン
ダーシユートをクランプして、出力のリンギング
を緩和することができるようになる。
［発明の効果］ 以上説明したように、この発明によれば、入力
部及び制御部を相補型のFETで構成し、制御部
によりバイポーラトランジスタからなる出力トラ
ンジスタのスイツチング動作及び出力のハイイン
ピーダンス状態を制御して、トライステート出力
を得るようにしたので、出力のリンギングを抑制
して、低消費電力、高負荷駆動能力及び高速性を
達成することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係るトライステ
ート出力回路の構成を示す回路図である。 図の主要な部分を表わす符号の説明、……入
力部、……制御部、……出力部、Ｐ１，Ｐ
２，Ｐ３，Ｐ４……ＰチヤンネルFET、Ｎ１，
Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８，Ｎ
９，Ｎ１０，Ｎ１１，Ｎ１２，Ｎ１３……Ｎチヤ
ンネルFET、Ｑ１，Ｑ２，Ｑ３，Ｑ４……NPN
型トランジスタ、Ｄ２……ダイオード。

Claims (1)

  1. 【特許請求の範囲】 １ 相補型のFET（電効果トランジスタ）からな
    り、入力信号及びトライステート信号を受けて両
    信号の否定論理積をとる否定論理積ゲートと、ト
    ライステート信号を受けてその反転信号を出力す
    るインバータとからなる入力部と、 直列に接続された第１導電型のFETを備え、
    前記直列に接続された一方の第１導電型のFET
    のゲート端子に入力信号を与え、前記直列に接続
    された他方の第１導電型のFETにトライステー
    ト信号を与えてなる電流制御回路と、前記インバ
    ータの出力をゲート端子で受け、ソース端子を高
    位電圧源に接続し、ドレイン端子を前記電流制御
    回路に接続してなる第２導電型のFETと、前記
    インバータの出力をゲート端子で受け、ソース端
    子を低位電圧源に接続し前記電流制御回路と並列
    に挿入してなる第１導電型のFETと、前記否定
    論理積ゲートの出力をゲート端子で受け、前記電
    流制御回路と低位電圧源との間に挿入してなる第
    １導電型のFETとからなる制御部と、 各々のベース端子が前記電流制御回路を介して
    接続された第１及び第２のNPN型のトランジス
    タを高位電圧源と低位電圧源との間にトーテムポ
    ール形に接続し、これらトランジスタのエミツタ
    端子とコレクタ端子の接続点を出力端子に接続し
    てなる出力部と を有することを特徴とするトライステート出力回
    路。
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