JP2619080B2 - 出力回路 - Google Patents
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- JP2619080B2 JP2619080B2 JP1307446A JP30744689A JP2619080B2 JP 2619080 B2 JP2619080 B2 JP 2619080B2 JP 1307446 A JP1307446 A JP 1307446A JP 30744689 A JP30744689 A JP 30744689A JP 2619080 B2 JP2619080 B2 JP 2619080B2
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- transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/0823—Multistate logic
- H03K19/0826—Multistate logic one of the states being the high impedance or floating state
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、バスドライバー用集積回路等に形成される
出力回路に係り、特にバイポーラ（Bi）素子と相補性絶
縁ゲート型（CMOS）素子とを混載したBi−CMOS型集積回
路に形成される３値出力型のBi−CMOS型出力回路に関す
る。
出力回路に係り、特にバイポーラ（Bi）素子と相補性絶
縁ゲート型（CMOS）素子とを混載したBi−CMOS型集積回
路に形成される３値出力型のBi−CMOS型出力回路に関す
る。
（従来の技術） ３値出力型のBi−CMOS型出力回路を有するバスドライ
バー用集積回路は、通常、複数個のバスドライバー用集
積回路のそれぞれのBi−CMOS型出力回路の各出力端子が
共通のバスラインに接続されて使用される。上記３値出
力型のBi−CMOS型出力回路は、TTL（トランジスタ・ト
ランジスタ・ロジック）レベルの高レベル“H"の信号あ
るいは低レベル“L"の信号を出力したり、高インピーダ
ンス出力状態となるものであり、出力段のバイポーラト
ランジスタをCMOSトランジスタを用いて導通制御してい
る。
バー用集積回路は、通常、複数個のバスドライバー用集
積回路のそれぞれのBi−CMOS型出力回路の各出力端子が
共通のバスラインに接続されて使用される。上記３値出
力型のBi−CMOS型出力回路は、TTL（トランジスタ・ト
ランジスタ・ロジック）レベルの高レベル“H"の信号あ
るいは低レベル“L"の信号を出力したり、高インピーダ
ンス出力状態となるものであり、出力段のバイポーラト
ランジスタをCMOSトランジスタを用いて導通制御してい
る。
第３図は、従来の３値出力型のBi−CMOS型出力回路の
一例を示しており、31はバイポーラ出力段、32はMOS型
出力駆動制御回路である。
一例を示しており、31はバイポーラ出力段、32はMOS型
出力駆動制御回路である。
上記バイポーラ出力段31は、プルアップ用の第１のNP
NトランジスタQ1とプルダウン用の例えばショットキー
バリヤ型の第２のNPNトランジスタQ2がVcc電源と接地電
位GNDとの間でトーテムポール接続され、この接続点が
出力端子OUTに接続されている。上記Vcc電源と第１のNP
NトランジスタQ1のコレクタとの間にはショットキーダ
イオードD1および第１の抵抗R1が直列に接続されてい
る。上記第１のNPNトランジスタQ1のコレクタ・ベース
には対応してショットキー型の第３のNPNトランジスタQ
3のコレクタ・エミッタが接続されており、この第３のN
PNトランジスタQ3と前記第１のNPNトランジスタQ1とは
ダーリントン接続されている。また、第１のNPNトラン
ジスタQ1のベース・エミッタ間には第２の抵抗R2が接続
されている。
NトランジスタQ1とプルダウン用の例えばショットキー
バリヤ型の第２のNPNトランジスタQ2がVcc電源と接地電
位GNDとの間でトーテムポール接続され、この接続点が
出力端子OUTに接続されている。上記Vcc電源と第１のNP
NトランジスタQ1のコレクタとの間にはショットキーダ
イオードD1および第１の抵抗R1が直列に接続されてい
る。上記第１のNPNトランジスタQ1のコレクタ・ベース
には対応してショットキー型の第３のNPNトランジスタQ
3のコレクタ・エミッタが接続されており、この第３のN
PNトランジスタQ3と前記第１のNPNトランジスタQ1とは
ダーリントン接続されている。また、第１のNPNトラン
ジスタQ1のベース・エミッタ間には第２の抵抗R2が接続
されている。
また、前記MOS型出力駆動制御回路32は、ＰチャネルM
OSトランジスタP1、第３の抵抗R3、第１のＮチャネルMO
SトランジスタN1、第２のＮチャネルMOSトランジスタN2
およびプルダウン回路PDがVcc電源とGNDとの間で直列に
接続され、上記第３の抵抗R3および第１のＮチャネルト
ランジスタN1の接続点とGNDとの間に第３のＮチャネルM
OSトランジスタN3が接続され、前記第２のＮチャネルト
ランジスタN2およびプルダウン回路PDの接続点とGNDと
の間に第４のＮチャネルMOSトランジスタN4が接続され
ている。上記第１のＮチャネルトランジスタN1のゲート
には入力信号INが供給され、上記第２のＮチャネルトラ
ンジスタN2のゲートには出力イネーブル信号ENが入力
し、上記ＰチャネルトランジスタP1、第３のＮチャネル
トランジスタN3および第４のＮチャネルトランジスタN4
の各ゲートには上記出力イネーブル信号ENの反転信号▲
▼が入力する。そして、前記第３の抵抗R3および第
１のＮチャネルトランジスタN1の接続点が前記第３のNP
NトランジスタQ3のベースに接続され、前記第２のＮチ
ャネルトランジスタN2およびプルダウン回路PDの接続点
が前記第２のNPNトランジスタQ2のベースに接続されて
いる。
OSトランジスタP1、第３の抵抗R3、第１のＮチャネルMO
SトランジスタN1、第２のＮチャネルMOSトランジスタN2
およびプルダウン回路PDがVcc電源とGNDとの間で直列に
接続され、上記第３の抵抗R3および第１のＮチャネルト
ランジスタN1の接続点とGNDとの間に第３のＮチャネルM
OSトランジスタN3が接続され、前記第２のＮチャネルト
ランジスタN2およびプルダウン回路PDの接続点とGNDと
の間に第４のＮチャネルMOSトランジスタN4が接続され
ている。上記第１のＮチャネルトランジスタN1のゲート
には入力信号INが供給され、上記第２のＮチャネルトラ
ンジスタN2のゲートには出力イネーブル信号ENが入力
し、上記ＰチャネルトランジスタP1、第３のＮチャネル
トランジスタN3および第４のＮチャネルトランジスタN4
の各ゲートには上記出力イネーブル信号ENの反転信号▲
▼が入力する。そして、前記第３の抵抗R3および第
１のＮチャネルトランジスタN1の接続点が前記第３のNP
NトランジスタQ3のベースに接続され、前記第２のＮチ
ャネルトランジスタN2およびプルダウン回路PDの接続点
が前記第２のNPNトランジスタQ2のベースに接続されて
いる。
なお、前記NPNトランジスタQ1のベースと前記第１の
ＮチャネルトランジスタN1のドレインとの間に例えばシ
ョットキー型の第２のダイオードD2が接続され、また、
前記出力端子OUTと上記第１のＮチャネルトランジスタN
1のドレインとの間に例えばショットキー型の第３のダ
イオードD3が接続されている。
ＮチャネルトランジスタN1のドレインとの間に例えばシ
ョットキー型の第２のダイオードD2が接続され、また、
前記出力端子OUTと上記第１のＮチャネルトランジスタN
1のドレインとの間に例えばショットキー型の第３のダ
イオードD3が接続されている。
次に、上記出力回路の動作について説明する。
出力イネーブル信号ENが高レベル“H"、反転信号▲
▼が低レベル、“L"の時には、Ｐチャネルトランジス
タP1および第２のＮチャネルトランジスタN2はそれぞれ
オン状態になり、第３のＮチャネルトランジスタN3およ
び第４のＮチャネルトランジスタN4はそれぞれオフ状態
になり、出力回路は活性状態になる。
▼が低レベル、“L"の時には、Ｐチャネルトランジス
タP1および第２のＮチャネルトランジスタN2はそれぞれ
オン状態になり、第３のＮチャネルトランジスタN3およ
び第４のＮチャネルトランジスタN4はそれぞれオフ状態
になり、出力回路は活性状態になる。
この活性状態において、入力信号INがCMOSレベルの
“L"であると、第１のＮチャネルトランジスタN1はオフ
状態になる。これにより、第３のNPNトランジスタQ3
は、Vcc電源からＰチャネルトランジスタP1および第３
の抵抗R3を介してベース電流が供給されてオンになり、
プルアップ用のNPNトランジスタQ1もオン状態になる。
一方、この時、プルダウン用のNPNトランジスタQ2は、
プルダウン回路PDによりベース電荷が放電されてオフ状
態になる。従って、Vcc電源からショットキーダイオー
ドD1、第１の抵抗R1およびNPNトランジスタQ1を介して
出力端子OUTに電流が流れ、出力電圧はTTLレベルの“H"
レベルになる。この場合、第２のダイオードD2および第
３のダイオードD3はそれぞれオフ状態になっており、回
路動作に悪い影響を及ぼすことはない。
“L"であると、第１のＮチャネルトランジスタN1はオフ
状態になる。これにより、第３のNPNトランジスタQ3
は、Vcc電源からＰチャネルトランジスタP1および第３
の抵抗R3を介してベース電流が供給されてオンになり、
プルアップ用のNPNトランジスタQ1もオン状態になる。
一方、この時、プルダウン用のNPNトランジスタQ2は、
プルダウン回路PDによりベース電荷が放電されてオフ状
態になる。従って、Vcc電源からショットキーダイオー
ドD1、第１の抵抗R1およびNPNトランジスタQ1を介して
出力端子OUTに電流が流れ、出力電圧はTTLレベルの“H"
レベルになる。この場合、第２のダイオードD2および第
３のダイオードD3はそれぞれオフ状態になっており、回
路動作に悪い影響を及ぼすことはない。
これに対して、入力信号INがCMOSレベルの“H"レベル
であると、第１のＮチャネルトランジスタN1はオン状態
になる。これにより、プルダウン用のNPNトランジスタQ
2は、Vcc電源からＰチャネルトランジスタP1、第３の抵
抗R3、第１のＮチャネルトランジスタN1および第２のＮ
チャネルトランジスタN2を介してベース電流が供給され
ると共に、出力端子OUTから第３のダイオードD3、第１
のＮチャネルトランジスタN1および第２のＮチャネルト
ランジスタN2を介してベース電流が供給されてオン状態
になる。一方、上記第１のＮチャネルトランジスタN1が
オン状態になると、第３のNPNトランジスタQ3は、上記
第１のＮチャネルトランジスタN1、第２のＮチャネルト
ランジスタN2およびプルダウン回路PDによりベース電荷
が引き抜かれてオフになり、プルアップ用のNPNトラン
ジスタQ1はそのベース電荷が第２のダイオードD2により
放電されてオフ状態になる。この場合、上記第２のダイ
オードD2および第３のダイオードD3により第２の抵抗R2
の両端の電位が同電位にされるので、プルアップ用のト
ランジスタQ1は確実にオフ状態になる。従って、出力端
子OUTの電荷はプルダウン用のNPNトランジスタQ2を介し
て接地電位に引き抜かれ、出力電位はTTLレベルの“0"
レベルになる。
であると、第１のＮチャネルトランジスタN1はオン状態
になる。これにより、プルダウン用のNPNトランジスタQ
2は、Vcc電源からＰチャネルトランジスタP1、第３の抵
抗R3、第１のＮチャネルトランジスタN1および第２のＮ
チャネルトランジスタN2を介してベース電流が供給され
ると共に、出力端子OUTから第３のダイオードD3、第１
のＮチャネルトランジスタN1および第２のＮチャネルト
ランジスタN2を介してベース電流が供給されてオン状態
になる。一方、上記第１のＮチャネルトランジスタN1が
オン状態になると、第３のNPNトランジスタQ3は、上記
第１のＮチャネルトランジスタN1、第２のＮチャネルト
ランジスタN2およびプルダウン回路PDによりベース電荷
が引き抜かれてオフになり、プルアップ用のNPNトラン
ジスタQ1はそのベース電荷が第２のダイオードD2により
放電されてオフ状態になる。この場合、上記第２のダイ
オードD2および第３のダイオードD3により第２の抵抗R2
の両端の電位が同電位にされるので、プルアップ用のト
ランジスタQ1は確実にオフ状態になる。従って、出力端
子OUTの電荷はプルダウン用のNPNトランジスタQ2を介し
て接地電位に引き抜かれ、出力電位はTTLレベルの“0"
レベルになる。
上記とは逆に、出力イネーブル信号ENが“L"レベル、
反転信号▲▼が“H"レベルの時には、第１のＮチャ
ネルトランジスタN1および第２のＮチャネルトランジス
タN2はそれぞれオフ状態、第３のＮチャネルトランジス
タN3および第４のＮチャネルトランジスタN4はそれぞれ
オン状態になり、出力回路は非活性状態になる。即ち、
第３のNPNトランジスタQ3、プルアップ用のNPNトランジ
スタQ1、プルダウン用のNPNトランジスタQ2がそれぞれ
オフ状態になり、高インピーダンス出力状態となる。
反転信号▲▼が“H"レベルの時には、第１のＮチャ
ネルトランジスタN1および第２のＮチャネルトランジス
タN2はそれぞれオフ状態、第３のＮチャネルトランジス
タN3および第４のＮチャネルトランジスタN4はそれぞれ
オン状態になり、出力回路は非活性状態になる。即ち、
第３のNPNトランジスタQ3、プルアップ用のNPNトランジ
スタQ1、プルダウン用のNPNトランジスタQ2がそれぞれ
オフ状態になり、高インピーダンス出力状態となる。
ここで、前記ショットキーダイオードD1が挿入されて
いる理由について説明する。上記した第３図の構成の出
力回路がそれぞれ形成された複数個のバスドライバー用
集積回路の各出力端子OUTが共通のバスラインに接続さ
れて使用される場合、一部のバスドライバー用集積回路
が非動作状態になることがあり、この非動作状態の集積
回路の出力回路のVcc電源線にはVcc電位が印加されない
状態になる。この時、動作状態の他の集積回路からバス
ライン上に信号が出力しているので、非動作状態の集積
回路においては、バスライン→出力端子OUT→第２の抵
抗R2→プルアップ用のNPNトランジスタQ1のベース・コ
レクタ間→第１の抵抗R1→Vcc電源線の経路で電流が流
れるおそれがあるが、この電流経路をショットキーダイ
オードD1により遮断しているので、バスライン上の信号
に悪影響を与えることがない。
いる理由について説明する。上記した第３図の構成の出
力回路がそれぞれ形成された複数個のバスドライバー用
集積回路の各出力端子OUTが共通のバスラインに接続さ
れて使用される場合、一部のバスドライバー用集積回路
が非動作状態になることがあり、この非動作状態の集積
回路の出力回路のVcc電源線にはVcc電位が印加されない
状態になる。この時、動作状態の他の集積回路からバス
ライン上に信号が出力しているので、非動作状態の集積
回路においては、バスライン→出力端子OUT→第２の抵
抗R2→プルアップ用のNPNトランジスタQ1のベース・コ
レクタ間→第１の抵抗R1→Vcc電源線の経路で電流が流
れるおそれがあるが、この電流経路をショットキーダイ
オードD1により遮断しているので、バスライン上の信号
に悪影響を与えることがない。
しかし、第３図の回路のようにショットキーダイオー
ドD1および第１の抵抗R1が挿入されていると、出力回路
の“H"レベル出力時に、ショットキーダイオードD1およ
び第１の抵抗R1の電圧降下により第３のNPNトランジス
タQ3のコレクタ電圧がベース電圧よりも低下するのでプ
ルアップ用のNPNトランジスタQ1の出力電流能力が低下
し、出力電流IOHと出力電圧VOHとの静的な特性が悪化す
るという問題がある。即ち、Vcc＝5Vの場合のIOH対VOH
特性は例えば第４図に示すようになり、例えばIOH＝24m
Aの時にVOHが規定値よりかなり低下する。
ドD1および第１の抵抗R1が挿入されていると、出力回路
の“H"レベル出力時に、ショットキーダイオードD1およ
び第１の抵抗R1の電圧降下により第３のNPNトランジス
タQ3のコレクタ電圧がベース電圧よりも低下するのでプ
ルアップ用のNPNトランジスタQ1の出力電流能力が低下
し、出力電流IOHと出力電圧VOHとの静的な特性が悪化す
るという問題がある。即ち、Vcc＝5Vの場合のIOH対VOH
特性は例えば第４図に示すようになり、例えばIOH＝24m
Aの時にVOHが規定値よりかなり低下する。
（発明が解決しようとする課題） 上記したような従来の３値出力型のBi−CMOS型出力回
路は、プルアップ用トランジスタに直列に接続されてい
るショットキーダイオードの存在により、“H"レベル出
力時の出力電流能力が低く、静的なIOH対VOH特性が悪化
するという問題がある。
路は、プルアップ用トランジスタに直列に接続されてい
るショットキーダイオードの存在により、“H"レベル出
力時の出力電流能力が低く、静的なIOH対VOH特性が悪化
するという問題がある。
本発明は、上記問題点を解決すべくなされたもので、
その目的は、交流的な出力特性を損なうことなく、“H"
レベル出力時の出力電流能力を向上し得る出力回路を提
供することにある。
その目的は、交流的な出力特性を損なうことなく、“H"
レベル出力時の出力電流能力を向上し得る出力回路を提
供することにある。
［発明の構成］ （課題を解決するための手段） 本発明の出力回路は、第１の電源電位と第２の電源電
位との間にトーテムポール接続され、相互の接続点が出
力端子に接続されたそれぞれショットキー型のプルアッ
プ用の第１のNPNトランジスタおよびプルダウン用の第
２のNPNトランジスタと、上記第１の電源電位と上記第
１のNPNトランジスタとの間に直列に接続された第１の
抵抗およびショットキーダイオードと、上記第１の抵抗
およびショットキーダイオードの接続点と前記第１のNP
Nトランジスタのベースとの間にコレクタ・エミッタ間
が接続されたショットキー型の第３のNPNトランジスタ
と、上記第１のNPNトランジスタのベースとエミッタと
の間に接続された第２の抵抗と、出力駆動制御信号に応
じて上記第３のNPNトランジスタあるいは上記第２のNPN
トランジスタを選択的にスイッチング駆動制御し、また
は上記第３のNPNトランジスタおよび上記第２のNPNトラ
ンジスタを共にオフ状態に制御するMOS型出力駆動制御
回路とを具備することを特徴とする。
位との間にトーテムポール接続され、相互の接続点が出
力端子に接続されたそれぞれショットキー型のプルアッ
プ用の第１のNPNトランジスタおよびプルダウン用の第
２のNPNトランジスタと、上記第１の電源電位と上記第
１のNPNトランジスタとの間に直列に接続された第１の
抵抗およびショットキーダイオードと、上記第１の抵抗
およびショットキーダイオードの接続点と前記第１のNP
Nトランジスタのベースとの間にコレクタ・エミッタ間
が接続されたショットキー型の第３のNPNトランジスタ
と、上記第１のNPNトランジスタのベースとエミッタと
の間に接続された第２の抵抗と、出力駆動制御信号に応
じて上記第３のNPNトランジスタあるいは上記第２のNPN
トランジスタを選択的にスイッチング駆動制御し、また
は上記第３のNPNトランジスタおよび上記第２のNPNトラ
ンジスタを共にオフ状態に制御するMOS型出力駆動制御
回路とを具備することを特徴とする。
（作用） MOS型出力駆動制御回路により第３のNPNトランジスタ
が駆動されてプルアップ用のNPNトランジスタがオン状
態になる“H"レベル出力時に、第１の抵抗およびショッ
トキーダイオードに電圧降下が生じても、第３のNPNト
ランジスタのコレクタには上記第１の抵抗とショットキ
ーダイオードとの接続点から従来例よりも高い電圧が印
加されるようになる。また、上記ショットキーダイオー
ドの電圧降下に伴ってプルアップ用のNPNトランジスタ
のコレクタ・エミッタ間電圧が従来例よりも低くなる恐
れがあるが、上記ショットキーダイオードの電圧降下分
がプルアップ用のNPNトランジスタのベース・エミッタ
間電圧よりも小さくなるように素子サイズを設計するこ
とになり、プルアップ用のNPNトランジスタのコレクタ
・エミッタ間電圧を十分確保することが可能になる。従
って、プルアップ用のNPNトランジスタの出力電流能力
の低下を防止し、IOHとVOHとの静的な特性の悪化を防止
することが可能になる。しかも、出力回路の交流的な出
力特性には何ら影響を与えなくて済む。
が駆動されてプルアップ用のNPNトランジスタがオン状
態になる“H"レベル出力時に、第１の抵抗およびショッ
トキーダイオードに電圧降下が生じても、第３のNPNト
ランジスタのコレクタには上記第１の抵抗とショットキ
ーダイオードとの接続点から従来例よりも高い電圧が印
加されるようになる。また、上記ショットキーダイオー
ドの電圧降下に伴ってプルアップ用のNPNトランジスタ
のコレクタ・エミッタ間電圧が従来例よりも低くなる恐
れがあるが、上記ショットキーダイオードの電圧降下分
がプルアップ用のNPNトランジスタのベース・エミッタ
間電圧よりも小さくなるように素子サイズを設計するこ
とになり、プルアップ用のNPNトランジスタのコレクタ
・エミッタ間電圧を十分確保することが可能になる。従
って、プルアップ用のNPNトランジスタの出力電流能力
の低下を防止し、IOHとVOHとの静的な特性の悪化を防止
することが可能になる。しかも、出力回路の交流的な出
力特性には何ら影響を与えなくて済む。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。
する。
第１図は、バスドライバー用集積回路に形成された３
値出力型のBi−CMOS型出力回路の一例を示しており、11
はバイポーラ出力段、32はMOS型出力駆動制御回路であ
る。この出力回路は、第３図を参照して前述した従来の
３値出力型のBi−CMOS型出力回路と比べて、出力段11に
おける第１の抵抗R1とショットキーダイオードD1との接
続位置が入れ替わっている点、プルアップ用の第１のNP
NトランジスタQ1としてショットキー型のトランジスタ
が用いられている点が異なり、その他は同じであるので
第３図中と同一部分には第３図中と同一符号を付してそ
の説明を省略する。
値出力型のBi−CMOS型出力回路の一例を示しており、11
はバイポーラ出力段、32はMOS型出力駆動制御回路であ
る。この出力回路は、第３図を参照して前述した従来の
３値出力型のBi−CMOS型出力回路と比べて、出力段11に
おける第１の抵抗R1とショットキーダイオードD1との接
続位置が入れ替わっている点、プルアップ用の第１のNP
NトランジスタQ1としてショットキー型のトランジスタ
が用いられている点が異なり、その他は同じであるので
第３図中と同一部分には第３図中と同一符号を付してそ
の説明を省略する。
上記した第１図の構成の出力回路がそれぞれ形成され
た複数個のバスドライバー用集積回路の各出力端子OUT
が共通のバスラインに接続されて使用される場合の基本
的な動作は、前述した第３図の出力回路の動作と同様で
あるので説明を省略し、以下、第１の抵抗R1とショット
キーダイオードD1との接続位置が入れ替わったことに関
する動作を中心に説明する。
た複数個のバスドライバー用集積回路の各出力端子OUT
が共通のバスラインに接続されて使用される場合の基本
的な動作は、前述した第３図の出力回路の動作と同様で
あるので説明を省略し、以下、第１の抵抗R1とショット
キーダイオードD1との接続位置が入れ替わったことに関
する動作を中心に説明する。
MOS型出力駆動制御回路32により第３のNPNトランジス
タQ3が駆動されてプルアップ用のNPNトランジスタQ1が
オン状態になる“H"レベル出力時に、第１の抵抗R1およ
びショットキーダイオードD1に電圧降下が生じても、第
３のNPNトランジスタQ3のコレクタには上記第１の抵抗R
1とショットキーダイオードD1との接続点から従来例よ
りも高い電圧が印加されるようになる。
タQ3が駆動されてプルアップ用のNPNトランジスタQ1が
オン状態になる“H"レベル出力時に、第１の抵抗R1およ
びショットキーダイオードD1に電圧降下が生じても、第
３のNPNトランジスタQ3のコレクタには上記第１の抵抗R
1とショットキーダイオードD1との接続点から従来例よ
りも高い電圧が印加されるようになる。
また、上記ショットキーダイオードD1の電圧降下VFに
伴ってプルアップ用のNPNトランジスタQ1のコレクタ・
エミッタ間電圧VCE1が従来例よりも低くなるおそれがあ
るが、プルアップ用のNPNトランジスタQ1として浅い飽
和領域にて動作可能なショットキー型のトランジスタを
用いており、しかも、以下に述べるような対策により十
分対応することが可能になる。即ち、プルアップ用のNP
NトランジスタQ1のベース・エミッタ間電圧をVBE1、NPN
トランジスタQ3のコレクタ・エミッタ間電圧をVCE3で表
わすと、 VCE1＝VBE1＋VCE3−VF …１ の関係が成り立つので、VBE1がVFよりも大きくなるよう
に素子サイズを設計する（具体的には、例えばショット
キーダイオードD1のサイズを大きく設計する）ことによ
り、VCE1を十分確保することができる。
伴ってプルアップ用のNPNトランジスタQ1のコレクタ・
エミッタ間電圧VCE1が従来例よりも低くなるおそれがあ
るが、プルアップ用のNPNトランジスタQ1として浅い飽
和領域にて動作可能なショットキー型のトランジスタを
用いており、しかも、以下に述べるような対策により十
分対応することが可能になる。即ち、プルアップ用のNP
NトランジスタQ1のベース・エミッタ間電圧をVBE1、NPN
トランジスタQ3のコレクタ・エミッタ間電圧をVCE3で表
わすと、 VCE1＝VBE1＋VCE3−VF …１ の関係が成り立つので、VBE1がVFよりも大きくなるよう
に素子サイズを設計する（具体的には、例えばショット
キーダイオードD1のサイズを大きく設計する）ことによ
り、VCE1を十分確保することができる。
従って、プルアップ用のNPNトランジスタQ1の出力電
流能力の低下を防止し、IOHとVOHとの静的な特性の悪化
を防止することが可能になる。しかも、出力回路の交流
的な出力特性には何ら影響を与えなくて済む。
流能力の低下を防止し、IOHとVOHとの静的な特性の悪化
を防止することが可能になる。しかも、出力回路の交流
的な出力特性には何ら影響を与えなくて済む。
第２図は、Vcc＝5Vの場合のIOH対VOH特性を示してお
り、例えばIOH＝24mAの時に規定値にほぼ等しいVOHが得
られることが分る。
り、例えばIOH＝24mAの時に規定値にほぼ等しいVOHが得
られることが分る。
［発明の効果］ 上述したように本発明の出力回路によれば、交流的な
出力特性を損なうことなく、“H"レベル出力時の出力電
流能力を向上することができるので、バスドライバー用
集積回路の３値出力型のBi−CMOS型出力回路等に適用し
て有効である。
出力特性を損なうことなく、“H"レベル出力時の出力電
流能力を向上することができるので、バスドライバー用
集積回路の３値出力型のBi−CMOS型出力回路等に適用し
て有効である。
第１図は本発明の出力回路の一実施例を示す回路図、第
２図は第１図の出力回路の静的な出力特性を示す特性
図、第３図は従来の出力回路を示す回路図、第４図は第
３図の出力回路の静的な出力特性を示す特性図である。 11……出力段、32……MOS型出力駆動制御回路、Q1、Q
2、Q3……NPNトランジスタ、P1、N1〜N4……MOSトラン
ジスタ、R1、R2、R3……抵抗、OUT……出力端子、PD…
…プルダウン回路。
２図は第１図の出力回路の静的な出力特性を示す特性
図、第３図は従来の出力回路を示す回路図、第４図は第
３図の出力回路の静的な出力特性を示す特性図である。 11……出力段、32……MOS型出力駆動制御回路、Q1、Q
2、Q3……NPNトランジスタ、P1、N1〜N4……MOSトラン
ジスタ、R1、R2、R3……抵抗、OUT……出力端子、PD…
…プルダウン回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大房 久美 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 昭62−71330（ＪＰ，Ａ) 特開 昭63−245015（ＪＰ，Ａ)
Claims (3)
- 【請求項１】第１の電源電位と第２の電源電位との間に
トーテムポール接続され、相互の接続点が出力端子に接
続されたそれぞれショットキー型のプルアップ用の第１
のNPNトランジスタおよびプルダウン用の第２のNPNトラ
ンジスタと、 上記第１の電源電位と上記第１のNPNトランジスタとの
間に直列に接続され、上記第１の電源電位側に配置され
る第１の抵抗および上記第１のNPNトランジスタ側に配
置されるショットキーダイオードと、 上記第１の抵抗およびショットキーダイオードの接続点
と上記第１のNPNトランジスタのベースとの間にコレク
タ・エミッタ間が接続されたショットキー型の第３のNP
Nトランジスタと、 上記第１のNPNトランジスタのベースとエミッタとの間
に接続された第２の抵抗と、 出力駆動制御信号に応じて上記第３のNPNトランジスタ
あるいは上記第２のNPNトランジスタを選択的にスイッ
チング駆動制御し、または上記第３のNPNトランジスタ
および上記第２のNPNトランジスタを共にオフ状態に制
御するMOS型出力駆動制御回路と を具備することを特徴とする出力回路。 - 【請求項２】請求項１記載の出力回路は、バスドライバ
ー用集積回路に形成され、複数個のバスドライバー用集
積回路それぞれの出力回路の各出力端子が共通のバスラ
インに接続され、非動作状態のバスドライバー用集積回
路には、上記第１の電源電位が与えられないことを特徴
とする出力回路。 - 【請求項３】上記ショットキーダイオードの電圧降下分
が上記第１のNPNトランジスタのベース・エミッタ間電
圧よりも小さくなるように、上記ショットキーダイオー
ドおよび上記第１のNPNトランジスタのサイズが決定さ
れていることを特徴とする請求項１に記載の出力回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1307446A JP2619080B2 (ja) | 1989-11-29 | 1989-11-29 | 出力回路 |
| US07/618,957 US5107143A (en) | 1989-11-29 | 1990-11-28 | Signal output circuit included in bus driving integrated circuit |
| KR1019900019457A KR940005508B1 (ko) | 1989-11-29 | 1990-11-29 | 출력회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1307446A JP2619080B2 (ja) | 1989-11-29 | 1989-11-29 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03169119A JPH03169119A (ja) | 1991-07-22 |
| JP2619080B2 true JP2619080B2 (ja) | 1997-06-11 |
Family
ID=17969163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1307446A Expired - Lifetime JP2619080B2 (ja) | 1989-11-29 | 1989-11-29 | 出力回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5107143A (ja) |
| JP (1) | JP2619080B2 (ja) |
| KR (1) | KR940005508B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3614210B2 (ja) * | 1994-06-10 | 2005-01-26 | アジレント・テクノロジーズ・インク | トライステート・バッファ |
| JP2647014B2 (ja) * | 1994-09-08 | 1997-08-27 | 日本電気株式会社 | ＢｉＣＭＯＳ論理回路 |
| JPH10326131A (ja) * | 1997-05-26 | 1998-12-08 | Nec Corp | バスドライバ |
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| CN111010164B (zh) * | 2019-12-24 | 2023-08-25 | 中电国基南方集团有限公司 | 一种基于GaAs工艺的输出缓冲电路 |
Family Cites Families (3)
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|---|---|---|---|---|
| JPS6271330A (ja) * | 1985-09-25 | 1987-04-02 | Hitachi Ltd | 半導体集積回路 |
| JPS63245015A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | トライステ−ト出力回路 |
| US4801825A (en) * | 1987-07-06 | 1989-01-31 | Motorola, Inc. | Three level state logic circuit having improved high voltage to high output impedance transition |
-
1989
- 1989-11-29 JP JP1307446A patent/JP2619080B2/ja not_active Expired - Lifetime
-
1990
- 1990-11-28 US US07/618,957 patent/US5107143A/en not_active Expired - Lifetime
- 1990-11-29 KR KR1019900019457A patent/KR940005508B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910010874A (ko) | 1991-06-29 |
| US5107143A (en) | 1992-04-21 |
| KR940005508B1 (ko) | 1994-06-20 |
| JPH03169119A (ja) | 1991-07-22 |
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