JPH0681033B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0681033B2 JPH0681033B2 JP61014101A JP1410186A JPH0681033B2 JP H0681033 B2 JPH0681033 B2 JP H0681033B2 JP 61014101 A JP61014101 A JP 61014101A JP 1410186 A JP1410186 A JP 1410186A JP H0681033 B2 JPH0681033 B2 JP H0681033B2
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- JP
- Japan
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- node
- bipolar transistor
- gate
- output terminal
- power supply
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、相補型MOSトランジスタ、並びにバイポーラ
トランジスタを用いた半導体集積回路に関し、特に論理
回路の高速動作と高いノイズマージンを実現し、かつ、
消費電力を抑えることのできる回路方式に関する。
トランジスタを用いた半導体集積回路に関し、特に論理
回路の高速動作と高いノイズマージンを実現し、かつ、
消費電力を抑えることのできる回路方式に関する。
従来この種の出力段を構成するバイポーラトランジスタ
と、バイポーラトランジスタを駆動するとともに論理を
とる相補型MOSトランジスタから成ることを特徴とする
半導体集積回路としては、第２図に示した様な例があ
る。
と、バイポーラトランジスタを駆動するとともに論理を
とる相補型MOSトランジスタから成ることを特徴とする
半導体集積回路としては、第２図に示した様な例があ
る。
尚、以下、この様な半導体集積回路をBi−CMOS回路と呼
ぶ。22はソースが電源端子に、ゲートが入力端子20にド
レインが節点N11に接続されたＰチャンネルのエンハン
スメント型MOSトランジスタ（以下EPMOSと略す）23はソ
ースが電源端子に、ゲートが入力端子201にドレインが
節点N11に接続されたEPMOS、24はドレインが節点N11に
ゲートが入力端子201にソースが節点、N12に接続された
Ｎチャンネルのディプリーション型MOSトランジスタ
（以下DNMOSと略す）、25はドレインが節点N12に、ゲー
トが入力端子201に、ソースが出力端子202に接続され
た、DNMOS、26はドレインが出力端子202にゲートが入力
端子201にソース節点、N13に接続されたＮチャンネルの
エンハンスメント型MOSトランジスタ（以下ENMOSと略
す）、27はドレインが接点、N13にゲートが入力端子201
に、ソースが節点N14にゲートが入力端子201にドレイン
が接地端子に接続されたＰチャンネルのデプリーション
型MOSトランジスタ（以下DPMOSと略す）、29はソースが
節点N14に、ゲートが入力端子201に、ドレインが接地端
子に接続されたDPMOS、20は、コレクタが電源端子にベ
ースが節点N11に、エミッタが出力端子202に接続された
第１のNPN型バイポーラトランジスタ、21はコレクタが
出力端子202に、ベースが節点N14に、エミッタが接地端
子に接続された第２のNPN型バイポーラトランジスタで
ある。次に動作について述べる。
ぶ。22はソースが電源端子に、ゲートが入力端子20にド
レインが節点N11に接続されたＰチャンネルのエンハン
スメント型MOSトランジスタ（以下EPMOSと略す）23はソ
ースが電源端子に、ゲートが入力端子201にドレインが
節点N11に接続されたEPMOS、24はドレインが節点N11に
ゲートが入力端子201にソースが節点、N12に接続された
Ｎチャンネルのディプリーション型MOSトランジスタ
（以下DNMOSと略す）、25はドレインが節点N12に、ゲー
トが入力端子201に、ソースが出力端子202に接続され
た、DNMOS、26はドレインが出力端子202にゲートが入力
端子201にソース節点、N13に接続されたＮチャンネルの
エンハンスメント型MOSトランジスタ（以下ENMOSと略
す）、27はドレインが接点、N13にゲートが入力端子201
に、ソースが節点N14にゲートが入力端子201にドレイン
が接地端子に接続されたＰチャンネルのデプリーション
型MOSトランジスタ（以下DPMOSと略す）、29はソースが
節点N14に、ゲートが入力端子201に、ドレインが接地端
子に接続されたDPMOS、20は、コレクタが電源端子にベ
ースが節点N11に、エミッタが出力端子202に接続された
第１のNPN型バイポーラトランジスタ、21はコレクタが
出力端子202に、ベースが節点N14に、エミッタが接地端
子に接続された第２のNPN型バイポーラトランジスタで
ある。次に動作について述べる。
先づ入力201の少なくともいずれか片方が“0"レベルの
時、EPMOS22,23の少なくともいずれか片方がオンとな
り、ENMOS26,27の少なくともいずれか片方がカットオフ
となり、DPMOS28,29の少なくともいずれか片方のオン抵
抗が小さくなる。
時、EPMOS22,23の少なくともいずれか片方がオンとな
り、ENMOS26,27の少なくともいずれか片方がカットオフ
となり、DPMOS28,29の少なくともいずれか片方のオン抵
抗が小さくなる。
したがってNPN型バイポーラトランジスタ20のベース電
位が上昇し、NPN型バイポーラトランジスタ20はオンと
なり、一方NPN型バイポーラトランジスタ21はDPMOS28,2
9の少なくともいずれか片方を介してベース、エミッタ
間が短絡されオフとなるのでNPN型バイポーラトランジ
スタ20のエミッタ電流は負荷を充電し出力端子202は
“1"レベルとなる。
位が上昇し、NPN型バイポーラトランジスタ20はオンと
なり、一方NPN型バイポーラトランジスタ21はDPMOS28,2
9の少なくともいずれか片方を介してベース、エミッタ
間が短絡されオフとなるのでNPN型バイポーラトランジ
スタ20のエミッタ電流は負荷を充電し出力端子202は
“1"レベルとなる。
次に、入力201の両方が“1"レベルの時、EPMOS22,23の
両方がオフとなり、ENMOS26,27の両方がオンとなり、DN
MOS24,25のオン抵抗が小さくなり、DPMOS28,29のオン抵
抗が大きくなる。
両方がオフとなり、ENMOS26,27の両方がオンとなり、DN
MOS24,25のオン抵抗が小さくなり、DPMOS28,29のオン抵
抗が大きくなる。
したがってNPN型バイポーラトランジスタ20は、ベー
ス、エミッタ間DNMOS24,25を介して短絡されオフとな
り、一方NPN型バイポーラトランジスタ21のベースには
出力端子202から電流が供給され、NPN型バイポーラトラ
ンジスタ21はオンとなり出力端子202は“0"レベルとな
る。
ス、エミッタ間DNMOS24,25を介して短絡されオフとな
り、一方NPN型バイポーラトランジスタ21のベースには
出力端子202から電流が供給され、NPN型バイポーラトラ
ンジスタ21はオンとなり出力端子202は“0"レベルとな
る。
本方式はNPN型バイポーラトランジスタをオフにすると
きには、そのNPN型バイポーラトランジスタのベース、
エミッタ間のMOSトランジスタのオン抵抗が小さくなり
蓄積電荷を高速に抜き、NPN型バイポーラトランジスタ
がオンになる時にはそのベース、エミッタ間のMOSのオ
ン抵抗が大きくなり、ベース電流が分流しないので高速
にオンとなることで総じて高速な論理動作を実現する。
きには、そのNPN型バイポーラトランジスタのベース、
エミッタ間のMOSトランジスタのオン抵抗が小さくなり
蓄積電荷を高速に抜き、NPN型バイポーラトランジスタ
がオンになる時にはそのベース、エミッタ間のMOSのオ
ン抵抗が大きくなり、ベース電流が分流しないので高速
にオンとなることで総じて高速な論理動作を実現する。
上述した従来方式のBi−CMOS回路は、使用素子として、
EPMOS,ENMOS,DPMOS,DNMOSと、４種類のMOSトランジスタ
を用いており、製造方法が複雑となってしまう。又、従
来方式のBi−CMOS回路は、論理ゲートの１入力当り、DP
MOS,DNMOSが各々１つづつ必要となる為、多入力論理ゲ
ート、並びに大規模論理回路を構成する際には、必要素
子数が著しく増加し、単位面積当りの集積度が低下して
しまう、しかも、論理ゲートの入力数が増加するにつれ
て、NPN型バイポーラトランジスタのベース、エミッタ
間に挿入されるデプリーション型MOSトランジスタの数
が変動し、そのオン抵抗の変動が大きくなるから論理動
作の速度変動が大きくなってしまうという欠点がある。
EPMOS,ENMOS,DPMOS,DNMOSと、４種類のMOSトランジスタ
を用いており、製造方法が複雑となってしまう。又、従
来方式のBi−CMOS回路は、論理ゲートの１入力当り、DP
MOS,DNMOSが各々１つづつ必要となる為、多入力論理ゲ
ート、並びに大規模論理回路を構成する際には、必要素
子数が著しく増加し、単位面積当りの集積度が低下して
しまう、しかも、論理ゲートの入力数が増加するにつれ
て、NPN型バイポーラトランジスタのベース、エミッタ
間に挿入されるデプリーション型MOSトランジスタの数
が変動し、そのオン抵抗の変動が大きくなるから論理動
作の速度変動が大きくなってしまうという欠点がある。
本発明による回路は、第１の電源端子と出力端子との間
に接続されベースが第１の節点に接続された第１のバイ
ポーラトランジスタ、前記出力端子と第２の電源端子と
の間に接続されベースが第２の節点に接続された第２の
バイポーラトランジスタ、前記第１の節点と前記出力端
子との間に接続されゲートが前記出力端子に接続された
第１のディプリーション型MOSトランジスタ、前記第２
の節点と前記第２の電源端子との間に接続されゲートが
前記第１の節点に接続された第２のディプリーション型
MOSトランジスタ、前記第１の電源端子と前記第１の節
点との間に設けられ入力信号が第１の状態のときに前記
第１の電源端子と前記第１の節点との間に電流経路を形
成して前記第１のバイポーラトランジスタを導通せしめ
る第１の回路手段、ならびに前記第１の節点と前記第２
の節点との間に接続され前記入力信号が第２の状態のと
きに前記第１および第２の節点間に電流経路を形成して
前記第２のバイポーラトランジスタを導通せしめる第２
の回路手段を備えている。
に接続されベースが第１の節点に接続された第１のバイ
ポーラトランジスタ、前記出力端子と第２の電源端子と
の間に接続されベースが第２の節点に接続された第２の
バイポーラトランジスタ、前記第１の節点と前記出力端
子との間に接続されゲートが前記出力端子に接続された
第１のディプリーション型MOSトランジスタ、前記第２
の節点と前記第２の電源端子との間に接続されゲートが
前記第１の節点に接続された第２のディプリーション型
MOSトランジスタ、前記第１の電源端子と前記第１の節
点との間に設けられ入力信号が第１の状態のときに前記
第１の電源端子と前記第１の節点との間に電流経路を形
成して前記第１のバイポーラトランジスタを導通せしめ
る第１の回路手段、ならびに前記第１の節点と前記第２
の節点との間に接続され前記入力信号が第２の状態のと
きに前記第１および第２の節点間に電流経路を形成して
前記第２のバイポーラトランジスタを導通せしめる第２
の回路手段を備えている。
次に本発明について図面を参照して説明する。
第１図は、本発明の一実施例の２入力NANDゲートの回路
図である。201は入力端子、202は出力端子、203は電源
端子、22,23はソースが電源端子203に、ゲートが各々入
力端子201に、ドレインが節点、N11に接続されたEPMO
S、26はドレインが節点N11にゲートが入力端子201に、
ソースが節点N12に接続されたENMOS、27はドレインが節
点N12に、ゲートが入力201にソースが節点N14に接続さ
れたENMOS、31はドレイン（ソース）が出力端子202にゲ
ートが出力端子202にソース（ドレイン｝が節点N11に接
続されたDNMOS、32はドレインが節点N14に、ゲートが節
点N11に、ソースが接地端子に接続されたDNMOS、20はコ
レクタが電源端子に、ベースが節点N11に、エミッタが
出力端子202に接続されたNPN型バイポーラトランジス
タ、21は、コレクタが出力端子にベースが節点N11に、
エミッタが接地端子に接続されたNPN型バイポーラトラ
ンジスタである。
図である。201は入力端子、202は出力端子、203は電源
端子、22,23はソースが電源端子203に、ゲートが各々入
力端子201に、ドレインが節点、N11に接続されたEPMO
S、26はドレインが節点N11にゲートが入力端子201に、
ソースが節点N12に接続されたENMOS、27はドレインが節
点N12に、ゲートが入力201にソースが節点N14に接続さ
れたENMOS、31はドレイン（ソース）が出力端子202にゲ
ートが出力端子202にソース（ドレイン｝が節点N11に接
続されたDNMOS、32はドレインが節点N14に、ゲートが節
点N11に、ソースが接地端子に接続されたDNMOS、20はコ
レクタが電源端子に、ベースが節点N11に、エミッタが
出力端子202に接続されたNPN型バイポーラトランジス
タ、21は、コレクタが出力端子にベースが節点N11に、
エミッタが接地端子に接続されたNPN型バイポーラトラ
ンジスタである。
次に本実施例の動作について述べる。
入力端子201のうち少なくともいずれか片方のレベルが
“0"となるとEPMOS22,23の少なくともいずれか片方がオ
ンし、ENMOS26,27の少なくともいずれか片方がオフす
る。これによって節点N11の電位が上昇するとDNMOS32の
オン抵抗が小さくなり、NPN型バイポーラトランジスタ2
0がオンし、NPN型バイポーラトランジスタ21はDNMOS32
によりベース、エミッタ間が短絡されてオフとなる。従
ってNPN型バイポーラトランジスタ20のエミッタ電流は
負荷を充電し、出力202は“1"レベルとなる。
“0"となるとEPMOS22,23の少なくともいずれか片方がオ
ンし、ENMOS26,27の少なくともいずれか片方がオフす
る。これによって節点N11の電位が上昇するとDNMOS32の
オン抵抗が小さくなり、NPN型バイポーラトランジスタ2
0がオンし、NPN型バイポーラトランジスタ21はDNMOS32
によりベース、エミッタ間が短絡されてオフとなる。従
ってNPN型バイポーラトランジスタ20のエミッタ電流は
負荷を充電し、出力202は“1"レベルとなる。
この際節点N11の電位は出力202に対し、絶えずNPN型バ
イポーラトランジスタ20のカットオフ電圧VBEOFE分以上
高くなっており、DNMOS31は節点N11側がドレイン、出力
端子202側がソースとなり、ゲートがソースと短絡され
ているからオン抵抗が大きくなった状態でNPN型バイポ
ーラトランジスタ20のベース電流を分流して負荷を充電
する。
イポーラトランジスタ20のカットオフ電圧VBEOFE分以上
高くなっており、DNMOS31は節点N11側がドレイン、出力
端子202側がソースとなり、ゲートがソースと短絡され
ているからオン抵抗が大きくなった状態でNPN型バイポ
ーラトランジスタ20のベース電流を分流して負荷を充電
する。
出力端子202の電位が上昇しつづけ節点N11との電位差が
NPN型バイポーラトランジスタ20のカットオフ電圧V
BEOFFより小さくなると、NPN型バイポーラトランジスタ
20はオフする。しかしながらEPMOS22,23の少なくともい
ずれか片方のオン状態にあるトランジスタと、DNMOS31
を介して負荷へ充電電流が流れて、出力端子202の電位
はほぼ電源電位まで上昇する。
NPN型バイポーラトランジスタ20のカットオフ電圧V
BEOFFより小さくなると、NPN型バイポーラトランジスタ
20はオフする。しかしながらEPMOS22,23の少なくともい
ずれか片方のオン状態にあるトランジスタと、DNMOS31
を介して負荷へ充電電流が流れて、出力端子202の電位
はほぼ電源電位まで上昇する。
次に入力201が共に“1"の時EPMOS22,23がオフ、ENMOS2
6,27がオンする。節点N11はENMOS26,27、DNMOS32を介し
て接地端子に抵抗接続されたかたちとなって電位が下が
る。すると、DNMOS31の出力端子202側がドレイン、節点
N11側がソースとなり、ゲート電位に対してソース電位
が低くなるからDNMOS31のオン抵抗が小さくなる。従っ
てNPN型バイポーラトランジスタ20はベース、エミッタ
間が短絡されて急速にオフする、一方NPN型バイポーラ
トランジスタ21は負荷よりDNMOS31、ENMOS26,27を介し
てベース電流が供給されてオンし、そのエミッタ電流は
負荷の蓄積電荷を急速に引き抜いて出力端子202の電位
は“0"レベルとなる。この際節点N11の電位も急速に下
がるからDNMOS32のオン抵抗は大きくなりNPN型バイポー
ラトランジスタのベース電流の分流を抑える。
6,27がオンする。節点N11はENMOS26,27、DNMOS32を介し
て接地端子に抵抗接続されたかたちとなって電位が下が
る。すると、DNMOS31の出力端子202側がドレイン、節点
N11側がソースとなり、ゲート電位に対してソース電位
が低くなるからDNMOS31のオン抵抗が小さくなる。従っ
てNPN型バイポーラトランジスタ20はベース、エミッタ
間が短絡されて急速にオフする、一方NPN型バイポーラ
トランジスタ21は負荷よりDNMOS31、ENMOS26,27を介し
てベース電流が供給されてオンし、そのエミッタ電流は
負荷の蓄積電荷を急速に引き抜いて出力端子202の電位
は“0"レベルとなる。この際節点N11の電位も急速に下
がるからDNMOS32のオン抵抗は大きくなりNPN型バイポー
ラトランジスタのベース電流の分流を抑える。
出力端子202の電位が下がり、それにつれて節点N11,N1
2,N14の電位が下がるが、節点N14の電位が接地電位に対
してNPN型バイポーラトランジスタ21のカットオフ電位V
BEOFFより低くなるとNPN型バイポーラトランジスタ21は
カットオフし、以降はDNMOS31、ENMOS26,27、DNMOS32を
直列に介して負荷の蓄積電荷が引き抜かれ、出力端子20
2はほぼ接地電位まで電位が下がる。
2,N14の電位が下がるが、節点N14の電位が接地電位に対
してNPN型バイポーラトランジスタ21のカットオフ電位V
BEOFFより低くなるとNPN型バイポーラトランジスタ21は
カットオフし、以降はDNMOS31、ENMOS26,27、DNMOS32を
直列に介して負荷の蓄積電荷が引き抜かれ、出力端子20
2はほぼ接地電位まで電位が下がる。
以上説明したように、本発明は特許請求範囲に示した構
成をとることにより、従来方式のBi−CMOS回路に比べ
て、DPMOSが不要となるから製造が容易となる、DNMOSの
数が減少し、論理ゲート１段当りのDNMOSの必要数が論
理によらず一定となるから、単位面積当り集積度が向上
し、かつ論理回路の動作速度の変動を小さく抑えること
ができる。
成をとることにより、従来方式のBi−CMOS回路に比べ
て、DPMOSが不要となるから製造が容易となる、DNMOSの
数が減少し、論理ゲート１段当りのDNMOSの必要数が論
理によらず一定となるから、単位面積当り集積度が向上
し、かつ論理回路の動作速度の変動を小さく抑えること
ができる。
NPN型バイポーラトランジスタのオフ動作が速く、貫通
電流を抑えることができるから、論理ゲートの高速動作
と消費電力の減少が可能となる。
電流を抑えることができるから、論理ゲートの高速動作
と消費電力の減少が可能となる。
DNMOSの閾値の設定を調節することにより、出力振幅を
電源電圧と等しくすることが可能であり、ノイズマージ
ンが大きい。
電源電圧と等しくすることが可能であり、ノイズマージ
ンが大きい。
相補型MOSトランジスタにより論理が構成できる回路の
全てに応用が可能であるという効果がある。
全てに応用が可能であるという効果がある。
第１図は本発明のBi−CMOS回路による２入力NANDゲート
の回路、第２図は従来のBi−CMOS回路による２入力NAND
ゲートの回路図である。 201……入力端子、202……出力端子、203……電源端
子、22,23……EPMOS、24,25……DNMOS、26,27……ENMO
S、28,29……DPMOS、31,32……DNMOS、20,21……NPN型
バイポーラトランジスタ、N11,N12,N13,N14……各々節
点である。
の回路、第２図は従来のBi−CMOS回路による２入力NAND
ゲートの回路図である。 201……入力端子、202……出力端子、203……電源端
子、22,23……EPMOS、24,25……DNMOS、26,27……ENMO
S、28,29……DPMOS、31,32……DNMOS、20,21……NPN型
バイポーラトランジスタ、N11,N12,N13,N14……各々節
点である。
Claims (2)
- 【請求項１】第１の電源端子と出力端子との間に接続さ
れベースが第１の節点に接続された第１のバイポーラト
ランジスタ、前記出力端子と第２の電源端子との間に接
続されベースが第２の節点に接続された第２のバイポー
ラトランジスタ、前記第１の節点と前記出力端子との間
に接続されゲートが前記出力端子に接続された第１のデ
ィプリーション型MOSトランジスタ、前記第２の節点と
前記第２の電源端子との間に接続されゲートが前記第１
の節点に接続された第２のディプリーション型MOSラン
ジスタ、前記第１の電源端子と前記第１の節点との間に
設けられ入力信号が第１の状態のときに前記第１の電源
端子と前記第１の節点との間に電流経路を形成して前記
第１のバイポーラトランジスタを導通せしめる第１の回
路手段、ならびに前記第１の節点と前記第２の節点との
間に接続され前記入力信号が第２の状態のときに前記第
１および第２の節点間に電流経路を形成して前記第２の
バイポーラトランジスタを導通せしめる第２の回路手段
を備える半導体集積回路。 - 【請求項２】前記第１の回路手段はゲートに前記入力信
号を受ける第１チャンネル型の第１エンハンスメント型
MOSトランジスタを有し、前記第２の回路手段はゲート
に前記入力信号を受ける第２チャンネル型の第２エンハ
ンスメント型MOSトランジスタを有する特許請求の範囲
第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61014101A JPH0681033B2 (ja) | 1986-01-24 | 1986-01-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61014101A JPH0681033B2 (ja) | 1986-01-24 | 1986-01-24 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62171319A JPS62171319A (ja) | 1987-07-28 |
| JPH0681033B2 true JPH0681033B2 (ja) | 1994-10-12 |
Family
ID=11851727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61014101A Expired - Lifetime JPH0681033B2 (ja) | 1986-01-24 | 1986-01-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681033B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11162725B2 (en) | 2017-06-26 | 2021-11-02 | Mitsubishi Electric Corporation | Heat pump with hot water storage and refrigerant leak detection |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2553632B2 (ja) * | 1988-05-16 | 1996-11-13 | 松下電器産業株式会社 | バイモス型論理回路 |
-
1986
- 1986-01-24 JP JP61014101A patent/JPH0681033B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11162725B2 (en) | 2017-06-26 | 2021-11-02 | Mitsubishi Electric Corporation | Heat pump with hot water storage and refrigerant leak detection |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62171319A (ja) | 1987-07-28 |
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