JPH0583004B2 - - Google Patents
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- JPH0583004B2 JPH0583004B2 JP61012377A JP1237786A JPH0583004B2 JP H0583004 B2 JPH0583004 B2 JP H0583004B2 JP 61012377 A JP61012377 A JP 61012377A JP 1237786 A JP1237786 A JP 1237786A JP H0583004 B2 JPH0583004 B2 JP H0583004B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- circuit
- mos transistor
- gate
- nand gate
- Prior art date
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Links
- 239000004065 semiconductor Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0377—Bistables with hysteresis, e.g. Schmitt trigger
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体論理集積回路に関し、特に
MOSトランジスタとバイポーラトランジスタが
混在した所謂Bi―MOS半導体論理回路に関する
ものである。
MOSトランジスタとバイポーラトランジスタが
混在した所謂Bi―MOS半導体論理回路に関する
ものである。
従来MOSトランジスタとバイポーラトランジ
スタとが混在した所謂Bi―MOS論理回路におい
てシユミツトトリガ回路を構成する場合いくつか
の方法が考えられる。例えば、CMOS論理回路
において用いられている第５図に示す様な方法が
あるが、この方法では、正確にヒステリシス巾を
求める事が困難なため設計が容易でなかつた。そ
のためBi―MOS論理回路では、第３図に示す様
な方法が考えられていた。これは、２入力
NANDゲート２の２つの入力の間にスイツチン
グ素子としてＰチヤンネルMOSトランジスタ１
を接続することにより、入力信号電圧の上昇時と
下降時とで電流経路が切り換えられるようにし、
NPNトランジスタ３のベース・エミツタ間順方
向電圧分のヒステリシス巾をもつシユミツトトリ
ガ回路を形成しているものである。
スタとが混在した所謂Bi―MOS論理回路におい
てシユミツトトリガ回路を構成する場合いくつか
の方法が考えられる。例えば、CMOS論理回路
において用いられている第５図に示す様な方法が
あるが、この方法では、正確にヒステリシス巾を
求める事が困難なため設計が容易でなかつた。そ
のためBi―MOS論理回路では、第３図に示す様
な方法が考えられていた。これは、２入力
NANDゲート２の２つの入力の間にスイツチン
グ素子としてＰチヤンネルMOSトランジスタ１
を接続することにより、入力信号電圧の上昇時と
下降時とで電流経路が切り換えられるようにし、
NPNトランジスタ３のベース・エミツタ間順方
向電圧分のヒステリシス巾をもつシユミツトトリ
ガ回路を形成しているものである。
しかし上述した回路において、Ｐチヤンネル
MOSトランジスタがオンする際、抵抗ＲとＰチ
ヤンネルMOSトランジスタのソース・ドレイン
接合容量Ｃによる時定数Ｒ×Ｃだけ遅延があるた
め、高速動作をさせる上で問題になるという欠点
があつた。
MOSトランジスタがオンする際、抵抗ＲとＰチ
ヤンネルMOSトランジスタのソース・ドレイン
接合容量Ｃによる時定数Ｒ×Ｃだけ遅延があるた
め、高速動作をさせる上で問題になるという欠点
があつた。
本発明の半導体論理回路は、ベースが入力端子
に接続されるとともに論理ゲートの第１の入力に
接続されエミツタ分が論理ゲートの第２の入力に
接続されたバイポーラトランジスタと、ドレイン
が上記エミツタに接続されゲートが上記論理ゲー
トの出力に接続されたMOSトランジスタとを有
している。
に接続されるとともに論理ゲートの第１の入力に
接続されエミツタ分が論理ゲートの第２の入力に
接続されたバイポーラトランジスタと、ドレイン
が上記エミツタに接続されゲートが上記論理ゲー
トの出力に接続されたMOSトランジスタとを有
している。
次に、本発明について図面を参照して説明す
る。第１図は本発明の一実施例を示す回路図であ
り、第４図は第１図に示す実施例での入力と出力
との関係を表したグラフである。まず入力端子１
に低レベルが入力されているとすると、NPNト
ランジスタ２はオフしているためNPNトランジ
スタ２のエミツタに接続れている２入力NAND
ゲート３の第２の入力は低レベルであり。一方２
入力NANDゲート３の第１の入力は入力端子１
に接続されているため低レベルであり、２入力
NANDゲート３の出力は高レベルであり、この
時２入力NANDゲート３の出力にゲートが接続
されているＰチヤンネルMOSトランジスタ４は
オフしている。ここで入力端子の電位が上昇しは
じめNPNトランジスタ２のベース・エミツタ間
順方向電圧分の電位VFとなるとNPNトランジス
タ２がオンするが、節点Ａの電位は０ボルトであ
るため２入力NANDゲート３の第２の入力は低
レベルあり又、２入力NANDゲート３の第１の
入力はVFでけ電位が上昇しているが２入力
NANDゲート３のスレツシヨルド電圧VTHには達
しておらず低レベルであるため２入力NANDゲ
ート３の出力は高レベルのままである（第４図の
点ａ）。さらに入力端子の電位が上昇してスレツ
シヨルド電圧VTHを越えると２入力NANDゲート
３の第１の入力は高レベルとなるが、この時節点
Ａの電位は（VTH−VF）であるため、２入力
NANDゲート３の第２の入力は低レベルであり、
２入力NANDゲート３の出力は依然として高レ
ベルである（第４図の点ｂ）。そして入力端子の
電位が（VTH＋VF）まで上昇すると節点Ａの電位
が（VTH＋VF）−VF＝VTHとなるため２入力
NANDゲート３の第２の入力が高レベルとなり、
従つて２入力NANDゲート３の出力は低レベル
となる（第４図の点ｃ）。これに伴ない２入力
NANDゲート３の出力にゲートが接続されてい
るＰチヤンネルMOSトランジスタ４がオンして
第２の入力は電源の固定されるため節点Ａの電位
が上昇し、同時に入力端子の電位も上昇する（第
４図の点ｄ）。
る。第１図は本発明の一実施例を示す回路図であ
り、第４図は第１図に示す実施例での入力と出力
との関係を表したグラフである。まず入力端子１
に低レベルが入力されているとすると、NPNト
ランジスタ２はオフしているためNPNトランジ
スタ２のエミツタに接続れている２入力NAND
ゲート３の第２の入力は低レベルであり。一方２
入力NANDゲート３の第１の入力は入力端子１
に接続されているため低レベルであり、２入力
NANDゲート３の出力は高レベルであり、この
時２入力NANDゲート３の出力にゲートが接続
されているＰチヤンネルMOSトランジスタ４は
オフしている。ここで入力端子の電位が上昇しは
じめNPNトランジスタ２のベース・エミツタ間
順方向電圧分の電位VFとなるとNPNトランジス
タ２がオンするが、節点Ａの電位は０ボルトであ
るため２入力NANDゲート３の第２の入力は低
レベルあり又、２入力NANDゲート３の第１の
入力はVFでけ電位が上昇しているが２入力
NANDゲート３のスレツシヨルド電圧VTHには達
しておらず低レベルであるため２入力NANDゲ
ート３の出力は高レベルのままである（第４図の
点ａ）。さらに入力端子の電位が上昇してスレツ
シヨルド電圧VTHを越えると２入力NANDゲート
３の第１の入力は高レベルとなるが、この時節点
Ａの電位は（VTH−VF）であるため、２入力
NANDゲート３の第２の入力は低レベルであり、
２入力NANDゲート３の出力は依然として高レ
ベルである（第４図の点ｂ）。そして入力端子の
電位が（VTH＋VF）まで上昇すると節点Ａの電位
が（VTH＋VF）−VF＝VTHとなるため２入力
NANDゲート３の第２の入力が高レベルとなり、
従つて２入力NANDゲート３の出力は低レベル
となる（第４図の点ｃ）。これに伴ない２入力
NANDゲート３の出力にゲートが接続されてい
るＰチヤンネルMOSトランジスタ４がオンして
第２の入力は電源の固定されるため節点Ａの電位
が上昇し、同時に入力端子の電位も上昇する（第
４図の点ｄ）。
次に入力端子の電位を下降していく場合につい
て考える。入力端子の電位が上昇時に２入力
NANDゲート３の出力が反転した電位（VTH＋
VF）となつても、２入力NANDゲート３の第１
の入力はまだスレツシヨルド電圧VTHよりもVFで
け高いため高レベルであり、第２の入力もＰチヤ
ンネルMOSトランジスタ４がオンしており電源
へ固定されているため２入力NANDゲート３の
出力は反転しない（第４図の点ｅ）。さらに入力
端子の電位が下降しスレツシヨルド電圧VTHより
も下がると２入力NANDゲート３の第２の入力
は電源は固定されているものの第１の入力は低レ
ベルとなるため２入力NANDゲート３の出力は
高レベルへと反転する（第４図の点ｆ）。またこ
れに伴ないＰチヤンネルMOSトランジスタ４が
オフするため入力端子の電位も下降する（第４図
の点ｇ）。
て考える。入力端子の電位が上昇時に２入力
NANDゲート３の出力が反転した電位（VTH＋
VF）となつても、２入力NANDゲート３の第１
の入力はまだスレツシヨルド電圧VTHよりもVFで
け高いため高レベルであり、第２の入力もＰチヤ
ンネルMOSトランジスタ４がオンしており電源
へ固定されているため２入力NANDゲート３の
出力は反転しない（第４図の点ｅ）。さらに入力
端子の電位が下降しスレツシヨルド電圧VTHより
も下がると２入力NANDゲート３の第２の入力
は電源は固定されているものの第１の入力は低レ
ベルとなるため２入力NANDゲート３の出力は
高レベルへと反転する（第４図の点ｆ）。またこ
れに伴ないＰチヤンネルMOSトランジスタ４が
オフするため入力端子の電位も下降する（第４図
の点ｇ）。
この様に第１図に示した回路は、第４図に示す
様なヒステリシス特性をもつたシユミツトトリガ
回路となるものである。
様なヒステリシス特性をもつたシユミツトトリガ
回路となるものである。
第２図は本発明の他の実施例を示す回路図であ
る。第２図の回路は、第１図に示す回路のNPN
トランジスタ２をPNPトランジスタ２′に、Ｐチ
ヤンネルMOSトランジスタ４をソースが接地さ
れたＮチヤンネルMOSトランジスタ４′に、２入
力NANDゲート３を２入力NORゲート３′にそ
れぞれ変えたものであり、この回路も第１図に示
す回路と同様な動作を示すシユミツトトリガ回路
となる事は明らかである。
る。第２図の回路は、第１図に示す回路のNPN
トランジスタ２をPNPトランジスタ２′に、Ｐチ
ヤンネルMOSトランジスタ４をソースが接地さ
れたＮチヤンネルMOSトランジスタ４′に、２入
力NANDゲート３を２入力NORゲート３′にそ
れぞれ変えたものであり、この回路も第１図に示
す回路と同様な動作を示すシユミツトトリガ回路
となる事は明らかである。
以上説明した様に本発明は、Bi―MOS論理回
路において高速動作が可能で且つ、回路設計の容
易なシユミツトトリガ回路を構成できるという効
果を有するものである。
路において高速動作が可能で且つ、回路設計の容
易なシユミツトトリガ回路を構成できるという効
果を有するものである。
第１図は本発明の一実施例の回路図、第２図は
本発明の他の実施例の回路図、第３図及び第５図
は従来のシユミツトトリガ回路の回路図、第４図
は第１図に示す実施例での入力と出力との関係を
表したグラフである。 第１図において、１…入力端子、２…NPNト
ランジスタ、３…２入力NANDゲート、４…Ｐ
チヤンネルMOSトランジスタ。 第２図において、１′…入力端子、２′…PNP
トランジスタ、３′…２入力NORゲート、４′…
ＮチヤンネルMOSトランジスタ。 第３図において、１…ＰチヤンネルMOSトラ
ンジスタ、２…２入力NANDゲート、３…NPN
トランジスタ。
本発明の他の実施例の回路図、第３図及び第５図
は従来のシユミツトトリガ回路の回路図、第４図
は第１図に示す実施例での入力と出力との関係を
表したグラフである。 第１図において、１…入力端子、２…NPNト
ランジスタ、３…２入力NANDゲート、４…Ｐ
チヤンネルMOSトランジスタ。 第２図において、１′…入力端子、２′…PNP
トランジスタ、３′…２入力NORゲート、４′…
ＮチヤンネルMOSトランジスタ。 第３図において、１…ＰチヤンネルMOSトラ
ンジスタ、２…２入力NANDゲート、３…NPN
トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 入力端子に接続されたベース、第１の電源端
子に接続されたコレクタおよび回路節点に接続さ
れたエミツタを有するバイポーラトランジスタ
と、前記回路節点と第２の電源端子との間に接続
された抵抗と、前記入力端子に接続された第１の
入力および前記回路節点に接続された第２の入力
を有する論理ゲートと、前記第１の電源端子に接
続されたドレイン、前記回路節点に接続されたソ
ースおよび前記論理ゲートの出力に接続されたゲ
ートを有するMOSトランジスタとを備え、前記
論理ゲートは前記第１および第２の入力電位が両
方とも前記論理ゲートの閾値を超えて前記第１の
電源端子側に変化したときに前記MOSトランジ
スタを導通せしめる出力を発生することを特徴と
する半導体論理回路。 ２ 前記バイポーラトランジスタはNPN型であ
り、前記MOSトランジスタはＰチヤンネル型で
あり、前記論理ゲートはNAND回路であること
を特徴とする特許請求の範囲第１項記載の半導体
論理回路。 ３ 前記バイポーラトランジスタはPNP型であ
り、前記MOSトランジスタはＮチヤンネル型で
あり、前記論理ゲートはNOR回路であることを
特徴とする特許請求の範囲１項記載の半導体論理
回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61012377A JPS62171216A (ja) | 1986-01-22 | 1986-01-22 | 半導体論理回路 |
| EP87100700A EP0230306B1 (en) | 1986-01-22 | 1987-01-20 | Schmitt trigger circuit |
| DE87100700T DE3786679T2 (de) | 1986-01-22 | 1987-01-20 | Schmitt-triggerschaltung. |
| US07/005,989 US4719367A (en) | 1986-01-22 | 1987-01-21 | Schmitt trigger circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61012377A JPS62171216A (ja) | 1986-01-22 | 1986-01-22 | 半導体論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62171216A JPS62171216A (ja) | 1987-07-28 |
| JPH0583004B2 true JPH0583004B2 (ja) | 1993-11-24 |
Family
ID=11803580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61012377A Granted JPS62171216A (ja) | 1986-01-22 | 1986-01-22 | 半導体論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4719367A (ja) |
| EP (1) | EP0230306B1 (ja) |
| JP (1) | JPS62171216A (ja) |
| DE (1) | DE3786679T2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4958351A (en) * | 1986-02-03 | 1990-09-18 | Unisys Corp. | High capacity multiple-disk storage method and apparatus having unusually high fault tolerance level and high bandpass |
| US4859873A (en) * | 1987-07-17 | 1989-08-22 | Western Digital Corporation | CMOS Schmitt trigger with independently biased high/low threshold circuits |
| US4904884A (en) * | 1988-04-21 | 1990-02-27 | Western Digital Corporation | Schmitt trigger adapted to interface between different transistor architectures |
| US5008570A (en) * | 1990-03-30 | 1991-04-16 | The United States Of America As Represented By The Secretary Of The Air Force | Schmitt-triggered TTL to CML input buffer apparatus |
| US5065054A (en) * | 1990-11-21 | 1991-11-12 | Advanced Micro Devices, Inc. | Input buffer with noise filter for eliminating short-pulse-width noise |
| US5300827A (en) * | 1992-07-27 | 1994-04-05 | International Business Machines Corporation | Noise immune NTL logic network |
| KR100236058B1 (ko) * | 1997-04-24 | 1999-12-15 | 김영환 | 트리거 전압 조정이 가능한 슈미트 트리거 회로 |
| KR100263667B1 (ko) * | 1997-12-30 | 2000-08-01 | 김영환 | 슈미트 트리거 회로 |
| JP3346466B2 (ja) * | 1998-06-22 | 2002-11-18 | 日本電気株式会社 | シュミット・トリガ回路 |
| US6741112B2 (en) * | 2002-03-01 | 2004-05-25 | Broadcom Corporation | Input circuit with hysteresis |
| US7023238B1 (en) | 2004-01-07 | 2006-04-04 | Altera Corporation | Input buffer with selectable threshold and hysteresis option |
| US6965251B1 (en) | 2004-02-18 | 2005-11-15 | Altera Corporation | Input buffer with hysteresis option |
| DE102011081503B4 (de) * | 2011-08-24 | 2013-09-12 | Schaeffler Technologies AG & Co. KG | Radnabenantriebssystem |
| US11349435B1 (en) | 2021-03-03 | 2022-05-31 | Saudi Arabian Oil Company | Current-mode square wave oscillator |
| US11349460B1 (en) | 2021-03-03 | 2022-05-31 | Saudi Arabian Oil Company | Current-mode Schmitt trigger using current output stages |
| US11575379B2 (en) | 2021-03-23 | 2023-02-07 | Delphi Technologies Ip Limited | Switch with hysteresis |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56131233A (en) * | 1980-03-18 | 1981-10-14 | Hitachi Ltd | Logic circuit |
| JPS5748825A (en) * | 1980-09-08 | 1982-03-20 | Nec Corp | Schmitt circuit |
| JPS5923915A (ja) * | 1982-07-30 | 1984-02-07 | Toshiba Corp | シユミツトトリガ回路 |
| JPS604326A (ja) * | 1983-06-23 | 1985-01-10 | Nec Corp | ヒステリシス回路 |
-
1986
- 1986-01-22 JP JP61012377A patent/JPS62171216A/ja active Granted
-
1987
- 1987-01-20 DE DE87100700T patent/DE3786679T2/de not_active Expired - Fee Related
- 1987-01-20 EP EP87100700A patent/EP0230306B1/en not_active Expired - Lifetime
- 1987-01-21 US US07/005,989 patent/US4719367A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0230306A3 (en) | 1990-01-10 |
| JPS62171216A (ja) | 1987-07-28 |
| DE3786679T2 (de) | 1993-11-04 |
| EP0230306B1 (en) | 1993-07-28 |
| DE3786679D1 (de) | 1993-09-02 |
| US4719367A (en) | 1988-01-12 |
| EP0230306A2 (en) | 1987-07-29 |
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