JPS62171216A - 半導体論理回路 - Google Patents
半導体論理回路Info
- Publication number
- JPS62171216A JPS62171216A JP61012377A JP1237786A JPS62171216A JP S62171216 A JPS62171216 A JP S62171216A JP 61012377 A JP61012377 A JP 61012377A JP 1237786 A JP1237786 A JP 1237786A JP S62171216 A JPS62171216 A JP S62171216A
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- whose
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0377—Bistables with hysteresis, e.g. Schmitt trigger
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体論理集積回路に関し、％にＭＯＳトラン
ジスタとバイポーラトランジスタが混在した所謂Ｂｉ−
ＭＯ８半導体論理回路に関するものである。
ジスタとバイポーラトランジスタが混在した所謂Ｂｉ−
ＭＯ８半導体論理回路に関するものである。
従来ＭＯＳトランジスタとバイポーラトランジスタとが
混在した所謂Ｂｉ −ＭＯ８論理回路においてシェミッ
トトリガ回路を構成する場合いくつかの方法が考えられ
る。例えば、ＣＭ ＯＳ論理回路において用いられてい
る第５図に示す様な方法があるが、この方法では、正確
にヒステリシス巾を求める事が困難なため設計が容易で
なかった。
混在した所謂Ｂｉ −ＭＯ８論理回路においてシェミッ
トトリガ回路を構成する場合いくつかの方法が考えられ
る。例えば、ＣＭ ＯＳ論理回路において用いられてい
る第５図に示す様な方法があるが、この方法では、正確
にヒステリシス巾を求める事が困難なため設計が容易で
なかった。
そのためＢｉ−ＭＯ８論理回路では、第３図に示す様な
方法が考えられていた。これは、２人力ＮＡＮＤゲート
２の２つの入力の間にスイッチング素子としてＰチャン
ネルＭＯＳトランジスタ１を接続することにより、入力
１号電圧の上昇時と下降時とで電流経路が切り換えられ
るようにし、ＮＰＮ ）ランジスタ３のベース−エミッ
タ間順方向電圧分のヒステリシス巾をもつシェミットト
リガ回路を形成しているものである。
方法が考えられていた。これは、２人力ＮＡＮＤゲート
２の２つの入力の間にスイッチング素子としてＰチャン
ネルＭＯＳトランジスタ１を接続することにより、入力
１号電圧の上昇時と下降時とで電流経路が切り換えられ
るようにし、ＮＰＮ ）ランジスタ３のベース−エミッ
タ間順方向電圧分のヒステリシス巾をもつシェミットト
リガ回路を形成しているものである。
しかし上述した回路においては、ＰチャンネルＭＯＳト
ランジスタがオンする際、抵抗ＲとＰチャンネルＭ Ｏ
Ｓ トランジスタのソース拳ドレイン接合容量Ｃによる
時定数Ｒ，ＸＣだけ遅延があるため、高速動外をさせる
上で問題になるという欠点があった。
ランジスタがオンする際、抵抗ＲとＰチャンネルＭ Ｏ
Ｓ トランジスタのソース拳ドレイン接合容量Ｃによる
時定数Ｒ，ＸＣだけ遅延があるため、高速動外をさせる
上で問題になるという欠点があった。
本発明の半導体論理回路は、ベースが入力端子に接続さ
れるとともに論理ゲートの第１の入力に接続されエミッ
タ分が論理ゲートの第２の入力に接続されたバイポーラ
トランジスタと、ドレインが上記エミッタに接続されゲ
ートが上記論理ゲートの出力に接続されたＭＯＳト２ン
ジスタとを有している。
れるとともに論理ゲートの第１の入力に接続されエミッ
タ分が論理ゲートの第２の入力に接続されたバイポーラ
トランジスタと、ドレインが上記エミッタに接続されゲ
ートが上記論理ゲートの出力に接続されたＭＯＳト２ン
ジスタとを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図であり、第４図
は第１図に示す実施例での入力と出力との関係を表した
グラフである。まず入力端子１に低レベルが入力されて
いるとすると、ＮＰＮ）ランジスタ２はオフしているた
めＮＰＮ ）ランジスタ２のエミッタに接続されている
２人力ＮＡＮＤゲート３の第２の入力は低レベルであり
。一方２人力ＮＡＮＤゲート３の第１の入力は入力端子
１に接続されているため低レベルであり、２人力ＮＡＮ
Ｄゲート３の出力は高レベルであり、この時２人力ＮＡ
ＮＤゲート３の出力にゲートが接続されているＰチャン
ネルＭＯＳトランジスタ４はオフしている。ここで入力
端子の電位が上昇しはじめＮＰＮ）ランジスタ２のベー
ス・エミッタ間順方向電圧分の゛電位ＶｒとなるとＮＰ
Ｎ）ランジスタ２がオンするが、節点人の電位は０ボル
トであるため２人力ＮＡＮＤゲート３の第２の入力は低
レベルあり父、２人力ＮＡＮＤゲート３の第１の入力は
Ｖｒだけ電位が上昇しているが２人力ＮＡＮＤゲート３
のスレッシ１ルド電圧ＶＴＨには達しておらず低レベル
であるため２人力ＮＡＮＤゲート３の出力は高レベルの
ままである（第４図の点ａ）。さらに入力端子の′電位
が上昇してスレッシ１ルド電圧ＶＴＨを越えると２人力
ＮＡＮＤゲート３の第１の入力は高レベルとなるが、こ
の時節点人の′電位は（ＶＴＨ−ＶＦ）であるため、２
人力Ｎ Ａ Ｎ Ｄゲート３の第２の入力は低レベルで
あり、２人力ＮＡＮＤゲート３の出力は依然として高レ
ベルである（第４図の点ｂ）。そして入力端子の電位が
（ＶＴ Ｒ＋ＶＦ ）まで上昇すると節点Ｎの電位が（
ｖＴＨ＋ＶＦ）−ｖＦ−ｖＴＨとなるため２人カＮＡＮ
Ｄゲート３の第２の入力が高レベルとなり、従って２人
力ＮＡＮＤゲート３の出力は低レベルとなる（第４図の
点Ｃ）。これに伴ない２人力ＮＡＮＤゲート３の出力に
ゲートが接続されているＰチャンネルＭＯＳトランジス
タ４がオンして第２の入力は電源の固定されるため節点
人の電位が上昇し、同時に入力端子の電位も上昇する（
第４図の点ｄ）。
は第１図に示す実施例での入力と出力との関係を表した
グラフである。まず入力端子１に低レベルが入力されて
いるとすると、ＮＰＮ）ランジスタ２はオフしているた
めＮＰＮ ）ランジスタ２のエミッタに接続されている
２人力ＮＡＮＤゲート３の第２の入力は低レベルであり
。一方２人力ＮＡＮＤゲート３の第１の入力は入力端子
１に接続されているため低レベルであり、２人力ＮＡＮ
Ｄゲート３の出力は高レベルであり、この時２人力ＮＡ
ＮＤゲート３の出力にゲートが接続されているＰチャン
ネルＭＯＳトランジスタ４はオフしている。ここで入力
端子の電位が上昇しはじめＮＰＮ）ランジスタ２のベー
ス・エミッタ間順方向電圧分の゛電位ＶｒとなるとＮＰ
Ｎ）ランジスタ２がオンするが、節点人の電位は０ボル
トであるため２人力ＮＡＮＤゲート３の第２の入力は低
レベルあり父、２人力ＮＡＮＤゲート３の第１の入力は
Ｖｒだけ電位が上昇しているが２人力ＮＡＮＤゲート３
のスレッシ１ルド電圧ＶＴＨには達しておらず低レベル
であるため２人力ＮＡＮＤゲート３の出力は高レベルの
ままである（第４図の点ａ）。さらに入力端子の′電位
が上昇してスレッシ１ルド電圧ＶＴＨを越えると２人力
ＮＡＮＤゲート３の第１の入力は高レベルとなるが、こ
の時節点人の′電位は（ＶＴＨ−ＶＦ）であるため、２
人力Ｎ Ａ Ｎ Ｄゲート３の第２の入力は低レベルで
あり、２人力ＮＡＮＤゲート３の出力は依然として高レ
ベルである（第４図の点ｂ）。そして入力端子の電位が
（ＶＴ Ｒ＋ＶＦ ）まで上昇すると節点Ｎの電位が（
ｖＴＨ＋ＶＦ）−ｖＦ−ｖＴＨとなるため２人カＮＡＮ
Ｄゲート３の第２の入力が高レベルとなり、従って２人
力ＮＡＮＤゲート３の出力は低レベルとなる（第４図の
点Ｃ）。これに伴ない２人力ＮＡＮＤゲート３の出力に
ゲートが接続されているＰチャンネルＭＯＳトランジス
タ４がオンして第２の入力は電源の固定されるため節点
人の電位が上昇し、同時に入力端子の電位も上昇する（
第４図の点ｄ）。
次に入力端子の電位を下降していく場合について考える
。入力端子の電位が上昇時に２人力ＮＡＮＤゲート３の
出力が反転した電位（ＶＴＲ＋Ｖｒ） となっても、
２人力ＮＡＮＤゲート３の第１の入力はまだスレッショ
ルド電圧ＶＴＨよりもＶｒだけ高いため高レベルであり
、第２の入力もＰチャンネルＭＯＳトランジスタ４がオ
ンしており電源へ固定されているため２人力ＮＡＮＤゲ
ート３の出力は反転しない（第４図の点ｅ）。さらに入
力端子の電位が下降しスレッショルド電圧ＶＴＲよりも
下がると２人力ＮＡＮＤゲート３の第２の入力は電源へ
固定されているものの第１の入力は低レベルとなるため
２人力ＮＡＮＤゲート３の出力は高レベルへと反転する
（第４図の点ｆ）。
。入力端子の電位が上昇時に２人力ＮＡＮＤゲート３の
出力が反転した電位（ＶＴＲ＋Ｖｒ） となっても、
２人力ＮＡＮＤゲート３の第１の入力はまだスレッショ
ルド電圧ＶＴＨよりもＶｒだけ高いため高レベルであり
、第２の入力もＰチャンネルＭＯＳトランジスタ４がオ
ンしており電源へ固定されているため２人力ＮＡＮＤゲ
ート３の出力は反転しない（第４図の点ｅ）。さらに入
力端子の電位が下降しスレッショルド電圧ＶＴＲよりも
下がると２人力ＮＡＮＤゲート３の第２の入力は電源へ
固定されているものの第１の入力は低レベルとなるため
２人力ＮＡＮＤゲート３の出力は高レベルへと反転する
（第４図の点ｆ）。
またこれに伴ないＰチャンネルＭＯＳトランジスタ４が
オフするため入力端子の電位も下降する（第４図の点ｇ
）。
オフするため入力端子の電位も下降する（第４図の点ｇ
）。
この様に第１図に示した回路は、第４図に示す様なヒス
テリシス特性をもったシェミットトリガ回路となるもの
である。
テリシス特性をもったシェミットトリガ回路となるもの
である。
第２図は本発明の他の実施例を示す回路図である。第２
図の回路は、第１図に示す回路のＮＰＮトランジスタ２
をＰＮＰ ）ランジスタ２′に、ＰチャンネルＭＯＳト
ランジスタ４をソースが接地されたＮチャンネルＭＯＳ
トランジスタ４′に、２人れぞれ変えたものであり、こ
のｍも第１図に示す回路と同様な動作を示すシーミツト
トリガ回路となる事は明らかである。
図の回路は、第１図に示す回路のＮＰＮトランジスタ２
をＰＮＰ ）ランジスタ２′に、ＰチャンネルＭＯＳト
ランジスタ４をソースが接地されたＮチャンネルＭＯＳ
トランジスタ４′に、２人れぞれ変えたものであり、こ
のｍも第１図に示す回路と同様な動作を示すシーミツト
トリガ回路となる事は明らかである。
以上説明した様に本発明は、Ｂ ｉ −ＭＯＳ論理回路
において高速動作が可能で且つ、回路設計の容易なシー
ミツトトリガ回路を構成できるという効果を有するもの
である。
において高速動作が可能で且つ、回路設計の容易なシー
ミツトトリガ回路を構成できるという効果を有するもの
である。
第１図は本発明の一実砲例の回路図、第２１凶は本発明
の他の実施例の回路図、第３図及び第５図は従来のシェ
ミットトリガ回路の回路図、第４図は第１図に示す実施
例での入力と出力との関係を表したグラフである。 第１図において、１・・・・°・入力端子、２・・・・
−・ＮＰＮ ）ランジスタ、３・・・・・・２人力ＮＡ
ＮＤゲート、４・・・・・・ＰチャンネルＭＯＳトラン
ジスタ。 第２図において、１′・・・・・・入力端子、２′・・
・・・・ＰＮＰ）ランジスタ、３７川・・・２人力ＮＯ
Ｒゲート、４′・・・・・・ＮチャンネルＭＯＳトラン
ジスタ。 第３図において、１・・・・・・ＰチャンネルＮｉ０８
）ランジスタ、２・・・・・・２人力ＮＡＮＤゲート、
３・・・・・・ＮＰＮ ）ランジスタ。 代理人 弁理士 内 原 晋 −一！ 処３ ■ 牛４ 図 手続補正書（自発） ７直
の他の実施例の回路図、第３図及び第５図は従来のシェ
ミットトリガ回路の回路図、第４図は第１図に示す実施
例での入力と出力との関係を表したグラフである。 第１図において、１・・・・°・入力端子、２・・・・
−・ＮＰＮ ）ランジスタ、３・・・・・・２人力ＮＡ
ＮＤゲート、４・・・・・・ＰチャンネルＭＯＳトラン
ジスタ。 第２図において、１′・・・・・・入力端子、２′・・
・・・・ＰＮＰ）ランジスタ、３７川・・・２人力ＮＯ
Ｒゲート、４′・・・・・・ＮチャンネルＭＯＳトラン
ジスタ。 第３図において、１・・・・・・ＰチャンネルＮｉ０８
）ランジスタ、２・・・・・・２人力ＮＡＮＤゲート、
３・・・・・・ＮＰＮ ）ランジスタ。 代理人 弁理士 内 原 晋 −一！ 処３ ■ 牛４ 図 手続補正書（自発） ７直
Claims (3)
- （１）ベースが入力端子に接続されるとともに論理ゲー
トの第１の入力に接続されエミッタが前記論理ゲートの
第２の入力に接続されたバイポーラトランジスタと、ド
レインが前記エミッタに接続されゲートが前記論理ゲー
トの出力に接続されたＭＯＳトランジスタとを有する事
を特徴とする半導体論理回路。 - （２）前記バイポーラトランジスタは、コレクタが電源
へ接続されエミッタが負荷を介して接地されたＮＰＮト
ランジスタであり、前記論理ゲートはＮＡＮＤ回路であ
り、前記ＭＯＳトランジスタはソースが電源へ接続され
ているＰチャンネルＭＯＳトランジスタである事を特徴
とする特許請求の範囲第（１）項記載の半導体論理回路
。 - （３）前記バイポーラトランジスタは、エミッタが負荷
を介して電源へ接続されコレクタが接地されたＰＮＰト
ランジスタであり、前記論理ゲートはＮＯＲ回路であり
、前記ＭＯＳトランジスタはソースが接地されているＮ
チャンネル ＭＯＳトランジスタである事を特徴とする特許請求の範
囲第（１）項記載の半導体論理回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61012377A JPS62171216A (ja) | 1986-01-22 | 1986-01-22 | 半導体論理回路 |
| EP87100700A EP0230306B1 (en) | 1986-01-22 | 1987-01-20 | Schmitt trigger circuit |
| DE87100700T DE3786679T2 (de) | 1986-01-22 | 1987-01-20 | Schmitt-triggerschaltung. |
| US07/005,989 US4719367A (en) | 1986-01-22 | 1987-01-21 | Schmitt trigger circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61012377A JPS62171216A (ja) | 1986-01-22 | 1986-01-22 | 半導体論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62171216A true JPS62171216A (ja) | 1987-07-28 |
| JPH0583004B2 JPH0583004B2 (ja) | 1993-11-24 |
Family
ID=11803580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61012377A Granted JPS62171216A (ja) | 1986-01-22 | 1986-01-22 | 半導体論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4719367A (ja) |
| EP (1) | EP0230306B1 (ja) |
| JP (1) | JPS62171216A (ja) |
| DE (1) | DE3786679T2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4958351A (en) * | 1986-02-03 | 1990-09-18 | Unisys Corp. | High capacity multiple-disk storage method and apparatus having unusually high fault tolerance level and high bandpass |
| US4859873A (en) * | 1987-07-17 | 1989-08-22 | Western Digital Corporation | CMOS Schmitt trigger with independently biased high/low threshold circuits |
| US4904884A (en) * | 1988-04-21 | 1990-02-27 | Western Digital Corporation | Schmitt trigger adapted to interface between different transistor architectures |
| US5008570A (en) * | 1990-03-30 | 1991-04-16 | The United States Of America As Represented By The Secretary Of The Air Force | Schmitt-triggered TTL to CML input buffer apparatus |
| US5065054A (en) * | 1990-11-21 | 1991-11-12 | Advanced Micro Devices, Inc. | Input buffer with noise filter for eliminating short-pulse-width noise |
| US5300827A (en) * | 1992-07-27 | 1994-04-05 | International Business Machines Corporation | Noise immune NTL logic network |
| KR100236058B1 (ko) * | 1997-04-24 | 1999-12-15 | 김영환 | 트리거 전압 조정이 가능한 슈미트 트리거 회로 |
| KR100263667B1 (ko) * | 1997-12-30 | 2000-08-01 | 김영환 | 슈미트 트리거 회로 |
| JP3346466B2 (ja) * | 1998-06-22 | 2002-11-18 | 日本電気株式会社 | シュミット・トリガ回路 |
| US6741112B2 (en) | 2002-03-01 | 2004-05-25 | Broadcom Corporation | Input circuit with hysteresis |
| US7023238B1 (en) | 2004-01-07 | 2006-04-04 | Altera Corporation | Input buffer with selectable threshold and hysteresis option |
| US6965251B1 (en) | 2004-02-18 | 2005-11-15 | Altera Corporation | Input buffer with hysteresis option |
| DE102011081503B4 (de) * | 2011-08-24 | 2013-09-12 | Schaeffler Technologies AG & Co. KG | Radnabenantriebssystem |
| US11349435B1 (en) | 2021-03-03 | 2022-05-31 | Saudi Arabian Oil Company | Current-mode square wave oscillator |
| US11349460B1 (en) | 2021-03-03 | 2022-05-31 | Saudi Arabian Oil Company | Current-mode Schmitt trigger using current output stages |
| US11575379B2 (en) | 2021-03-23 | 2023-02-07 | Delphi Technologies Ip Limited | Switch with hysteresis |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56131233A (en) * | 1980-03-18 | 1981-10-14 | Hitachi Ltd | Logic circuit |
| JPS5748825A (en) * | 1980-09-08 | 1982-03-20 | Nec Corp | Schmitt circuit |
| JPS5923915A (ja) * | 1982-07-30 | 1984-02-07 | Toshiba Corp | シユミツトトリガ回路 |
| JPS604326A (ja) * | 1983-06-23 | 1985-01-10 | Nec Corp | ヒステリシス回路 |
-
1986
- 1986-01-22 JP JP61012377A patent/JPS62171216A/ja active Granted
-
1987
- 1987-01-20 EP EP87100700A patent/EP0230306B1/en not_active Expired - Lifetime
- 1987-01-20 DE DE87100700T patent/DE3786679T2/de not_active Expired - Fee Related
- 1987-01-21 US US07/005,989 patent/US4719367A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0230306B1 (en) | 1993-07-28 |
| US4719367A (en) | 1988-01-12 |
| JPH0583004B2 (ja) | 1993-11-24 |
| EP0230306A3 (en) | 1990-01-10 |
| EP0230306A2 (en) | 1987-07-29 |
| DE3786679D1 (de) | 1993-09-02 |
| DE3786679T2 (de) | 1993-11-04 |
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