JPH0497616A - レベルシフタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明はレベルシフタ回路に関するもので、特に高圧ド
ライバに使用されるものである。

（従来の技術） 従来、レベルシフタ回路には、第１８図に示すようなＰ
ＮＰ　トランジスタ（ラテラル構造）１１、Ｎチャネル
ＭＯＳトランジスタ１２．１３．１４及びツェナダイオ
ード（ＺＤ）１５により構成されるものがある。ここで
、１Ｇは抵抗、１７は定電流源、１８はインバータをそ
れぞれ示している。

以下、この回路の動作について、同図及び第１９図（ａ
）乃至（ｇ）のタイミングチャートをもとに説明する。

Ｖｌ、のレベルが低レベル（以下ｒＬＪという。）から
高レベル（以下ｒＨＪという。）へ変化すると、インバ
ータ１８を介してＶがトランジスタ１２のゲートに印加
されるため、このトランジスタ１２はオンからオフへ変
化する。また、同時にＶｔａがトランジスタ１３のゲー
トに印加されるため、このトランジスタ１３はオフから
オンへ変化する。なお、トランジスタ１３のゲート電位
が上昇してその閾値電圧Ｖ　＋　ｈ　Ｉ　３に達した時
、レベルシフタ電流ＩＬＶが流れ出す。そして、トラン
ジスタ１１のベースに流れ込む電流がＶａｔ／Ｒ＋　　
（トランジスタ１１のベース・エミッタ間電圧／抵抗１
６の抵抗値）に達すると、トランジスタ１１はオンとな
り電流１．が流れ出す。この電流Ｉ６により、ゲートノ
ードａの電位ｖ１が上昇してトランジスタ１４の閾値電
圧Ｖ＋ｂ１４に達した時、■、。１が立ち上がる。また
、ｖｌ、のレベルがＨからＬへ変化すると、トランジス
タ１２がオフからオンへ変化すると共にトランジスタ１
３がオンからオフへ変化する。

このため、レベルシフタ電流Ｉいがカットオフされ、ト
ランジスタ１１及びトランジスタ１４がオフとなる。ま
た、トランジスタ１２のゲート電位が上昇してその閾値
電圧■１，１□に達した時、寄生容量Ｃをディスチャー
ジ（電流ＩＤ）するため、Ｖｏ。１か立ち下がる。

また、この他にも、レベルシフタ回路には、第２０図に
示すようなＰチャネルＭＯＳトランジスタ２１．２３、
ＮチャネルＭＯＳトランジスタ２２゜２４及びインバー
タ２５により構成されるものがある。

なお、このレベルシフタ回路（Ｍｕｌｔｉｐｌｅ（Ｃｏ
ｍｐａｔ　１ｂｌｅ）Ｔｙｐｅ）は、動作時のみ電流が
流れることにより、消費電流の効率か大変良い。また、
ＭＯＳトランジスタで構成されるため、高速であり、か
つ、制御し易いことを特徴としている。

以下、この回路の動作について、同図及び第２０図（ａ
）乃至（ｈ）をもとに説明する。まず、期間■において
は　ｙ　Ｉｓのレベルがしてあるため、トランジスタ２
１．２２．２３．２４はそれぞれオフ、オン、オン、オ
フの状態であり、貫通電流１　ｅｅが流れることはない
。期間■においては、ｖｌ、のレベルがＬからＨへ変化
するため、トランジスタ２４のゲート電位が上昇する。

そして、そのゲート電位がトランジスタ２４の閾値電圧
Ｖ　＋ｂ２４に達した時、トランジスタ２４はオンとな
り電流ｉ、が流れだす。

また、この電流１１により、回路点すの電位Ｖ。

が下がり、トランジスタ２１の閾値電圧Ｖ、、２□に達
すると、トランジスタ２１はオンとなり電流１２が流れ
だす。即ち、この期間においては、トランジスタ２１乃
至２４は全てオンの状態となり、貫通電流Ｉ　ｃｅとし
て電流１１＋１２が流れている。さらに、期間■におい
ては、ｖｌ、のレベルがＨとなるため、トランジスタ２
１．２２．２３．２４はそれぞれオン、オフ、オフ、オ
ンの状態であり、貫通電流１　ｃｃが流れることはない
。期間■においては、ｖｌ。のレベルがＨからＬへ変化
するため、トランジスタ２２のゲート電位が上昇する。

そして、そのゲート電位がトランジスタ２２の閾値電圧
Ｖｌｂ２２に達した時、トランジスタ２２はオンとなり
電流１２が流れだす。

また、この電流１２により、回路点Ｃの電位Ｖ６が下が
り、トランジスタ２３の閾値電圧ｖｌｂ２．に達すると
、トランジスタ２３はオンとなり電流１１が流れだす。

即ち、この期間においても、トランジスタ２１乃至２４
は全てオンの状態となり、貫通電流Ｉ、。とじて電流ｉ
１　＋ｉ２が流れている。

とでろで、前者の回路では、トランジスタ１１に高圧が
印加されているため、消費電力が大きくなる。また、ｙ
、、のレベルがＨの時（第１９図（ｂ）において期間Ａ
）は、常にレベルシフタ電流ＩＬＩ＋が流れていること
は、好ましいことではない。さらに、トランジスタ１１
は、ラテラル構造のためスイッチングスピード（ターン
オン時間ｔ、１．．、ターンオフ時間ｔ、ｚ）が遅くな
る。また、出力立上り特性に影響するパラメータ（例え
ばＭＯＳトランジスタ１２．１３及び１４の閾値電圧の
バラツキ、ＰＮＰトランジスタ１１の電流増幅率ｈ１０
、ターンオン時間ｔ　６ｆｉ及びターンオフ時間ｉｏｌ
＋、ツェナダイオード（ＺＤ）特性）が多く安定性に欠
ける。

従って、製造面において管理が厳しくなり、歩留まりの
低下やコストの増大につながる。

また、後者の回路では、回路動作時において貫通電流Ｉ
　Ｃｅが流れるため、又ＰチャネルＭＯＳトランジスタ
２Ｉ及び２３に高圧が印加されるため消費電力か大きく
なるとい・）欠点がある。

（発明が解決しようとする課題） このように、従来のレベルシフタ回路は、スイッチング
スピードが遅く、しかも消費電力が大きく、安定性にも
欠けていた。また、ＭＯＳトランジスタにより構成され
るものでは、回路動作時において貫通電流が流れるとい
う欠点があった。

そこで、本発明は、回路動作時に貫通電流を抑えると共
に高速、高安定性及び低消費電力の１ノベルシフタ回路
を提供することを目的とする。

［発明の構成コ （課題を解決するための手段） 上記目的を達成するために、本発明のレベルシフタ回路
は、ソースが第１の電位供給源に接続された第１のＭＯ
Ｓトランジスタと、ソースが前記第１の電位供給源に接
続され、ゲートが前記第〕のＭＯＳトランジスタのドレ
インに接続され、ドレインが前記第１のＭＯＳトランジ
スタのゲートに接続された第２のＭＯＳトランジスタと
、ドレインが前記第１のＭＯＳトランジスタのドレイン
に接続された第３のＭＯＳトランジスタと、ドレインか
前記第２のＭＯＳトランジスタのドレインに接続され、
ソースが前記第３のＭＯＳトランジスタのソースに接続
された第４のＭＯＳトランジスタと、前記第３及び第４
のＭＯＳトランジスタのソースの共通接続点並びに第２
の電位供給源間に接続された電流制限手段とをからなる
。

そ（７て、前記第３のＭＯＳトランジスタのゲートを非
反転入力１２、前記第４のＭＯＳトランジスタのゲート
を反転入力とし、前記第２及び第４のＭＯＳトランジス
タのドレイン並びに前記第１のＭＯＳトランジスタのゲ
ートの共通接続点を８カとする。

（作　用） このような構成によれば、前記第３及び第４のＭＯＳト
ランジスタのソースの共通接続点並びに第２の電位供給
源間に接続された電流制限手段により、回路動作時にお
ける貫通電流を抑えることができる。また、ＭＯＳ）−
ランジスタで構成されるため、高速、高安定性及び低消
費電力なレベルシフタ回路になる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は本発明に係わるレベルシフタ回路を示すもので
あり、又第２図（ａ）乃至（ｇ）は前記第１図のレベル
シフタ回路の動作に係わるタイミングチャート及び同図
（ｈ）は同図（ａ）乃至（ｇ）のタイミングチャートに
ついての各期間におけるトランジスタの動作を示すもの
である。なお、第１図において、前記第２０図に示す従
来のレベルシフタ回路と同一の部分には同じ符号を付し
て詳細な説明を省略する。

レベルシフタ回路（Ｍｕｌｔｉｐｌｅ （Ｃｏｍｐａ　ｔ　ｉ　ｂ　ｌ　ｅ）Ｔｙｐｅ）におい
て、Ｎチャネルトランジスタ２２のソース及びＮチャネ
ルトランジスタ２４のソースの共通接続点と、接地点Ｇ
ＮＤとの間には電流制限手段として定電流回路］、■が
設けられている。この定電流回路１１により、そこを流
れる電流を制限し、回路動作時における貫通電流を抑え
るようになっている。以下、同図を参照しつつその動作
について説明する。

マス、期間■においては、Ｖｌ、のレベルがしてあるた
め、トランジスタ２１はオフ、トランジスタ２２はオン
、トランジスタ２３はオン、トランジスタ２４はオフの
状態であり、貫通電流１　ｃｃが流れることはない。

次に、期間■においては、Ｖｌ、のレベルがＬからＨへ
変化するため、トランジスタ２４のゲート電位か上昇す
る。そして、そのゲート電位がトランジスタ２４の閾値
電圧Ｖ、＠２ａに達した時、トランジスタ２４はオンと
なり電流１１が流れだす。また、この電流ｉ工により、
回路点ｂ（トランジスタ２１のゲート）の電位Ｖ、が下
がり、トランジスタ２１の閾値電圧Ｖ　＋ｈ２＋に達す
ると、このトランジスタ２１はオンとなり電流１２が流
れだす。即ち、この期間においては、貫通電流Ｉ　ｃｅ
としてｉ、＋ｉ。

が流れるが、この貫通電流Ｉ　Ｃｅは、常に、定電流回
路１１を流れる電流Ｉ。以下となる。

次に、期間■においては、ＶＩＩ＋のレベルがＨとなる
ため、トランジスタ２１はオン、トランジスタ２２はオ
フ、トランジスタ２３はオフ、トランジスタ２４はオン
の状態であり、貫通電流Ｉ　ｅｅが流れることはない。

最後に、期間■においては、■−のレベルがＨからＬへ
変化するため、インバータ２５を介してトランジスタ２
２のゲート電位が上昇する。そして、そのゲート電位が
トランジスタ２２の閾値電圧Ｖ　、、２□に達した時、
トランジスタ２２はオンとなり電流１２が流れだす。ま
た、この電流１２により、回路点Ｃ（トランジスタ２３
のゲート）の電位Ｖ。

が下がり、トランジスタ２３の閾値電圧Ｖ　１ｂ２ｘに
達すると、このトランジスタ２３はオンとなり電流１１
が流れだす。即ち、この期間においても、貫通□“電流
１　ａｔとしてｉ１＋ｉ２が流れるが、この貫通電流１
　ａｇは、常に、定電流回路１１を流れる電流１０以下
となる。

なお、第３図（ａ）はＰチャネルＭＯＳトランジスタ、
同図（ｂ）はその等価回路、又第４図（ａ）はＮチャネ
ルＭＯＳトランジスタ、同図（ｂ）はその等価回路をそ
れぞれ示している。即ち、前記第１図におけるトランジ
スタ２１乃至２４は、Ｖｃｓ（ゲート及びソース間の電
圧）、ｖＤｓ（ドレイン及びソース間の電圧）の変化時
にＣ（容量）及びＲ（抵抗）の時定数をもつ。よって、
前記実施例において、トランジスタ２１とトランジスタ
２３、及びトランジスタ２２とトランジスタ２４の時定
数を同じにすれば、１１　”１２．１１　＋１２　”Ｉ
ｃｅ＜１ｏとなる。ここで、トランジスタ２１とトラン
ジスタ２３、及びトランジスタ２２とトランジスタ２４
の時定数は、必ずしも同じである必要はない。

このような構成によれば、定電流回路１１により、定電
流工。の制御が可能であり、回路動作時における貫通電
流１　ｃｔを抑えることができる。また、ＭＯＳトラン
ジスタで構成されるため、高速、高安定性及び低消費電
力であり、かつ、制御し易いレベルシフタ回路を提供で
きる。

なお、本発明は前記実施例に限られるものではなく、種
々の変形が可能である。そこで、次にこの変形例につい
て説明する。なお、以下の説明において、全図にわたり
前記第１図と共通の部分には共通の参照符号を用いるこ
とで重複説明を避けることにする。

第５図は、前記第１図に示す回路において、トランジス
タ２１．２３のバックゲートがそのソース（電源Ｖ−）
に接続され、トランジスタ２２．２４のバックゲートが
接地点ＧＮＤに接続されたレベルシフタ回路を示すもの
である。なお、定電流回路１１としては以下に示すよう
なものを使用することができる。即ち、第１に、バック
ゲートが接地点ＧＮＤに接続されたＥ（エンノ＼ンスメ
ント）型のＮチャネルＭＯＳトランジスタ１２ａによる
もの（第６図参照）がある。第２に、バックゲートがド
レインに接続されたＥ型のＰチャネルＭＯＳトランジス
タ１２ｂによるもの（第７図参照）がある。

この場合、トランジスタ１２ａ及び１２ｂのゲートには
、それぞれ基準電圧Ｖ　ｒ　＃　ｌが入力する。第３に
、ゲート及びバックゲートが接地点ＧＮＤに接続された
Ｄ（デプレッション）型のＮチャネルＭＯＳトランジス
タ１２ｃによるもの（第８図参照）がある。第４に、バ
ックゲートがドレインに接続されたＤ型のＰチャネルＭ
ＯＳトランジスタ１２ｄによるもの（第９図参照）があ
る。この場合、トランジスタ１２ｄのベースには基準電
圧ＶＤＤが入力する。

さらに、第５に、抵抗１２ｅを用いることも可能である
（第１０図参照）。

また、第１１図は、前記第１図に示す回路において、ト
ランジスタ２１．２３のバックゲートがそのソース（電
源Ｖｃｃ）に接続され、トランジスタ２２、２４のバッ
クゲートがそのソースに接続されたレベルシフタ回路を
示すものである。なお、定電流回路１１としては以下に
示すようなものを使用することができる。即ち、第１に
、バックゲートが接地点ＧＮＤに接続されたＥ型のＮチ
ャネルＭＯＳトランジスタ１２ａによるもの（第１２図
参照）がある。第２に、バックゲートがドレインに接続
されたＥ型のＰチャネルＭＯＳトランジスタ１２ｂによ
るもの（第１３図参照）がある。この場合、トランジス
タ１２ａ及び１２ｂのゲートには、それぞれ基準電圧Ｖ
　ｒ　ｅ　ｌが入力する。第３に、ゲート及びバックゲ
ートが接地点ＧＮＤに接続されたＤ型のＮチャネルＭＯ
Ｓトランジスタ１２ｅによるもの（第１４図参照）があ
る。第４に、バックゲートがドレインに接続されたＤ型
のＰチャネルＭＯＳトランジスタ１２ｄによるもの（第
１５図参照）がある。この場合、トランジスタ１２ｄの
ベースには基準電圧ＶＤＤが入力する。さらに、第５に
、抵抗１２ｅを用いることも可能である（第１６図参照
）。

このような変形例においても、定電流ｌ。の制御が可能
になり、回路動作時における貫通電流を抑えると共に、
高速、高安定性及び低消費電力であり、かつ、制御し易
いレベルシフタ回路を提供できる。

第１７図は、本発明に係わるレベルシフタ回路（前記第
１４図の回路について示した。、）をブリドライバ（Ｐ
ｒｅ　　Ｄｒｉｖｅｒ）とする応用例を示すものである
。ここで、２Ｂ及び２７はＮチャネルＭＯＳトランジス
タ、２８乃至３ｏはダイオードをそれぞれ示している。

この場合、レベルシフタ回路の出力にアクティブプルア
ップ（Ａｃｔｉｖｅ　　Ｐｕ１ｌ　　Ｕｐ）のドライバ
を接続することで、大電流の出力を得ることが可能にな
り、出力利得を高めることができる。また、アクティブ
プルアップのため、貫通電流も流れることがない。

なお、これらの実施例において、Ｅ型又はＤ型のＭＯＳ
トラジスタとして特に示していないＭＯＳトランジスタ
は、Ｅ型又はＤ型のいずれであっれも構わない。

［発明の効果コ 以上、説明したように本発明のレベルシフタ回路によれ
ば次のような効果を奏する。

レベルシフタ回路（Ｍｕｌｔｉｐｌｅ （Ｃｏｍｐａ　ｔ　ｉ　ｂ　１ｅ）Ｔｙｐｅ）に電流制
限手段として定電流回路を設け、その貫通電流の制御を
可能にすることにより、回路動作時に流れていた貫通電
流を抑制することが可能となる。また、ＭＯＳトランジ
スタで構成されるため、高速、高安定性及び低消費電力
であり、かつ、制御し易いレベルシフタ回路を提供でき
る。これにより、歩留まりの向上やコストの低下を達成
できる。

【図面の簡単な説明】 第１図は本発明の一実施例に係わるレベルシフタ回路を
示す回路図、第２図（ａ）乃至（ｇ）は前記第１図のレ
ベルシフタ回路に係わる各部の動作を示すタイミング図
、第２図（ｈ）は前記第２図（ａ）乃至（ｇ）のタイミ
ング図についての各期間におけるトランジスタの動作を
示すモード囚、第３図（ａ）及び（ｂ）はＰチャネルＭ
ＯＳトランジスタとその等価回路を示す回路図、第４図
（ａ）及び（ｂ）はＮチャネルＭＯＳトランジスタとそ
の等価回路を示す回路図、第５図乃至第１６図はそれぞ
れ本発明の他の実施例に係わるレベルシフタ回路を示す
回路図、第１７図は本発明に係わるレベルシフタ回路を
ブリドライバに適用したものを示す回路図、第１８図は
従来のレベルシフタ回路を示す回路図、第１９図（ａ）
乃至（ｇ）は前記第１８図のレベルシフタ回路に係わる
各部の動作を示すタイミング図、第２０図は従来の他の
レベルシフタ回路を示す回路図、第２１図（ａ）乃至（
ｇ）は前記第２０図のレベルシフタ回路に係わる各部の
動作を示すタイミング図、第２１図（ｈ）は前記第２１
図（ａ）乃至（ｇ）のタイミング図についての各期間に
おけるトランジスタの動作を示すモード因である。 １１・・・定電流回路、１２ａ・・・Ｅ型ＮチャネルＭ
ＯＳトランジスタ、１２ｂ・・・Ｅ型ＰチャネルＭＯＳ
トランジスタ、１２ｃ・・・Ｄ型ＮチャネルＭＯＳトラ
ンジスタ、１２ｄ・・・Ｄ型ＰチャネルＭＯＳトランジ
スタ、１２ｅ・・・抵抗、２１．２３・・・Ｐチャネル
ＭＯ５トランジスタ、２２．２４・・・ＮチャネルＭＯ
Ｓトランジスタ。 出願人代理人　弁理士　鈴江武彦 Ｖｃｃ （ａ） （ｂ） 第３図 （ａ） （ｂ） 第４図 第５図 第６図 第７図 第１１図 第１２図 第９図 第１３図 第１４図 第１５図 第１８図 ｃｃ 第１９図 ｃｅ

Claims (1)

【特許請求の範囲】
1. （１）ソースが第１の電位供給源に接続された第１のＭ
   ＯＳトランジスタと、ソースが前記第１の電位供給源に
   接続され、ゲートが前記第１のＭＯＳトランジスタのド
   レインに接続され、ドレインが前記第１のＭＯＳトラン
   ジスタのゲートに接続された第２のＭＯＳトランジスタ
   と、ドレインが前記第１のＭＯＳトランジスタのドレイ
   ンに接続された第３のＭＯＳトランジスタと、ドレイン
   が前記第２のＭＯＳトランジスタのドレインに接続され
   、ソースが前記第３のＭＯＳトランジスタのソースに接
   続された第４のＭＯＳトランジスタと、前記第３及び第
   ４のＭＯＳトランジスタのソースの共通接続点並びに第
   ２の電位供給源間に接続された電流制限手段とを具備し
   、前記第３のＭＯＳトランジスタのゲートが非反転入力
   となり、前記第４のＭＯＳトランジスタのゲートが反転
   入力となり、前記第２及び第４のＭＯＳトランジスタの
   ドレイン並びに前記第１のＭＯＳトランジスタのゲート
   の共通接続点が出力となるレベルシフタ回路。