JP3487003B2 - バイアス電圧発生回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バイアス電圧発生回路
に係り、特にＥＣＬレベルのバイアス電圧発生回路に関
する。近年、携帯電話等の普及により、高速ＬＳＩに対
しても電池バックアップ等を実現するために低消費電力
化が要求されるようになっており、動作時と非動作時と
を総合した時の低消費電力化を図る手法が有効となって
いる。

【０００２】そこで、バイアス回路のバイアス発生電圧
を外部から制御することが行われており、このバイアス
電圧発生回路についても低消費電力化が要望されてい
る。

【０００３】

【従来の技術】図９及び図１０は、特開平4-285022号公
報にも示される従来のバイアス電圧発生回路を説明する
ための回路図である。図９は、バイアス電圧発生回路の
基本的構成を説明するものであり、ＰＮＰ型バイポーラ
トランジスタＴ₁₀₁ 、複数のＮＰＮ型バイポーラトラン
ジスタＴ₁₀₂〜Ｔ₁₀₉ 、及び複数の抵抗器Ｒ₁₀₁ 〜Ｒ
₁₀₈ を備えている。

【０００４】まず、トランジスタＴ₁₀₁ においては、そ
のベースがバイアス電圧制御信号入力端子Ｐ_S に、エミ
ッタ（ノードｎ₁ ）は抵抗器Ｒ₁₀₁ を介して高電位電源
Ｖ_CCに、そしてコレクタは低電位電源Ｖ_EEにそれぞれ接
続されている。トランジスタＴ₁₀₂ は、コレクタが抵抗
器Ｒ₁₀₂ を介してトランジスタＴ₁₀₂のエミッタとトラ
ンジスタＴ₁₀₃,Ｔ₁₀₈ 各ベースに、エミッタは低電位電
源ＶEEに、そしてベースはトランジスタＴ_104,Ｔ_105,Ｔ
₁₀₆ の各コレクタと共に、抵抗器Ｒ₁₀₃ を介して低電位
電源Ｖ_EEにそれぞれ接続されている。

【０００５】トランジスタＴ₁₀₃ は、そのコレクタが高
電位電源Ｖ_CCに、またエミッタは抵抗器Ｒ₁₀₄ を介して
トランジスタＴ₁₀₂ のベースに接続されている。トラン
ジスタＴ₁₀₄,Ｔ₁₀₅,Ｔ₁₀₆ は、その各ベースが抵抗器Ｒ
₁₀₆ を介してトランジスタＲ₁₀₉ のコレクタ及びベース
に共通接続され、また各エミッタは抵抗器Ｒ₁₀₅ を介し
て低電位電源Ｖ_EEに接続されている。

【０００６】トランジスタＴ₁₀₇ は、そのコレクタとベ
ースが接続され、抵抗器Ｒ₁₀₇ を介して高電位電源Ｖ_CC
に接続されている。また、エミッタはトランジスタＴ
₁₀₈ のコレクタに接続されている。トランジスタＴ₁₀₈
は、そのエミッタがバイアス電圧出力端子Ｖ_CS、及び抵
抗器Ｒ₁₀₈ を介してトランジスタＴ₁₀₉ のベース及びコ
レクタに接続され、このトランジスタＴ₁₀₉ のエミッタ
は低電位電源Ｖ_EEに接続されている。

【０００７】以上のような従来のバイアス電圧発生回路
において、待機（スタンバイ）時には、バイアス電圧制
御信号Ｐ_S を立ち下げてＰＮＰ型バイポーラトランジス
タＴ ₁₀₁ をオンさせることにより、ノードｎ₁ のレベル
を立ち下げて出力電圧Ｖ_CSを低電位にする。これにより
待機時において、該バイアス電圧が供給されるＥＣＬ回
路の消費電力を低減させる。

【０００８】上記バイアス電圧発生回路は、待機時にノ
ードｎ₁ （基準レベル）のレベルを立ち下げることによ
り、出力電ＶCSを低電位にするようになっているが、抵
抗器Ｒ₁₀₁ の抵抗値は、動作時にトランジスタＴ₁₀₂ の
コレクタ電流を供給することになるため、それほど高く
設定することができない。その結果、抵抗器Ｒ₁₀₁ に流
れる電流は、トランジスタＴ₁₀₁ のエミッタ電流として
待機時にも残存することになる。そのため、抵抗器Ｒ
₁₀₁ に流れる電流は、回路定数にも依存するが、例えば
１００μＡ程度となり、バッテリバックアップを行う携
帯電話等においてはその消費電力は大きなものである。

【０００９】図１０は、上述の如く待機時に流れる電流
を低く抑えることで、消費電力を更に小さくするもので
あり、バイアス電圧制御信号Ｐ_S によってスイッチング
制御されるＮＭＯＳトランジスタＮ₂₀₁ を備えている。
本バイアス電圧発生回路は、ＮＭＯＳトランジスタＮ
₂₀₁ を備える以外は、前述した図９のバイアス電圧発生
回路とほぼ同様な構成であり、ＰＮＰ型バイポーラトラ
ンジスタＴ₂₀₁ 、複数のＮＰＮ型バイポーラトランジス
タＴ₂₀₂ 〜Ｔ₂₀₉、及び複数の抵抗器Ｒ₂₀₁ 〜Ｒ₂₀₈ を
有している。

【００１０】このようにバイアス電圧制御信号Ｐ_S によ
りスイッチング制御されるＮＭＯＳトランジスタＮ₂₀₁
を有するバイアス電圧発生回路によれば、待機時にはＮ
ＭＯＳトランジスタＮ₂₀₁ がオフ状態になり、電流経路
が遮断されるため、待機時に流れる電流を抑えることが
できる。

【００１１】

【発明が解決しようとする課題】図１０に示す従来のバ
イアス電圧発生回路において、待機時に流れる電流を抑
えるためには、抵抗器Ｒ₂₀₁ の抵抗値を数ＭΩという高
抵抗にすることが条件となる。しかしながら、数ＭΩの
高抵抗を集積度の高い回路上に作り込むことは、精度
面、及び面積面から容易なことではない。

【００１２】また、仮に数ＭΩの高抵抗を設けたとして
も、数μＡまでは電流を減少させることができるもの
の、それ以下にすることはできない。更に、基準レベル
ｎ₁ がＰＮＰ型バイポーラトランジスタＴ₂₀₁ にて制御
されていることから、このトランジスタＴ₂₀₁ のｈ_FEの
影響を受けると共に、バイアス電圧制御信号Ｐ_S の端子
のＩＩＬ電流が存在するため、低消費電力化の妨げとな
っている。

【００１３】そして、待機時において基準レベルｎ
₁ は、トランジスタＴ₂₀₁ のベース，エミッタ間の電圧
ＶBE、即ち０．８〔Ｖ〕以下にすることができず、上記
の如く基準レベルｎ₁ より低電位電源Ｖ_EEには電流が流
れているため、やはり消費電力に悪影響を及ぼす。ま
た、図１０のバイアス電圧発生回路において、バイアス
電圧制御信号Ｐ_S の“Ｈ”（ハイ）レベルは、バイアス
電圧Ｖ_CSとＮＰＮ型トランジスタＴ₂₀₈ のＶ _BEとＮＭＯ
ＳトランジスタＮ₂₀₁ のＶ_THとを併せた電圧、約２．６
〔Ｖ〕が必要であり、例えば高電位電源Ｖ_CCとして２．
７〔Ｖ〕程度の低い電圧を使用するような場合に電圧マ
ージンが少ないという問題もある。

【００１４】本発明は、上記課題を解決して、高抵抗を
要することなく待機時に流れる電流をほぼ皆無にするこ
とを目的としている。

【００１５】

【課題を解決するための手段】上記課題を解決するため
の本発明は、バイアス電圧制御信号Ｐs に応じて、動作
時には所定電位のバイアス電圧ＶCSを出力し、且つ待機
時には該バイアス電圧Ｖ_CSを立ち下げて当該バイアス電
圧Ｖ_CSが供給されるＥＣＬ回路の消費電力を低減するよ
うに構成したバイアス電圧発生回路であって、高電位電
源Ｖ_CCと低電位電源Ｖ_EEとの間に直列接続され、前記前
記バイアス電圧制御信号Ｐs が直接入力される共通のゲ
ートを有するＰＭＯＳトランジスタＰ1 及びＮＭＯＳト
ランジスタＮ₁ とからなるＣ−ＭＯＳインバータＩＮ₁
を有し、前記バイアス電圧制御信号Ｐs によって前記Ｐ
ＭＯＳトランジスタＰ₁ とＮＭＯＳトランジスタＮ₁ の
オンオフ制御を行い、前記バイアス電圧Ｖ_CSにおける基
準レベルＡを制御することを特徴としている。

【００１６】

【作用】図１に示す本発明のバイアス電圧発生回路によ
れば、バイアス電圧制御信号Ｐs によって、Ｃ−ＭＯＳ
インバータＩＮ₁ を構成するＰＭＯＳトランジスタＰ₁
及びＮＭＯＳトランジスタＮ₁ のいずれか一方がオン状
態、他方がオフ状態になる。

【００１７】バイアス電圧制御信号Ｐ_S を“Ｌ”（ロ
ー）レベルから“Ｈ”（ハイ）レベルに切り換え待機状
態にした場合、高電位電源Ｖ_CC側に接続されるＰＭＯＳ
トランジスタＰ₁ がオフ状態で、低電位電源Ｖ_EE側に接
続されるＮＭＯＳトランジスタＮ₁ がオン状態となり電
流は遮断される。このためＣ−ＭＯＳインバータＩＮ₁
の出力部の基準レベルＡはほぼ０〔Ｖ〕となり、バイア
ス電圧Ｖ_CSも０〔Ｖ〕付近まで低下し、接続されるＥＣ
Ｌ回路等は非動作状態となる。尚、抵抗器Ｒ₁ は回路に
より決定される値で例えば２０ＫΩ程度である。

【００１８】従って、高抵抗を使用することなく待機時
における消費電力をほぼ皆無にすることが可能となる。

【００１９】

【実施例】以下、本発明の実施例を図面を参照しながら
詳細に説明する。図１は本発明のバイアス電圧発生回路
の第１実施例を説明するための回路図であり、バイアス
電圧制御信号Ｐ_S を入力するＣ−ＭＯＳインバータＩＮ
₁ を構成するＰＭＯＳトランジスタＰ₁ とＮＭＯＳトラ
ンジスタＮ₁ 、バイアス部Ｂ₁ を構成する複数のＮＰＮ
型バイポーラトランジスタＴ₁ 〜Ｔ₈ 、及び複数の抵抗
器Ｒ₂ 〜Ｒ₈ を備え、その出力信号（バイアス電圧）Ｖ
_CSは図示していないがＥＣＬ回路に入力される。

【００２０】ＰＭＯＳトランジスタＰ₁ のソースは高電
位電源Ｖ_CCに接続され、ドレインは抵抗器Ｒ₁ を介して
ＮＭＯＳトランジスタＮ₁ のソースに接続されている。
また、ＮＭＯＳトランジスタＮ₁ のドレインは低電位電
源Ｖ_EEに接続されている。バイポーラトランジスタＴ₁
のコレクタは抵抗器Ｒ₂ を介してＣ−ＭＯＳインバータ
ＩＮ₁ の出力部（基準レベル）Ａに接続され、この基準
レベルＡはトランジスタＴ_2,Ｔ₇ の各ベースに接続され
ている。そしてトランジスタＴ₁ のエミッタは低電位電
源Ｖ_EEに接続され、ベースはトランジスタＴ₃,Ｔ₄,Ｔ₅
の各コレクタに接続されると共に、抵抗器Ｒ3 を介して
低電位電源ＶEEに接続されている。

【００２１】トランジスタＴ₂ のコレクタは高電位電源
ＶCCに接続され、エミッタは抵抗器Ｒ₄ を介してトラン
ジスタＴ₁ のベースに接続されている。トランジスタＴ
_3,Ｔ_4,Ｔ₅ の各ベースはそれぞれ接続され、抵抗器Ｒ₆
を介してトランジスタＴ₈ のコレクタ及びベースに共通
接続され、各エミッタはそれぞさ接続されると共に抵抗
器Ｒ₅ を介して低電位電源ＶEEに接続されている。

【００２２】また、トランジスタＴ₆ のコレクタはその
ベースに接続されると共に、抵抗器Ｒ₇ を介して高電位
電源Ｖ_CCに接続され、エミッタはトランジスタＴ₇ のコ
レクタに接続されている。トランジスタＴ₇ のエミッタ
は、バイアス電圧Ｖ_CSの出力部（バイアス電圧出力端子
Ｖ_CS）に接続されると共に、抵抗器Ｒ₈ を介してトラン
ジスタＴ₈ のコレクタに接続され、トランジスタＴ₈ の
エミッタは低電位電源Ｖ_EEに接続されている。

【００２３】本実施例のバイアス電圧発生回路では、バ
イアス電圧制御信号Ｐ_S が“Ｌ”（ロー）レベルでバイ
アス電圧Ｖ_CSが出力される動作状態、“Ｈ”（ハイ）レ
ベルでパワーセーブ（待機）状態となる。まず、バイア
ス電圧制御回路Ｐ_S が“Ｌ”レベルの場合、高電位電源
Ｖ_CCに接続されるＰＭＯＳトランジスタＰ₁ がオン状
態、低電位電源Ｖ_EEに接続されるＮＭＯＳトランジスタ
Ｎ₁ がオフ状態となる。従ってＣ−ＭＯＳインバータＩ
Ｎ₁の出力部、即ち基準レベルＡには高電位電源Ｖ_CCか
ら所定の電流が流れ、“Ｈ”レベルとなるため、バイア
ス部Ｂ₁ が動作しバイアス電圧Ｖ_CSが出力されることに
よって、これに接続されるＥＣＬ回路が動作する。

【００２４】次にバイアス電圧制御信号Ｐ_S が“Ｈ”
（ハイ）レベルとなった場合、ＰＭＯＳトランジスタＰ
₁ がオフ状態、ＮＭＯＳトランジスタＮ₁ がオン状態と
なるため、高電位電源Ｖ_CCからの電流は遮断され、Ｃ−
ＭＯＳインバータＩＮ₁ の出力部の基準レベルＡは、低
電位電源Ｖ_EEとほぼ同電位（０〔Ｖ〕）となり、“Ｌ”
レベルとなる。

【００２５】従って、バイアス電圧Ｖ_CSも０〔Ｖ〕付近
まで低下して、これに接続されるＥＣＬ回路は非動作状
態となり、電力は消費されない。尚、抵抗器Ｒ₁ は、本
回路により規定される抵抗値を有するもので、ＰＭＯＳ
トランジスタＰ₁ をスイッチング用としてのみ使用して
必要とされる抵抗値を与えるものである。

【００２６】また、ＰＭＯＳトランジスタＰ₁ に、回路
により規定される抵抗値に相当するオン抵抗をもたせる
ことにより、抵抗器Ｒ₁ を省くことも可能である。 図２
は本発明のバイアス電圧発生回路の第２実施例を説明す
るための回路図であり、Ｃ−ＭＯＳインバータを一段追
加することにより、入力信号に対する出力信号の論理を
反転させたものである。

【００２７】ＰＭＯＳトランジスタＰ₂ とＮＭＯＳトラ
ンジスタＮ₂ とにより構成される１段目のＣ−ＭＯＳイ
ンバータＩＮ₂ を付加した以外は、第１実施例と同様な
構成であり、同一符号を付してその説明は省略する。本
第２実施例においては、以下に説明するようにバイアス
電圧制御信号Ｐ_S が“Ｈ”レベルとなった時にバイアス
電圧Ｖ_CSが出力される。

【００２８】バイアス電圧制御信号Ｐ_S が“Ｈ”レベル
の時、ＰＭＯＳトランジスタＰ₂ がオフ、ＮＭＯＳトラ
ンジスタＮ₂ がオン状態になるため、１段目のＣ−ＭＯ
Ｓインバータ出力部ＩＮ₂ は、低電位電源Ｖ_EEとほぼ同
じ電位となり、“Ｌ”レベルとなる。ＰＭＯＳトランジ
スタＰ₁ 及びＮＭＯＳトランジスタＮ₁ のゲートにはこ
の“Ｌ”レベルが入力され、ＰＭＯＳトランジスタＰ₁
がオン、ＮＭＯＳトランジスタＮ₁ がオフ状態となる。

【００２９】従って、２段目のＣ−ＭＯＳインバータＩ
Ｎ₁ の出力部には、高電位電源Ｖ_CCより所定の電流が流
れるため、基準レベルＡは“Ｈ”レベルとなり、バイア
ス電圧Ｖ_CSが出力される。図３は、第２実施例のバイア
ス電圧発生回路における基準レベルＡの動作波形図であ
り、バイアス電圧制御信号Ｐ_S に対する基準レベルＡの
変化を示すものである。

【００３０】バイアス電圧制御信号Ｐ_S としては、３
〔Ｖ〕の電圧を印加すると共に、高電位電源Ｖ_CCを３
〔Ｖ〕、低電位電源Ｖ_EEを０〔Ｖ〕にしている。図３に
示すように、バイアス電圧制御信号Ｐ_S を“Ｌ”レベル
より、３〔Ｖ〕の電圧が印加される“Ｈ”レベルにする
と、基準レベルＡは徐々にその電位を上げていき、抵抗
器Ｒ₁ の抵抗値等によって決定される電圧、例えば１．
８〔Ｖ〕に到達する。このように基準レベルＡが上昇す
ることにより、バイアス電圧Ｖ_CSが出力され、これに接
続されるＥＣＬ回路が動作する。

【００３１】逆にＥＣＬ回路を待機状態にするために、
バイアス電圧制御信号Ｐ_S を“Ｌ”レベルにすると、基
準レベルＡは下がり、ほぼ０〔Ｖ〕となる。尚、図１０
に示す従来のバイアス電圧発生回路における基準レベル
ｎ₁ の動作波形図を点線で示している。図１０の回路の
場合、本発明が解決しようとする課題の項でも述べたと
おり、バイポーラトランジスタＴ₁ を使用していること
から、バイポーラトランジスタのベース，エミッタ間に
発生している電圧Ｖ_BEによって、待機中であっても基準
レベルｎ₁ は図３に示すように０．８〔Ｖ〕以下にする
ことができない。

【００３２】本実施例においては、バイポーラトランジ
スタを用いることなく、Ｃ−ＭＯＳインバータＩＮ₁ に
よって基準レベルＡを制御しているため、ＮＭＯＳトラ
ンジスタＮ₁ がオン状態となれば、基準レベルＡは、低
電位電源Ｖ_EEと同レベル、即ち０〔Ｖ〕となり、電流も
流れないため、待機時における消費電力は極めて低くな
る。

【００３３】図３では、第２実施例における基準レベル
の動作を説明したが、第１実施例のバイアス電圧発生回
路においても、バイアス電圧制御信号Ｐ_S が“Ｌ”レベ
ルの時に基準レベルＡが“Ｈ”レベルと論理が反転する
他は、第２実施例の場合と全く同じ動作を行うため、第
１実施例でも待機時の基準レベルＡは、やはり０〔Ｖ〕
で消費電力は低い。

【００３４】図４は、本発明のバイアス電圧発生回路が
適用されるＥＣＬ回路の一例を示す回路図であり、基本
的なＥＣＬ回路を示すものである。同図に示すＥＣＬ回
路はトランジスタＴ₃₁〜Ｔ₃₇、及び抵抗器Ｒ₃₁〜Ｒ₃₅で
構成されている。図１、図２に示す本発明のバイアス電
圧発生回路の出力（バイアス電圧）Ｖ_CSは、様々なＥＣ
Ｌ回路に供給されることになるが、例えば図４に示され
るようなＥＣＬ回路に供給され、各トランジスタＴ₃₅，
Ｔ₃₆，Ｔ₃₇のベースに供給されている。

【００３５】ここで待機時において、上述したバイアス
電圧発生回路によりバイアス電圧Ｖ _CSは立ち下げられる
ため、このＥＣＬ回路における消費電力を低減すること
ができる。図５は、本発明の第３実施例を説明するため
の回路図であり、Ｃ−ＭＯＳインバータＩＮ₁₁を構成す
るＰＭＯＳトランジスタＰ₁₁とＮＭＯＳトランジスタＮ
₁₁、及び抵抗器Ｒ₁₁、更にＣ−ＭＯＳインバータの出力
点ＡとＮＭＯＳトランジスタＮ₁₁との間にゲートとソー
スが接続されるＮＭＯＳトランジスタＮ₁₂を備えてい
る。

【００３６】尚、バイアス部Ｂ₁ は第１実施例と同様で
あるのでその具体的構成は省略している。本実施例で
は、第１実施例同様、バイアス電圧制御信号Ｐ_S が
“Ｌ”レベルの時に基準レベルＡが“Ｈ”レベルとなり
バイアス電圧Ｖ_CSが出力され、逆にバイアス電圧制御信
号Ｐ_S が“Ｈ”レベルで待機状態となるが、ＮＭＯＳト
ランジスタＮ₁₂が存在することにより、以下のような特
徴を有している。

【００３７】即ち、バイアス電圧制御信号Ｐ_S が“Ｈ”
レベルの時、基準レベルＡの電位がＮＭＯＳトランジス
タのしきい電圧Ｖ_thの分だけ高くなっているため、この
待機状態からバイアス電圧発生信号Ｐ_S を“Ｌ”レベル
にした場合、バイアス電圧発生までの復帰時間を早くす
ることができる。この場合、電流は流れていないため、
基準レベルＡの電位が高くなっても消費電力には影響を
及ぼさない。

【００３８】また、図示しないがＮＭＯＳトランジスタ
Ｎ₁₂に代えて、ダイオードやショットキーダイオードを
設けても同様に、待機状態からバイアス電圧発生状態へ
の復帰時間を早くすることができる。但し、ショットキ
ーダイオードの場合には、その特性からＮＭＯＳトラン
ジスタＮ₁₂やダイオードに比べ、バイアス電圧制御信号
Ｐ_S が“Ｈ”の時の基準レベルＡの電位は低くなるた
め、適宜選択して使用する必要がある。

【００３９】図６は、本発明の第４実施例を説明するた
めの回路図であり、Ｃ−ＭＯＳインバータＩＮ₂₁を構成
するＰＭＯＳトランジスタＰ₂₁とＮＭＯＳトランジスタ
Ｎ₂₁、及び抵抗器Ｒ₂₁、更にＣ−ＭＯＳインバータＩＮ
₂₁の出力点ＡとＮＭＯＳトランジスタＮ₂₁との間にも抵
抗器Ｒ₂₂を備えている。バイアス部Ｂ₁ はやはり第１実
施例と同様であるのでその具体的構成は省略する。

【００４０】本実施例では、ＮＭＯＳトランジスタＮ₂₁
側の抵抗器Ｒ₂₂の抵抗値を選定することによって、ＡＣ
的な基準レベルＡの“Ｌ”レベルを任意の値に設定する
ことができるため、回路設計が容易となる。尚、ＤＣ的
なレベルは第１実施例とほぼ同様なものとなる。図７
は、本発明の第５実施例を説明するための図であり、図
７（ａ）はバイアス電圧発生回路の回路図、図７（ｂ）
は本回路の電圧特性図を示している。

【００４１】本実施例のバイアス電圧回路は、図７
（ａ）に示すように、Ｃ−ＭＯＳインバータＩＮ₃₁を構
成するＰＭＯＳトランジスタＰ₃₁とＮＭＯＳトランジス
タＮ₃₁、及び抵抗器Ｒ₃₁、更にＣ−ＭＯＳインバータＩ
Ｎ₃₁の出力点ＡとＮＭＯＳトランジスタＮ₃₁との間に、
ゲート信号を外部端子より入力されるＮＭＯＳトランジ
スタＮ₃₂を備えている。

【００４２】バイアス部Ｂ₁ の具体的構成は第１実施例
と同様であるため省略している。本実施例の回路によれ
ば、外部端子ａに入力される信号によりＮＭＯＳトラン
ジスタＮ₃₂を制御することで、基準レベルＡの“Ｌ”レ
ベルを設定することが可能となっている。図７（ｂ）
は、図７（ａ）の回路における基準レベルＡの電圧Ｖ_A
及びＮＭＯＳトランジスタＮ₃₂のゲートに入力される外
部端子ａの電圧Ｖ_a の特性を示すグラフである。

【００４３】このグラフから明らかなように、本実施例
の回路においては、外部端子ａの電圧が低いと基準レベ
ルＡの電圧は高く、逆に外部端子ａの電圧が低いと基レ
ベルＡの電圧が低くなる。従って、外部端子ａに印加す
る電圧により基準レベルＡを制御することができる。以
上のように外部端子ａの信号によって、基準レベルＡの
“Ｌ”レベルが設定可能であるため、システムによる復
帰時間のチューニングを行うことができる。

【００４４】本実施例では、ＮＭＯＳトランジスタＮ₃₂
を外部端子ａの信号によって制御したが、ＰＭＯＳトラ
ンジスタでも基準レベルＡと外部端子ａの電圧特性が逆
転するだけで、同様な効果を得ることが可能である。図
８は、本発明の第６実施例を説明するための回路図であ
り、Ｃ−ＭＯＳインバータＩＮ₄₁を構成するＰＭＯＳト
ランジスタＰ₄₁とＮＭＯＳトランジスタＮ₄₁、及びＣ−
ＭＯＳインバータＩＮ₄₁の出力点ＣとＮＭＯＳトランジ
スタＮ₄₁との間に２段のダイオードＤ₁ 、更にＣ−ＭＯ
ＳインバータＩＮ₄₁の出力点Ｃがベースに接続されてい
るＰＮＰ型バイポーラトランジスタＴ41、抵抗器Ｒ41を
備えている。

【００４５】バイポーラトランジスタＴ₄₁のエミッタは
抵抗器Ｒ₄₁を介して高電位電源に接続されると共に、コ
レクタはバイアス部Ｂ₁ に接続されている。本実施例の
バイアス電圧発生回路において、バイアス電圧制御信号
Ｐ_S が“Ｌ”レベルの時、ＰＭＯＳトランジスタＰ₄₁は
オン、ＮＭＯＳトランジスタＮ₄₁はオフ状態となる。従
って、Ｃ−ＭＯＳインバータＩＮ₄₁の出力部Ｃは、
“Ｈ”レベルとなり、バイポーラトランジスタＴ41はオ
フ状態になる。

【００４６】この状態では、高電位電源から抵抗器
Ｒ₄₁、及びバイポーラトランジスタＴ₄₁を介して基準レ
ベルＡには電流は流れないため、バイアス部Ｂ₁ は非動
作状態となる。この時、消費される電流はなく、基準レ
ベルＡは“Ｈ”レベルと“Ｌ”レベルの中間レベルにな
っている。

【００４７】次に、バイアス電圧制御信号Ｐ_S が“Ｈ”
レベルの時、ＰＭＯＳトランジスタＰ₄₁はオフ、ＮＭＯ
ＳトランジスタＮ₄₁はオン状態となる。従って、Ｃ−Ｍ
ＯＳインバータＩＮ₄₁の出力部Ｃは、ほぼ２ＶBE、即ち
１．５〔Ｖ〕程度となり、バイポーラトランジスタＴ₄₁
がオン状態となる。バイポーラトランジスタＴ₄₁がオン
状態となれば、バイアス部Ｂ₁ に電流が供給され、バイ
アス電圧発生状態となる。

【００４８】第１〜第５実施例はパワーセーブ（待機）
時に、基準レベルＡの電位を０〔Ｖ〕或いはそれに近い
“Ｌ”レベルに保持する回路であったのに対して、本実
施例では、パワーセーブ時に高電位電源からバイアス部
Ｂ₁ への電流経路を切断するものである。本実施例で
は、ＰＮＰ型バイポーラトランジスタＴ₄₁を使用してい
るが、パワーセーブ電流はＰＮＰ型バイポーラトランジ
スタＴ₄₁のｈ_FEには影響されないため、パワーセーブ時
の消費電流はほぼ皆無であり、抵抗器Ｒ₄₁も数十ＫΩで
良いため、製造上の支障もない。

【００４９】

【効果】以上説明した本発明のバイアス電圧発生回路に
よれば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタ
とからなるＣ−ＭＯＳインバータをバイアス電圧制御信
号によって制御しているため、パワーセーブ（待機）時
には電源からバイアス部への電流経路が遮断されること
によって、バイアス電圧の出力が停止される。

【００５０】従って、製造が困難となる高抵抗を使用す
ることなく、待機時における消費電力を極めて小さくす
ることが可能となり、電源の寿命が長くなるため、電池
駆動で且つ小型化される携帯電話等には極めて有効であ
る。

【図面の簡単な説明】

【図１】本発明のバイアス電圧発生回路の第１実施例を
示す回路図である。

【図２】本発明のバイアス電圧発生回路の第２実施例を
示す回路図である。

【図３】本発明の第２実施例における動作波形図であ
る。

【図４】本発明のバイアス電圧発生回路が適用されるＥ
ＣＬ回路の一例を示す回路図である。

【図５】本発明の第３実施例を示す回路図である。

【図６】本発明の第４実施例を示す回路図である。

【図７】本発明の第５実施例を示す回路図及び電圧特性
図である。

【図８】本発明の第６実施例を示す回路図である。

【図９】従来のバイアス電圧発生回路の１例を示す回路
図である。

【図１０】従来のバイアス電圧発生回路の他の例を示す
回路図である。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−54813（ＪＰ，Ａ) 特開 平４−284022（ＪＰ，Ａ) 特開 平５−102834（ＪＰ，Ａ) 特開 平４−302311（ＪＰ，Ａ) 特開 昭61−229345（ＪＰ，Ａ) 特開 平４−104517（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/086 H03K 19/00

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 バイアス電圧制御信号（Ｐs ）に応じ
   て、動作時には所定電位のバイアス電圧（Ｖ_CS）を出力
   し、且つ待機時には該バイアス電圧（Ｖ_CS）を立ち下げ
   て当該バイアス電圧（Ｖ_CS）が供給されるＥＣＬ回路の
   消費電力を低減するように構成したバイアス電圧発生回
   路であって、 高電位電源（Ｖ_CC）と低電位電源（Ｖ_EE）との間に直列
   接続され、前記バイアス電圧制御信号（Ｐs ）が直接入
   力される共通のゲートを有するＰＭＯＳトランジスタ
   （Ｐ1 ）及びＮＭＯＳトランジスタ（Ｎ1 ）とからなる
   Ｃ−ＭＯＳインバータ（ＩＮ₁ ）を有し、前記バイアス
   電圧制御信号（Ｐs ）によって前記ＰＭＯＳトランジス
   タ（Ｐ₁ ）とＮＭＯＳトランジスタ（Ｎ₁ ）のオンオフ
   制御を行い、前記バイアス電圧（Ｖ_CS）における基準レ
   ベル（Ａ）を制御することを特徴とするバイアス電圧発
   生回路。
2. 【請求項２】 前記高電位電源（Ｖ_CC）側に接続される
   ＭＯＳトランジスタ（Ｐ₁ ）と直列に接続され、回路に
   より規定される抵抗値に相当する抵抗値を有する抵抗器
   （Ｒ₁ ）を具備し、前記ＭＯＳトランジスタ（Ｐ₁ ）を
   スイッチング用としてのみ使用して必要とされる抵抗値
   は該抵抗器（Ｒ₁ ）により与えるようにしたことを特徴
   とする請求項１記載のバイアス電圧発生回路。
3. 【請求項３】 前記高電位電源（Ｖ_CC）側に接続される
   ＭＯＳトランジスタ（Ｐ₁ ）は、前記回路により規定さ
   れる抵抗値に相当するオン抵抗を有することを特徴とす
   る請求項１記載のバイアス電圧発生回路。
4. 【請求項４】 前記高電位電源（Ｖ_CC）側に接続される
   ＭＯＳトランジスタ（Ｐ₁ ）は、ゲート長を長くするこ
   とによって、前記回路により規定される抵抗値に相当す
   るオン抵抗を有するようにしたことを特徴とする請求項
   ３記載のバイアス電圧発生回路。
5. 【請求項５】 前記Ｃ−ＭＯＳインバータ（ＩＮ₁ ）の
   前段にＰＭＯＳトランジスタ（Ｐ₂ ）及びＮＭＯＳトラ
   ンジスタ（Ｎ₂ ）とからなるＣ−ＭＯＳインバータ（Ｉ
   Ｎ₂ ）を付加してなることを特徴とする請求項１記載の
   バイアス電圧発生回路。
6. 【請求項６】 前記低電位電源（Ｖ_EE）側に接続される
   ＭＯＳトランジスタ（Ｎ₁ ）と直列に接続され、ローレ
   ベル時の前記基準レベル（Ａ）の電位を上昇させるため
   の所定しきい値（Ｖ_th）を有する素子（Ｎ12）を具備す
   ることを特徴とする請求項１記載のバイアス電圧発生回
   路。
7. 【請求項７】 前記低電位電源（Ｖ_EE）側に接続される
   ＭＯＳトランジスタ（Ｎ₁ ）と直列に接続され、ローレ
   ベル時の前記基準レベル（Ａ）の電位を任意値に設定す
   る所定の抵抗値を有する抵抗器（Ｒ₂₂）を具備すること
   を特徴とする請求項１記載のバイアス電圧発生回路。
8. 【請求項８】 前記低電位電源（Ｖ_EE）側に接続される
   ＭＯＳトランジスタ（Ｎ₁ ）と直列に接続され、ゲート
   に接続される外部端子（ａ）からの信号により制御され
   るＭＯＳトランジスタ（Ｎ₃₂）を具備し、該ＭＯＳトラ
   ンジスタ（Ｎ ₃₂）によりローレベル時の前記基準レベル
   （Ａ）の電位を任意値に設定することを特徴とする請求
   項１記載のバイアス電圧発生回路。
9. 【請求項９】 ＰＭＯＳトランジスタ（Ｐ₄₁）及びＮＭ
   ＯＳトランジスタ（（Ｎ₄₁）とからなるＣ−ＭＯＳイン
   バータ（ＩＮ₄₁）の出力部（Ｃ）にベースが接続され、
   エミッタが抵抗器（Ｒ₄₁）を介して高電位電源に接続さ
   れると共に、コレクタがバイアス部（Ｂ₁ ）に入力され
   る基準レベル（Ａ）に接続されるＰＮＰ型バイポーラト
   ランジスタ（Ｔ₄₁）を具備していることを特徴とする請
   求項１記載のバイアス電圧発生回路。