JPH08139531A - 差動アンプ - Google Patents
差動アンプInfo
- Publication number
- JPH08139531A JPH08139531A JP27088294A JP27088294A JPH08139531A JP H08139531 A JPH08139531 A JP H08139531A JP 27088294 A JP27088294 A JP 27088294A JP 27088294 A JP27088294 A JP 27088294A JP H08139531 A JPH08139531 A JP H08139531A
- Authority
- JP
- Japan
- Prior art keywords
- load
- bipolar transistor
- transistor pair
- differential amplifier
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【構成】ＮＰＮ型バイポーラトランジスタ対Ｑ１，Ｑ２
のそれぞれのベース端子に入力信号Ｓ１，Ｓ２を入力
し、共通接続したエミッタ端子を定電流源Ｔ１を介して
低電位電源２に接続し、それぞれのコレクタ端子を出力
端子Ｏ１，Ｏ２とする。それぞれのコレクタ端子Ｏ１，
Ｏ２と高電位点１との間にそれぞれ、直列抵抗Ｒ１，Ｒ
２とＲ３，Ｒ４とを設け、直列抵抗の一方と並列に短絡
手段であるｐチャネル電界効果トランジスタＭＰ１，Ｍ
Ｐ２を設け、制御信号Ｃ１をｐチャネル電界効果トラン
ジスタＭＰ１，ＭＰ２のゲートに入力して、負荷抵抗を
制御する。 【効果】マスクを変更することなく完成チップで差動ア
ンプの出力振幅を制御信号のみで変更することができ
る。
のそれぞれのベース端子に入力信号Ｓ１，Ｓ２を入力
し、共通接続したエミッタ端子を定電流源Ｔ１を介して
低電位電源２に接続し、それぞれのコレクタ端子を出力
端子Ｏ１，Ｏ２とする。それぞれのコレクタ端子Ｏ１，
Ｏ２と高電位点１との間にそれぞれ、直列抵抗Ｒ１，Ｒ
２とＲ３，Ｒ４とを設け、直列抵抗の一方と並列に短絡
手段であるｐチャネル電界効果トランジスタＭＰ１，Ｍ
Ｐ２を設け、制御信号Ｃ１をｐチャネル電界効果トラン
ジスタＭＰ１，ＭＰ２のゲートに入力して、負荷抵抗を
制御する。 【効果】マスクを変更することなく完成チップで差動ア
ンプの出力振幅を制御信号のみで変更することができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路で使用
される差動アンプ回路に関する。
される差動アンプ回路に関する。
【０００２】
【従来の技術】従来、図７に示すように、抵抗値の異な
る抵抗（Ｒ１とＲ４，Ｒ２とＲ３はそれぞれ同じ抵抗値
又抵抗値はＲ１＜Ｒ２）をあらかじめ作っておき、差動
アンプの出力振幅を小さくしたい場合は、Ｒ１とＲ４を
接続（ノード３と４，６と７，９と１１，１２と１４を
選択）し、出力振幅を大きくしたい場合は逆に、Ｒ２と
Ｒ３を接続（ノード３と５，６と８，９と１０，１２と
１３を接続）していた。このように、差動アンプの出力
振幅を変更するために、マスクを変更（メタルオプショ
ン）することによって抵抗値を変更し、差動アンプの出
力振幅を変更していた。
る抵抗（Ｒ１とＲ４，Ｒ２とＲ３はそれぞれ同じ抵抗値
又抵抗値はＲ１＜Ｒ２）をあらかじめ作っておき、差動
アンプの出力振幅を小さくしたい場合は、Ｒ１とＲ４を
接続（ノード３と４，６と７，９と１１，１２と１４を
選択）し、出力振幅を大きくしたい場合は逆に、Ｒ２と
Ｒ３を接続（ノード３と５，６と８，９と１０，１２と
１３を接続）していた。このように、差動アンプの出力
振幅を変更するために、マスクを変更（メタルオプショ
ン）することによって抵抗値を変更し、差動アンプの出
力振幅を変更していた。
【０００３】
【発明が解決しようとする課題】このように、従来の技
術では差動アンプの出力振幅を変更するためにマスクを
変更していた。しかし、完成チップにおいて差動アンプ
の出力振幅を変更できない問題があった。本発明の目的
は、完成したＬＳＩのチップにおいて、差動アンプの出
力振幅を変更できる差動アンプ回路を提供することにあ
る。
術では差動アンプの出力振幅を変更するためにマスクを
変更していた。しかし、完成チップにおいて差動アンプ
の出力振幅を変更できない問題があった。本発明の目的
は、完成したＬＳＩのチップにおいて、差動アンプの出
力振幅を変更できる差動アンプ回路を提供することにあ
る。
【０００４】
【課題を解決するための手段】ＮＰＮ型バイポーラトラ
ンジスタ対Ｑ１，Ｑ２のそれぞれのベース端子に入力信
号Ｓ１，Ｓ２を入力し、それぞれのエミッタ端子を共通
接続し、このエミッタ端子を定電流源Ｔ１を介して低電
位電源２に接続し、それぞれのコレクタ端子を出力端子
Ｏ１，Ｏ２とする。それぞれのコレクタ端子Ｏ１，Ｏ２
と高電位電源１との間にそれぞれ、直列抵抗Ｒ１，Ｒ２
とＲ３，Ｒ４とを設けて負荷抵抗とする。直列抵抗の一
方（例えば、高電位電源１側のＲ１，Ｒ３）と並列に短
絡手段であるｐチャネル電界効果トランジスタＭＰ１，
ＭＰ２を設け、制御信号Ｃ１をｐチャネル電界効果トラ
ンジスタのゲートに入力することにより、負荷抵抗値を
切り換え差動アンプの出力振幅を変更する。
ンジスタ対Ｑ１，Ｑ２のそれぞれのベース端子に入力信
号Ｓ１，Ｓ２を入力し、それぞれのエミッタ端子を共通
接続し、このエミッタ端子を定電流源Ｔ１を介して低電
位電源２に接続し、それぞれのコレクタ端子を出力端子
Ｏ１，Ｏ２とする。それぞれのコレクタ端子Ｏ１，Ｏ２
と高電位電源１との間にそれぞれ、直列抵抗Ｒ１，Ｒ２
とＲ３，Ｒ４とを設けて負荷抵抗とする。直列抵抗の一
方（例えば、高電位電源１側のＲ１，Ｒ３）と並列に短
絡手段であるｐチャネル電界効果トランジスタＭＰ１，
ＭＰ２を設け、制御信号Ｃ１をｐチャネル電界効果トラ
ンジスタのゲートに入力することにより、負荷抵抗値を
切り換え差動アンプの出力振幅を変更する。
【０００５】更に、他の手段として、ＮＰＮ型バイポー
ラトランジスタ対Ｑ１，Ｑ２のそれぞれのベース端子に
入力信号Ｓ１，Ｓ２を入力し、それぞれのコレクタ端子
を出力端子Ｏ１，Ｏ２とする。それぞれのコレクタ端子
Ｏ１，Ｏ２と高電位電源１との間に抵抗Ｒ１とＲ２を設
け、ＮＰＮトランジスタＱ１，Ｑ２のエミッタ端子と低
電位電源２の間に定電流源Ｔ１〜Ｔｙを設け、前記定電
流源Ｔ１〜Ｔｙの少なくとも一つの定電流源と前記エミ
ッタ端子との間に直列にｎチャネル型電界効果トランジ
スタＭＮ１〜ＭＮｍが接続され、制御信号Ｃ１により、
電流値を切り換え差動アンプの出力振幅を変更する。
ラトランジスタ対Ｑ１，Ｑ２のそれぞれのベース端子に
入力信号Ｓ１，Ｓ２を入力し、それぞれのコレクタ端子
を出力端子Ｏ１，Ｏ２とする。それぞれのコレクタ端子
Ｏ１，Ｏ２と高電位電源１との間に抵抗Ｒ１とＲ２を設
け、ＮＰＮトランジスタＱ１，Ｑ２のエミッタ端子と低
電位電源２の間に定電流源Ｔ１〜Ｔｙを設け、前記定電
流源Ｔ１〜Ｔｙの少なくとも一つの定電流源と前記エミ
ッタ端子との間に直列にｎチャネル型電界効果トランジ
スタＭＮ１〜ＭＮｍが接続され、制御信号Ｃ１により、
電流値を切り換え差動アンプの出力振幅を変更する。
【０００６】
【作用】上記回路構成によって、制御信号により電界効
果トランジスタをオン，オフし負荷抵抗値または電流値
を変更することで適宜差動アンプの出力振幅を変えるこ
とができる。
果トランジスタをオン，オフし負荷抵抗値または電流値
を変更することで適宜差動アンプの出力振幅を変えるこ
とができる。
【０００７】
【実施例】次に、図１ないし図６を参照して、本発明の
実施例に付いて説明する。
実施例に付いて説明する。
【０００８】（実施例１）図１は、本発明の第１実施例
による差動アンプの回路図である。ＮＰＮ型バイポーラ
トランジスタ対Ｑ１，Ｑ２のそれぞれのベース端子に入
力信号Ｓ１，Ｓ２を入力し、それぞれのエミッタ端子を
共通接続し、エミッタ端子を定電流源Ｔ１を介して低電
位電源２に接続し、それぞれのコレクタ端子を出力端子
Ｏ１，Ｏ２とする。それぞれのコレクタ端子Ｏ１，Ｏ２
と高電位電源１との間にそれぞれ、直列抵抗Ｒ１，Ｒ２
とＲ３，Ｒ４とを設けて負荷抵抗とする。直列抵抗の一
方（例えば、高電位点１側のＲ１０，Ｒ３）と並列に短
絡手段であるｐチャネル電界効果トランジスタ（以下、
ｐＭＯＳと称す。）ＭＰ１，ＭＰ２を設け、制御信号Ｃ
１をｐＭＯＳのゲートに入力する。
による差動アンプの回路図である。ＮＰＮ型バイポーラ
トランジスタ対Ｑ１，Ｑ２のそれぞれのベース端子に入
力信号Ｓ１，Ｓ２を入力し、それぞれのエミッタ端子を
共通接続し、エミッタ端子を定電流源Ｔ１を介して低電
位電源２に接続し、それぞれのコレクタ端子を出力端子
Ｏ１，Ｏ２とする。それぞれのコレクタ端子Ｏ１，Ｏ２
と高電位電源１との間にそれぞれ、直列抵抗Ｒ１，Ｒ２
とＲ３，Ｒ４とを設けて負荷抵抗とする。直列抵抗の一
方（例えば、高電位点１側のＲ１０，Ｒ３）と並列に短
絡手段であるｐチャネル電界効果トランジスタ（以下、
ｐＭＯＳと称す。）ＭＰ１，ＭＰ２を設け、制御信号Ｃ
１をｐＭＯＳのゲートに入力する。
【０００９】次に、動作について説明する。簡単の為
に、入力信号Ｓ１，Ｓ２の電位差は、出力振幅がフル振
幅となる１００ｍＶ以上、また、抵抗Ｒ１〜Ｒ４はそれ
ぞれ１ｋΩ、定電流源Ｔ１の電流値は０.５ｍＡ の場合
を考える。まず、制御信号Ｃ１がＬｏレベルの時はｐＭ
ＯＳ ＭＰ１，ＭＰ２はオン状態となる。このためコレ
クタ電流ＩｃｈはＲ１(又は、Ｒ３)を流れず、バイパス
となるｐＭＯＳ ＭＰ１（又は、ＭＰ２）を介してＲ２
（又は、Ｒ４）に流れる。この時の差動アンプの出力振
幅はＩｃｈ＊Ｒ２（又は、Ｉｃｈ＊Ｒ４）で約０.５Ｖ
になる。つぎに、制御信号Ｃ１がＨｉレベルの時はｐＭ
ＯＳ ＭＰ１，ＭＰ２はオフ状態となる。このため、コ
レクタ電流ＩｃｌはＲ１（又は、Ｒ３）とＲ２（又は、
Ｒ４）とを流れる。この時の出力振幅はＩｃｌ＊（Ｒ１
＋Ｒ２）（又は、Ｉｃｌ＊（Ｒ３＋Ｒ４））で約１.０
Ｖ になる。
に、入力信号Ｓ１，Ｓ２の電位差は、出力振幅がフル振
幅となる１００ｍＶ以上、また、抵抗Ｒ１〜Ｒ４はそれ
ぞれ１ｋΩ、定電流源Ｔ１の電流値は０.５ｍＡ の場合
を考える。まず、制御信号Ｃ１がＬｏレベルの時はｐＭ
ＯＳ ＭＰ１，ＭＰ２はオン状態となる。このためコレ
クタ電流ＩｃｈはＲ１(又は、Ｒ３)を流れず、バイパス
となるｐＭＯＳ ＭＰ１（又は、ＭＰ２）を介してＲ２
（又は、Ｒ４）に流れる。この時の差動アンプの出力振
幅はＩｃｈ＊Ｒ２（又は、Ｉｃｈ＊Ｒ４）で約０.５Ｖ
になる。つぎに、制御信号Ｃ１がＨｉレベルの時はｐＭ
ＯＳ ＭＰ１，ＭＰ２はオフ状態となる。このため、コ
レクタ電流ＩｃｌはＲ１（又は、Ｒ３）とＲ２（又は、
Ｒ４）とを流れる。この時の出力振幅はＩｃｌ＊（Ｒ１
＋Ｒ２）（又は、Ｉｃｌ＊（Ｒ３＋Ｒ４））で約１.０
Ｖ になる。
【００１０】このように、制御信号Ｃ１により負荷の値
を変更できるため差動アンプの出力振幅を適宜制御でき
る。
を変更できるため差動アンプの出力振幅を適宜制御でき
る。
【００１１】（実施例２）図２は、本発明の第２実施例
による差動アンプの回路図である。差動アンプの負荷と
なる部分が第１の実施と異なる。ＮＰＮトランジスタ対
のそれぞれのコレクタ端子と高電位点１との間に、２段
以上の負荷Ｆ１〜Ｆｎを直列に設ける。更に直列接続し
た負荷の各々、若しくは、何れかの負荷と並列にpMOS M
P1〜MPm を設け、制御信号Ｃ１〜ＣｍによりｐＭＯＳを
制御する構成である。
による差動アンプの回路図である。差動アンプの負荷と
なる部分が第１の実施と異なる。ＮＰＮトランジスタ対
のそれぞれのコレクタ端子と高電位点１との間に、２段
以上の負荷Ｆ１〜Ｆｎを直列に設ける。更に直列接続し
た負荷の各々、若しくは、何れかの負荷と並列にpMOS M
P1〜MPm を設け、制御信号Ｃ１〜ＣｍによりｐＭＯＳを
制御する構成である。
【００１２】基本的な動作は第１の実施例と同様であ
る。本実施例では制御信号Ｃ１〜Ｃｍにより負荷の値を
制御するため、より複数の負荷の値を設定することが可
能である。
る。本実施例では制御信号Ｃ１〜Ｃｍにより負荷の値を
制御するため、より複数の負荷の値を設定することが可
能である。
【００１３】このため差動アンプの負荷抵抗の値を複数
に変更できるため差動アンプの出力振幅を多値に設定可
能となる。
に変更できるため差動アンプの出力振幅を多値に設定可
能となる。
【００１４】（実施例３）図３は、本発明の第３実施例
による差動アンプの回路図である。ｐＭＯＳの接続が第
２の実施例と異なる。ＮＰＮトランジスタ対Ｑ１，Ｑ２
のそれぞれのコレクタ端子に接続されているｎ個直列の
負荷Ｆ１〜Ｆｎの接続端子Ｎ１〜Ｎ（ｎ−１）の、少な
くとも一つの接続端子と高電位点１との間にそれぞれｐ
ＭＯＳＭＰ１〜ＭＰｍを設け、更に制御信号Ｃ１〜Ｃｍ
によりｐＭＯＳを制御する構成である。
による差動アンプの回路図である。ｐＭＯＳの接続が第
２の実施例と異なる。ＮＰＮトランジスタ対Ｑ１，Ｑ２
のそれぞれのコレクタ端子に接続されているｎ個直列の
負荷Ｆ１〜Ｆｎの接続端子Ｎ１〜Ｎ（ｎ−１）の、少な
くとも一つの接続端子と高電位点１との間にそれぞれｐ
ＭＯＳＭＰ１〜ＭＰｍを設け、更に制御信号Ｃ１〜Ｃｍ
によりｐＭＯＳを制御する構成である。
【００１５】基本的な動作は第２の実施例と同様である
が、本実施例では、ｐＭＯＳのソースが高電位点１に接
続されているため、複数の負荷にｐＭＯＳが各々接続さ
れた場合でも、ｐＭＯＳのオン抵抗による電圧降下が最
小限に留められる。
が、本実施例では、ｐＭＯＳのソースが高電位点１に接
続されているため、複数の負荷にｐＭＯＳが各々接続さ
れた場合でも、ｐＭＯＳのオン抵抗による電圧降下が最
小限に留められる。
【００１６】このため差動アンプの負荷抵抗の値を複数
に変更できるため差動アンプの出力振幅を多値に設定可
能となる。
に変更できるため差動アンプの出力振幅を多値に設定可
能となる。
【００１７】（実施例４）図４は、本発明の第４実施例
による差動アンプの回路図である。差動アンプの負荷と
なる部分が第１の実施例と異なる。ＮＰＮトランジスタ
対Ｑ１，Ｑ２のそれぞれのコレクタ端子に抵抗Ｒ２，Ｒ
３を接続し、抵抗Ｒ２，Ｒ３を共通接続し、共通ノード
の他端と高電位点１との間に、抵抗Ｒ１を設ける。更に
抵抗Ｒ１と並列にｐＭＯＳ ＭＰ１を設け、制御信号Ｃ
１によりｐＭＯＳを制御する。
による差動アンプの回路図である。差動アンプの負荷と
なる部分が第１の実施例と異なる。ＮＰＮトランジスタ
対Ｑ１，Ｑ２のそれぞれのコレクタ端子に抵抗Ｒ２，Ｒ
３を接続し、抵抗Ｒ２，Ｒ３を共通接続し、共通ノード
の他端と高電位点１との間に、抵抗Ｒ１を設ける。更に
抵抗Ｒ１と並列にｐＭＯＳ ＭＰ１を設け、制御信号Ｃ
１によりｐＭＯＳを制御する。
【００１８】次に、動作について説明する。簡単の為
に、入力信号Ｓ１，Ｓ２の電位差は、出力振幅がフル振
幅となる１００ｍＶ以上、また、抵抗Ｒ１〜Ｒ３はそれ
ぞれ１ｋΩ，定電流源Ｔ１の電流値は０.５ｍＡ の場合
を考え、高電位点１の電圧は３Ｖとする。まず、制御信
号Ｃ１がＬｏレベルの時はｐＭＯＳ ＭＰ１はオン状態
となる。このためコレクタ電流ＩｃｈはＲ１を流れず、
バイパスとなるｐＭＯＳＭＰ１を介してＲ２（又は、Ｒ
３）に流れる。この時の抵抗Ｒ２(又は、ＲＲ３)による
電圧降下は、Ｉｃｌ＊Ｒ２（又は、Ｒ３）で約０.５Ｖ
になり、この時の出力電圧は高電位点１−Ｉｃｈ＊Ｒ２
（又は、Ｒ３）で約２.５Ｖ となる。つぎに、制御信号
Ｃ１がＨｉレベルの時はｐＭＯＳ ＭＰ１はオフ状態と
なる。このため、コレクタ電流ＩｃｌはＲ１とＲ２（又
は、Ｒ１とＲ３）を流れる。この時の抵抗Ｒ１とＲ２
（又は、Ｒ１とＲ３）による電圧降下は、Ｉｃｌ＊（Ｒ
１＋Ｒ２）（又は、Ｒ１＋Ｒ３）で約１.０Ｖ になり、
この時の出力電圧は高電位点１−Ｉｃｈ＊（Ｒ１＋Ｒ
２）（又は、Ｒ１＋Ｒ３）で約２.０Ｖ となる。
に、入力信号Ｓ１，Ｓ２の電位差は、出力振幅がフル振
幅となる１００ｍＶ以上、また、抵抗Ｒ１〜Ｒ３はそれ
ぞれ１ｋΩ，定電流源Ｔ１の電流値は０.５ｍＡ の場合
を考え、高電位点１の電圧は３Ｖとする。まず、制御信
号Ｃ１がＬｏレベルの時はｐＭＯＳ ＭＰ１はオン状態
となる。このためコレクタ電流ＩｃｈはＲ１を流れず、
バイパスとなるｐＭＯＳＭＰ１を介してＲ２（又は、Ｒ
３）に流れる。この時の抵抗Ｒ２(又は、ＲＲ３)による
電圧降下は、Ｉｃｌ＊Ｒ２（又は、Ｒ３）で約０.５Ｖ
になり、この時の出力電圧は高電位点１−Ｉｃｈ＊Ｒ２
（又は、Ｒ３）で約２.５Ｖ となる。つぎに、制御信号
Ｃ１がＨｉレベルの時はｐＭＯＳ ＭＰ１はオフ状態と
なる。このため、コレクタ電流ＩｃｌはＲ１とＲ２（又
は、Ｒ１とＲ３）を流れる。この時の抵抗Ｒ１とＲ２
（又は、Ｒ１とＲ３）による電圧降下は、Ｉｃｌ＊（Ｒ
１＋Ｒ２）（又は、Ｒ１＋Ｒ３）で約１.０Ｖ になり、
この時の出力電圧は高電位点１−Ｉｃｈ＊（Ｒ１＋Ｒ
２）（又は、Ｒ１＋Ｒ３）で約２.０Ｖ となる。
【００１９】このように、制御信号Ｃ１により抵抗の値
を変更できるため差動アンプの出力電圧レベルを適宜制
御できる。
を変更できるため差動アンプの出力電圧レベルを適宜制
御できる。
【００２０】（実施例５）図５は、本発明の第５実施例
による差動アンプの回路図である。差動アンプの負荷及
び定電流源となる部分が第１の実施例と異なる。ＮＰＮ
トランジスタ対Ｑ１，Ｑ２のそれぞれのコレクタ端子と
高電位点１との間に抵抗Ｒ１，Ｒ２を設け、エミッタ端
子と低電位電源２との間に、定電流源Ｔ１，Ｔ２を設
け、定電流源Ｔ２とエミッタ端子との間に直列にｎチャ
ネル型電界効果トランジスタ（以下ｎＭＯＳと称す。）
ＭＮ１が接続され、制御信号Ｃ１によりｎＭＯＳを制御
する。
による差動アンプの回路図である。差動アンプの負荷及
び定電流源となる部分が第１の実施例と異なる。ＮＰＮ
トランジスタ対Ｑ１，Ｑ２のそれぞれのコレクタ端子と
高電位点１との間に抵抗Ｒ１，Ｒ２を設け、エミッタ端
子と低電位電源２との間に、定電流源Ｔ１，Ｔ２を設
け、定電流源Ｔ２とエミッタ端子との間に直列にｎチャ
ネル型電界効果トランジスタ（以下ｎＭＯＳと称す。）
ＭＮ１が接続され、制御信号Ｃ１によりｎＭＯＳを制御
する。
【００２１】次に、動作について説明する。簡単の為
に、入力信号Ｓ１，Ｓ２の電位差は、出力振幅がフル振
幅となる１００ｍＶ以上、また、抵抗Ｒ１，Ｒ２はそれ
ぞれ１ｋΩ、定電流源Ｔ１，Ｔ２の電流値は０.５ｍＡ
の場合を考える。まず、制御信号Ｃ１がＨｉレベルの時
はｎＭＯＳ ＭＮ１はオン状態となる。このためエミッ
タ電流は、定電流源Ｔ１と定電流源Ｔ２の電流値を足し
た値なので、１ｍＡになる。また、エミッタ電流とコレ
クタ電流Ｉｃｈは、ほぼ等しいので、コレクタ電流Ｉｃ
ｈは１ｍＡとなる。この時の差動アンプの出力振幅はＩ
ｃｈ＊Ｒ１（又は、Ｉｃｈ＊Ｒ２）で約１.０Ｖ にな
る。つぎに、制御信号Ｃ１がＬｏレベルの時はｎＭＯＳ
ＭＮ１はオフ状態となる。このためエミッタ電流は、
定電流源Ｔ１のみの電流値なので、０.５ｍＡ になる。
また、エミッタ電流とコレクタ電流Ｉｃｈは、ほぼ等し
いので、コレクタ電流Ｉｃｈは０.５ｍＡ となる。この
時の差動アンプの出力振幅はおおよそＩｃｈ＊Ｒ１（又
は、Ｉｃｈ＊Ｒ２）で約0.5Ｖになる。
に、入力信号Ｓ１，Ｓ２の電位差は、出力振幅がフル振
幅となる１００ｍＶ以上、また、抵抗Ｒ１，Ｒ２はそれ
ぞれ１ｋΩ、定電流源Ｔ１，Ｔ２の電流値は０.５ｍＡ
の場合を考える。まず、制御信号Ｃ１がＨｉレベルの時
はｎＭＯＳ ＭＮ１はオン状態となる。このためエミッ
タ電流は、定電流源Ｔ１と定電流源Ｔ２の電流値を足し
た値なので、１ｍＡになる。また、エミッタ電流とコレ
クタ電流Ｉｃｈは、ほぼ等しいので、コレクタ電流Ｉｃ
ｈは１ｍＡとなる。この時の差動アンプの出力振幅はＩ
ｃｈ＊Ｒ１（又は、Ｉｃｈ＊Ｒ２）で約１.０Ｖ にな
る。つぎに、制御信号Ｃ１がＬｏレベルの時はｎＭＯＳ
ＭＮ１はオフ状態となる。このためエミッタ電流は、
定電流源Ｔ１のみの電流値なので、０.５ｍＡ になる。
また、エミッタ電流とコレクタ電流Ｉｃｈは、ほぼ等し
いので、コレクタ電流Ｉｃｈは０.５ｍＡ となる。この
時の差動アンプの出力振幅はおおよそＩｃｈ＊Ｒ１（又
は、Ｉｃｈ＊Ｒ２）で約0.5Ｖになる。
【００２２】このように、定電流源の電流値を制御信号
Ｃ１により変更することで差動アンプの出力振幅を適宜
制御できる。
Ｃ１により変更することで差動アンプの出力振幅を適宜
制御できる。
【００２３】（実施例６）図６は、本発明の第６実施例
による差動アンプの回路図である。
による差動アンプの回路図である。
【００２４】差動アンプの定電流源となる部分が第５の
実施例と異なる。ＮＰＮトランジスタＱ１，Ｑ２のエミ
ッタ端子と低電位電源２の間に定電流源Ｔ１〜Ｔｙを設
け、定電流源Ｔ１〜Ｔｙの少なくとも一つの定電流源と
エミッタ端子との間に直列にｎチャネル型電界効果トラ
ンジスタＭＮ１〜ＭＮｍが接続され、制御信号Ｃ１〜Ｃ
ｍによりｎＭＯＳを制御する。
実施例と異なる。ＮＰＮトランジスタＱ１，Ｑ２のエミ
ッタ端子と低電位電源２の間に定電流源Ｔ１〜Ｔｙを設
け、定電流源Ｔ１〜Ｔｙの少なくとも一つの定電流源と
エミッタ端子との間に直列にｎチャネル型電界効果トラ
ンジスタＭＮ１〜ＭＮｍが接続され、制御信号Ｃ１〜Ｃ
ｍによりｎＭＯＳを制御する。
【００２５】基本的な動作は第５の実施例と同様であ
る。本実施例では制御信号Ｃ１〜Ｃｍにより定電流源の
電流値を制御するため、より複数の電流値を設定するこ
とが可能になる。
る。本実施例では制御信号Ｃ１〜Ｃｍにより定電流源の
電流値を制御するため、より複数の電流値を設定するこ
とが可能になる。
【００２６】このように、定電流源の制御を制御信号Ｃ
１〜Ｃｍで行うことによりコレクタ電流の値を複数に変
更できるため、差動アンプの出力振幅を多値に変更でき
る。
１〜Ｃｍで行うことによりコレクタ電流の値を複数に変
更できるため、差動アンプの出力振幅を多値に変更でき
る。
【００２７】
【発明の効果】本発明の差動アンプ回路によれば、マス
クを変更することなく差動アンプの出力振幅を制御信号
のみで変更することができる。
クを変更することなく差動アンプの出力振幅を制御信号
のみで変更することができる。
【図１】本発明の第１実施例の差動アンプの回路図。
【図２】本発明の第２実施例の差動アンプの回路図。
【図３】本発明の第３実施例の差動アンプの回路図。
【図４】本発明の第４実施例の差動アンプの回路図。
【図５】本発明の第５実施例の差動アンプの回路図。
【図６】本発明の第６実施例の差動アンプの回路図。
【図７】従来の差動アンプの回路図。
【符号の説明】 １…高電位点、２…低電位点、３〜１４…ノード名、Ｓ
１，Ｓ２…入力信号名、Ｃ１…制御信号名、Ｏ１，Ｏ２
…出力端子、Ｒ１，Ｒ２，Ｒ３，Ｒ４…抵抗、ＭＰ１〜
ＭＰｍ…ｐチャネル電界効果トランジスタ、Ｑ１，Ｑ２
…ＮＰＮ型バイポーラトランジスタ。
１，Ｓ２…入力信号名、Ｃ１…制御信号名、Ｏ１，Ｏ２
…出力端子、Ｒ１，Ｒ２，Ｒ３，Ｒ４…抵抗、ＭＰ１〜
ＭＰｍ…ｐチャネル電界効果トランジスタ、Ｑ１，Ｑ２
…ＮＰＮ型バイポーラトランジスタ。
フロントページの続き (72)発明者 秋岡 隆志 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 秋山 登 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内
Claims (8)
- 【請求項１】ＮＰＮ型バイポーラトランジスタ対のベー
ス端子がそれぞれ入力端子に接続されており、前記ＮＰ
Ｎ型バイポーラトランジスタ対のコレクタ端子がそれぞ
れ出力端子に接続され、前記ＮＰＮ型バイポーラトラン
ジスタ対のエミッタ端子が定電流源に共通に接続され、
前記定電流源の他端が低電位電源に接続されている差動
アンプにおいて、前記ＮＰＮ型バイポーラトランジスタ
対の前記コレクタ端子と高電位電源との間にそれぞれ第
一負荷が接続され、前記負荷は、第二負荷の直列接続で
構成され、さらに前記第二負荷の少なくとも一つにｐチ
ャネル型電界効果トランジスタが接続され、前記ｐチャ
ネル型電界効果トランジスタのゲートが制御信号入力端
子に接続されている回路構成を特徴とする差動アンプ。 - 【請求項２】ＮＰＮ型バイポーラトランジスタ対のベー
ス端子がそれぞれ入力端子に接続されており、前記ＮＰ
Ｎ型バイポーラトランジスタ対のコレクタ端子がそれぞ
れ出力端子に接続され、前記ＮＰＮ型バイポーラトラン
ジスタ対のエミッタ端子が定電流源に共通に接続され、
前記定電流源の他端が低電位電源に接続されている差動
アンプにおいて、前記ＮＰＮ型バイポーラトランジスタ
対の前記コレクタ端子と高電位電源との間にそれぞれ第
一負荷が接続され、前記第一負荷は、第二負荷の直列接
続で構成され、さらに前記ｎ個直列の第二負荷Ｆ１〜Ｆ
ｎの接続端子の、少なくとも一つの接続端子と前記高電
位電源との間にそれぞれｐチャネル型電界効果トランジ
スタを設け、前記ｐチャネル型電界効果トランジスタの
ゲートが制御信号入力端子に接続されている回路構成を
特徴とする差動アンプ。 - 【請求項３】ＮＰＮ型バイポーラトランジスタ対のベー
ス端子がそれぞれ入力端子に接続されており、前記ＮＰ
Ｎ型バイポーラトランジスタ対のコレクタ端子がそれぞ
れ出力端子に接続され、前記ＮＰＮ型バイポーラトラン
ジスタ対のエミッタ端子が定電流源に共通に接続され、
前記定電流源の他端が低電位電源に接続されている差動
アンプにおいて、前記ＮＰＮ型バイポーラトランジスタ
対のコレクタ端子に、第一負荷が接続され、前記第一負
荷の他端がノードに共通接続され、前記ノードと高電位
電源との間に第二負荷が接続され、前記第二負荷は、第
三負荷の直列接続で構成され、さらに前記第一負荷の接
続端子の、少なくとも一つの接続端子と前記高電位電源
との間にそれぞれｐチャネル型電界効果トランジスタを
接続し、前記ｐチャネル型電界効果トランジスタのゲー
トが制御信号入力端子に接続されている回路構成を特徴
とする差動アンプ。 - 【請求項４】ＮＰＮ型バイポーラトランジスタ対のベー
ス端子がそれぞれ入力端子に接続されており、前記ＮＰ
Ｎ型バイポーラトランジスタ対のコレクタ端子がそれぞ
れ出力端子に接続され、前記ＮＰＮ型バイポーラトラン
ジスタ対のエミッタ端子が定電流源Ｔ１に共通に接続さ
れ、定電流源の他端が低電位電源に接続されている差動
アンプにおいて、前記ＮＰＮ型バイポーラトランジスタ
対の前記コレクタ端子に、それぞれ第一負荷が接続さ
れ、前記第一負荷の他端がノードに接続され、前記ノー
ドと高電位電源との間に第二負荷が接続され、前記第二
負荷は、第三負荷の直列接続で構成され、前記第三負荷
ｎに少なくとも一つの負荷にｐチャネル型電界効果トラ
ンジスタのドレインが並列に接続され、前記ｐチャネル
型電界効果トランジスタのソースが前記高電位電源に接
続され、前記ｐチャネル型電界効果トランジスタのゲー
トが制御信号入力端子に接続されている回路構成を特徴
とする差動アンプ。 - 【請求項５】ＮＰＮ型バイポーラトランジスタ対のベー
ス端子がそれぞれ入力端子に接続されており、前記ＮＰ
Ｎ型バイポーラトランジスタ対のエミッタ端子が共通に
接続され、前記ＮＰＮ型バイポーラトランジスタ対のコ
レクタ端子がそれぞれ出力端子に接続され、前記ＮＰＮ
型バイポーラトランジスタ対の前記コレクタ端子にそれ
ぞれ第一負荷が接続され、前記第一負荷の他端が高電位
電源に接続されている差動アンプ回路において、前記差
動アンプのエミッタ端子と低電位電源の間に定電流源を
設け、前記定電流源の少なくとも一つの定電流源と前記
エミッタ端子との間に直列にｎチャネル型電界効果トラ
ンジスタが接続され、前記ｎチャネル型電界効果トラン
ジスタのゲートが制御信号の入力になっている回路構成
を特徴とする差動アンプ。 - 【請求項６】ＮＰＮ型バイポーラトランジスタ対のそれ
ぞれのベース端子を入力端子とし、前記ＮＰＮ型バイポ
ーラトランジスタ対のエミッタ端子を共通接続し、前記
エミッタ端子と低電位電源との間に定電流源を設け、前
記ＮＰＮ型バイポーラトランジスタ対のそれぞれのコレ
クタ端子を出力端子とし、前記コレクタ端子と高電位電
源の間にそれぞれ負荷を設けた差動アンプにおいて、前
記負荷の値を制御信号により変更することを特徴とする
差動アンプ。 - 【請求項７】ＮＰＮ型バイポーラトランジスタ対のそれ
ぞれのベース端子を入力端子とし、前記ＮＰＮ型バイポ
ーラトランジスタ対のコレクタ端子を出力端子とし、前
記コレクタ端子と高電位電源との間にそれぞれ負荷を設
け、前記ＮＰＮ型バイポーラトランジスタ対のエミッタ
端子と低電位電源との間に定電流源を設けた差動アンプ
において、前記定電流源の電流の値を制御信号により変
更することを特徴とする差動アンプ。 - 【請求項８】請求項１，２，３，４，５，６または７に
おいて、前記負荷を抵抗にした差動アンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27088294A JPH08139531A (ja) | 1994-11-04 | 1994-11-04 | 差動アンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27088294A JPH08139531A (ja) | 1994-11-04 | 1994-11-04 | 差動アンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08139531A true JPH08139531A (ja) | 1996-05-31 |
Family
ID=17492284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27088294A Pending JPH08139531A (ja) | 1994-11-04 | 1994-11-04 | 差動アンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08139531A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6049252A (en) * | 1997-06-30 | 2000-04-11 | Nec Corporation | Programmable-gain amplifier |
| WO2001013512A1 (fr) * | 1999-08-10 | 2001-02-22 | Matsushita Electric Industrial Co., Ltd. | Regulateur de volume pour dispositif de generation de son |
| JP2005223627A (ja) * | 2004-02-05 | 2005-08-18 | Asahi Kasei Microsystems Kk | 演算増幅回路 |
| US6933783B2 (en) | 2001-11-29 | 2005-08-23 | Sanyo Electric Co., Ltd. | Variable gain differential amplifier and multiplication circuit |
| JP2016072653A (ja) * | 2014-09-26 | 2016-05-09 | 日本電信電話株式会社 | ドライバ回路 |
-
1994
- 1994-11-04 JP JP27088294A patent/JPH08139531A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6049252A (en) * | 1997-06-30 | 2000-04-11 | Nec Corporation | Programmable-gain amplifier |
| WO2001013512A1 (fr) * | 1999-08-10 | 2001-02-22 | Matsushita Electric Industrial Co., Ltd. | Regulateur de volume pour dispositif de generation de son |
| US6933783B2 (en) | 2001-11-29 | 2005-08-23 | Sanyo Electric Co., Ltd. | Variable gain differential amplifier and multiplication circuit |
| US6956435B2 (en) | 2001-11-29 | 2005-10-18 | Sanyo Electric Co., Ltd. | Variable gain differential amplifier and multiplication circuit |
| JP2005223627A (ja) * | 2004-02-05 | 2005-08-18 | Asahi Kasei Microsystems Kk | 演算増幅回路 |
| JP2016072653A (ja) * | 2014-09-26 | 2016-05-09 | 日本電信電話株式会社 | ドライバ回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0259879A2 (en) | Operational amplifier circuit having wide operating range | |
| EP0263078B1 (en) | Logic interface circuit with high stability and low rest current | |
| KR0159092B1 (ko) | 전자비교기회로 | |
| JP2665025B2 (ja) | 増幅器回路 | |
| JPH0667744A (ja) | 定電圧回路 | |
| US4598215A (en) | Wide common mode range analog CMOS voltage comparator | |
| JPH08204470A (ja) | 演算増幅器 | |
| US4647841A (en) | Low voltage, high precision current source | |
| US4634897A (en) | Comparator having a hysteresis characteristic | |
| JPH0879050A (ja) | ＢｉＣＭＯＳ論理回路 | |
| JP3056841B2 (ja) | マルチプレクサ回路 | |
| JP2008544714A (ja) | 低電圧ｖｃｃを供給される差動トランジスタ対電流スイッチ | |
| JP3003625B2 (ja) | Ｃｍｌｃｍｏｓ変換回路 | |
| JP4158214B2 (ja) | 半導体集積回路 | |
| JPH08139531A (ja) | 差動アンプ | |
| EP0435335B1 (en) | Transistor circuit and level converting circuit | |
| JP2639350B2 (ja) | 演算増幅器 | |
| US4851759A (en) | Unity-gain current-limiting circuit | |
| JP3618189B2 (ja) | 安定化カレントミラー回路 | |
| US5349307A (en) | Constant current generation circuit of current mirror type having equal input and output currents | |
| US5063310A (en) | Transistor write current switching circuit for magnetic recording | |
| JP3855810B2 (ja) | 差動増幅回路 | |
| JPH03214808A (ja) | 電圧比較回路 | |
| US5945842A (en) | Output circuit for conversion from CMOS circuit level to ECL circuit level | |
| JP2779388B2 (ja) | 定電圧発生回路 |