JPH0667744A - 定電圧回路 - Google Patents
定電圧回路Info
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- JPH0667744A JPH0667744A JP21946592A JP21946592A JPH0667744A JP H0667744 A JPH0667744 A JP H0667744A JP 21946592 A JP21946592 A JP 21946592A JP 21946592 A JP21946592 A JP 21946592A JP H0667744 A JPH0667744 A JP H0667744A
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Abstract
(57)【要約】
【目的】定電圧回路に関し、電源電圧の値を変更しても
一定の電圧を発生できることを目的とする。 【構成】デプレッション型ＮＭＯＳトランジスタ２のド
レイン端子は電源電圧ＶDDに接続され、そのゲート端子
はソース端子に接続されている。ＮＭＯＳトランジスタ
２は常時オンし、電源電圧ＶDDの値に無関係に定電流ｉ
１を流す。エンハンスメント型ＮＭＯＳＴｒ３のドレイ
ン端子はＮＭＯＳＴｒ２のソース端子に接続され、ＮＭ
ＯＳＴｒ３のソース端子は接地ＧＮＤに接続されてい
る。又、ＮＭＯＳＴｒ３のゲート端子はドレイン端子に
接続されている。出力端子４はＮＭＯＳＴｒ３のドレイ
ン端子に接続され、定電圧Ｖｏを出力する。
一定の電圧を発生できることを目的とする。 【構成】デプレッション型ＮＭＯＳトランジスタ２のド
レイン端子は電源電圧ＶDDに接続され、そのゲート端子
はソース端子に接続されている。ＮＭＯＳトランジスタ
２は常時オンし、電源電圧ＶDDの値に無関係に定電流ｉ
１を流す。エンハンスメント型ＮＭＯＳＴｒ３のドレイ
ン端子はＮＭＯＳＴｒ２のソース端子に接続され、ＮＭ
ＯＳＴｒ３のソース端子は接地ＧＮＤに接続されてい
る。又、ＮＭＯＳＴｒ３のゲート端子はドレイン端子に
接続されている。出力端子４はＮＭＯＳＴｒ３のドレイ
ン端子に接続され、定電圧Ｖｏを出力する。
Description
【０００１】
【産業上の利用分野】本発明は定電圧回路に関する。近
年のアナログＬＳＩは、ＣＭＯＳ化が進み、ＬＳＩの電
源電圧として低電圧から高電圧までの幅広い範囲、例え
ば３ボルト又は５ボルトで動作することが求められてい
る。そのため、この電源電圧に基づいて定電圧を発生す
る定電圧回路においても、電源電圧が変わっても出力電
圧が変化しないことが必要である。
年のアナログＬＳＩは、ＣＭＯＳ化が進み、ＬＳＩの電
源電圧として低電圧から高電圧までの幅広い範囲、例え
ば３ボルト又は５ボルトで動作することが求められてい
る。そのため、この電源電圧に基づいて定電圧を発生す
る定電圧回路においても、電源電圧が変わっても出力電
圧が変化しないことが必要である。
【０００２】
【従来の技術】図１５に従来の定電圧回路の一例を示
す。定電圧回路９０は抵抗９１とエンハンスメント型Ｎ
チャネルＭＯＳトランジスタ（以下、単にＮＭＯＳＴｒ
という）９２とで構成されている。抵抗９１の一端は電
源電圧ＶDDに接続され、同抵抗９１の他端はＮＭＯＳＴ
ｒ９２のドレイン端子に接続されている。ＮＭＯＳＴｒ
９２のソース端子は接地ＧＮＤに接続され、ゲート端子
はドレイン端子に接続されている。出力端子９３はＮＭ
ＯＳＴｒ９２のドレイン端子に接続され、出力電圧Ｖｏ
を出力する。
す。定電圧回路９０は抵抗９１とエンハンスメント型Ｎ
チャネルＭＯＳトランジスタ（以下、単にＮＭＯＳＴｒ
という）９２とで構成されている。抵抗９１の一端は電
源電圧ＶDDに接続され、同抵抗９１の他端はＮＭＯＳＴ
ｒ９２のドレイン端子に接続されている。ＮＭＯＳＴｒ
９２のソース端子は接地ＧＮＤに接続され、ゲート端子
はドレイン端子に接続されている。出力端子９３はＮＭ
ＯＳＴｒ９２のドレイン端子に接続され、出力電圧Ｖｏ
を出力する。
【０００３】従って、電源電圧ＶDDがＭＯＳＴｒ９２の
しきい値電圧Ｖth以上になると、ＭＯＳＴｒ９２がオン
し、電源電圧ＶDDから抵抗９１及びＮＭＯＳＴｒ９２を
介して接地ＧＮＤに電流が流れる。そして、この電流に
基づいて抵抗９１で電圧降下が発生し、電源電圧ＶDDか
らこの電圧降下を差し引いた電圧が出力端子９３から出
力電圧Ｖｏとして出力される。尚、出力電圧ＶｏはＮＭ
ＯＳＴｒ９２のしきい値電圧Ｖthと、ＮＭＯＳＴｒ９２
のオン抵抗による電圧降下との和である。
しきい値電圧Ｖth以上になると、ＭＯＳＴｒ９２がオン
し、電源電圧ＶDDから抵抗９１及びＮＭＯＳＴｒ９２を
介して接地ＧＮＤに電流が流れる。そして、この電流に
基づいて抵抗９１で電圧降下が発生し、電源電圧ＶDDか
らこの電圧降下を差し引いた電圧が出力端子９３から出
力電圧Ｖｏとして出力される。尚、出力電圧ＶｏはＮＭ
ＯＳＴｒ９２のしきい値電圧Ｖthと、ＮＭＯＳＴｒ９２
のオン抵抗による電圧降下との和である。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
定電圧回路９０では電源電圧ＶDDの値を例えば３ボルト
から５ボルトに変更して使おうとすると、抵抗９１及び
ＮＭＯＳＴｒ９２に流れる電流が増加する。従って、Ｎ
ＭＯＳＴｒ９２でのオン抵抗による電圧降下が増加し、
図１６に示すように、ＮＭＯＳＴｒ９２のソース・ドレ
イン間電圧も変化してしまう。即ち、従来の定電圧回路
９０は電源電圧ＶDDの値を変更して使用する場合には出
力電圧Ｖｏを一定電圧に固定することが困難であった。
定電圧回路９０では電源電圧ＶDDの値を例えば３ボルト
から５ボルトに変更して使おうとすると、抵抗９１及び
ＮＭＯＳＴｒ９２に流れる電流が増加する。従って、Ｎ
ＭＯＳＴｒ９２でのオン抵抗による電圧降下が増加し、
図１６に示すように、ＮＭＯＳＴｒ９２のソース・ドレ
イン間電圧も変化してしまう。即ち、従来の定電圧回路
９０は電源電圧ＶDDの値を変更して使用する場合には出
力電圧Ｖｏを一定電圧に固定することが困難であった。
【０００５】上記の問題点を解決するため、ＮＭＯＳＴ
ｒ９２のオン抵抗が無視できるほど抵抗９１の抵抗値を
大きく設定することが考えられる。この方法によれば、
ＮＭＯＳＴｒ９２のオン抵抗による電圧降下は微小とな
り、電源電圧ＶDDからＮＭＯＳＴｒのしきい値電圧Ｖth
を差し引いた電圧がほぼ抵抗９１での電圧降下となる。
従って、電源電圧ＶDDの値を変更しても出力電圧Ｖｏを
一定電圧とすることができる。しかしながら、この場合
にはＮＭＯＳＴｒ９２のしきい値電圧Ｖthのみしか発生
できないという問題があった。
ｒ９２のオン抵抗が無視できるほど抵抗９１の抵抗値を
大きく設定することが考えられる。この方法によれば、
ＮＭＯＳＴｒ９２のオン抵抗による電圧降下は微小とな
り、電源電圧ＶDDからＮＭＯＳＴｒのしきい値電圧Ｖth
を差し引いた電圧がほぼ抵抗９１での電圧降下となる。
従って、電源電圧ＶDDの値を変更しても出力電圧Ｖｏを
一定電圧とすることができる。しかしながら、この場合
にはＮＭＯＳＴｒ９２のしきい値電圧Ｖthのみしか発生
できないという問題があった。
【０００６】本発明は上記問題点を解決するためになさ
れたものであって、電源電圧の値を変更しても一定の電
圧を発生させることができる定電圧回路を提供すること
を目的とする。
れたものであって、電源電圧の値を変更しても一定の電
圧を発生させることができる定電圧回路を提供すること
を目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、第１の発明は、デプレッション型ＭＯＳトランジス
タのゲート端子をソース端子に接続し、電源電圧から同
トランジスタを介して電流を流し、その電流又はその電
流に比例した電流を抵抗回路部に流して抵抗回路部両端
に発生した電圧を出力するようにした。
め、第１の発明は、デプレッション型ＭＯＳトランジス
タのゲート端子をソース端子に接続し、電源電圧から同
トランジスタを介して電流を流し、その電流又はその電
流に比例した電流を抵抗回路部に流して抵抗回路部両端
に発生した電圧を出力するようにした。
【０００８】第２の発明は、抵抗回路部をデプレッショ
ントランジスタのソース端子又はドレイン端子に接続さ
れたエンハンスメント型ＭＯＳトランジスタとし、同エ
ンハンスメント型ＭＯＳトランジスタのゲート端子をそ
のドレイン端子に接続している。
ントランジスタのソース端子又はドレイン端子に接続さ
れたエンハンスメント型ＭＯＳトランジスタとし、同エ
ンハンスメント型ＭＯＳトランジスタのゲート端子をそ
のドレイン端子に接続している。
【０００９】第３の発明は、抵抗回路部をデプレッショ
ン型ＭＯＳトランジスタのソース端子又はドレイン端子
に接続された抵抗としている。第４の発明は、抵抗回路
部をデプレッション型ＭＯＳトランジスタのソース端子
又はドレイン端子に直列に接続された複数のエンハンス
メント型ＭＯＳトランジスタとし、各ＭＯＳトランジス
タのゲート端子をそのドレイン端子に接続している。
ン型ＭＯＳトランジスタのソース端子又はドレイン端子
に接続された抵抗としている。第４の発明は、抵抗回路
部をデプレッション型ＭＯＳトランジスタのソース端子
又はドレイン端子に直列に接続された複数のエンハンス
メント型ＭＯＳトランジスタとし、各ＭＯＳトランジス
タのゲート端子をそのドレイン端子に接続している。
【００１０】第５の発明では、抵抗回路部をベース端子
が前記デプレッショントランジスタのソース端子又はド
レイン端子に接続されたバイポーラトランジスタと、同
バイポーラトランジスタのコレクタ端子又はエミッタ端
子に接続された抵抗とで構成している。
が前記デプレッショントランジスタのソース端子又はド
レイン端子に接続されたバイポーラトランジスタと、同
バイポーラトランジスタのコレクタ端子又はエミッタ端
子に接続された抵抗とで構成している。
【００１１】第６の発明は、複数のデプレッション型Ｍ
ＯＳトランジスタを並列に設けるとともに、各デプレッ
ション型ＭＯＳトランジスタのゲート端子をそのソース
端子に接続し、デプレッション型ＭＯＳトランジスタを
選択して電源電圧から当該トランジスタを介して電流を
流し、その電流又はその電流に比例した電流を抵抗回路
部に流して抵抗回路部両端に発生した電圧を出力するよ
うにした。
ＯＳトランジスタを並列に設けるとともに、各デプレッ
ション型ＭＯＳトランジスタのゲート端子をそのソース
端子に接続し、デプレッション型ＭＯＳトランジスタを
選択して電源電圧から当該トランジスタを介して電流を
流し、その電流又はその電流に比例した電流を抵抗回路
部に流して抵抗回路部両端に発生した電圧を出力するよ
うにした。
【００１２】第７の発明は、ゲート端子をソース端子に
接続したデプレッション型ＭＯＳトランジスタと、並列
接続された複数の抵抗回路部とを設け、抵抗回路部を選
択し、電源電圧からデプレッション型ＭＯＳトランジス
タを介して電流を流し、その電流又はその電流に比例し
た電流を選択された抵抗回路部に流して当該抵抗回路部
両端に発生した電圧を出力するようにした。
接続したデプレッション型ＭＯＳトランジスタと、並列
接続された複数の抵抗回路部とを設け、抵抗回路部を選
択し、電源電圧からデプレッション型ＭＯＳトランジス
タを介して電流を流し、その電流又はその電流に比例し
た電流を選択された抵抗回路部に流して当該抵抗回路部
両端に発生した電圧を出力するようにした。
【００１３】又、第８の発明は、複数のデプレッション
型ＭＯＳトランジスタを並列に設けるとともに、複数の
抵抗回路部を並列に設け、前記各デプレッション型ＭＯ
Ｓトランジスタのゲート端子をそのソース端子に接続
し、デプレッション型ＭＯＳトランジスタ及び抵抗回路
部を選択するとともに、電源電圧から選択されたデプレ
ッション型ＭＯＳトランジスタを介して電流を流し、そ
の電流又はその電流に比例した電流を選択された抵抗回
路部に流して当該抵抗回路部両端に発生した電圧を出力
するようにした。
型ＭＯＳトランジスタを並列に設けるとともに、複数の
抵抗回路部を並列に設け、前記各デプレッション型ＭＯ
Ｓトランジスタのゲート端子をそのソース端子に接続
し、デプレッション型ＭＯＳトランジスタ及び抵抗回路
部を選択するとともに、電源電圧から選択されたデプレ
ッション型ＭＯＳトランジスタを介して電流を流し、そ
の電流又はその電流に比例した電流を選択された抵抗回
路部に流して当該抵抗回路部両端に発生した電圧を出力
するようにした。
【００１４】
【作用】デプレッション型ＭＯＳトランジスタのゲート
端子がソース端子に接続されているため、デプレッショ
ン型ＭＯＳトランジスタは定電流源となる。従って、電
源電圧の値を変更してもデプレッショントランジスタの
ソース・ドレイン間に流れる電流は電源電圧の値とは無
関係な定電流となる。この定電流又はこの定電流に比例
した定電流を抵抗回路部に流すことによって、抵抗回路
部両端に発生する電圧は定電圧となる。
端子がソース端子に接続されているため、デプレッショ
ン型ＭＯＳトランジスタは定電流源となる。従って、電
源電圧の値を変更してもデプレッショントランジスタの
ソース・ドレイン間に流れる電流は電源電圧の値とは無
関係な定電流となる。この定電流又はこの定電流に比例
した定電流を抵抗回路部に流すことによって、抵抗回路
部両端に発生する電圧は定電圧となる。
【００１５】
【実施例】以下、本発明を具体化した一実施例を図１〜
図４に従って説明する。図１には本実施例の定電圧回路
１が示されている。定電圧回路１はデプレッション型Ｎ
チャネルＭＯＳトランジスタ（以下、Ｄ型ＮＭＯＳＴｒ
という）２と、抵抗回路部としてのエンハンスメント型
ＮチャネルＭＯＳトランジスタ（以下、単にＮＭＯＳＴ
ｒという）３とで構成されている。
図４に従って説明する。図１には本実施例の定電圧回路
１が示されている。定電圧回路１はデプレッション型Ｎ
チャネルＭＯＳトランジスタ（以下、Ｄ型ＮＭＯＳＴｒ
という）２と、抵抗回路部としてのエンハンスメント型
ＮチャネルＭＯＳトランジスタ（以下、単にＮＭＯＳＴ
ｒという）３とで構成されている。
【００１６】Ｄ型ＮＭＯＳＴｒ２のドレイン端子は電源
電圧ＶDDに接続され、そのゲート端子はソース端子に接
続されている。従って、Ｄ型ＮＭＯＳＴｒ２のゲート端
子の電位はソース端子の電位と同電位となり、Ｄ型ＮＭ
ＯＳＴｒ２は常時オンし、電源電圧ＶDDの値とは無関係
に定電流ｉ１を流す定電流源となっている。
電圧ＶDDに接続され、そのゲート端子はソース端子に接
続されている。従って、Ｄ型ＮＭＯＳＴｒ２のゲート端
子の電位はソース端子の電位と同電位となり、Ｄ型ＮＭ
ＯＳＴｒ２は常時オンし、電源電圧ＶDDの値とは無関係
に定電流ｉ１を流す定電流源となっている。
【００１７】ＮＭＯＳＴｒ３のドレイン端子は前記Ｄ型
ＮＭＯＳＴｒ２のソース端子に接続され、ＮＭＯＳＴｒ
３のソース端子は接地ＧＮＤに接続されている。又、Ｎ
ＭＯＳＴｒ３のゲート端子はドレイン端子に接続されて
いる。
ＮＭＯＳＴｒ２のソース端子に接続され、ＮＭＯＳＴｒ
３のソース端子は接地ＧＮＤに接続されている。又、Ｎ
ＭＯＳＴｒ３のゲート端子はドレイン端子に接続されて
いる。
【００１８】出力端子４はＮＭＯＳＴｒ３のドレイン端
子に接続され、出力電圧Ｖｏを出力する。従って、電源
電圧ＶDDがＮＭＯＳＴｒ３のしきい値電圧Ｖth以上であ
ると、ＮＭＯＳＴｒ３がオンし、ＮＭＯＳＴｒ３は前記
Ｄ型ＮＭＯＳＴｒ２に対して抵抗負荷として動作する。
電源電圧ＶDDからＤ型ＮＭＯＳＴｒ２及びＮＭＯＳＴｒ
３を介して接地ＧＮＤに定電流ｉ１が流れると、この定
電流ｉ１に基づいてＮＭＯＳＴｒ３のオン抵抗による一
定の電圧降下αが発生する。そして、この一定の電圧降
下αとＮＭＯＳＴｒ３のしきい値電圧Ｖthとの和（Ｖth
＋α）がドレイン端子の電位となり、図２に示すように
接地ＧＮＤを基準として（Ｖth＋α）だけ電の高い電圧
が出力電圧Ｖｏとして出力される。
子に接続され、出力電圧Ｖｏを出力する。従って、電源
電圧ＶDDがＮＭＯＳＴｒ３のしきい値電圧Ｖth以上であ
ると、ＮＭＯＳＴｒ３がオンし、ＮＭＯＳＴｒ３は前記
Ｄ型ＮＭＯＳＴｒ２に対して抵抗負荷として動作する。
電源電圧ＶDDからＤ型ＮＭＯＳＴｒ２及びＮＭＯＳＴｒ
３を介して接地ＧＮＤに定電流ｉ１が流れると、この定
電流ｉ１に基づいてＮＭＯＳＴｒ３のオン抵抗による一
定の電圧降下αが発生する。そして、この一定の電圧降
下αとＮＭＯＳＴｒ３のしきい値電圧Ｖthとの和（Ｖth
＋α）がドレイン端子の電位となり、図２に示すように
接地ＧＮＤを基準として（Ｖth＋α）だけ電の高い電圧
が出力電圧Ｖｏとして出力される。
【００１９】そして、本実施例の定電圧回路１ではＤ型
ＮＭＯＳＴｒ２により定電流源を構成している。従っ
て、図２において、電源電圧ＶDDの値を例えば３ボルト
から５ボルトに変更しても、Ｄ型ＮＭＯＳＴｒ２の電流
は定電流ｉ１から変化しない。このため、ＮＭＯＳＴｒ
３のオン抵抗による電圧降下にも変化がなく、定電圧回
路１は定電圧（Ｖth＋α）を出力電圧Ｖｏとして出力す
ることができる。
ＮＭＯＳＴｒ２により定電流源を構成している。従っ
て、図２において、電源電圧ＶDDの値を例えば３ボルト
から５ボルトに変更しても、Ｄ型ＮＭＯＳＴｒ２の電流
は定電流ｉ１から変化しない。このため、ＮＭＯＳＴｒ
３のオン抵抗による電圧降下にも変化がなく、定電圧回
路１は定電圧（Ｖth＋α）を出力電圧Ｖｏとして出力す
ることができる。
【００２０】又、本実施例の定電圧回路１ではＮＭＯＳ
Ｔｒ３に定電流ｉ１が流れる。このため、ＮＭＯＳＴｒ
３のトランジスタサイズを変更してそのオン抵抗を変更
することにより、ＮＭＯＳＴｒ３での電圧降下αを任意
に変更することができる。
Ｔｒ３に定電流ｉ１が流れる。このため、ＮＭＯＳＴｒ
３のトランジスタサイズを変更してそのオン抵抗を変更
することにより、ＮＭＯＳＴｒ３での電圧降下αを任意
に変更することができる。
【００２１】図３は本実施例の定電圧回路１を用いたデ
ジタル−アナログ（以下、Ｄ／Ａという）コンバータＬ
ＳＩ１０を示している。半導体チップ１１上には同一構
成の複数チャンネルのＤ／Ａコンバータ１２ａ〜１２ｄ
が形成されている。半導体チップ１１上には各Ｄ／Ａコ
ンバータ１２ａ〜１２ｄに対応する複数のオペアンプ１
３ａ〜１３ｄが形成されている。各オペアンプ１３ａ〜
１３ｄは同一構成となっている。
ジタル−アナログ（以下、Ｄ／Ａという）コンバータＬ
ＳＩ１０を示している。半導体チップ１１上には同一構
成の複数チャンネルのＤ／Ａコンバータ１２ａ〜１２ｄ
が形成されている。半導体チップ１１上には各Ｄ／Ａコ
ンバータ１２ａ〜１２ｄに対応する複数のオペアンプ１
３ａ〜１３ｄが形成されている。各オペアンプ１３ａ〜
１３ｄは同一構成となっている。
【００２２】又、半導体チップ１１の外周には１つのデ
ジタル入力端子１４と、各オペアンプ１３ａ〜１３ｄに
対応するアナログ出力端子１５ａ〜１５ｄが設けられて
いる。
ジタル入力端子１４と、各オペアンプ１３ａ〜１３ｄに
対応するアナログ出力端子１５ａ〜１５ｄが設けられて
いる。
【００２３】各Ｄ／Ａコンバータ１２ａ〜１２ｄにはデ
ジタル信号がデジタル入力端子１４を介してシリアル入
力される。各Ｄ／Ａコンバータ１２ａ〜１２ｄはシリア
ル入力されたデジタル信号をパラレルに変換した後、こ
のパラレルのデジタル信号をアナログ信号ＡINに変換し
て出力するようになっている。
ジタル信号がデジタル入力端子１４を介してシリアル入
力される。各Ｄ／Ａコンバータ１２ａ〜１２ｄはシリア
ル入力されたデジタル信号をパラレルに変換した後、こ
のパラレルのデジタル信号をアナログ信号ＡINに変換し
て出力するようになっている。
【００２４】各オペアンプ１３ａ〜１３ｄは同一構成と
なっており、各オペアンプ１３ａ〜１３ｄの非反転入力
端子には対応するＤ／Ａコンバータ１２ａ〜１２ｄから
のアナログ信号ＡINが入力されている。各オペアンプ１
３ａ〜１３ｄの反転入力端子には当該オペアンプ１３ａ
〜１３ｄの出力信号ＡＯが入力されている。各オペアン
プ１３ａ〜１３ｄは入力されたアナログ信号ＡINと等し
い値を持つアナログ信号ＡＯを前記各アナログ出力端子
１５ａ〜１５ｄを介して外部に出力するようになってい
る。
なっており、各オペアンプ１３ａ〜１３ｄの非反転入力
端子には対応するＤ／Ａコンバータ１２ａ〜１２ｄから
のアナログ信号ＡINが入力されている。各オペアンプ１
３ａ〜１３ｄの反転入力端子には当該オペアンプ１３ａ
〜１３ｄの出力信号ＡＯが入力されている。各オペアン
プ１３ａ〜１３ｄは入力されたアナログ信号ＡINと等し
い値を持つアナログ信号ＡＯを前記各アナログ出力端子
１５ａ〜１５ｄを介して外部に出力するようになってい
る。
【００２５】図４に示すように、各オペアンプ１３ａ〜
１３ｄは前記定電圧回路１と、差動回路２０と、レベル
シフト回路３０と、出力回路４０とにより構成されてい
る。差動回路２０のＮＭＯＳＴｒ２３，２４はソース端
子が互いに接続されて差動入力部を構成している。各Ｎ
ＭＯＳＴｒ２３，２４のドレイン端子にはエンハンスメ
ント型ＰチャネルＭＯＳトランジスタ（以下、単にＰＭ
ＯＳＴｒという）２１，２２より構成されたカレントミ
ラー型負荷が接続されている。更に、両ＮＭＯＳＴｒ２
３，２４のソース端子はＮＭＯＳＴｒ２５を介して接地
ＧＮＤに接続されている。ＮＭＯＳＴｒ２５のゲート端
子には前記定電圧回路１の定電圧の出力電圧Ｖｏが入力
されていて、この出力電圧Ｖｏにより定電流源として動
作する。
１３ｄは前記定電圧回路１と、差動回路２０と、レベル
シフト回路３０と、出力回路４０とにより構成されてい
る。差動回路２０のＮＭＯＳＴｒ２３，２４はソース端
子が互いに接続されて差動入力部を構成している。各Ｎ
ＭＯＳＴｒ２３，２４のドレイン端子にはエンハンスメ
ント型ＰチャネルＭＯＳトランジスタ（以下、単にＰＭ
ＯＳＴｒという）２１，２２より構成されたカレントミ
ラー型負荷が接続されている。更に、両ＮＭＯＳＴｒ２
３，２４のソース端子はＮＭＯＳＴｒ２５を介して接地
ＧＮＤに接続されている。ＮＭＯＳＴｒ２５のゲート端
子には前記定電圧回路１の定電圧の出力電圧Ｖｏが入力
されていて、この出力電圧Ｖｏにより定電流源として動
作する。
【００２６】ＮＭＯＳＴｒ２３のゲート端子には出力回
路４０のアナログ信号ＡＯが入力され、ＮＭＯＳＴｒ２
４のゲート端子には前記Ｄ／Ａコンバータ１２ａ〜１２
ｄのアナログ信号ＡINが入力されている。差動回路２０
はアナログ信号ＡIN，ＡＯを差動増幅し、ＰＭＯＳ及び
ＮＭＯＳＴｒ２２，２３間のノードａから増幅信号Ｖａ
を出力する。従って、増幅信号Ｖａは電源電圧ＶDDから
ＰＭＯＳＴｒのしきい値ＶthP 分だけ低い電圧（ＰＭＯ
ＳＴｒレベル）を基準として変化する。
路４０のアナログ信号ＡＯが入力され、ＮＭＯＳＴｒ２
４のゲート端子には前記Ｄ／Ａコンバータ１２ａ〜１２
ｄのアナログ信号ＡINが入力されている。差動回路２０
はアナログ信号ＡIN，ＡＯを差動増幅し、ＰＭＯＳ及び
ＮＭＯＳＴｒ２２，２３間のノードａから増幅信号Ｖａ
を出力する。従って、増幅信号Ｖａは電源電圧ＶDDから
ＰＭＯＳＴｒのしきい値ＶthP 分だけ低い電圧（ＰＭＯ
ＳＴｒレベル）を基準として変化する。
【００２７】レベルシフト回路３０は第１，第２のシフ
ト回路部３０Ａ，３０Ｂからなる。第１のシフト回路部
３０ＡはＰＭＯＳＴｒ３１，３２とＮＭＯＳＴｒ３３と
を備えている。ＰＭＯＳＴｒ３１のソース端子は電源電
圧ＶDDに接続され、ゲート端子は前記ノードａに接続さ
れている。ＮＭＯＳＴｒ３３のドレイン端子はＰＭＯＳ
Ｔｒ３１のドレイン端子に接続され、ソース端子は接地
ＧＮＤに接続されている。
ト回路部３０Ａ，３０Ｂからなる。第１のシフト回路部
３０ＡはＰＭＯＳＴｒ３１，３２とＮＭＯＳＴｒ３３と
を備えている。ＰＭＯＳＴｒ３１のソース端子は電源電
圧ＶDDに接続され、ゲート端子は前記ノードａに接続さ
れている。ＮＭＯＳＴｒ３３のドレイン端子はＰＭＯＳ
Ｔｒ３１のドレイン端子に接続され、ソース端子は接地
ＧＮＤに接続されている。
【００２８】ＮＭＯＳＴｒ３３のゲート端子には前記定
電圧回路１の定電圧の出力電圧Ｖｏが入力されていて、
ＮＭＯＳＴｒ３３はこの出力電圧Ｖｏにより定電流源及
び高抵抗として動作する。ＰＭＯＳＴｒ３２のソース端
子は電源電圧ＶDDに接続され、ドレイン端子はＮＭＯＳ
Ｔｒ３３のドレイン端子に接続されている。ＰＭＯＳＴ
ｒ３２のゲート端子はゲート端子はＰＭＯＳＴｒ３１及
びＮＭＯＳＴｒ３３間のノードｂに接続されている。
電圧回路１の定電圧の出力電圧Ｖｏが入力されていて、
ＮＭＯＳＴｒ３３はこの出力電圧Ｖｏにより定電流源及
び高抵抗として動作する。ＰＭＯＳＴｒ３２のソース端
子は電源電圧ＶDDに接続され、ドレイン端子はＮＭＯＳ
Ｔｒ３３のドレイン端子に接続されている。ＰＭＯＳＴ
ｒ３２のゲート端子はゲート端子はＰＭＯＳＴｒ３１及
びＮＭＯＳＴｒ３３間のノードｂに接続されている。
【００２９】そして、第１のシフト回路部３０Ａは増幅
信号Ｖａのレベルに基づいて、ノードｂから増幅電圧Ｖ
ａのレベルを低下させた出力信号Ｖｂを出力する。第２
のシフト回路部３０ＢはＰＭＯＳＴｒ３４とＮＭＯＳＴ
ｒ３５とを備えている。ＰＭＯＳＴｒ３４のソース端子
は電源電圧ＶDDに接続され、ゲート端子は前記ノードｂ
に接続されている。ＮＭＯＳＴｒ３５のドレイン端子は
ＰＭＯＳＴｒ３４のドレイン端子に接続され、ソース端
子は接地ＧＮＤに接続されている。ＮＭＯＳＴｒ３５の
ゲート端子はノードｃにてそのソース端子に接続されて
いて、ＮＭＯＳＴｒ３３はノードｃの電位に基づく抵抗
として動作する。
信号Ｖａのレベルに基づいて、ノードｂから増幅電圧Ｖ
ａのレベルを低下させた出力信号Ｖｂを出力する。第２
のシフト回路部３０ＢはＰＭＯＳＴｒ３４とＮＭＯＳＴ
ｒ３５とを備えている。ＰＭＯＳＴｒ３４のソース端子
は電源電圧ＶDDに接続され、ゲート端子は前記ノードｂ
に接続されている。ＮＭＯＳＴｒ３５のドレイン端子は
ＰＭＯＳＴｒ３４のドレイン端子に接続され、ソース端
子は接地ＧＮＤに接続されている。ＮＭＯＳＴｒ３５の
ゲート端子はノードｃにてそのソース端子に接続されて
いて、ＮＭＯＳＴｒ３３はノードｃの電位に基づく抵抗
として動作する。
【００３０】そして、第２のシフト回路部３０Ｂは前記
出力信号Ｖｂのレベルに基づいて、ノードｃから出力信
号Ｖｂのレベルを低下させた出力信号Ｖｃを出力する。
従って、出力信号Ｖｃは接地ＧＮＤからＮＭＯＳＴｒの
しきい値ＶthN 分だけ高い電圧（ＮＭＯＳＴｒレベル）
を基準として変化する。
出力信号Ｖｂのレベルに基づいて、ノードｃから出力信
号Ｖｂのレベルを低下させた出力信号Ｖｃを出力する。
従って、出力信号Ｖｃは接地ＧＮＤからＮＭＯＳＴｒの
しきい値ＶthN 分だけ高い電圧（ＮＭＯＳＴｒレベル）
を基準として変化する。
【００３１】出力回路４０はＰＭＯＳＴｒ４１とＮＭＯ
ＳＴｒ４２とを備えている。ＰＭＯＳＴｒ４１のソース
端子は電源電圧ＶDDに接続され、ゲート端子は前記差動
回路２０のノードａに接続されている。ＮＭＯＳＴｒ４
２のドレイン端子はＰＭＯＳＴｒ４１のドレイン端子に
接続され、ソース端子は接地ＧＮＤに接続されている。
ＮＭＯＳＴｒ４２のゲート端子は前記第２のシフト回路
部３０Ｂのノードｃに接続されている。出力端子４４は
ＰＭＯＳＴｒ４１及びＮＭＯＳＴｒ４２間のノードｄに
接続されている。尚、ノードｄとＰＭＯＳＴｒ４１のゲ
ート端子との間には発振を防止するためのコンデンサ４
３が接続されている。
ＳＴｒ４２とを備えている。ＰＭＯＳＴｒ４１のソース
端子は電源電圧ＶDDに接続され、ゲート端子は前記差動
回路２０のノードａに接続されている。ＮＭＯＳＴｒ４
２のドレイン端子はＰＭＯＳＴｒ４１のドレイン端子に
接続され、ソース端子は接地ＧＮＤに接続されている。
ＮＭＯＳＴｒ４２のゲート端子は前記第２のシフト回路
部３０Ｂのノードｃに接続されている。出力端子４４は
ＰＭＯＳＴｒ４１及びＮＭＯＳＴｒ４２間のノードｄに
接続されている。尚、ノードｄとＰＭＯＳＴｒ４１のゲ
ート端子との間には発振を防止するためのコンデンサ４
３が接続されている。
【００３２】そして、出力回路４０のＰＭＯＳＴｒ４１
はＰＭＯＳＴｒレベルの増幅信号Ｖａに基づいて動作
し、ＮＭＯＳＴｒ４２はＮＭＯＳＴｒレベルの出力信号
Ｖｃに基づいて動作し、ノードｄからアナログ信号ＡＯ
を出力する。
はＰＭＯＳＴｒレベルの増幅信号Ｖａに基づいて動作
し、ＮＭＯＳＴｒ４２はＮＭＯＳＴｒレベルの出力信号
Ｖｃに基づいて動作し、ノードｄからアナログ信号ＡＯ
を出力する。
【００３３】さて、オペアンプ１３ａ〜１３ｄでは前記
定電圧回路１の出力電圧Ｖｏを差動回路２０のＮＭＯＳ
Ｔｒ２５及び第１のシフト回路部３０ＡのＮＭＯＳＴｒ
３３に入力している。従って、オペアンプ１３ａ〜１３
ｄを安定して動作させることができる。
定電圧回路１の出力電圧Ｖｏを差動回路２０のＮＭＯＳ
Ｔｒ２５及び第１のシフト回路部３０ＡのＮＭＯＳＴｒ
３３に入力している。従って、オペアンプ１３ａ〜１３
ｄを安定して動作させることができる。
【００３４】又、電源電圧ＶDDの値を例えば３ボルトか
ら５ボルトに変更しても定電圧回路１の出力電圧Ｖｏは
変化しないため、差動回路２０のＮＭＯＳＴｒ２５及び
第１のシフト回路部３０Ａの定電流も変化しない。従っ
て、シフト回路部３０Ａの電源電圧ＶDDから出力信号Ｖ
ｂまでの電位差もあまり変化しない。このため、シフト
回路部３０ＢのＰＭＯＳＴｒ３４のゲート入力は電源電
圧ＶDDからＰＭＯＳＴｒのしきい値ＶthP 分だけ低い電
圧（ＰＭＯＳＴｒレベル）を基準として変化する。この
結果、出力信号Ｖｃの電位は電源電圧ＶDDが変更されて
も、常にＮＭＯＳＴｒのしきい値ＶthN を基準として変
化する。オペアンプ全体の中で最も電流が流れる最終段
ＰＭＯＳＴｒ４１及びＮＭＯＳＴｒ４２のゲート入力電
圧を常にＰＭＯＳＴｒ及びＮＭＯＳＴｒのしきい値にそ
れぞれ保つことにより、オペアンプ１３ａ〜１３ｄの消
費電力の増加は電源電圧ＶDDの変更分によるものとな
り、消費電力の増加を抑制することができる。
ら５ボルトに変更しても定電圧回路１の出力電圧Ｖｏは
変化しないため、差動回路２０のＮＭＯＳＴｒ２５及び
第１のシフト回路部３０Ａの定電流も変化しない。従っ
て、シフト回路部３０Ａの電源電圧ＶDDから出力信号Ｖ
ｂまでの電位差もあまり変化しない。このため、シフト
回路部３０ＢのＰＭＯＳＴｒ３４のゲート入力は電源電
圧ＶDDからＰＭＯＳＴｒのしきい値ＶthP 分だけ低い電
圧（ＰＭＯＳＴｒレベル）を基準として変化する。この
結果、出力信号Ｖｃの電位は電源電圧ＶDDが変更されて
も、常にＮＭＯＳＴｒのしきい値ＶthN を基準として変
化する。オペアンプ全体の中で最も電流が流れる最終段
ＰＭＯＳＴｒ４１及びＮＭＯＳＴｒ４２のゲート入力電
圧を常にＰＭＯＳＴｒ及びＮＭＯＳＴｒのしきい値にそ
れぞれ保つことにより、オペアンプ１３ａ〜１３ｄの消
費電力の増加は電源電圧ＶDDの変更分によるものとな
り、消費電力の増加を抑制することができる。
【００３５】尚、本発明の定電圧回路は上記実施例に限
定されるものではなく、以下のように具体化してもよ
い。 （１）図５に示す定電圧回路５０は前記実施例における
Ｄ型ＮＭＯＳＴｒ２はそのまま使用し、ＮＭＯＳＴｒ３
を抵抗５１に置き換えた構成となっている。
定されるものではなく、以下のように具体化してもよ
い。 （１）図５に示す定電圧回路５０は前記実施例における
Ｄ型ＮＭＯＳＴｒ２はそのまま使用し、ＮＭＯＳＴｒ３
を抵抗５１に置き換えた構成となっている。
【００３６】そして、抵抗５１を流れる定電流ｉ１に基
づいて抵抗５１の両端には一定の電圧降下が発生する。
このため、本実施例の定電圧回路５０は、接地ＧＮＤを
基準として抵抗５１の電圧降下分だけ電位の高い定電圧
を出力電圧Ｖｏとして出力できる。 （２）図６に示す定電圧回路５２は前記定電圧回路５０
におけるＤ型ＮＭＯＳＴｒ２と抵抗５１との接続を逆に
している。即ち、Ｄ型ＮＭＯＳＴｒ２のドレイン端子を
抵抗５１を介して電源電圧ＶDDに接続し、ソース端子を
接地ＧＮＤに接続している。
づいて抵抗５１の両端には一定の電圧降下が発生する。
このため、本実施例の定電圧回路５０は、接地ＧＮＤを
基準として抵抗５１の電圧降下分だけ電位の高い定電圧
を出力電圧Ｖｏとして出力できる。 （２）図６に示す定電圧回路５２は前記定電圧回路５０
におけるＤ型ＮＭＯＳＴｒ２と抵抗５１との接続を逆に
している。即ち、Ｄ型ＮＭＯＳＴｒ２のドレイン端子を
抵抗５１を介して電源電圧ＶDDに接続し、ソース端子を
接地ＧＮＤに接続している。
【００３７】そして、抵抗５１を流れる定電流ｉ１に基
づいて抵抗５１の両端には一定の電圧降下が発生する。
このため、本実施例の定電圧回路５２は、電源電圧ＶDD
を基準として抵抗５１の電圧降下分だけ電位の低い定電
圧を出力電圧Ｖｏとして出力できる。 （３）図７に示す定電圧回路５３は前記定電圧回路５０
におけるＤ型ＮＭＯＳＴｒ２をデプレッション型Ｐチャ
ネルＭＯＳトランジスタ（以下、単にＤ型ＰＭＯＳＴｒ
という）５４に置き換え、抵抗５１はそのまま使用して
いる。Ｄ型ＰＭＯＳＴｒのゲート端子はソース端子に接
続されている。従って、Ｄ型ＰＭＯＳＴｒ５４は常時オ
ンし、電源電圧ＶDDの値とは無関係に定電流ｉ２を流す
定電流源となる。出力端子４はＤ型ＰＭＯＳＴｒ５４の
ドレイン端子に接続されている。
づいて抵抗５１の両端には一定の電圧降下が発生する。
このため、本実施例の定電圧回路５２は、電源電圧ＶDD
を基準として抵抗５１の電圧降下分だけ電位の低い定電
圧を出力電圧Ｖｏとして出力できる。 （３）図７に示す定電圧回路５３は前記定電圧回路５０
におけるＤ型ＮＭＯＳＴｒ２をデプレッション型Ｐチャ
ネルＭＯＳトランジスタ（以下、単にＤ型ＰＭＯＳＴｒ
という）５４に置き換え、抵抗５１はそのまま使用して
いる。Ｄ型ＰＭＯＳＴｒのゲート端子はソース端子に接
続されている。従って、Ｄ型ＰＭＯＳＴｒ５４は常時オ
ンし、電源電圧ＶDDの値とは無関係に定電流ｉ２を流す
定電流源となる。出力端子４はＤ型ＰＭＯＳＴｒ５４の
ドレイン端子に接続されている。
【００３８】そして、抵抗５１を流れる定電流ｉ２に基
づいて抵抗５１の両端には一定の電圧降下が発生する。
このため、本実施例の定電圧回路５３は、接地ＧＮＤを
基準として抵抗５１の電圧降下分だけ電位の高い定電圧
を出力電圧Ｖｏとして出力できる。 （４）図８に示す定電圧回路５５はＤ型ＰＭＯＳＴｒ５
６と、抵抗５７と、バイポーラＮＰＮトランジスタ５８
とを備えて構成されている。Ｄ型ＰＭＯＳＴｒ５６のソ
ース端子は電源電圧ＶDDに接続され、ソース端子はＮＰ
Ｎトランジスタ５８のベース端子に接続されている。Ｄ
型ＰＭＯＳＴｒ５６のゲート端子はそのソース端子に接
続されている。従って、Ｄ型ＰＭＯＳＴｒ５６は常時オ
ンし、電源電圧ＶDDの値に無関係に定電流ｉ３を流す定
電流源となる。
づいて抵抗５１の両端には一定の電圧降下が発生する。
このため、本実施例の定電圧回路５３は、接地ＧＮＤを
基準として抵抗５１の電圧降下分だけ電位の高い定電圧
を出力電圧Ｖｏとして出力できる。 （４）図８に示す定電圧回路５５はＤ型ＰＭＯＳＴｒ５
６と、抵抗５７と、バイポーラＮＰＮトランジスタ５８
とを備えて構成されている。Ｄ型ＰＭＯＳＴｒ５６のソ
ース端子は電源電圧ＶDDに接続され、ソース端子はＮＰ
Ｎトランジスタ５８のベース端子に接続されている。Ｄ
型ＰＭＯＳＴｒ５６のゲート端子はそのソース端子に接
続されている。従って、Ｄ型ＰＭＯＳＴｒ５６は常時オ
ンし、電源電圧ＶDDの値に無関係に定電流ｉ３を流す定
電流源となる。
【００３９】ＮＰＮトランジスタ５８のコレクタ端子は
抵抗５７を介して電源電圧ＶDDに接続され、エミッタ端
子は接地ＧＮＤに接続されている。出力端子４はＮＰＮ
トランジスタ５８のコレクタ端子に接続され、出力電圧
Ｖｏを出力する。
抵抗５７を介して電源電圧ＶDDに接続され、エミッタ端
子は接地ＧＮＤに接続されている。出力端子４はＮＰＮ
トランジスタ５８のコレクタ端子に接続され、出力電圧
Ｖｏを出力する。
【００４０】そして、定電流ｉ３がＮＰＮトランジスタ
５８のベース電流として注入され、ＮＰＮトランジスタ
５８のコレクタ端子には定電流ｉ３に比例した定電流ｈ
FE×ｉ３（ｈFE；電流増幅率）が流れる。抵抗５７を流
れる定電流ｈFE×ｉ３に基づいて抵抗５７の両端には一
定の電圧降下が発生する。このため、本実施例の定電圧
回路５５は、電源電圧ＶDDを基準として抵抗５７の電圧
降下分だけ電位の低い定電圧を出力電圧Ｖｏとして出力
できる。 （５）図９に示す定電圧回路５９は前記定電圧回路１の
構成に加えて、ＮＭＯＳＴｒ３と接地ＧＮＤとの間にＮ
ＭＯＳＴｒ６０を直列に設けている。ＮＭＯＳＴｒ６０
のゲート端子はそのドレイン端子に接続されている。
５８のベース電流として注入され、ＮＰＮトランジスタ
５８のコレクタ端子には定電流ｉ３に比例した定電流ｈ
FE×ｉ３（ｈFE；電流増幅率）が流れる。抵抗５７を流
れる定電流ｈFE×ｉ３に基づいて抵抗５７の両端には一
定の電圧降下が発生する。このため、本実施例の定電圧
回路５５は、電源電圧ＶDDを基準として抵抗５７の電圧
降下分だけ電位の低い定電圧を出力電圧Ｖｏとして出力
できる。 （５）図９に示す定電圧回路５９は前記定電圧回路１の
構成に加えて、ＮＭＯＳＴｒ３と接地ＧＮＤとの間にＮ
ＭＯＳＴｒ６０を直列に設けている。ＮＭＯＳＴｒ６０
のゲート端子はそのドレイン端子に接続されている。
【００４１】電源電圧ＶDDがＮＭＯＳＴｒ３，６０のし
きい値電圧の合計、即ち、２Ｖth以上であると、ＮＭＯ
ＳＴｒ３，６０が共にオンしそれぞれ抵抗負荷として動
作する。ＮＭＯＳＴｒ３，６０に定電流ｉ１が流れる
と、この定電流ｉ１に基づいて各ＮＭＯＳＴｒ３，６０
にはオン抵抗による一定の電圧降下αがそれぞれ発生す
る。
きい値電圧の合計、即ち、２Ｖth以上であると、ＮＭＯ
ＳＴｒ３，６０が共にオンしそれぞれ抵抗負荷として動
作する。ＮＭＯＳＴｒ３，６０に定電流ｉ１が流れる
と、この定電流ｉ１に基づいて各ＮＭＯＳＴｒ３，６０
にはオン抵抗による一定の電圧降下αがそれぞれ発生す
る。
【００４２】従って、ＮＭＯＳＴｒ３のドレイン端子に
は２（Ｖth＋α）の電圧が発生する。このため、本実施
例の定電圧回路５９は、接地ＧＮＤを基準として２（Ｖ
th＋α）だけ電位の高い定電圧を出力電圧Ｖｏとして出
力できる。
は２（Ｖth＋α）の電圧が発生する。このため、本実施
例の定電圧回路５９は、接地ＧＮＤを基準として２（Ｖ
th＋α）だけ電位の高い定電圧を出力電圧Ｖｏとして出
力できる。
【００４３】尚、ＮＭＯＳＴｒ３，６０と直列に、別の
ＮＭＯＳＴｒ又はＰＭＯＳＴｒを接続し、出力電圧Ｖｏ
の値を変更するようにしてもよい。 （６）図１０に示す定電圧回路６１はエンハンスメント
型ＰチャネルＭＯＳトランジスタ（以下、単にＰＭＯＳ
Ｔｒという）６２と、Ｄ型ＮＭＯＳＴｒ６３とを備えて
構成されている。ＰＭＯＳＴｒ６２のソース端子は電源
電圧ＶDDに接続され、ドレイン端子はＤ型ＰＭＯＳＴｒ
６３のソース端子に接続されている。ＰＭＯＳＴｒ６２
のゲート端子はそのドレイン端子に接続されている。Ｄ
型ＰＭＯＳＴｒ６３のドレイン端子は接地ＧＮＤに接続
され、ゲート端子はソース端子に接続されている。従っ
て、Ｄ型ＰＭＯＳＴｒ６３は常時オンし、電源電圧ＶDD
の値に無関係に定電流ｉ４を流す定電流源となる。出力
端子４はＰＭＯＳＴｒ６２のドレイン端子に接続されて
いる。
ＮＭＯＳＴｒ又はＰＭＯＳＴｒを接続し、出力電圧Ｖｏ
の値を変更するようにしてもよい。 （６）図１０に示す定電圧回路６１はエンハンスメント
型ＰチャネルＭＯＳトランジスタ（以下、単にＰＭＯＳ
Ｔｒという）６２と、Ｄ型ＮＭＯＳＴｒ６３とを備えて
構成されている。ＰＭＯＳＴｒ６２のソース端子は電源
電圧ＶDDに接続され、ドレイン端子はＤ型ＰＭＯＳＴｒ
６３のソース端子に接続されている。ＰＭＯＳＴｒ６２
のゲート端子はそのドレイン端子に接続されている。Ｄ
型ＰＭＯＳＴｒ６３のドレイン端子は接地ＧＮＤに接続
され、ゲート端子はソース端子に接続されている。従っ
て、Ｄ型ＰＭＯＳＴｒ６３は常時オンし、電源電圧ＶDD
の値に無関係に定電流ｉ４を流す定電流源となる。出力
端子４はＰＭＯＳＴｒ６２のドレイン端子に接続されて
いる。
【００４４】電源電圧ＶDDがＰＭＯＳＴｒ６２のしきい
値電圧Ｖth以上であると、ＰＭＯＳＴｒ６２がオンし抵
抗負荷として動作する。そして、ＰＭＯＳＴｒ６２に定
電流ｉ１が流れると、この定電流ｉ１に基づいてＰＭＯ
ＳＴｒ６２にはオン抵抗による一定の電圧降下βが発生
する。このため、本実施例の定電圧回路６１は、電源電
圧ＶDDを基準として（Ｖth＋β）だけ電位の低い定電圧
を出力電圧Ｖｏとして出力できる。 （７）図１１に示す定電圧回路６５はトランジスタサイ
ズが異なる複数（本実施例では３つ）のＤ型ＮＭＯＳＴ
ｒ６６，６７，６８と、ＮＭＯＳＴｒ７０とを備えて構
成されている。各Ｄ型ＮＭＯＳＴｒ６６，６７，６８は
電源電圧ＶDDに対して並列に接続されるとともに、各Ｄ
型ＮＭＯＳＴｒ６６，６７，６８のゲート端子はそのソ
ース端子に接続されている。従って、各Ｄ型ＮＭＯＳＴ
ｒ６６，６７，６８は電源電圧ＶDDの値とは無関係に定
電流ｉ５，ｉ６，ｉ７をそれぞれ流す定電流源となって
いる。ＮＭＯＳＴｒ７０のソース端子は接地ＧＮＤに接
続され、ゲート端子はそのドレイン端子に接続されてい
る。出力端子４はＮＭＯＳＴｒ７０のドレイン端子に接
続されている。
値電圧Ｖth以上であると、ＰＭＯＳＴｒ６２がオンし抵
抗負荷として動作する。そして、ＰＭＯＳＴｒ６２に定
電流ｉ１が流れると、この定電流ｉ１に基づいてＰＭＯ
ＳＴｒ６２にはオン抵抗による一定の電圧降下βが発生
する。このため、本実施例の定電圧回路６１は、電源電
圧ＶDDを基準として（Ｖth＋β）だけ電位の低い定電圧
を出力電圧Ｖｏとして出力できる。 （７）図１１に示す定電圧回路６５はトランジスタサイ
ズが異なる複数（本実施例では３つ）のＤ型ＮＭＯＳＴ
ｒ６６，６７，６８と、ＮＭＯＳＴｒ７０とを備えて構
成されている。各Ｄ型ＮＭＯＳＴｒ６６，６７，６８は
電源電圧ＶDDに対して並列に接続されるとともに、各Ｄ
型ＮＭＯＳＴｒ６６，６７，６８のゲート端子はそのソ
ース端子に接続されている。従って、各Ｄ型ＮＭＯＳＴ
ｒ６６，６７，６８は電源電圧ＶDDの値とは無関係に定
電流ｉ５，ｉ６，ｉ７をそれぞれ流す定電流源となって
いる。ＮＭＯＳＴｒ７０のソース端子は接地ＧＮＤに接
続され、ゲート端子はそのドレイン端子に接続されてい
る。出力端子４はＮＭＯＳＴｒ７０のドレイン端子に接
続されている。
【００４５】そして、複数のＤ型ＮＭＯＳＴｒ６６〜６
８のうち、例えばＤ型ＮＭＯＳＴｒ６７を選択し、製造
工程においてヒューズ６９によりＤ型ＮＭＯＳＴｒ６７
とＮＭＯＳＴｒ７０とを接続することにより定電圧回路
６５が構成されている。
８のうち、例えばＤ型ＮＭＯＳＴｒ６７を選択し、製造
工程においてヒューズ６９によりＤ型ＮＭＯＳＴｒ６７
とＮＭＯＳＴｒ７０とを接続することにより定電圧回路
６５が構成されている。
【００４６】本実施例においても、電源電圧ＶDDがＮＭ
ＯＳＴｒ７０のしきい値電圧Ｖth以上であると、ＮＭＯ
ＳＴｒ７０がオンして抵抗負荷として動作する。そし
て、定電流ｉ６がＮＭＯＳＴｒ７０に流れると、この定
電流ｉ６に基づいてＮＭＯＳＴｒ７０のオン抵抗による
一定の電圧降下が発生する。そして、この一定の電圧降
下とＮＭＯＳＴｒ７０のしきい値電圧Ｖthとの和が、接
地ＧＮＤを基準とした一定の出力電圧Ｖｏとして出力さ
れる。
ＯＳＴｒ７０のしきい値電圧Ｖth以上であると、ＮＭＯ
ＳＴｒ７０がオンして抵抗負荷として動作する。そし
て、定電流ｉ６がＮＭＯＳＴｒ７０に流れると、この定
電流ｉ６に基づいてＮＭＯＳＴｒ７０のオン抵抗による
一定の電圧降下が発生する。そして、この一定の電圧降
下とＮＭＯＳＴｒ７０のしきい値電圧Ｖthとの和が、接
地ＧＮＤを基準とした一定の出力電圧Ｖｏとして出力さ
れる。
【００４７】本実施例の定電圧回路６５はトランジスタ
サイズの異なる複数のＤ型ＮＭＯＳＴｒ６６〜６８をそ
れぞれ定電流源としているので、各Ｄ型ＮＭＯＳＴｒ６
６〜６８の定電流値はそれぞれ異なる。このため、いず
れか１つのＤ型ＮＭＯＳＴｒを選択し、その定電流をＮ
ＭＯＳＴｒ７０に流すことにより、出力電圧Ｖｏの値を
任意に変更することができる。 （８）図１２に示す定電圧回路７１は前記定電圧回路６
５における各Ｄ型ＮＭＯＳＴｒ６６〜６８とＮＭＯＳＴ
ｒ７０とが予めヒューズ７２〜７４で接続されている。
この定電圧回路７１は、ヒューズ７２〜７４のうち、い
ずれか１つのみを残して他の２つをレーザトリミングす
ることにより使用できるようになっている。 （９）図１３に示す定電圧回路７５は前記定電圧回路６
５における各Ｄ型ＮＭＯＳＴｒ６６〜６８とＮＭＯＳＴ
ｒ７０との間に、ＮＭＯＳＴｒ７６〜７８がそれぞれ接
続されている。各ＮＭＯＳＴｒ７６〜７８のゲート端子
にはコントロール回路７９から制御信号Ｇ１〜Ｇ３がそ
れぞれ入力されるようになっている。
サイズの異なる複数のＤ型ＮＭＯＳＴｒ６６〜６８をそ
れぞれ定電流源としているので、各Ｄ型ＮＭＯＳＴｒ６
６〜６８の定電流値はそれぞれ異なる。このため、いず
れか１つのＤ型ＮＭＯＳＴｒを選択し、その定電流をＮ
ＭＯＳＴｒ７０に流すことにより、出力電圧Ｖｏの値を
任意に変更することができる。 （８）図１２に示す定電圧回路７１は前記定電圧回路６
５における各Ｄ型ＮＭＯＳＴｒ６６〜６８とＮＭＯＳＴ
ｒ７０とが予めヒューズ７２〜７４で接続されている。
この定電圧回路７１は、ヒューズ７２〜７４のうち、い
ずれか１つのみを残して他の２つをレーザトリミングす
ることにより使用できるようになっている。 （９）図１３に示す定電圧回路７５は前記定電圧回路６
５における各Ｄ型ＮＭＯＳＴｒ６６〜６８とＮＭＯＳＴ
ｒ７０との間に、ＮＭＯＳＴｒ７６〜７８がそれぞれ接
続されている。各ＮＭＯＳＴｒ７６〜７８のゲート端子
にはコントロール回路７９から制御信号Ｇ１〜Ｇ３がそ
れぞれ入力されるようになっている。
【００４８】コントロール回路７９は半導体メモリ８０
に設定されたデータに基づいていずれか１つの制御信号
のみをＨレベルにし、他の２つの制御信号はＬレベルに
する。従って、例えば、制御信号Ｇ１がＨレベルにされ
ると、ＮＭＯＳＴｒ７６がオンし、Ｄ型ＮＭＯＳＴｒ６
６の定電流ｉ５がＮＭＯＳＴｒ７０に流れる。そして、
この定電流ｉ５に基づくＮＭＯＳＴｒ７０での電圧降下
及びＮＭＯＳＴｒ７０のしきい値電圧Ｖthとの和が、接
地ＧＮＤを基準とした定電圧が出力電圧Ｖｏとして出力
される。
に設定されたデータに基づいていずれか１つの制御信号
のみをＨレベルにし、他の２つの制御信号はＬレベルに
する。従って、例えば、制御信号Ｇ１がＨレベルにされ
ると、ＮＭＯＳＴｒ７６がオンし、Ｄ型ＮＭＯＳＴｒ６
６の定電流ｉ５がＮＭＯＳＴｒ７０に流れる。そして、
この定電流ｉ５に基づくＮＭＯＳＴｒ７０での電圧降下
及びＮＭＯＳＴｒ７０のしきい値電圧Ｖthとの和が、接
地ＧＮＤを基準とした定電圧が出力電圧Ｖｏとして出力
される。
【００４９】このように、本実施例では半導体メモリ８
０に動作させるＮＭＯＳＴｒ７６〜７８のデータを書き
込むことにより、出力電圧Ｖｏを任意に変更することが
できる。 （１０）図１４に示す定電圧回路８１は前記定電圧回路
７１におけるＤ型ＮＭＯＳＴｒ６６，６８を、Ｄ型ＮＭ
ＯＳＴｒ６７とトランジスタサイズの等しいＤ型ＮＭＯ
ＳＴｒ８２，８３に置き換えている。従って、Ｄ型ＮＭ
ＯＳＴｒ８２，８３にもＤ型ＮＭＯＳＴｒ６７の定電流
ｉ６と等しい定電流ｉ６が流れる。この定電圧回路８１
では予め設けられたヒューズ７２〜７４のうち１つ又は
複数のヒューズを選択して残し、他のヒューズをレーザ
トリミングするようにしている。
０に動作させるＮＭＯＳＴｒ７６〜７８のデータを書き
込むことにより、出力電圧Ｖｏを任意に変更することが
できる。 （１０）図１４に示す定電圧回路８１は前記定電圧回路
７１におけるＤ型ＮＭＯＳＴｒ６６，６８を、Ｄ型ＮＭ
ＯＳＴｒ６７とトランジスタサイズの等しいＤ型ＮＭＯ
ＳＴｒ８２，８３に置き換えている。従って、Ｄ型ＮＭ
ＯＳＴｒ８２，８３にもＤ型ＮＭＯＳＴｒ６７の定電流
ｉ６と等しい定電流ｉ６が流れる。この定電圧回路８１
では予め設けられたヒューズ７２〜７４のうち１つ又は
複数のヒューズを選択して残し、他のヒューズをレーザ
トリミングするようにしている。
【００５０】この実施例では１つ又は複数のＤ型ＮＭＯ
ＳＴｒを選択し、その定電流ｉ６ををＮＭＯＳＴｒ７０
に流すことにより、出力電圧Ｖｏの値をＤ型ＭＯＳＴｒ
を１つのみ選択したときの電圧の整数倍とすることがで
きる。尚、Ｄ型ＮＭＯＳＴｒ６７，８２，８３のトラン
ジスタサイズを異ならせ、ヒューズ７２〜７４のうち１
つ又は複数のヒューズを選択することによって１又は複
数のＤ型ＮＭＯＳＴｒを選択するようにしてもよい。
ＳＴｒを選択し、その定電流ｉ６ををＮＭＯＳＴｒ７０
に流すことにより、出力電圧Ｖｏの値をＤ型ＭＯＳＴｒ
を１つのみ選択したときの電圧の整数倍とすることがで
きる。尚、Ｄ型ＮＭＯＳＴｒ６７，８２，８３のトラン
ジスタサイズを異ならせ、ヒューズ７２〜７４のうち１
つ又は複数のヒューズを選択することによって１又は複
数のＤ型ＮＭＯＳＴｒを選択するようにしてもよい。
【００５１】又、図１１〜図１３における定電圧回路６
５，７１，７５の複数のＤ型ＮＭＯＳＴｒ６６〜６８を
複数のＤ型ＰＭＯＳＴｒに置き換えて実施してもよい。
又、図１４における定電圧回路８１の複数のＤ型ＮＭＯ
ＳＴｒ６７，８２，８３を複数のＤ型ＰＭＯＳＴｒに置
き換えてもよい。
５，７１，７５の複数のＤ型ＮＭＯＳＴｒ６６〜６８を
複数のＤ型ＰＭＯＳＴｒに置き換えて実施してもよい。
又、図１４における定電圧回路８１の複数のＤ型ＮＭＯ
ＳＴｒ６７，８２，８３を複数のＤ型ＰＭＯＳＴｒに置
き換えてもよい。
【００５２】又、図１１〜図１３における定電圧回路６
５，７１，７５ではいずれか１つのＤ型ＮＭＯＳＴｒを
選択するようにしたが、複数のＤ型ＭＯＳＴｒを選択す
るようにしてもよい。
５，７１，７５ではいずれか１つのＤ型ＮＭＯＳＴｒを
選択するようにしたが、複数のＤ型ＭＯＳＴｒを選択す
るようにしてもよい。
【００５３】又、前記各定電圧回路６５，７１，７５に
おける複数のＤ型ＭＯＳＴｒを１つのみとし、複数の抵
抗又は複数のエンハンスメント型ＭＯＳＴｒを並列に接
続して抵抗回路部としてもよい。この場合には、いずれ
か１つの抵抗又はいずれか１つのエンハンスメント型Ｍ
ＯＳＴｒを前記と同様の方法にて選択すればよい。又、
この場合に複数の抵抗又は複数のエンハンスメント型Ｍ
ＯＳＴｒを選択するようにしてもよい。尚、この場合、
複数の抵抗は抵抗値を等しい値に設定したものでも、異
なる値に設定したものでもよい。複数のエンハンスメン
ト型ＭＯＳＴｒはトランジスタサイズを等しいサイズと
したものでも、異なるサイズとしたものでもよい。
おける複数のＤ型ＭＯＳＴｒを１つのみとし、複数の抵
抗又は複数のエンハンスメント型ＭＯＳＴｒを並列に接
続して抵抗回路部としてもよい。この場合には、いずれ
か１つの抵抗又はいずれか１つのエンハンスメント型Ｍ
ＯＳＴｒを前記と同様の方法にて選択すればよい。又、
この場合に複数の抵抗又は複数のエンハンスメント型Ｍ
ＯＳＴｒを選択するようにしてもよい。尚、この場合、
複数の抵抗は抵抗値を等しい値に設定したものでも、異
なる値に設定したものでもよい。複数のエンハンスメン
ト型ＭＯＳＴｒはトランジスタサイズを等しいサイズと
したものでも、異なるサイズとしたものでもよい。
【００５４】又、前記各定電圧回路６５，７１，７５に
おける複数のＤ型ＭＯＳＴｒはそのまま使用し、複数の
抵抗又は複数のエンハンスメント型ＭＯＳＴｒを並列に
接続して抵抗回路部としてもよい。この場合には、いず
れか１つのＤ型ＭＯＳＴｒを選択するとともに、いずれ
か１つの抵抗又はいずれか１つのエンハンスメント型Ｍ
ＯＳＴｒを前記と同様の方法にて選択すればよい。又、
この場合に、複数のＤ型ＭＯＳＴｒを選択するととも
に、複数の抵抗又は複数のエンハンスメント型ＭＯＳＴ
ｒを選択するようにしてもよい。尚、この場合にも、複
数の抵抗は抵抗値を等しい値に設定したものでも、異な
る値に設定したものでもよい。複数のエンハンスメント
型ＭＯＳＴｒはトランジスタサイズを等しいサイズとし
たものでも、異なるサイズとしたものでもよい。
おける複数のＤ型ＭＯＳＴｒはそのまま使用し、複数の
抵抗又は複数のエンハンスメント型ＭＯＳＴｒを並列に
接続して抵抗回路部としてもよい。この場合には、いず
れか１つのＤ型ＭＯＳＴｒを選択するとともに、いずれ
か１つの抵抗又はいずれか１つのエンハンスメント型Ｍ
ＯＳＴｒを前記と同様の方法にて選択すればよい。又、
この場合に、複数のＤ型ＭＯＳＴｒを選択するととも
に、複数の抵抗又は複数のエンハンスメント型ＭＯＳＴ
ｒを選択するようにしてもよい。尚、この場合にも、複
数の抵抗は抵抗値を等しい値に設定したものでも、異な
る値に設定したものでもよい。複数のエンハンスメント
型ＭＯＳＴｒはトランジスタサイズを等しいサイズとし
たものでも、異なるサイズとしたものでもよい。
【００５５】
【発明の効果】以上詳述したように、本発明によれば、
電源電圧の値を変更しても一定の電圧を発生させること
ができる優れた効果がある。
電源電圧の値を変更しても一定の電圧を発生させること
ができる優れた効果がある。
【図１】一実施例の定電圧回路を示す回路図である。
【図２】一実施例の定電圧回路における電源電圧とＮＭ
ＯＳＴｒの動作時の出力電圧との関係を示す図である。
ＯＳＴｒの動作時の出力電圧との関係を示す図である。
【図３】一実施例の定電圧回路を用いたＤ／Ａコンバー
タＬＳＩを示す図である。
タＬＳＩを示す図である。
【図４】Ｄ／Ａコンバータの詳細を示す回路図である。
【図５】別例の定電圧回路を示す回路図である。
【図６】別例の定電圧回路を示す回路図である。
【図７】別例の定電圧回路を示す回路図である。
【図８】別例の定電圧回路を示す回路図である。
【図９】別例の定電圧回路を示す回路図である。
【図１０】別例の定電圧回路を示す回路図である。
【図１１】別例の定電圧回路を示す回路図である。
【図１２】別例の定電圧回路を示す回路図である。
【図１３】別例の定電圧回路を示す回路図である。
【図１４】別例の定電圧回路を示す回路図である。
【図１５】従来の定電圧回路を示す回路図である。
【図１６】従来の定電圧回路における電源電圧とＮＭＯ
ＳＴｒの動作時の出力電圧との関係を示す図である。
ＳＴｒの動作時の出力電圧との関係を示す図である。
２，６６，６７，６８，８２，８３ デプレッション型
ＮチャネルＭＯＳトランジスタ ３，６０，７０ 抵抗回路部としてのエンハンスメント
型ＮチャネルＭＯＳトランジスタ ５１，５７ 抵抗回路部としての抵抗 ５４，５６，６３ デプレッション型ＰチャネルＭＯＳ
トランジスタ ５８ 抵抗回路部としてのバイポーラＮＰＮトランジス
タ ６２ 抵抗回路部としてのエンハンスメント型Ｐチャネ
ルＭＯＳトランジスタ ｉ１〜ｉ７ 定電流 ＶDD 電源電圧 Ｖｏ 出力電圧
ＮチャネルＭＯＳトランジスタ ３，６０，７０ 抵抗回路部としてのエンハンスメント
型ＮチャネルＭＯＳトランジスタ ５１，５７ 抵抗回路部としての抵抗 ５４，５６，６３ デプレッション型ＰチャネルＭＯＳ
トランジスタ ５８ 抵抗回路部としてのバイポーラＮＰＮトランジス
タ ６２ 抵抗回路部としてのエンハンスメント型Ｐチャネ
ルＭＯＳトランジスタ ｉ１〜ｉ７ 定電流 ＶDD 電源電圧 Ｖｏ 出力電圧
Claims (8)
- 【請求項１】 デプレッション型ＭＯＳトランジスタの
ゲート端子をソース端子に接続し、電源電圧から同トラ
ンジスタを介して電流を流し、その電流又はその電流に
比例した電流を抵抗回路部に流して抵抗回路部両端に発
生した電圧を出力するようにしたことを特徴とする定電
圧回路。 - 【請求項２】 前記抵抗回路部は前記デプレッショント
ランジスタのソース端子又はドレイン端子に接続された
エンハンスメント型ＭＯＳトランジスタであり、同エン
ハンスメント型ＭＯＳトランジスタのゲート端子はその
ドレイン端子に接続されていることを特徴とする請求項
１に記載の定電圧回路。 - 【請求項３】 前記抵抗回路部は前記デプレッション型
ＭＯＳトランジスタのソース端子又はドレイン端子に接
続された抵抗であることを特徴とする請求項１に記載の
定電圧回路。 - 【請求項４】 前記抵抗回路部は前記デプレッション型
ＭＯＳトランジスタのソース端子又はドレイン端子に直
列に接続された複数のエンハンスメント型ＭＯＳトラン
ジスタよりなり、各ＭＯＳトランジスタのゲート端子は
そのドレイン端子に接続されていることを特徴とする請
求項１に記載の定電圧回路。 - 【請求項５】 前記抵抗回路部はベース端子が前記デプ
レッショントランジスタのソース端子又はドレイン端子
に接続されたバイポーラトランジスタと、同バイポーラ
トランジスタのコレクタ端子又はエミッタ端子に接続さ
れた抵抗とからなることを特徴とする請求項１に記載の
定電圧回路。 - 【請求項６】 複数のデプレッション型ＭＯＳトランジ
スタを並列に設けるとともに、各デプレッション型ＭＯ
Ｓトランジスタのゲート端子をそのソース端子に接続
し、デプレッション型ＭＯＳトランジスタを選択して電
源電圧から当該トランジスタを介して電流を流し、その
電流又はその電流に比例した電流を抵抗回路部に流して
抵抗回路部両端に発生した電圧を出力するようにしたこ
とを特徴とする定電圧回路。 - 【請求項７】 ゲート端子をソース端子に接続したデプ
レッション型ＭＯＳトランジスタと、並列接続された複
数の抵抗回路部とを設け、抵抗回路部を選択し、電源電
圧から前記デプレッション型ＭＯＳトランジスタを介し
て電流を流し、その電流又はその電流に比例した電流を
選択された抵抗回路部に流して当該抵抗回路部両端に発
生した電圧を出力するようにしたことを特徴とする定電
圧回路。 - 【請求項８】 複数のデプレッション型ＭＯＳトランジ
スタを並列に設けるとともに、複数の抵抗回路部を並列
に設け、前記各デプレッション型ＭＯＳトランジスタの
ゲート端子をそのソース端子に接続し、デプレッション
型ＭＯＳトランジスタ及び抵抗回路部を選択するととも
に、電源電圧から選択されたデプレッション型ＭＯＳト
ランジスタを介して電流を流し、その電流又はその電流
に比例した電流を選択された抵抗回路部に流して当該抵
抗回路部両端に発生した電圧を出力するようにしたこと
を特徴とする定電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21946592A JPH0667744A (ja) | 1992-08-18 | 1992-08-18 | 定電圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21946592A JPH0667744A (ja) | 1992-08-18 | 1992-08-18 | 定電圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0667744A true JPH0667744A (ja) | 1994-03-11 |
Family
ID=16735864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21946592A Withdrawn JPH0667744A (ja) | 1992-08-18 | 1992-08-18 | 定電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0667744A (ja) |
Cited By (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1992
- 1992-08-18 JP JP21946592A patent/JPH0667744A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |