JP2565528B2 - ヒステリシスコンパレータ回路 - Google Patents
ヒステリシスコンパレータ回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はヒステリシスコンパレータ回路に関し、例え
ばこれを含む半導体集積回路に適用して有効な技術に関
するものである。
ばこれを含む半導体集積回路に適用して有効な技術に関
するものである。
ヒステリシスコンパレータ回路は、入力信号に重畳さ
れたノイズの影響によるチャタリングを防止するためな
どに利用することができる。
れたノイズの影響によるチャタリングを防止するためな
どに利用することができる。
従来のヒステリシスコンパレータ回路は、例えば第４
図に示されるように、オペアンプで構成されたコンパレ
ータ１の非反転入力端子に、コンパレータ１の出力電圧
Voutと基準電圧Vrefとの電位差を１対の抵抗素子R1,R2
で分圧して得た電圧を判定レベルとして正帰還させる。
これにより、第５図に示されるように入力電圧Vinと出
力電圧Voutとの関係に応じて判定レベルにヒステリシス
特性を得ることができる。
図に示されるように、オペアンプで構成されたコンパレ
ータ１の非反転入力端子に、コンパレータ１の出力電圧
Voutと基準電圧Vrefとの電位差を１対の抵抗素子R1,R2
で分圧して得た電圧を判定レベルとして正帰還させる。
これにより、第５図に示されるように入力電圧Vinと出
力電圧Voutとの関係に応じて判定レベルにヒステリシス
特性を得ることができる。
２種類の判定レベルはVL,VHは夫々下記式によって与
えられる。
えられる。
VH＝Vref＋R1×（Vdd−Vref）／（R1＋R2） ……［１］ VL＝Vref−R1×Vref/（R1＋R2） ……［２］ 上式により、各判定レベルVL,VHは基準電圧Vrefを中
心に分圧比R1/（R1＋R2）で与えられるレベルの上下に
位置しており、その分圧比は判定レベルVL,VH相互間に
必要とされるレベル差に応じて通常は1/20〜1/100程度
とされる。
心に分圧比R1/（R1＋R2）で与えられるレベルの上下に
位置しており、その分圧比は判定レベルVL,VH相互間に
必要とされるレベル差に応じて通常は1/20〜1/100程度
とされる。
ここで、このようなヒステリシスコンパレータ回路を
半導体集積回路に搭載する場合、分圧抵抗（R1＋R2）
は、コンパレータ１の駆動能力や基準電圧Vrefを形成す
る回路の内部抵抗により数ＫΩ〜数100KΩとされ、配線
材料としての多結晶シリコン、拡散層、或いはウェル層
によって形成される。このウェル層はシート抵抗は大き
いが電圧依存性が高いことなどから、抵抗材料としては
結晶シリコンや拡散層が用いられることが多い。
半導体集積回路に搭載する場合、分圧抵抗（R1＋R2）
は、コンパレータ１の駆動能力や基準電圧Vrefを形成す
る回路の内部抵抗により数ＫΩ〜数100KΩとされ、配線
材料としての多結晶シリコン、拡散層、或いはウェル層
によって形成される。このウェル層はシート抵抗は大き
いが電圧依存性が高いことなどから、抵抗材料としては
結晶シリコンや拡散層が用いられることが多い。
尚、ヒステリシスコンパレータ回路について記載され
た文献の例としては株式会社エレクトロダイジェスト19
77年発行の「MOSLSIの設計と応用」P259乃至P261があ
る。
た文献の例としては株式会社エレクトロダイジェスト19
77年発行の「MOSLSIの設計と応用」P259乃至P261があ
る。
しかしながら、多結晶シリコンや拡散層のシート抵抗
は10〜100Ω／□程度であるから、例えばシート抵抗50
Ω／□の多結晶シリコンや拡散層で50KΩの分圧抵抗（R
1＋R2）を形成しようとすると、幅４μｍの場合にはそ
の長さが4mmにも及んでしまう。したがって、上記ヒス
テリシスコンパレータ回路をディジタル信号処理の前処
理のために数多く用いる場合、総抵抗として数10mmに及
ぶ占有面積が必要とされ、これによってチップ面積が著
しく増大するという問題点があった。
は10〜100Ω／□程度であるから、例えばシート抵抗50
Ω／□の多結晶シリコンや拡散層で50KΩの分圧抵抗（R
1＋R2）を形成しようとすると、幅４μｍの場合にはそ
の長さが4mmにも及んでしまう。したがって、上記ヒス
テリシスコンパレータ回路をディジタル信号処理の前処
理のために数多く用いる場合、総抵抗として数10mmに及
ぶ占有面積が必要とされ、これによってチップ面積が著
しく増大するという問題点があった。
しかも、上式［１］より明らかなように判定レベルVH
は電源電圧Vddの変動に影響されるため比較動作に対す
る高い信頼性の要求には応ずることができないという問
題点もあった。
は電源電圧Vddの変動に影響されるため比較動作に対す
る高い信頼性の要求には応ずることができないという問
題点もあった。
本発明の目的は、占有面積の小さなヒステリシスコン
パレータ回路を提供することにある。さらに別の目的
は、ヒステリシスコンパレータにおける判定レベルの電
源電圧依存性をなくすことである。
パレータ回路を提供することにある。さらに別の目的
は、ヒステリシスコンパレータにおける判定レベルの電
源電圧依存性をなくすことである。
本発明の前記並びにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろ
う。
本明細書の記述及び添付図面から明らかになるであろ
う。
本題において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。
要を簡単に説明すれば下記の通りである。
すなわち、抵抗を介して非反転入力端子に判定レベル
が与えられると共に反転入力端子に入力電圧が与えら
れ、その判定レベルに対する入力電圧レベルの高低に応
じた出力を得るコンパレータと、コンパレータの出力に
応じて異なる電流を選択的に上記抵抗に流し上記判定レ
ベルにヒステリシス特性を与える電流源回路とによって
構成される。
が与えられると共に反転入力端子に入力電圧が与えら
れ、その判定レベルに対する入力電圧レベルの高低に応
じた出力を得るコンパレータと、コンパレータの出力に
応じて異なる電流を選択的に上記抵抗に流し上記判定レ
ベルにヒステリシス特性を与える電流源回路とによって
構成される。
上記電流源回路は、例えば、コンパレータの出力端子
と非反転入力端子との間に並列接続した導電型の異なる
１対のMOSFETと、上記MOSFETを飽和領域で動作させ得る
バイアス回路とすることができる。この場合にバイアス
回路は、例えば定電流回路を備え、これによって得られ
る定電流を夫々異なる比率で上記個々のMOSFETに鏡映す
るためのバイアス電圧を形成して夫々のMOSFETに供給す
る電圧形成手段とを備えた構成にすることができる。
と非反転入力端子との間に並列接続した導電型の異なる
１対のMOSFETと、上記MOSFETを飽和領域で動作させ得る
バイアス回路とすることができる。この場合にバイアス
回路は、例えば定電流回路を備え、これによって得られ
る定電流を夫々異なる比率で上記個々のMOSFETに鏡映す
るためのバイアス電圧を形成して夫々のMOSFETに供給す
る電圧形成手段とを備えた構成にすることができる。
上記した手段によれば、電流源回路から抵抗に流され
る電流値によって異なる判定レベルがコンパレータに与
えられてヒステリシス特性が得られることにより、上記
抵抗に対して所定の抵抗比を採る為の特別な抵抗素子を
コンパレータの出力端子と比反転入力端子との間に介在
させる必要がなくなり、これによって半導体集積回路に
含まれるようなヒステリシスコンパレータ回路の占有面
積を小さくする。
る電流値によって異なる判定レベルがコンパレータに与
えられてヒステリシス特性が得られることにより、上記
抵抗に対して所定の抵抗比を採る為の特別な抵抗素子を
コンパレータの出力端子と比反転入力端子との間に介在
させる必要がなくなり、これによって半導体集積回路に
含まれるようなヒステリシスコンパレータ回路の占有面
積を小さくする。
例えば、コンパレータの出力電圧がその１対の電源電
圧レベルの範囲で振幅されるとき、電流源回路に含まれ
る導電型の異なる１対のMOSFETはコンパレータの出力電
圧に応じて相補的スイッチ状態に制御され、オン状態を
採る一方のMOSFETはバイアス電圧に基づき飽和領域で動
作する電流源とされる。これにより、コンパレータの出
力電圧に応じて異なる判定レベルがコンパレータに与え
られてヒステリシス特性が得られる。このとき、夫々の
MOSFETに与えられるバイアス電圧が電源電圧に依存しな
い定電圧とされる場合、判定レベルは電源電圧に依存し
ない。
圧レベルの範囲で振幅されるとき、電流源回路に含まれ
る導電型の異なる１対のMOSFETはコンパレータの出力電
圧に応じて相補的スイッチ状態に制御され、オン状態を
採る一方のMOSFETはバイアス電圧に基づき飽和領域で動
作する電流源とされる。これにより、コンパレータの出
力電圧に応じて異なる判定レベルがコンパレータに与え
られてヒステリシス特性が得られる。このとき、夫々の
MOSFETに与えられるバイアス電圧が電源電圧に依存しな
い定電圧とされる場合、判定レベルは電源電圧に依存し
ない。
〔実施例１〕 第１図は本発明に係るヒステリシスコンパレータ回路
の一実施例を示す回路図である。
の一実施例を示す回路図である。
第１図に示されるヒステリシスコンパレータ回路は、
特に制限されないが、シリコン基板のような１つの半導
体基板に形成された半導体集積回路に含まれる。
特に制限されないが、シリコン基板のような１つの半導
体基板に形成された半導体集積回路に含まれる。
本実施例のヒステリシスコンパレータ回路は、特に制
限されないが、オペアンプで構成されたコンパレータ10
を備え、その反転入力端子に入力電圧Vinが供給され
う。コンパレータ10の非反転入力端子には、一端に基準
電圧Vrefを受ける抵抗R1の他端が結合されると共に、Ｐ
チャンネル型MOSFETQ1とＮチャンネル型MOSFETQ2が並列
接続されて成るアナログスイッチを介してコンパレータ
10の出力端子が正帰還接続される。
限されないが、オペアンプで構成されたコンパレータ10
を備え、その反転入力端子に入力電圧Vinが供給され
う。コンパレータ10の非反転入力端子には、一端に基準
電圧Vrefを受ける抵抗R1の他端が結合されると共に、Ｐ
チャンネル型MOSFETQ1とＮチャンネル型MOSFETQ2が並列
接続されて成るアナログスイッチを介してコンパレータ
10の出力端子が正帰還接続される。
上記コンパレータ10の出力電圧Voutは、非反転入力端
子に与えられる判定レベルに対する入力電圧Vinの高低
に応じて、回路の接地電圧のような一方の電源電圧Vss
と他方の電源電圧Vddとの間で振幅される。したがっ
て、上記MOSFETQ1,Q2のソース電極にはコンパレータ10
の出力電圧Vout即ち電流電圧Vdd,Vssが与えられ、この
実施例で当該MOSFETQ1,Q2は、夫々飽和領域で動作可能
な所定のバイアス電圧Va,Vbが夫々のゲート電源にバイ
アス回路11から供給されている。
子に与えられる判定レベルに対する入力電圧Vinの高低
に応じて、回路の接地電圧のような一方の電源電圧Vss
と他方の電源電圧Vddとの間で振幅される。したがっ
て、上記MOSFETQ1,Q2のソース電極にはコンパレータ10
の出力電圧Vout即ち電流電圧Vdd,Vssが与えられ、この
実施例で当該MOSFETQ1,Q2は、夫々飽和領域で動作可能
な所定のバイアス電圧Va,Vbが夫々のゲート電源にバイ
アス回路11から供給されている。
出力電圧Voutが電源電圧Vddレベルにされると、MOSFE
TQ1がオン状態を採ると共にMOSFETQ2がオフ状態をと
る。この状態でオン状態のMOSFETQ1はそのゲート電極に
バイアス電圧Vaを受けて飽和領域で動作する電流源とし
て機能する。このときMOSFETQ1に流れる電流Ipは次式に
より与えられる。
TQ1がオン状態を採ると共にMOSFETQ2がオフ状態をと
る。この状態でオン状態のMOSFETQ1はそのゲート電極に
バイアス電圧Vaを受けて飽和領域で動作する電流源とし
て機能する。このときMOSFETQ1に流れる電流Ipは次式に
より与えられる。
Ip＝1/2×Kp×（Va−Vdd−Vthp）2 ……［３］ 但し、KpはMOSFETQ1の相互コンダクタンス、VthpはMOSF
ETQ1のしきい値電圧である。
ETQ1のしきい値電圧である。
また、コンパレータ10の出力電圧Voutが電源電圧Vss
レベルにされると、MOSFETQ1がオフ状態を採ると共にMO
SFETQ2がオン状態をとる。この状態でオン状態のMOSFET
Q2はそのゲート電極にバイアス電圧Vbを受けて飽和領域
で動作する電流源として機能する。このときMOSFETQ2に
流れる電流Inは次式により与えられる。
レベルにされると、MOSFETQ1がオフ状態を採ると共にMO
SFETQ2がオン状態をとる。この状態でオン状態のMOSFET
Q2はそのゲート電極にバイアス電圧Vbを受けて飽和領域
で動作する電流源として機能する。このときMOSFETQ2に
流れる電流Inは次式により与えられる。
In＝1/2×Kn×（Vb−Vthn）2 ……［４］ 但し、KnはMOSFETQ2の相互コンダクタンス、VthnはMOSF
ETQ2のしきい値電圧である。
ETQ2のしきい値電圧である。
したがって、本実施例のヒステリシスコンパレータの
判定レベルVH,VLは次式によって与えられる。
判定レベルVH,VLは次式によって与えられる。
VH＝Vref＋R1×Ip ……［５］ VL＝Vref−R1×In ……［６］ 前述の関係式［１］，［２］と上式［５］，［６］と
を比較すると、式［１］を変形して得られる電流（Vdd
−Vref）／（R1＋R2）は式［５］における電流Ipと等価
であり、また、式［２］を変形して得られる電流Vref/
（R1＋R2）は式［６］における電流Inと等価である。こ
れは採りも直さず多結晶シリコンなどで形成した場合に
数mmに及ぶ分圧抵抗（R1＋R2）が、集積化容易なトラン
ジスタ即ち電流Ip,Inを生成する電流源回路の構成に必
要な各種トランジスタに代替されることを意味する。こ
れにより、第５図に示されるようなヒステリシスコンパ
レータ回路の抵抗R2がMOSFETQ1,Q2及びバイアス回路11
に置き換えられるため、ヒステリシスコンパレータ回路
のチップ占有面積が大幅に低減される。
を比較すると、式［１］を変形して得られる電流（Vdd
−Vref）／（R1＋R2）は式［５］における電流Ipと等価
であり、また、式［２］を変形して得られる電流Vref/
（R1＋R2）は式［６］における電流Inと等価である。こ
れは採りも直さず多結晶シリコンなどで形成した場合に
数mmに及ぶ分圧抵抗（R1＋R2）が、集積化容易なトラン
ジスタ即ち電流Ip,Inを生成する電流源回路の構成に必
要な各種トランジスタに代替されることを意味する。こ
れにより、第５図に示されるようなヒステリシスコンパ
レータ回路の抵抗R2がMOSFETQ1,Q2及びバイアス回路11
に置き換えられるため、ヒステリシスコンパレータ回路
のチップ占有面積が大幅に低減される。
第２図は上記のバイアス回路11の一例を示す回路図で
ある。
ある。
第２図は示されるバイアス回路11は、上記MOSFETQ1,Q
2に与えるバイアス電圧Va,Vbを、電源電圧Vddに依存し
ない定電圧とするものであり、例えば、定電流回路12を
備え、これによって得られる定電流を夫々異なる比率で
上記MOSFETQ1,Q2に鏡映するためのバイアス電圧も形成
して夫々のMOSFETQ1,Q2のゲート電極に供給する電圧形
成回路13とを備えて成る。
2に与えるバイアス電圧Va,Vbを、電源電圧Vddに依存し
ない定電圧とするものであり、例えば、定電流回路12を
備え、これによって得られる定電流を夫々異なる比率で
上記MOSFETQ1,Q2に鏡映するためのバイアス電圧も形成
して夫々のMOSFETQ1,Q2のゲート電極に供給する電圧形
成回路13とを備えて成る。
上記定電流回路12は、MOSFETQ11〜Q14によって構成さ
れる差動増幅回路と、MOSFETQ15及び抵抗Rbによって構
成されるソースフォロア回路を含む。この差動増幅回路
は、カレントミラー負荷を構成する１対のＰチャンネル
型MOSFETQ11,Q12のソース電極を電極電圧Vdd端子に結合
すると共に、１対のＮチャンネル型増幅MOSFETQ13,Q14
のソース電極を他方の電源電圧Vss端子に結合し、それ
らMOSFETQ11,Q12のドレイン電極とMOSFETQ13,Q14のドレ
イン電極とを結合して成る。上記MOSFETQ13のゲート電
極には基準電圧Vrefが供給される。上記ソースフォロア
回路は、Ｎチャンネル型MOSFETQ15のソース電極と電源
電圧Vss端子に抵抗Rbとを結合し、そのMOSFETQ15のゲー
ト電極を上記差動増幅回路の出力端子即ちMOSFETQ14の
ドレイン電極に結合すると共に、MOSFETQ15のソース電
極を上記MOSFETQ14のゲート電極に結合して負帰還回路
を構成して成る。この定電流回路12の各MOSFETは飽和領
域で動作される。
れる差動増幅回路と、MOSFETQ15及び抵抗Rbによって構
成されるソースフォロア回路を含む。この差動増幅回路
は、カレントミラー負荷を構成する１対のＰチャンネル
型MOSFETQ11,Q12のソース電極を電極電圧Vdd端子に結合
すると共に、１対のＮチャンネル型増幅MOSFETQ13,Q14
のソース電極を他方の電源電圧Vss端子に結合し、それ
らMOSFETQ11,Q12のドレイン電極とMOSFETQ13,Q14のドレ
イン電極とを結合して成る。上記MOSFETQ13のゲート電
極には基準電圧Vrefが供給される。上記ソースフォロア
回路は、Ｎチャンネル型MOSFETQ15のソース電極と電源
電圧Vss端子に抵抗Rbとを結合し、そのMOSFETQ15のゲー
ト電極を上記差動増幅回路の出力端子即ちMOSFETQ14の
ドレイン電極に結合すると共に、MOSFETQ15のソース電
極を上記MOSFETQ14のゲート電極に結合して負帰還回路
を構成して成る。この定電流回路12の各MOSFETは飽和領
域で動作される。
上記電圧形成回路13は、電源電圧Vdd端子と上記MOSFE
TQ15のドレイン電極との間に接続した所謂ダイオード接
続されたＰチャンネル型MOSFETQ16を備え、当該MOSFETQ
16のドレイン電極から一方のバイアス電圧Vaを得るよう
になっている。このMOSFETQ16は上記MOSFETQ1と共にカ
レントミラー回路を構成することになる。また、上記MO
SFETQ16はＰチャンネル型MOSFETQ17と共にカレントミラ
ー回路を構成し、このMOSFETQ17のドレイン電極と電源
電圧Vss端子との間には所謂ダイオード接続されたＮチ
ャンネル型MOSFETQ18が結合され、当該MOSFETQ18のドレ
イン電極から上記他方のバイアス電圧Vbを得るようにな
っている。このこのMOSFETQ18は上記MOSFETQ2と共にカ
レントミラー回路を構成することになる。
TQ15のドレイン電極との間に接続した所謂ダイオード接
続されたＰチャンネル型MOSFETQ16を備え、当該MOSFETQ
16のドレイン電極から一方のバイアス電圧Vaを得るよう
になっている。このMOSFETQ16は上記MOSFETQ1と共にカ
レントミラー回路を構成することになる。また、上記MO
SFETQ16はＰチャンネル型MOSFETQ17と共にカレントミラ
ー回路を構成し、このMOSFETQ17のドレイン電極と電源
電圧Vss端子との間には所謂ダイオード接続されたＮチ
ャンネル型MOSFETQ18が結合され、当該MOSFETQ18のドレ
イン電極から上記他方のバイアス電圧Vbを得るようにな
っている。このこのMOSFETQ18は上記MOSFETQ2と共にカ
レントミラー回路を構成することになる。
上記定電流回路12における差動増幅回路とソースフォ
ロア回路との負帰還回路構成により、MOSFETQ13及びQ14
のゲート電圧は共に基準電圧Vrefに等しくされ、抵抗Rb
に流れる電流はVref/Rbとされる。この電流Vref/RbはMO
SFETQ16にも流れる。
ロア回路との負帰還回路構成により、MOSFETQ13及びQ14
のゲート電圧は共に基準電圧Vrefに等しくされ、抵抗Rb
に流れる電流はVref/Rbとされる。この電流Vref/RbはMO
SFETQ16にも流れる。
したがって、コンパレータ10の出力電圧Voutが電源電
圧Vddレベルにされると、これによってオン状態を採るM
OSFETQ1とMOSFETQ16はカレントミラー回路構成する。こ
の結果、MOSFETQ1とQ16とのサイズ比をαｐ＝（W1／
L1）／（W16／L16）とすると、MOSFETQ1に流れる電流Ip
は式［７］によって与えられる。
圧Vddレベルにされると、これによってオン状態を採るM
OSFETQ1とMOSFETQ16はカレントミラー回路構成する。こ
の結果、MOSFETQ1とQ16とのサイズ比をαｐ＝（W1／
L1）／（W16／L16）とすると、MOSFETQ1に流れる電流Ip
は式［７］によって与えられる。
Ip＝αｐ×Vref/Rb ……［７］ 同様にコンパレータ10の出力電圧Voutが電源電圧Vss
レベルにされると、これによってMOSFETQ16及びQ17によ
ってカレントミラー回路が構成されると共にオン状態を
採るMOSFETQ2とMOSFETQ18がカレントミラー回路構成す
る。この結果、MOSFETQ2とQ16とのサイズ比をαｎ＝
｛（W2／L2）×（W17／L17｝／｛（W18／L18）×（W16
／L16）｝とすると、MOSFETQ2に流れる電流Inは式
［８］によって与えられる。
レベルにされると、これによってMOSFETQ16及びQ17によ
ってカレントミラー回路が構成されると共にオン状態を
採るMOSFETQ2とMOSFETQ18がカレントミラー回路構成す
る。この結果、MOSFETQ2とQ16とのサイズ比をαｎ＝
｛（W2／L2）×（W17／L17｝／｛（W18／L18）×（W16
／L16）｝とすると、MOSFETQ2に流れる電流Inは式
［８］によって与えられる。
In＝αｎ×Vref/Rb ……［８］ したがって、このバイアス回路11を用いるときのコン
パレータ10の判定レベルVH,VLは次式によって与えられ
る。
パレータ10の判定レベルVH,VLは次式によって与えられ
る。
VH＝Vref＋R1/Rb×αｐ×Vref ……［９］ VL＝Vref−R1/Rb×αｎ×Vref ……［10］ 上記実施例によれば以下の作用効果を得るものであ
る。
る。
（１）第４図に示されるようにな従来のヒステリシスコ
ンパレータ回路に必要とされた抵抗R2がMOSFETQ1,Q2及
びバイアス回路11に置き換えられることにより、多結晶
シリコンなどで形成した場合に数mmに及ぶ分圧抵抗（R1
＋R2）が、集積化容易なトランジスタ即ち電流Ip,Inを
生成するために必要な各種トランジスタに代替され、ヒ
ステリシスコンパレータ回路のチップ占有面積を大幅に
低減することができる。
ンパレータ回路に必要とされた抵抗R2がMOSFETQ1,Q2及
びバイアス回路11に置き換えられることにより、多結晶
シリコンなどで形成した場合に数mmに及ぶ分圧抵抗（R1
＋R2）が、集積化容易なトランジスタ即ち電流Ip,Inを
生成するために必要な各種トランジスタに代替され、ヒ
ステリシスコンパレータ回路のチップ占有面積を大幅に
低減することができる。
例えば、第１図の分圧抵抗（R1＋R2）を50KΩ、分圧
比R1/（R1＋R2）を1/50とすると、本実施例では同様の
判定レベルをRb＝10KΩ、αｐ＝αｎ＝1/5で実現するこ
とができ、従来の場合の総抵抗（R1＋R2）＝50KΩに比
べ本実施例では（R1＋Rb）＝11KΩの如く約1/5に低減す
ることができる。特に、１つの半導体集積回路に多数の
ヒステリシスコンパレータを用いる場合にもバイアス回
路11は１つで済むから、総抵抗を低減する効果はより顕
著になる。
比R1/（R1＋R2）を1/50とすると、本実施例では同様の
判定レベルをRb＝10KΩ、αｐ＝αｎ＝1/5で実現するこ
とができ、従来の場合の総抵抗（R1＋R2）＝50KΩに比
べ本実施例では（R1＋Rb）＝11KΩの如く約1/5に低減す
ることができる。特に、１つの半導体集積回路に多数の
ヒステリシスコンパレータを用いる場合にもバイアス回
路11は１つで済むから、総抵抗を低減する効果はより顕
著になる。
（２）上記関係式［９］及び［10］より明らかなように
判定レベルVH及びVLは電源電圧Vdd及び構成素子のプロ
セスパラメータに依存せず、基準電圧Vref、抵抗R1とRb
の比、MOSFETのサイズ比によって決定され、一定な値を
採ることができる。
判定レベルVH及びVLは電源電圧Vdd及び構成素子のプロ
セスパラメータに依存せず、基準電圧Vref、抵抗R1とRb
の比、MOSFETのサイズ比によって決定され、一定な値を
採ることができる。
（３）式［１］及び［２］から明らかなように、第４図
に示される従来の回路構成ではその判定レベルは、基準
電圧Vrefからの遷移量が、＋R1×（Vdd−Vref）／（R1
＋R2）、及びR1×Vref/（R1＋R2）とされ、基準電圧Vre
fが1/2Vdd以外のときは相互に等しくすることができな
い。これに比べて上記実施例の場合には、αｐ＝αｎに
設定することにより基準電圧Vrefのレベル如何に拘らず
これを中心とする判定レベルVH及びVLの遷移量を相互に
等しくすることができる。
に示される従来の回路構成ではその判定レベルは、基準
電圧Vrefからの遷移量が、＋R1×（Vdd−Vref）／（R1
＋R2）、及びR1×Vref/（R1＋R2）とされ、基準電圧Vre
fが1/2Vdd以外のときは相互に等しくすることができな
い。これに比べて上記実施例の場合には、αｐ＝αｎに
設定することにより基準電圧Vrefのレベル如何に拘らず
これを中心とする判定レベルVH及びVLの遷移量を相互に
等しくすることができる。
〔実施例２〕 上記実施例１ではバイアス回路11のMOSFETQ13のゲー
ト電極に基準電圧Vrefを直接供給するようにしたが、例
えば第３図に示されるように、ゲート電極に基準電圧Vr
efを受けるＮチャンネル型MOSFETQ20と、ダイオード接
続されたＮチャンネル型MOSFETQ21とを電源電圧Vdd端子
と電源電圧Vss端子との間に直列接続して分圧回路を構
成し、これによって基準電圧Vrefを分圧形成した電圧Vr
ef′を、第２図のMOSFETQ13に供給する。尚、MOSFETQ2
及びQ21はＰ型ウェル領域内に形成されていて、その基
本ゲートとしてのＰ型ウェル領域はそのソース電極に等
しい電位にされ、これにより、MOSFETQ20,Q21のしきい
値電圧は基板効果による影響を受けないようになってい
る。その余の構成は実施例１と同様である。
ト電極に基準電圧Vrefを直接供給するようにしたが、例
えば第３図に示されるように、ゲート電極に基準電圧Vr
efを受けるＮチャンネル型MOSFETQ20と、ダイオード接
続されたＮチャンネル型MOSFETQ21とを電源電圧Vdd端子
と電源電圧Vss端子との間に直列接続して分圧回路を構
成し、これによって基準電圧Vrefを分圧形成した電圧Vr
ef′を、第２図のMOSFETQ13に供給する。尚、MOSFETQ2
及びQ21はＰ型ウェル領域内に形成されていて、その基
本ゲートとしてのＰ型ウェル領域はそのソース電極に等
しい電位にされ、これにより、MOSFETQ20,Q21のしきい
値電圧は基板効果による影響を受けないようになってい
る。その余の構成は実施例１と同様である。
この実施例２のように基準電圧Vrefよりもレベルの低
い電圧Vref′をMOSFETQ13のゲート電極に与えるように
すれば、式［９］，［10］から明らかなように、実施例
１の場合と同じ判定レベルを得る場合には、同式の基準
電圧Vrefレベルが低くされる分だけ抵抗Rgbを小さくす
ることができるという特有の効果を得ることができる。
い電圧Vref′をMOSFETQ13のゲート電極に与えるように
すれば、式［９］，［10］から明らかなように、実施例
１の場合と同じ判定レベルを得る場合には、同式の基準
電圧Vrefレベルが低くされる分だけ抵抗Rgbを小さくす
ることができるという特有の効果を得ることができる。
以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが本発明はそれに限定されずその要
旨を逸脱しない範囲において種々変更することができ
る。
て具体的に説明したが本発明はそれに限定されずその要
旨を逸脱しない範囲において種々変更することができ
る。
例えば、上記実施例で説明した電流源はMOSFETを用い
る構成に限定されず適宜変更することができる。また、
バイアス回路も定電流源を備えてバイアス電圧を定電圧
とする回路構成に限定されない。また、バイアス回路に
定電流回路を含めて構成する場合に当該定電流回路の構
成は上記実施例に限定されず適宜変更することができ
る。
る構成に限定されず適宜変更することができる。また、
バイアス回路も定電流源を備えてバイアス電圧を定電圧
とする回路構成に限定されない。また、バイアス回路に
定電流回路を含めて構成する場合に当該定電流回路の構
成は上記実施例に限定されず適宜変更することができ
る。
以上の説明では主として本発明者によってなされた発
明はその背景となった利用分野である半導体集積回路に
適用した場合について説明したが、本発明はそれに限定
されず各種電子回路に適用することができる。本発明は
少なくとも判定レベルにヒステリシス特性をもたせた条
件のものに適用することができる。
明はその背景となった利用分野である半導体集積回路に
適用した場合について説明したが、本発明はそれに限定
されず各種電子回路に適用することができる。本発明は
少なくとも判定レベルにヒステリシス特性をもたせた条
件のものに適用することができる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記の通りであ
る。
って得られる効果を簡単に説明すれば下記の通りであ
る。
すなわち、コンパレータの出力に応じて異なる電流を
選択的に抵抗に流してコンパレータの判定レベルにヒス
テリシス特性を与える電流源回路を備えることにより、
その抵抗に対して所定の抵抗比を採る為の特別な抵抗素
子をコンパレータの出力端子と比反転入力端子との間に
介在させる必要がなくなり、これによってヒステリシス
コンパレータ回路のための占有面積を小さくすることが
できるという効果がある。更に、定電流源から上記抵抗
には電流を流す構成の電流源回路を採用する場合には、
判定レベルの電源電圧依存性を減少もしくは無くすこと
ができるという効果がある。
選択的に抵抗に流してコンパレータの判定レベルにヒス
テリシス特性を与える電流源回路を備えることにより、
その抵抗に対して所定の抵抗比を採る為の特別な抵抗素
子をコンパレータの出力端子と比反転入力端子との間に
介在させる必要がなくなり、これによってヒステリシス
コンパレータ回路のための占有面積を小さくすることが
できるという効果がある。更に、定電流源から上記抵抗
には電流を流す構成の電流源回路を採用する場合には、
判定レベルの電源電圧依存性を減少もしくは無くすこと
ができるという効果がある。
第１図は本発明に係るヒステリシスコンパレータ回路の
一実施例を示す回路図、 第２図はバイアス回路の一例を示す回路図、 第３図はバイアス回路の基準電圧を分圧するための分圧
回路の一例を示す回路図、 第４図は従来のヒステリシスコンパレータ回路の回路
図、 第５図はヒステリシスコンパレータ回路のヒステリシス
特性を示す説明図である。 10…コンパレータ、11…バイアス回路、Va,Vb…バイア
ス電圧、Vin…入力電圧、Vref…基準電圧、Vout…出力
電圧、Vdd,Vss…電源電圧、Q1,Q2…電流源としてのMOSF
ET、R1…抵抗、12…定電流源回路、13…電圧形成回路、
Q31,Q32…電流源としてのMOSFET、Q33,Q34…スイッチ回
路を構成するMOSFET。
一実施例を示す回路図、 第２図はバイアス回路の一例を示す回路図、 第３図はバイアス回路の基準電圧を分圧するための分圧
回路の一例を示す回路図、 第４図は従来のヒステリシスコンパレータ回路の回路
図、 第５図はヒステリシスコンパレータ回路のヒステリシス
特性を示す説明図である。 10…コンパレータ、11…バイアス回路、Va,Vb…バイア
ス電圧、Vin…入力電圧、Vref…基準電圧、Vout…出力
電圧、Vdd,Vss…電源電圧、Q1,Q2…電流源としてのMOSF
ET、R1…抵抗、12…定電流源回路、13…電圧形成回路、
Q31,Q32…電流源としてのMOSFET、Q33,Q34…スイッチ回
路を構成するMOSFET。
Claims (1)
- 【請求項１】抵抗（R1）を介して非反転入力端子（＋）
に判定基準電圧（Vref）が、また反転入力端子（−）に
入力電圧（Vin）がそれぞれ供給されることにより、出
力端子より上記判定基準電圧に対する上記入力電圧の高
低に応じた判定出力信号（Vout）を得るコンパレータ
（10）と、 上記コンパレータ（10）の上記出力端子と上記非反転入
力端子（＋）との間に接続されたアナログスイッチ（Q
1,Q2）と、 上記アナログスイッチ（Q1,Q2）に接続されたバイアス
回路（11）とを具備してなり、 上記バイアス回路（11）は、入力端子に基準電圧（Vre
f）が供給される差動増幅回路（Q13,Q14,Q11,Q12）と、
該差動増幅回路（Q13,Q14,Q11,Q12）の出力信号を帰還
端子に負帰還することによりソースフォロワ抵抗（Rb）
と上記基準電圧（Vref）とで決定される定電流を得るＮ
チャネルソースフォロワ回路（Q15,Rb）と、電源電圧
（Vdd）と上記Ｎチャネルソースフォロワ回路（Q15,R
b）のＮチャネルMOSFET（Q15）のドレインとの間にソー
ス・ドレイン経路が接続されることにより上記定電流を
流すダイオード接続ＰチャネルMOSFET（Q16）と該ダイ
オード接続ＰチャネルMOSFET（Q16）のソース・ドレイ
ン間に発生する第１バイアス電圧（Va）によりソース・
ゲート間がバイアスされる出力用ＰチャネルMOSFET（Q1
7）とを有するＰチャネルカレントミラー回路と、該Ｐ
チャネルカレントミラー回路の上記出力用ＰチャネルMO
SFET（Q17）のドレインと接地電位（Vss）との間にドレ
イン・ソース経路が接続され両端に第２バイアス電圧
（Vb）を発生するダイオード接続ＮチャネルMOSFET（Q1
8）とを含んでなり、 上記アナログスイッチ（Q1,Q2）は、ソースが上記コン
パレータ（10）の上記出力端子に接続され、ゲートに上
記バイアス回路（11）から発生された上記第１バイアス
電圧（Va）が供給され、ドレインが上記コンパレータ
（10）の上記非反転入力端子（＋）に接続されたＰチャ
ネル型の第１のスイッチMOSFET（Q1）と、ソースが上記
コンパレータ（10）の上記出力端子に接続され、ゲート
に上記バイアス回路（11）から発生された上記第２バイ
アス電圧（Va）が供給され、ドレインが上記コンパレー
タ（10）の上記非反転入力端子（＋）に接続されたＮチ
ャネル型の第２のスイッチMOSFET（Q2）とを含んでな
り、上記第１のスイッチMOSFET（Q1）は上記第１バイア
ス電圧（Va）によって、また上記第２のスイッチMOSFET
（Q2）は上記第２バイアス電圧（Vb）によってそれぞれ
飽和領域で動作することを特徴とするヒステリシスコン
パレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63010663A JP2565528B2 (ja) | 1988-01-22 | 1988-01-22 | ヒステリシスコンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63010663A JP2565528B2 (ja) | 1988-01-22 | 1988-01-22 | ヒステリシスコンパレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01188016A JPH01188016A (ja) | 1989-07-27 |
| JP2565528B2 true JP2565528B2 (ja) | 1996-12-18 |
Family
ID=11756479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63010663A Expired - Fee Related JP2565528B2 (ja) | 1988-01-22 | 1988-01-22 | ヒステリシスコンパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2565528B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997000432A1 (en) * | 1995-05-05 | 1997-01-03 | Ford Motor Company | Temperature measuring assembly |
| JP3362858B2 (ja) | 1997-02-28 | 2003-01-07 | 旭化成電子株式会社 | 磁気センサ |
| JP2007043661A (ja) * | 2005-06-30 | 2007-02-15 | Oki Electric Ind Co Ltd | 遅延回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58188922A (ja) * | 1982-04-28 | 1983-11-04 | Sony Corp | 信号比較回路 |
| JPS61156915A (ja) * | 1984-12-28 | 1986-07-16 | Oki Electric Ind Co Ltd | 閾値切替え回路 |
| JPS6221319A (ja) * | 1985-07-22 | 1987-01-29 | New Japan Radio Co Ltd | ヒステリシスコンパレ−タ |
-
1988
- 1988-01-22 JP JP63010663A patent/JP2565528B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01188016A (ja) | 1989-07-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |