JP2004274207A - バイアス電圧発生回路および差動増幅器 - Google Patents
バイアス電圧発生回路および差動増幅器 Download PDFInfo
- Publication number
- JP2004274207A JP2004274207A JP2003059675A JP2003059675A JP2004274207A JP 2004274207 A JP2004274207 A JP 2004274207A JP 2003059675 A JP2003059675 A JP 2003059675A JP 2003059675 A JP2003059675 A JP 2003059675A JP 2004274207 A JP2004274207 A JP 2004274207A
- Authority
- JP
- Japan
- Prior art keywords
- current
- transistor
- bias voltage
- circuit
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45183—Long tailed pairs
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
Abstract
【課題】差動増幅回路への参照電圧信号のコモンモード電圧が変化したときであっても、差動増幅回路内の定電流回路における定電流を確保可能なバイアス電圧発生回路および差動増幅器を実現する。
【解決手段】電流源Ｉｓｗと、トランジスタＭ１，Ｍ２で構成されるカレントミラー回路とを用いて、定電流を発生させる。その定電流をトランジスタＭ３のソースに与える。トランジスタＭ３のドレインにはトランジスタＭ４のドレイン及びゲートを接続する。トランジスタＭ３のゲートに、差動増幅回路への参照電圧信号Ｖｒｅｆを入力し、トランジスタＭ４のドレイン電位を、差動増幅回路内の定電流回路へのバイアス電圧ｂｉａｓｎとして機能させる。参照電圧信号Ｖｒｅｆの絶対値が変化しても、バイアス電圧ｂｉａｓｎが定電流回路における定電流を確保するフィードバック作用を奏する。
【選択図】 図２
【解決手段】電流源Ｉｓｗと、トランジスタＭ１，Ｍ２で構成されるカレントミラー回路とを用いて、定電流を発生させる。その定電流をトランジスタＭ３のソースに与える。トランジスタＭ３のドレインにはトランジスタＭ４のドレイン及びゲートを接続する。トランジスタＭ３のゲートに、差動増幅回路への参照電圧信号Ｖｒｅｆを入力し、トランジスタＭ４のドレイン電位を、差動増幅回路内の定電流回路へのバイアス電圧ｂｉａｓｎとして機能させる。参照電圧信号Ｖｒｅｆの絶対値が変化しても、バイアス電圧ｂｉａｓｎが定電流回路における定電流を確保するフィードバック作用を奏する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
この発明は、差動増幅器、および、差動増幅器内でバイアス電圧を発生させるバイアス電圧発生回路に関する。
【０００２】
【従来の技術】
例えば下記特許文献１においては、差動増幅回路とバイアス電圧発生回路とを含む一般的な差動増幅器（すなわち演算増幅器）の構成が示されている。
【０００３】
差動増幅器内の差動増幅回路は一般に、カレントミラー回路と、基準電流と基準電流に略同じ値のミラー電流とをそれぞれ流す、そのカレントミラー回路の二接続端にそれぞれ接続された二つのトランジスタと、それら二つのトランジスタに共通接続された定電流回路（一般に、１つのトランジスタで構成される）とで構成される。また、差動増幅器内のバイアス電圧発生回路は、差動増幅回路内の定電流回路に与えるべきバイアス電圧を発生させる。
【０００４】
差動増幅回路内の二つのトランジスタにはそれぞれ、入力電圧信号および参照電圧信号が入力される。差動増幅器は、両信号間の差動電圧を検出し、これを増幅して出力する。
【０００５】
なお、その他にこの出願の発明に関連する先行技術文献情報としては、特許文献２がある。
【０００６】
【特許文献１】
特開２００２−１２４８３５号公報
【特許文献２】
特開平７−７３４０号公報
【０００７】
【発明が解決しようとする課題】
さて、上記のような従来の差動増幅回路及びバイアス電圧発生回路では、入力電圧信号および参照電圧信号のコモンモード電圧が低下したときに、動作に不都合が生じる場合があった。
【０００８】
すなわち、入力電圧信号と参照電圧信号との間の電位差（差動電圧）に変化が無いにも拘らず、その両電圧の絶対値が低下したときに、二つのトランジスタの共通接続端の電位が低下して、差動増幅回路内の定電流回路にて流れる定電流の値が低下する場合があった。定電流回路において定電流が流れなくなると、正しく差動電圧を検出することができなくなる。
【０００９】
この発明は上記の事情に鑑みてなされたもので、差動増幅回路への参照電圧信号のコモンモード電圧が変化したときであっても、差動増幅回路内の定電流回路における定電流を確保可能なバイアス電圧発生回路および差動増幅器を提供することにある。
【００１０】
【課題を解決するための手段】
請求項１に記載の発明は、定電流を発生させる第１定電流発生部と、前記第１定電流発生部を介して第１の電位が与えられる第１電流電極と、第２電流電極と、制御電極とを含む第１導電型の第１トランジスタと、前記第１の電位とは異なる第２の電位が与えられる第１電流電極と、前記第１トランジスタの前記第２電流電極に接続された第２電流電極と、前記第１トランジスタの前記第２電流電極に接続された制御電極とを含む、前記第１導電型とは異なる第２導電型の第２トランジスタとを備え、前記定電流は、前記第１トランジスタの前記第１及び第２電流電極間及び前記第２トランジスタの前記第１及び第２電流電極間を流れ、前記第１トランジスタの前記制御電極には、電圧信号が入力され、前記第２トランジスタの前記第２電流電極での電位は、第１バイアス電圧として機能するバイアス電圧発生回路である。
【００１１】
請求項９に記載の発明は、請求項１ないし請求項４のいずれかに記載のバイアス電圧発生回路と、第１及び第２電流電極と制御電極とを含む第１０トランジスタを定電流回路として有する差動増幅回路とを備え、前記差動増幅回路には、参照電圧信号と入力電圧信号とが入力され、前記参照電圧信号は、前記電圧信号として前記第１トランジスタの前記制御電極にも入力され、前記第１バイアス電圧は、前記第１０トランジスタの前記制御電極に入力される差動増幅器である。
【００１２】
請求項１０に記載の発明は、請求項５ないし請求項８のいずれかに記載のバイアス電圧発生回路と、第１及び第２電流電極と制御電極とを含む前記第２導電型の第１１トランジスタを定電流回路として有する差動増幅回路と、第１及び第２電流電極と制御電極とを含む前記第１導電型の第１２トランジスタを他の定電流回路として有する他の差動増幅回路とを備え、前記差動増幅回路および他の差動増幅回路にはそれぞれ、参照電圧信号と入力電圧信号とがともに入力され、前記参照電圧信号は、前記電圧信号として前記第１及び第４トランジスタの前記制御電極、または、前記第１及び第８トランジスタの前記制御電極にもそれぞれ入力され、前記第１バイアス電圧は、前記第１１トランジスタの前記制御電極に入力され、前記第２バイアス電圧は、前記第１２トランジスタの前記制御電極に入力される差動増幅器である。
【００１３】
【発明の実施の形態】
＜実施の形態１＞
本実施の形態は、差動増幅回路とバイアス電圧発生回路とを含む差動増幅器であって、差動増幅回路への参照電圧信号のコモンモード電圧が変化したときであっても、バイアス電圧発生回路が差動増幅回路内の定電流回路における定電流を確保するものである。
【００１４】
図１は、本実施の形態に係る差動増幅器内の差動増幅回路を示す図である。そして、図２は、本実施の形態に係る差動増幅器内のバイアス電圧発生回路を示す図である。
【００１５】
図１に示すように、差動増幅回路は、ＰｃｈＭＯＳ（Ｐ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＰＴ１ｎ，ＰＴ２ｎ及びＮｃｈＭＯＳトランジスタＮＴ１ｎ〜ＮＴ３ｎを含んでいる。
【００１６】
ＰｃｈＭＯＳトランジスタＰＴ１ｎ，ＰＴ２ｎのソースには、共通して電源電位Ｖｄｄが与えられ、それらのゲートは互いに接続されている。ＰｃｈＭＯＳトランジスタＰＴ１ｎのゲートは、ＰｃｈＭＯＳトランジスタＰＴ１ｎのドレインに接続されるとともに、ＮｃｈＭＯＳトランジスタＮＴ１ｎのドレインにも接続されている。また、ＰｃｈＭＯＳトランジスタＰＴ２ｎのドレインは、ＮｃｈＭＯＳトランジスタＮＴ２ｎのドレインに接続されている。
【００１７】
ＮｃｈＭＯＳトランジスタＮＴ１ｎ，ＮＴ２ｎのソースには、共通してＮｃｈＭＯＳトランジスタＮＴ３ｎのドレインが接続されている。ＮｃｈＭＯＳトランジスタＮＴ３ｎのソースには接地電位ＧＮＤが与えられている。
【００１８】
ＰｃｈＭＯＳトランジスタＰＴ１ｎ，ＰＴ２ｎはカレントミラー回路を構成し、ＮｃｈＭＯＳトランジスタＮＴ１ｎのドレイン−ソース間に流れる基準電流と略同じ値のミラー電流を、ＮｃｈＭＯＳトランジスタＮＴ２ｎのドレイン−ソース間に流す。ＮｃｈＭＯＳトランジスタＮＴ１ｎのゲートには参照電圧信号Ｖｒｅｆが入力され、ＮｃｈＭＯＳトランジスタＮＴ２ｎのゲートには入力電圧信号Ｖｉｎが入力される。また、ＮｃｈＭＯＳトランジスタＮＴ３ｎのゲートには、図２のバイアス電圧発生回路で発生したバイアス電圧ｂｉａｓｎが入力される。
【００１９】
この差動増幅回路においては、ＮｃｈＭＯＳトランジスタＮＴ２ｎのドレインの電位が差動検出信号ＯＵＴｎとして機能する。そして、差動増幅器内の増幅回路（図示せず）により差動検出信号ＯＵＴｎが増幅されて、差動増幅器の出力となる。
【００２０】
図２に示すように、バイアス電圧発生回路は、ＰｃｈＭＯＳトランジスタＭ１〜Ｍ３、ＮｃｈＭＯＳトランジスタＭ４及び所定値の定電流を発生する電流源Ｉｓｗを含んでいる。なお、電流源Ｉｓｗは、例えば抵抗で構成してもよいし、その他にも、ＭＯＳトランジスタを用いた自己バイアス回路などで構成してもよい。
【００２１】
ＰｃｈＭＯＳトランジスタＭ１，Ｍ２のソースには、共通して電源電位Ｖｄｄが与えられ、それらのゲートは互いに接続されている。ＰｃｈＭＯＳトランジスタＭ１のゲートは、ＰｃｈＭＯＳトランジスタＭ１のドレインに接続されるとともに、電流源Ｉｓｗの一端にも接続されている。また、ＰｃｈＭＯＳトランジスタＭ２のドレインは、ＰｃｈＭＯＳトランジスタＭ３のソースに接続されている。
【００２２】
ＰｃｈＭＯＳトランジスタＭ３のドレインは、ＮｃｈＭＯＳトランジスタＭ４のドレイン及びゲートに接続されている。そして、ＮｃｈＭＯＳトランジスタＭ４のソース及び電流源Ｉｓｗの他端には、接地電位ＧＮＤが与えられている。
【００２３】
ＰｃｈＭＯＳトランジスタＭ１，Ｍ２はカレントミラー回路を構成し、電流源Ｉｓｗが発生させた定電流と略同じ値のミラー電流を、ＰｃｈＭＯＳトランジスタＭ３のソース−ドレイン間及びＮｃｈＭＯＳトランジスタＭ４のドレイン−ソース間に流す。すなわち、電流源Ｉｓｗと、ＰｃｈＭＯＳトランジスタＭ１，Ｍ２で構成されるカレントミラー回路とは、定電流を発生させる定電流発生部として機能する。
【００２４】
なお、ＰｃｈＭＯＳトランジスタＭ３のゲートには、図１の差動増幅回路のＮｃｈトランジスタＮＴ１ｎにも与えられた参照電圧信号Ｖｒｅｆが入力される。また、ＮｃｈＭＯＳトランジスタＭ４のドレイン電位が、バイアス電圧ｂｉａｓｎとして機能する。
【００２５】
このバイアス電圧発生回路において、参照電圧信号Ｖｒｅｆの絶対値が変化すれば、ＰｃｈＭＯＳトランジスタＭ３のゲート−ソース間電圧が変化する。これにより、ＰｃｈＭＯＳトランジスタＭ３のドレイン−ソース間における電圧降下量が変化し、バイアス電圧ｂｉａｓｎを変化させることができる。
【００２６】
例えば、電源電圧Ｖｄｄの値は１．５［Ｖ］に設定され、参照電圧信号Ｖｒｅｆの初期値は例えば０．７５［Ｖ］に設定される。このとき、参照電圧信号Ｖｒｅｆのコモンモード電圧が低下したとすれば、ＰｃｈＭＯＳトランジスタＭ３のゲート−ソース間電圧の絶対値は増加することになる。
【００２７】
すると、ＰｃｈＭＯＳトランジスタＭ３のドレイン−ソース間に流れるミラー電流を維持し続けるために、ＰｃｈＭＯＳトランジスタＭ３のドレイン−ソース間電圧の絶対値は減少する。ＰｃｈＭＯＳトランジスタＭ３のドレイン−ソース間電圧の絶対値が減少すれば、ＮｃｈＭＯＳトランジスタＭ４のドレイン電位は上昇することとなる。すなわち、バイアス電圧ｂｉａｓｎは上昇する。
【００２８】
よって、図１の差動増幅回路において、参照電圧信号Ｖｒｅｆのコモンモード電圧が低下してＮｃｈＭＯＳトランジスタＮＴ３ｎを流れる電流が減少したとしても、ＮｃｈＭＯＳトランジスタＮＴ３ｎへのバイアス電圧ｂｉａｓｎが上昇するのでＮｃｈＭＯＳトランジスタＮＴ３ｎを流れる電流が増加し、図２のバイアス電圧発生回路には、定電流回路たるＮｃｈＭＯＳトランジスタＮＴ３ｎにおける電流値を一定に保つフィードバック作用がある。
【００２９】
よって、差動増幅回路への参照電圧信号Ｖｒｅｆのコモンモード電圧が変化したときであっても、差動増幅回路内の定電流回路における定電流を確保可能なバイアス電圧発生回路及び差動増幅器を実現できる。
【００３０】
なお、本実施の形態においては、電流源Ｉｓｗで所定値の電流を発生させ、ＰｃｈＭＯＳトランジスタＭ１，Ｍ２で構成されるカレントミラー回路を介してＰｃｈＭＯＳトランジスタＭ３及びＮｃｈＭＯＳトランジスタＭ４に定電流を流すようにしている。
【００３１】
上記のフィードバック作用を得るには、ＰｃｈＭＯＳトランジスタＭ３及びＮｃｈＭＯＳトランジスタＭ４に定電流が流れればよいので、図２のバイアス電圧発生回路において、ＰｃｈＭＯＳトランジスタＭ１，Ｍ２で構成されるカレントミラー回路を省略し、電流源ＩｓｗをＰｃｈＭＯＳトランジスタＭ２の位置に配した構成としてもよい。
【００３２】
しかし、電源電位Ｖｄｄと接地電位ＧＮＤとの間の電位差が、上記の１．５［Ｖ］との例示のように小さい場合、電流源ＩｓｗをＰｃｈＭＯＳトランジスタＭ３及びＮｃｈＭＯＳトランジスタＭ４に直列に接続し、これを定電流発生部として機能させると、電流源Ｉｓｗでの電圧降下量が大きすぎてＰｃｈＭＯＳトランジスタＭ３及びＮｃｈＭＯＳトランジスタＭ４の動作電圧が確保されずに両トランジスタが動作しない可能性がある。
【００３３】
本実施の形態に示したバイアス電圧発生回路のように、電流源Ｉｓｗにて発生した電流と略同じ値のミラー電流をカレントミラー回路を介してＰｃｈＭＯＳトランジスタＭ３及びＮｃｈＭＯＳトランジスタＭ４に流すようにすれば、たとえ電源電位Ｖｄｄと接地電位ＧＮＤとの間の電位差が小さい場合であっても、電流源Ｉｓｗでの電圧降下量がＰｃｈＭＯＳトランジスタＭ３及びＮｃｈＭＯＳトランジスタＭ４の動作電圧に影響を及ぼすことがない。よって、動作信頼性の高いバイアス電圧発生回路を実現できる。
【００３４】
＜実施の形態２＞
本実施の形態は、実施の形態１に係る差動増幅器の変形例であって、実施の形態１における差動増幅回路及びバイアス電圧発生回路の構成を変えたものである。
【００３５】
図３は、本実施の形態に係る差動増幅器内の差動増幅回路を示す図である。そして、図４は、本実施の形態に係る差動増幅器内のバイアス電圧発生回路を示す図である。
【００３６】
図３に示すように、差動増幅回路は、ＮｃｈＭＯＳトランジスタＮＴ１ｐ，ＮＴ２ｐ及びＰｃｈＭＯＳトランジスタＰＴ１ｐ〜ＰＴ３ｐを含んでいる。
【００３７】
ＮｃｈＭＯＳトランジスタＮＴ１ｐ，ＮＴ２ｐのソースには、共通して接地電位ＧＮＤが与えられ、それらのゲートは互いに接続されている。ＮｃｈＭＯＳトランジスタＮＴ１ｐのゲートは、ＮｃｈＭＯＳトランジスタＮＴ１ｐのドレインに接続されるとともに、ＰｃｈＭＯＳトランジスタＰＴ１ｐのドレインにも接続されている。また、ＮｃｈＭＯＳトランジスタＮＴ２ｐのドレインは、ＰｃｈＭＯＳトランジスタＰＴ２ｐのドレインに接続されている。
【００３８】
ＰｃｈＭＯＳトランジスタＰＴ１ｐ，ＰＴ２ｐのソースには、共通してＰｃｈＭＯＳトランジスタＰＴ３ｐのドレインが接続されている。ＰｃｈＭＯＳトランジスタＰＴ３ｐのソースには電源電位Ｖｄｄが与えられている。
【００３９】
ＮｃｈＭＯＳトランジスタＮＴ１ｐ，ＮＴ２ｐはカレントミラー回路を構成し、ＰｃｈＭＯＳトランジスタＰＴ１ｐのドレイン−ソース間に流れる基準電流と略同じ値のミラー電流を、ＰｃｈＭＯＳトランジスタＰＴ２ｐのドレイン−ソース間に流す。ＰｃｈＭＯＳトランジスタＰＴ１ｐのゲートには参照電圧信号Ｖｒｅｆが入力され、ＰｃｈＭＯＳトランジスタＰＴ２ｐのゲートには入力電圧信号Ｖｉｎが入力される。また、ＰｃｈＭＯＳトランジスタＰＴ３ｐのゲートには、図４のバイアス電圧発生回路で発生したバイアス電圧ｂｉａｓｐが入力される。
【００４０】
この差動増幅回路においては、ＰｃｈＭＯＳトランジスタＰＴ２ｐのドレインの電位が差動検出信号ＯＵＴｐとして機能する。そして、差動増幅器内の増幅回路（図示せず）により差動検出信号ＯＵＴｐが増幅されて、差動増幅器の出力となる。
【００４１】
図４に示すように、バイアス電圧発生回路は、ＰｃｈＭＯＳトランジスタＭ１，Ｍ２，Ｍ１０、ＮｃｈＭＯＳトランジスタＭ４，Ｍ８，Ｍ９及び所定値の定電流を発生する電流源Ｉｓｗを含んでいる。なお、電流源Ｉｓｗは、実施の形態１にて述べたと同様、例えば抵抗で構成してもよいし、その他にも、ＭＯＳトランジスタを用いた自己バイアス回路などで構成してもよい。
【００４２】
ＰｃｈＭＯＳトランジスタＭ１，Ｍ２のソースには、共通して電源電位Ｖｄｄが与えられ、それらのゲートは互いに接続されている。ＰｃｈＭＯＳトランジスタＭ１のゲートは、ＰｃｈＭＯＳトランジスタＭ１のドレインに接続されるとともに、電流源Ｉｓｗの一端にも接続されている。また、ＰｃｈＭＯＳトランジスタＭ２のドレインは、ＮｃｈＭＯＳトランジスタＭ４のドレイン及びゲートに接続されている。そして、ＮｃｈＭＯＳトランジスタＭ４のソース及び電流源Ｉｓｗの他端には、接地電位ＧＮＤが与えられている。
【００４３】
ＮｃｈＭＯＳトランジスタＭ８のソースは、ＮｃｈＭＯＳトランジスタＭ４のソースに接続されている。ＮｃｈＭＯＳトランジスタＭ８のゲートは、ＮｃｈＭＯＳトランジスタＭ４のゲートに接続されている。ＮｃｈＭＯＳトランジスタＭ８のドレインは、ＮｃｈＭＯＳトランジスタＭ９のソースに接続されている。
【００４４】
ＮｃｈＭＯＳトランジスタＭ９のドレインは、ＰｃｈＭＯＳトランジスタＭ１０のドレイン及びゲートに接続されている。そして、ＰｃｈＭＯＳトランジスタＭ１０のソースには、電源電位Ｖｄｄが与えられている。
【００４５】
ＰｃｈＭＯＳトランジスタＭ１，Ｍ２はカレントミラー回路を構成し、電流源Ｉｓｗが発生させた定電流と略同じ値のミラー電流を、ＮｃｈＭＯＳトランジスタＭ４のドレイン−ソース間に流す。また、ＮｃｈＭＯＳトランジスタＭ４，Ｍ８もカレントミラー回路を構成し、ＮｃｈＭＯＳトランジスタＭ４に流れたミラー電流と略同じ値のミラー電流を、ＰｃｈＭＯＳトランジスタＭ１０のソース−ドレイン間及びＮｃｈＭＯＳトランジスタＭ９のドレイン−ソース間に流す。
【００４６】
すなわち、電流源Ｉｓｗと、ＰｃｈＭＯＳトランジスタＭ１，Ｍ２で構成されるカレントミラー回路と、ＮｃｈＭＯＳトランジスタＭ４，Ｍ８で構成されるカレントミラー回路とは、定電流を発生させる定電流発生部として機能する。
【００４７】
なお、ＮｃｈＭＯＳトランジスタＭ９のゲートには、図３の差動増幅回路のＰｃｈＭＯＳトランジスタＰＴ１ｐにも与えられた参照電圧信号Ｖｒｅｆが入力される。また、ＰｃｈＭＯＳトランジスタＭ１０のドレイン電位が、バイアス電圧ｂｉａｓｐとして機能する。
【００４８】
このバイアス電圧発生回路において、参照電圧信号Ｖｒｅｆの絶対値が変化すれば、ＮｃｈＭＯＳトランジスタＭ９のゲート−ソース間電圧が変化する。これにより、ＮｃｈＭＯＳトランジスタＭ９のドレイン−ソース間における電圧降下量が変化し、バイアス電圧ｂｉａｓｐを変化させることができる。
【００４９】
例えば、電源電圧Ｖｄｄの値は１．５［Ｖ］に設定され、参照電圧信号Ｖｒｅｆの初期値は例えば０．７５［Ｖ］に設定される。このとき、参照電圧信号Ｖｒｅｆのコモンモード電圧が低下したとすれば、ＮｃｈＭＯＳトランジスタＭ９のゲート−ソース間電圧の絶対値は減少することになる。
【００５０】
すると、ＮｃｈＭＯＳトランジスタＭ９のドレイン−ソース間に流れるミラー電流を維持し続けるために、ＮｃｈＭＯＳトランジスタＭ９のドレイン−ソース間電圧の絶対値は増加する。ＮｃｈＭＯＳトランジスタＭ９のドレイン−ソース間電圧の絶対値が増加すれば、ＰｃｈＭＯＳトランジスタＭ１０のドレイン電位は上昇することとなる。すなわち、バイアス電圧ｂｉａｓｐは上昇する。
【００５１】
よって、図３の差動増幅回路において、参照電圧信号Ｖｒｅｆのコモンモード電圧が低下してＰｃｈＭＯＳトランジスタＰＴ３ｐを流れる電流が増加したとしても、ＰｃｈＭＯＳトランジスタＰＴ３ｐへのバイアス電圧ｂｉａｓｐが上昇するのでＰｃｈＭＯＳトランジスタＰＴ３ｐを流れる電流が抑制され、図４のバイアス電圧発生回路には、定電流回路たるＰｃｈＭＯＳトランジスタＰＴ３ｐにおける電流値を一定に保つフィードバック作用がある。
【００５２】
よって、差動増幅回路への参照電圧信号Ｖｒｅｆのコモンモード電圧が変化したときであっても、差動増幅回路内の定電流回路における定電流を確保可能なバイアス電圧発生回路及び差動増幅器を実現できる。
【００５３】
なお、本実施の形態においても、電流源Ｉｓｗにて発生した電流と略同じ値のミラー電流を２つのカレントミラー回路を介してＮｃｈＭＯＳトランジスタＭ９及びＰｃｈＭＯＳトランジスタＭ１０に流すようにしている。これにより、たとえ電源電位Ｖｄｄと接地電位ＧＮＤとの間の電位差が小さい場合であっても、実施の形態１の場合と同様、電流源Ｉｓｗでの電圧降下量がＮｃｈＭＯＳトランジスタＭ９及びＰｃｈＭＯＳトランジスタＭ１０の動作電圧に影響を及ぼすことがない。よって、動作信頼性の高いバイアス電圧発生回路を実現できる。
【００５４】
＜実施の形態３＞
本実施の形態は、実施の形態１と２とを組み合わせた差動増幅器である。
【００５５】
本実施の形態においては、図１および図３に記載の差動増幅回路をともに用いる。また、図５は、本実施の形態に係る差動増幅器内のバイアス電圧発生回路を示す図である。
【００５６】
図５に示すように、バイアス電圧発生回路は、ＰｃｈＭＯＳトランジスタＭ１〜Ｍ３，Ｍ５，Ｍ１０、ＮｃｈＭＯＳトランジスタＭ４，Ｍ７〜Ｍ９及び所定値の定電流を発生する電流源Ｉｓｗを含んでいる。なお、電流源Ｉｓｗは、実施の形態１にて述べたと同様、例えば抵抗で構成してもよいし、その他にも、ＭＯＳトランジスタを用いた自己バイアス回路などで構成してもよい。
【００５７】
ＰｃｈＭＯＳトランジスタＭ１〜Ｍ３、ＮｃｈＭＯＳトランジスタＭ４及び電流源Ｉｓｗの回路構成は、図２のバイアス電圧発生回路の場合と全く同じであるので、その説明は省略する。
【００５８】
ＰｃｈＭＯＳトランジスタＭ５のソースには電源電位Ｖｄｄが与えられ、そのゲートはＰｃｈＭＯＳトランジスタＭ１のゲートに接続されている。また、ＰｃｈＭＯＳトランジスタＭ５のドレインは、ＮｃｈＭＯＳトランジスタＭ７のドレイン及びゲートに接続されている。そして、ＮｃｈＭＯＳトランジスタＭ７のソースには、接地電位ＧＮＤが与えられている。
【００５９】
ＮｃｈＭＯＳトランジスタＭ８のソースは、ＮｃｈＭＯＳトランジスタＭ７のソースに接続されている。ＮｃｈＭＯＳトランジスタＭ８のゲートは、ＮｃｈＭＯＳトランジスタＭ７のゲートに接続されている。ＮｃｈＭＯＳトランジスタＭ８のドレインは、ＮｃｈＭＯＳトランジスタＭ９のソースに接続されている。
【００６０】
ＮｃｈＭＯＳトランジスタＭ９のドレインは、ＰｃｈＭＯＳトランジスタＭ１０のドレイン及びゲートに接続されている。そして、ＰｃｈＭＯＳトランジスタＭ１０のソースには、電源電位Ｖｄｄが与えられている。
【００６１】
ＰｃｈＭＯＳトランジスタＭ１，Ｍ２はカレントミラー回路を構成し、電流源Ｉｓｗが発生させた定電流と略同じ値のミラー電流を、ＰｃｈＭＯＳトランジスタＭ３のソース−ドレイン間及びＮｃｈＭＯＳトランジスタＭ４のドレイン−ソース間に流す。すなわち、電流源Ｉｓｗと、ＰｃｈＭＯＳトランジスタＭ１，Ｍ２で構成されるカレントミラー回路とは、定電流を発生させる第１の定電流発生部として機能する。
【００６２】
なお、ＰｃｈＭＯＳトランジスタＭ３のゲートには、図１の差動増幅回路のＮｃｈＭＯＳトランジスタＮＴ１ｎ及び図３の差動増幅回路のＰｃｈＭＯＳトランジスタＰＴ１ｐにも与えられた参照電圧信号Ｖｒｅｆが入力される。また、ＮｃｈＭＯＳトランジスタＭ４のドレイン電位が、図１の差動増幅回路のＮｃｈＭＯＳトランジスタＮＴ３ｎへのバイアス電圧ｂｉａｓｎとして機能する。
【００６３】
また、ＰｃｈＭＯＳトランジスタＭ１，Ｍ５はカレントミラー回路を構成し、電流源Ｉｓｗが発生させた定電流と略同じ値のミラー電流を、ＮｃｈＭＯＳトランジスタＭ７のドレイン−ソース間に流す。また、ＮｃｈＭＯＳトランジスタＭ７，Ｍ８もカレントミラー回路を構成し、ＮｃｈＭＯＳトランジスタＭ７に流れたミラー電流と略同じ値のミラー電流を、ＰｃｈＭＯＳトランジスタＭ１０のソース−ドレイン間及びＮｃｈＭＯＳトランジスタＭ９のドレイン−ソース間に流す。
【００６４】
すなわち、電流源Ｉｓｗと、ＰｃｈＭＯＳトランジスタＭ１，Ｍ５で構成されるカレントミラー回路と、ＮｃｈＭＯＳトランジスタＭ７，Ｍ８で構成されるカレントミラー回路とは、定電流を発生させる第２の定電流発生部として機能する。
【００６５】
なお、ＮｃｈＭＯＳトランジスタＭ９のゲートには、図１の差動増幅回路のＮｃｈＭＯＳトランジスタＮＴ１ｎ及び図３の差動増幅回路のＰｃｈＭＯＳトランジスタＰＴ１ｐにも与えられた参照電圧信号Ｖｒｅｆが入力される。また、ＰｃｈＭＯＳトランジスタＭ１０のドレイン電位が、バイアス電圧ｂｉａｓｐとして機能する。
【００６６】
すなわち、このバイアス電圧発生回路において、ＰｃｈＭＯＳトランジスタＭ１〜Ｍ３、ＮｃｈＭＯＳトランジスタＭ４及び電流源Ｉｓｗは、図２のバイアス電圧発生回路として機能し、ＰｃｈＭＯＳトランジスタＭ１，Ｍ５，Ｍ１０、ＮｃｈＭＯＳトランジスタＭ７〜Ｍ９及び電流源Ｉｓｗは、図４と同様のバイアス電圧発生回路として機能する。
【００６７】
本実施の形態によれば、ＰｃｈＭＯＳトランジスタＭ３及びＮｃｈＭＯＳトランジスタＭ４とは導電型が逆の関係となっているＮｃｈＭＯＳトランジスタＭ９及びＰｃｈＭＯＳトランジスタＭ１０を備える。よって、図５のバイアス電圧発生回路には、図１の差動増幅回路の定電流回路たるＮｃｈＭＯＳトランジスタＮＴ３ｎにおける電流値を一定に保つフィードバック作用と、図３の差動増幅回路の定電流回路たるＰｃｈＭＯＳトランジスタＰＴ３ｐにおける電流値を一定に保つフィードバック作用とがある。これにより、差動増幅回路への参照電圧信号Ｖｒｅｆのコモンモード電圧が変化したときであっても、差動増幅回路内の定電流回路における定電流を確保可能なバイアス電圧発生回路及び差動増幅器を実現できる。
【００６８】
つまり、図１及び図３の差動増幅回路への参照電圧信号Ｖｒｅｆのコモンモード電圧が変化したときであっても、定電流回路たるＮｃｈＭＯＳトランジスタＮＴ３ｎ及びＰｃｈＭＯＳトランジスタＰＴ３ｐにおける定電流を確保可能な差動増幅器を実現できる。
【００６９】
また、本実施の形態に係る差動増幅器は、互いに導電型の異なるＮｃｈＭＯＳトランジスタＮＴ３ｎ及びＰｃｈＭＯＳトランジスタＰＴ３ｐをそれぞれ含む図１及び図３の差動増幅回路を備えている。よって、参照電圧信号Ｖｒｅｆの変動に応じて、ＮｃｈＭＯＳトランジスタＮＴ３ｎ及びＰｃｈＭＯＳトランジスタＰＴ３ｐの一方を流れる定電流に影響があったとしても、その他方を流れる定電流の安定性は向上する。
【００７０】
例えば、参照電圧信号Ｖｒｅｆのコモンモード電圧が大幅に低下したとすれば、上記のようなフィードバック作用は働くものの、図１の差動増幅回路においては、ＮｃｈＭＯＳトランジスタＮＴ３ｎに流れる電流の減少を招く可能性がある。あるいは、ＮｃｈＭＯＳトランジスタＮＴ３ｎの閾値電圧が確保されずに、ＮｃｈＭＯＳトランジスタＮＴ３ｎが動作停止を起こしてしまう可能性もある。よって、ＮｃｈＭＯＳトランジスタＮＴ３ｎでの定電流の確保が困難な場合が考えられる。
【００７１】
一方、図３の差動増幅回路においては、参照電圧信号Ｖｒｅｆの大幅な低下は、ＰｃｈＭＯＳトランジスタＰＴ３ｐに流れる電流の増加を招くだけである。よって、フィードバック作用によりその電流の増加を抑止しやすく、ＰｃｈＭＯＳトランジスタＰＴ３ｐでの定電流の確保は比較的容易である。
【００７２】
逆に、参照電圧信号Ｖｒｅｆのコモンモード電圧が大幅に上昇した場合は、ＰｃｈＭＯＳトランジスタＰＴ３ｐでの定電流確保が比較的困難となり、ＮｃｈＭＯＳトランジスタＮＴ３ｎでの定電流の確保は比較的容易となる。
【００７３】
すなわち、図１及び図３の差動増幅回路の一方の動作信頼性がたとえ低下した場合であっても、他方の動作信頼性が向上するので、参照電圧信号Ｖｒｅｆの変動の傾向に応じて、より動作信頼性の高い差動増幅回路の信号を採用して、確実な差動電圧検出を行うことが可能である。
【００７４】
なお、本実施の形態においても、電流源Ｉｓｗにて発生した電流と略同じ値のミラー電流をカレントミラー回路を介してＰｃｈＭＯＳトランジスタＭ３及びＮｃｈＭＯＳトランジスタＭ４に流すようにし、電流源Ｉｓｗにて発生した電流と略同じ値のミラー電流を２つのカレントミラー回路を介してＮｃｈＭＯＳトランジスタＭ９及びＰｃｈＭＯＳトランジスタＭ１０に流すようにしている。これにより、たとえ電源電位Ｖｄｄと接地電位ＧＮＤとの間の電位差が小さい場合であっても、実施の形態１及び２の場合と同様、電流源Ｉｓｗでの電圧降下量が、ＰｃｈＭＯＳトランジスタＭ３及びＮｃｈＭＯＳトランジスタＭ４並びにＮｃｈＭＯＳトランジスタＭ９及びＰｃｈＭＯＳトランジスタＭ１０の動作電圧に影響を及ぼすことがない。よって、動作信頼性の高いバイアス電圧発生回路を実現できる。
【００７５】
なお、図６に示すように、ＰｃｈＭＯＳトランジスタＭ１，Ｍ５で構成されるカレントミラー回路と、ＮｃｈＭＯＳトランジスタＭ７，Ｍ８で構成されるカレントミラー回路との間に、ＰｃｈＭＯＳトランジスタＭ６を介在させ、そのソース−ドレイン間にＰｃｈＭＯＳトランジスタＭ５からのミラー電流を流してもよい。
【００７６】
ＰｃｈＭＯＳトランジスタＭ６のゲートには、固定値たる固定電圧信号Ｖｒｅｆａが入力される。この固定電圧信号Ｖｒｅｆａには、参照電圧信号Ｖｒｅｆの初期値と同じ値を採用しておけばよい（Ｖｄｄを例えば１．５［Ｖ］に設定する場合ならば、例えば０．７５［Ｖ］に設定すればよい）。固定電圧信号Ｖｒｅｆａの生成には例えば、電源電位Ｖｄｄと接地電位ＧＮＤとの間に設けられた抵抗の一部の電位を取り出す手法を採用すれば良い。
【００７７】
あるいは、固定電圧信号Ｖｒｅｆａの代わりに参照電圧信号ＶｒｅｆをＰｃｈＭＯＳトランジスタＭ６のゲートに入力してもよい。
【００７８】
この場合、ＰｃｈＭＯＳトランジスタＭ２の電気特性とＰｃｈＭＯＳトランジスタＭ５の電気特性とを整合させ、ＰｃｈＭＯＳトランジスタＭ３の電気特性とＰｃｈＭＯＳトランジスタＭ６の電気特性とを整合させ、ＮｃｈＭＯＳトランジスタＭ４の電気特性とＮｃｈＭＯＳトランジスタＭ７の電気特性とを整合させ、固定電圧信号Ｖｒｅｆａの値を参照電圧信号Ｖｒｅｆと略同じ値にしておけば、ＰｃｈＭＯＳトランジスタＭ３を通過するミラー電流の流れる経路の電気特性とＰｃｈＭＯＳトランジスタＭ６を通過するミラー電流の流れる経路の電気特性とを高精度に整合させることができる。これにより、両ミラー電流を高精度に一致させることができる。
【００７９】
なお、固定電圧信号Ｖｒｅｆａにしておけば、ＰｃｈＭＯＳトランジスタＭ６を流れる電流を一定値に固定することができる。
【００８０】
＜実施の形態４＞
本実施の形態は、実施の形態２に係るバイアス電圧発生回路の変形例であって、ＰｃｈＭＯＳトランジスタＭ１，Ｍ２で構成されるカレントミラー回路と、ＮｃｈＭＯＳトランジスタＭ４，Ｍ８で構成されるカレントミラー回路との間に、ＮｃｈＭＯＳトランジスタＭ１１を介在させ、そのソース−ドレイン間にＰｃｈＭＯＳトランジスタＭ２からのミラー電流を流したものである。
【００８１】
図７は、本実施の形態に係る差動増幅器内のバイアス電圧発生回路を示す図である。ＮｃｈＭＯＳトランジスタＭ１１のゲートには、固定値たる固定電圧信号Ｖｒｅｆａが入力される。この固定電圧信号Ｖｒｅｆａには、参照電圧信号Ｖｒｅｆの初期値と同じ値を採用しておけばよい（Ｖｄｄを例えば１．５［Ｖ］に設定する場合ならば、例えば０．７５［Ｖ］に設定すればよい）。固定電圧信号Ｖｒｅｆａの生成には例えば、電源電位Ｖｄｄと接地電位ＧＮＤとの間に設けられた抵抗の一部の電位を取り出す手法を採用すれば良い。
【００８２】
あるいは、固定電圧信号Ｖｒｅｆａの代わりに参照電圧信号ＶｒｅｆをＮｃｈＭＯＳトランジスタＭ１１のゲートに入力してもよい。
【００８３】
図６の場合と同様、ＰｃｈＭＯＳトランジスタＭ２の電気特性とＰｃｈＭＯＳトランジスタＭ１０の電気特性とを整合させ、ＮｃｈＭＯＳトランジスタＭ９の電気特性とＮｃｈＭＯＳトランジスタＭ１１の電気特性とを整合させ、固定電圧信号Ｖｒｅｆａの値を参照電圧信号Ｖｒｅｆと略同じ値にしておけば、ＮｃｈＭＯＳトランジスタＭ９を通過するミラー電流の流れる経路の電気特性とＮｃｈＭＯＳトランジスタＭ１１を通過するミラー電流の流れる経路の電気特性とを高精度に整合させることができる。これにより、両ミラー電流を高精度に一致させることができる。
【００８４】
なお、固定電圧信号Ｖｒｅｆａにしておけば、ＮｃｈＭＯＳトランジスタＭ１１を流れる電流を一定値に固定することができる。
【００８５】
その他の点については、実施の形態２に係る差動増幅器内のバイアス電圧発生回路と同様のため、説明を省略する。
【００８６】
＜実施の形態５＞
本実施の形態も実施の形態３と同様、バイアス電圧ｂｉａｓｎ及びｂｉａｓｐをともに発生可能な差動増幅器である。ただし、本実施の形態においては、図５や図６の場合のようにバイアス電圧ｂｉａｓｎを発生させるＮｃｈＭＯＳトランジスタＭ４と別にカレントミラー回路を設けるのではなく、ＮｃｈＭＯＳトランジスタＭ４にカレントミラー回路の役割も担わせる。
【００８７】
図８は、本実施の形態に係る差動増幅器内のバイアス電圧発生回路を示す図である。図８に示すように、バイアス電圧発生回路は、ＰｃｈＭＯＳトランジスタＭ１〜Ｍ３，Ｍ１０、ＮｃｈＭＯＳトランジスタＭ４，Ｍ８，Ｍ９及び所定値の定電流を発生する電流源Ｉｓｗを含んでいる。なお、電流源Ｉｓｗは、実施の形態１にて述べたと同様、例えば抵抗で構成してもよいし、その他にも、ＭＯＳトランジスタを用いた自己バイアス回路などで構成してもよい。
【００８８】
ＰｃｈＭＯＳトランジスタＭ１〜Ｍ３、ＮｃｈＭＯＳトランジスタＭ４及び電流源Ｉｓｗの回路構成は、図２のバイアス電圧発生回路の場合と全く同じであるので、その説明は省略する。また、ＮｃｈＭＯＳトランジスタＭ８，Ｍ９及びＰｃｈＭＯＳトランジスタＭ１０の回路構成は図４のバイアス電圧発生回路の場合と全く同じであるので、その説明も省略する。
【００８９】
本実施の形態の場合、ＮｃｈＭＯＳトランジスタＭ４のドレイン電位は、図１の差動増幅回路のＮｃｈＭＯＳトランジスタＮＴ３ｎへのバイアス電圧ｂｉａｓｎとして機能する。それとともに、ＮｃｈＭＯＳトランジスタＭ４及びＭ８がカレントミラー回路を構成し、ＮｃｈＭＯＳトランジスタＭ４に流れたミラー電流と略同じ値のミラー電流を、ＰｃｈＭＯＳトランジスタＭ１０のソース−ドレイン間及びＮｃｈＭＯＳトランジスタＭ９のドレイン−ソース間に流す。そして、ＰｃｈＭＯＳトランジスタＭ１０のドレイン電位は、図３の差動増幅回路のＰｃｈＭＯＳトランジスタＰＴ３ｐへのバイアス電圧ｂｉａｓｐとして機能する。
【００９０】
本実施の形態によれば、ＰｃｈＭＯＳトランジスタＭ３及びＮｃｈＭＯＳトランジスタＭ４とは導電型が逆の関係となっているＮｃｈＭＯＳトランジスタＭ９及びＰｃｈＭＯＳトランジスタＭ１０を備える。よって、図８のバイアス電圧発生回路には、図５や図６の場合と同様、図１の差動増幅回路の定電流回路たるＮｃｈＭＯＳトランジスタＮＴ３ｎにおける電流値を一定に保つフィードバック作用と、図３の差動増幅回路の定電流回路たるＰｃｈＭＯＳトランジスタＰＴ３ｐにおける電流値を一定に保つフィードバック作用とがある。これにより、差動増幅回路への参照電圧信号Ｖｒｅｆのコモンモード電圧が変化したときであっても、差動増幅回路内の定電流回路における定電流を確保可能なバイアス電圧発生回路及び差動増幅器を実現できる。
【００９１】
つまり、図１及び図３の差動増幅回路への参照電圧信号Ｖｒｅｆのコモンモード電圧が変化したときであっても、定電流回路たるＮｃｈＭＯＳトランジスタＮＴ３ｎ及びＰｃｈＭＯＳトランジスタＰＴ３ｐにおける定電流を確保可能な差動増幅器を実現できる。
【００９２】
また、本実施の形態に係る差動増幅器は、互いに導電型の異なるＮｃｈＭＯＳトランジスタＮＴ３ｎ及びＰｃｈＭＯＳトランジスタＰＴ３ｐをそれぞれ含む図１及び図３の差動増幅回路を備えている。よって、参照電圧信号Ｖｒｅｆの変動に応じて、ＮｃｈＭＯＳトランジスタＮＴ３ｎ及びＰｃｈＭＯＳトランジスタＰＴ３ｐの一方を流れる定電流に影響があったとしても、その他方を流れる定電流の安定性は向上する。
【００９３】
すなわち、図１及び図３の差動増幅回路の一方の動作信頼性がたとえ低下した場合であっても、他方の動作信頼性が向上するので、参照電圧信号Ｖｒｅｆの変動の傾向に応じて、より動作信頼性の高い差動増幅回路の信号を採用して、確実な差動電圧検出を行うことが可能である。
【００９４】
＜変形例＞
上記実施の形態１乃至５においては、トランジスタとしてＭＯＳトランジスタを採用していたが、この他にも例えばバイポーラトランジスタ等を採用しても良い。その場合も上記と同様の効果がある。
【００９５】
また、図２のバイアス電圧発生回路において、ＰｃｈＭＯＳトランジスタＭ１〜Ｍ３を全てＮｃｈＭＯＳトランジスタに置き換え、ＮｃｈＭＯＳトランジスタＭ４をＰｃｈＭＯＳトランジスタに置き換え、電源電位Ｖｄｄと接地電位ＧＮＤとを入れ替えて、電流源Ｉｓｗで発生する定電流の流れる向きを逆にすれば、バイアス電圧ｂｉａｓｎをバイアス電圧ｂｉａｓｐとして機能させることができる。
【００９６】
同様のことは、図４〜図８のバイアス電圧発生回路にも当てはまる。
【００９７】
【発明の効果】
請求項１に記載の発明によれば、第１定電流発生部において発生した定電流が第１トランジスタの前記第１及び第２電流電極間及び前記第２トランジスタの前記第１及び第２電流電極間を流れる。また、第１トランジスタの制御電極には、電圧信号が入力され、第２トランジスタの第２電流電極での電位は、第１バイアス電圧として機能する。このバイアス電圧発生回路において、第１トランジスタの制御電極に入力される電圧信号として差動増幅器内の差動増幅回路への参照電圧信号を採用し、第１バイアス電圧を、差動増幅回路に含まれる定電流回路へのバイアス電圧として機能させる。すると、参照電圧信号の絶対値が変化すれば、第１トランジスタにおける電圧降下量が変化し、第１バイアス電圧を変化させることができる。すなわち、このバイアス電圧発生回路には、差動増幅回路に含まれる定電流回路における電流値を一定に保つフィードバック作用がある。よって、差動増幅回路への参照電圧信号のコモンモード電圧が変化したときであっても、差動増幅回路内の定電流回路における定電流を確保可能なバイアス電圧発生回路を実現できる。
【００９８】
請求項９に記載の発明によれば、請求項１ないし請求項４のいずれかに記載のバイアス電圧発生回路と差動増幅回路とを備える。そして、差動増幅回路への参照電圧信号は、第１トランジスタの制御電極にも入力され、第１バイアス電圧は、定電流回路たる第１０トランジスタの制御電極に入力される。バイアス電圧発生回路には、差動増幅回路に含まれる定電流回路における電流値を一定に保つフィードバック作用がある。よって、差動増幅回路への参照電圧信号のコモンモード電圧が変化したときであっても、差動増幅回路内の定電流回路における定電流を確保可能な差動増幅器を実現できる。
【００９９】
請求項１０に記載の発明によれば、請求項５ないし請求項８のいずれかに記載のバイアス電圧発生回路と差動増幅回路と他の差動増幅回路とを備える。そして、差動増幅回路および他の差動増幅回路への参照電圧信号は、第１及び第４トランジスタの制御電極、または、第１及び第８トランジスタの制御電極にも入力され、第１バイアス電圧は、定電流回路たる第１１トランジスタの制御電極に入力される。また、第２バイアス電圧は、他の定電流回路たる第１２トランジスタの制御電極に入力される。このバイアス電圧発生回路には、差動増幅回路内の定電流回路における電流値、及び、他の差動増幅回路内の他の定電流回路における電流値を一定に保つフィードバック作用がある。つまり、差動増幅回路及び他の差動増幅回路への参照電圧信号のコモンモード電圧が変化したときであっても、定電流回路及び他の定電流回路における定電流を確保可能な差動増幅器を実現できる。また、本請求項に係る差動増幅器は、互いに導電型の異なる定電流回路及び他の定電流回路をそれぞれ含む差動増幅回路及び他の差動増幅回路を備えている。よって、参照電圧信号の変動に応じて、定電流回路及び他の定電流回路の一方を流れる定電流に影響があったとしても、その他方を流れる定電流の安定性は向上する。すなわち、差動増幅回路及び他の差動増幅回路の一方の動作信頼性がたとえ低下した場合であっても、他方の動作信頼性が向上するので、参照電圧信号の変動の傾向に応じて、より動作信頼性の高い差動増幅回路の信号を採用して、確実な差動電圧検出を行うことが可能である。
【図面の簡単な説明】
【図１】実施の形態１に係る差動増幅器の差動増幅回路を示す図である。
【図２】実施の形態１に係る差動増幅器のバイアス電圧発生回路を示す図である。
【図３】実施の形態２に係る差動増幅器の差動増幅回路を示す図である。
【図４】実施の形態２に係る差動増幅器のバイアス電圧発生回路を示す図である。
【図５】実施の形態３に係る差動増幅器のバイアス電圧発生回路を示す図である。
【図６】実施の形態３に係る差動増幅器のバイアス電圧発生回路の変形例を示す図である。
【図７】実施の形態４に係る差動増幅器のバイアス電圧発生回路を示す図である。
【図８】実施の形態５に係る差動増幅器のバイアス電圧発生回路を示す図である。
【符号の説明】
Ｍ１〜Ｍ３，Ｍ５，Ｍ６，Ｍ１０，ＰＴ１ｎ，ＰＴ１ｎ，ＰＴ１ｐ〜ＰＴ３ｐＰｃｈＭＯＳトランジスタ、Ｍ４，Ｍ７〜Ｍ９，Ｍ１１，ＮＴ１ｐ，ＮＴ２ｐ，ＮＴ１ｎ〜ＮＴ３ｎ ＮｃｈＭＯＳトランジスタ、Ｉｓｗ 電流源。
【発明の属する技術分野】
この発明は、差動増幅器、および、差動増幅器内でバイアス電圧を発生させるバイアス電圧発生回路に関する。
【０００２】
【従来の技術】
例えば下記特許文献１においては、差動増幅回路とバイアス電圧発生回路とを含む一般的な差動増幅器（すなわち演算増幅器）の構成が示されている。
【０００３】
差動増幅器内の差動増幅回路は一般に、カレントミラー回路と、基準電流と基準電流に略同じ値のミラー電流とをそれぞれ流す、そのカレントミラー回路の二接続端にそれぞれ接続された二つのトランジスタと、それら二つのトランジスタに共通接続された定電流回路（一般に、１つのトランジスタで構成される）とで構成される。また、差動増幅器内のバイアス電圧発生回路は、差動増幅回路内の定電流回路に与えるべきバイアス電圧を発生させる。
【０００４】
差動増幅回路内の二つのトランジスタにはそれぞれ、入力電圧信号および参照電圧信号が入力される。差動増幅器は、両信号間の差動電圧を検出し、これを増幅して出力する。
【０００５】
なお、その他にこの出願の発明に関連する先行技術文献情報としては、特許文献２がある。
【０００６】
【特許文献１】
特開２００２−１２４８３５号公報
【特許文献２】
特開平７−７３４０号公報
【０００７】
【発明が解決しようとする課題】
さて、上記のような従来の差動増幅回路及びバイアス電圧発生回路では、入力電圧信号および参照電圧信号のコモンモード電圧が低下したときに、動作に不都合が生じる場合があった。
【０００８】
すなわち、入力電圧信号と参照電圧信号との間の電位差（差動電圧）に変化が無いにも拘らず、その両電圧の絶対値が低下したときに、二つのトランジスタの共通接続端の電位が低下して、差動増幅回路内の定電流回路にて流れる定電流の値が低下する場合があった。定電流回路において定電流が流れなくなると、正しく差動電圧を検出することができなくなる。
【０００９】
この発明は上記の事情に鑑みてなされたもので、差動増幅回路への参照電圧信号のコモンモード電圧が変化したときであっても、差動増幅回路内の定電流回路における定電流を確保可能なバイアス電圧発生回路および差動増幅器を提供することにある。
【００１０】
【課題を解決するための手段】
請求項１に記載の発明は、定電流を発生させる第１定電流発生部と、前記第１定電流発生部を介して第１の電位が与えられる第１電流電極と、第２電流電極と、制御電極とを含む第１導電型の第１トランジスタと、前記第１の電位とは異なる第２の電位が与えられる第１電流電極と、前記第１トランジスタの前記第２電流電極に接続された第２電流電極と、前記第１トランジスタの前記第２電流電極に接続された制御電極とを含む、前記第１導電型とは異なる第２導電型の第２トランジスタとを備え、前記定電流は、前記第１トランジスタの前記第１及び第２電流電極間及び前記第２トランジスタの前記第１及び第２電流電極間を流れ、前記第１トランジスタの前記制御電極には、電圧信号が入力され、前記第２トランジスタの前記第２電流電極での電位は、第１バイアス電圧として機能するバイアス電圧発生回路である。
【００１１】
請求項９に記載の発明は、請求項１ないし請求項４のいずれかに記載のバイアス電圧発生回路と、第１及び第２電流電極と制御電極とを含む第１０トランジスタを定電流回路として有する差動増幅回路とを備え、前記差動増幅回路には、参照電圧信号と入力電圧信号とが入力され、前記参照電圧信号は、前記電圧信号として前記第１トランジスタの前記制御電極にも入力され、前記第１バイアス電圧は、前記第１０トランジスタの前記制御電極に入力される差動増幅器である。
【００１２】
請求項１０に記載の発明は、請求項５ないし請求項８のいずれかに記載のバイアス電圧発生回路と、第１及び第２電流電極と制御電極とを含む前記第２導電型の第１１トランジスタを定電流回路として有する差動増幅回路と、第１及び第２電流電極と制御電極とを含む前記第１導電型の第１２トランジスタを他の定電流回路として有する他の差動増幅回路とを備え、前記差動増幅回路および他の差動増幅回路にはそれぞれ、参照電圧信号と入力電圧信号とがともに入力され、前記参照電圧信号は、前記電圧信号として前記第１及び第４トランジスタの前記制御電極、または、前記第１及び第８トランジスタの前記制御電極にもそれぞれ入力され、前記第１バイアス電圧は、前記第１１トランジスタの前記制御電極に入力され、前記第２バイアス電圧は、前記第１２トランジスタの前記制御電極に入力される差動増幅器である。
【００１３】
【発明の実施の形態】
＜実施の形態１＞
本実施の形態は、差動増幅回路とバイアス電圧発生回路とを含む差動増幅器であって、差動増幅回路への参照電圧信号のコモンモード電圧が変化したときであっても、バイアス電圧発生回路が差動増幅回路内の定電流回路における定電流を確保するものである。
【００１４】
図１は、本実施の形態に係る差動増幅器内の差動増幅回路を示す図である。そして、図２は、本実施の形態に係る差動増幅器内のバイアス電圧発生回路を示す図である。
【００１５】
図１に示すように、差動増幅回路は、ＰｃｈＭＯＳ（Ｐ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＰＴ１ｎ，ＰＴ２ｎ及びＮｃｈＭＯＳトランジスタＮＴ１ｎ〜ＮＴ３ｎを含んでいる。
【００１６】
ＰｃｈＭＯＳトランジスタＰＴ１ｎ，ＰＴ２ｎのソースには、共通して電源電位Ｖｄｄが与えられ、それらのゲートは互いに接続されている。ＰｃｈＭＯＳトランジスタＰＴ１ｎのゲートは、ＰｃｈＭＯＳトランジスタＰＴ１ｎのドレインに接続されるとともに、ＮｃｈＭＯＳトランジスタＮＴ１ｎのドレインにも接続されている。また、ＰｃｈＭＯＳトランジスタＰＴ２ｎのドレインは、ＮｃｈＭＯＳトランジスタＮＴ２ｎのドレインに接続されている。
【００１７】
ＮｃｈＭＯＳトランジスタＮＴ１ｎ，ＮＴ２ｎのソースには、共通してＮｃｈＭＯＳトランジスタＮＴ３ｎのドレインが接続されている。ＮｃｈＭＯＳトランジスタＮＴ３ｎのソースには接地電位ＧＮＤが与えられている。
【００１８】
ＰｃｈＭＯＳトランジスタＰＴ１ｎ，ＰＴ２ｎはカレントミラー回路を構成し、ＮｃｈＭＯＳトランジスタＮＴ１ｎのドレイン−ソース間に流れる基準電流と略同じ値のミラー電流を、ＮｃｈＭＯＳトランジスタＮＴ２ｎのドレイン−ソース間に流す。ＮｃｈＭＯＳトランジスタＮＴ１ｎのゲートには参照電圧信号Ｖｒｅｆが入力され、ＮｃｈＭＯＳトランジスタＮＴ２ｎのゲートには入力電圧信号Ｖｉｎが入力される。また、ＮｃｈＭＯＳトランジスタＮＴ３ｎのゲートには、図２のバイアス電圧発生回路で発生したバイアス電圧ｂｉａｓｎが入力される。
【００１９】
この差動増幅回路においては、ＮｃｈＭＯＳトランジスタＮＴ２ｎのドレインの電位が差動検出信号ＯＵＴｎとして機能する。そして、差動増幅器内の増幅回路（図示せず）により差動検出信号ＯＵＴｎが増幅されて、差動増幅器の出力となる。
【００２０】
図２に示すように、バイアス電圧発生回路は、ＰｃｈＭＯＳトランジスタＭ１〜Ｍ３、ＮｃｈＭＯＳトランジスタＭ４及び所定値の定電流を発生する電流源Ｉｓｗを含んでいる。なお、電流源Ｉｓｗは、例えば抵抗で構成してもよいし、その他にも、ＭＯＳトランジスタを用いた自己バイアス回路などで構成してもよい。
【００２１】
ＰｃｈＭＯＳトランジスタＭ１，Ｍ２のソースには、共通して電源電位Ｖｄｄが与えられ、それらのゲートは互いに接続されている。ＰｃｈＭＯＳトランジスタＭ１のゲートは、ＰｃｈＭＯＳトランジスタＭ１のドレインに接続されるとともに、電流源Ｉｓｗの一端にも接続されている。また、ＰｃｈＭＯＳトランジスタＭ２のドレインは、ＰｃｈＭＯＳトランジスタＭ３のソースに接続されている。
【００２２】
ＰｃｈＭＯＳトランジスタＭ３のドレインは、ＮｃｈＭＯＳトランジスタＭ４のドレイン及びゲートに接続されている。そして、ＮｃｈＭＯＳトランジスタＭ４のソース及び電流源Ｉｓｗの他端には、接地電位ＧＮＤが与えられている。
【００２３】
ＰｃｈＭＯＳトランジスタＭ１，Ｍ２はカレントミラー回路を構成し、電流源Ｉｓｗが発生させた定電流と略同じ値のミラー電流を、ＰｃｈＭＯＳトランジスタＭ３のソース−ドレイン間及びＮｃｈＭＯＳトランジスタＭ４のドレイン−ソース間に流す。すなわち、電流源Ｉｓｗと、ＰｃｈＭＯＳトランジスタＭ１，Ｍ２で構成されるカレントミラー回路とは、定電流を発生させる定電流発生部として機能する。
【００２４】
なお、ＰｃｈＭＯＳトランジスタＭ３のゲートには、図１の差動増幅回路のＮｃｈトランジスタＮＴ１ｎにも与えられた参照電圧信号Ｖｒｅｆが入力される。また、ＮｃｈＭＯＳトランジスタＭ４のドレイン電位が、バイアス電圧ｂｉａｓｎとして機能する。
【００２５】
このバイアス電圧発生回路において、参照電圧信号Ｖｒｅｆの絶対値が変化すれば、ＰｃｈＭＯＳトランジスタＭ３のゲート−ソース間電圧が変化する。これにより、ＰｃｈＭＯＳトランジスタＭ３のドレイン−ソース間における電圧降下量が変化し、バイアス電圧ｂｉａｓｎを変化させることができる。
【００２６】
例えば、電源電圧Ｖｄｄの値は１．５［Ｖ］に設定され、参照電圧信号Ｖｒｅｆの初期値は例えば０．７５［Ｖ］に設定される。このとき、参照電圧信号Ｖｒｅｆのコモンモード電圧が低下したとすれば、ＰｃｈＭＯＳトランジスタＭ３のゲート−ソース間電圧の絶対値は増加することになる。
【００２７】
すると、ＰｃｈＭＯＳトランジスタＭ３のドレイン−ソース間に流れるミラー電流を維持し続けるために、ＰｃｈＭＯＳトランジスタＭ３のドレイン−ソース間電圧の絶対値は減少する。ＰｃｈＭＯＳトランジスタＭ３のドレイン−ソース間電圧の絶対値が減少すれば、ＮｃｈＭＯＳトランジスタＭ４のドレイン電位は上昇することとなる。すなわち、バイアス電圧ｂｉａｓｎは上昇する。
【００２８】
よって、図１の差動増幅回路において、参照電圧信号Ｖｒｅｆのコモンモード電圧が低下してＮｃｈＭＯＳトランジスタＮＴ３ｎを流れる電流が減少したとしても、ＮｃｈＭＯＳトランジスタＮＴ３ｎへのバイアス電圧ｂｉａｓｎが上昇するのでＮｃｈＭＯＳトランジスタＮＴ３ｎを流れる電流が増加し、図２のバイアス電圧発生回路には、定電流回路たるＮｃｈＭＯＳトランジスタＮＴ３ｎにおける電流値を一定に保つフィードバック作用がある。
【００２９】
よって、差動増幅回路への参照電圧信号Ｖｒｅｆのコモンモード電圧が変化したときであっても、差動増幅回路内の定電流回路における定電流を確保可能なバイアス電圧発生回路及び差動増幅器を実現できる。
【００３０】
なお、本実施の形態においては、電流源Ｉｓｗで所定値の電流を発生させ、ＰｃｈＭＯＳトランジスタＭ１，Ｍ２で構成されるカレントミラー回路を介してＰｃｈＭＯＳトランジスタＭ３及びＮｃｈＭＯＳトランジスタＭ４に定電流を流すようにしている。
【００３１】
上記のフィードバック作用を得るには、ＰｃｈＭＯＳトランジスタＭ３及びＮｃｈＭＯＳトランジスタＭ４に定電流が流れればよいので、図２のバイアス電圧発生回路において、ＰｃｈＭＯＳトランジスタＭ１，Ｍ２で構成されるカレントミラー回路を省略し、電流源ＩｓｗをＰｃｈＭＯＳトランジスタＭ２の位置に配した構成としてもよい。
【００３２】
しかし、電源電位Ｖｄｄと接地電位ＧＮＤとの間の電位差が、上記の１．５［Ｖ］との例示のように小さい場合、電流源ＩｓｗをＰｃｈＭＯＳトランジスタＭ３及びＮｃｈＭＯＳトランジスタＭ４に直列に接続し、これを定電流発生部として機能させると、電流源Ｉｓｗでの電圧降下量が大きすぎてＰｃｈＭＯＳトランジスタＭ３及びＮｃｈＭＯＳトランジスタＭ４の動作電圧が確保されずに両トランジスタが動作しない可能性がある。
【００３３】
本実施の形態に示したバイアス電圧発生回路のように、電流源Ｉｓｗにて発生した電流と略同じ値のミラー電流をカレントミラー回路を介してＰｃｈＭＯＳトランジスタＭ３及びＮｃｈＭＯＳトランジスタＭ４に流すようにすれば、たとえ電源電位Ｖｄｄと接地電位ＧＮＤとの間の電位差が小さい場合であっても、電流源Ｉｓｗでの電圧降下量がＰｃｈＭＯＳトランジスタＭ３及びＮｃｈＭＯＳトランジスタＭ４の動作電圧に影響を及ぼすことがない。よって、動作信頼性の高いバイアス電圧発生回路を実現できる。
【００３４】
＜実施の形態２＞
本実施の形態は、実施の形態１に係る差動増幅器の変形例であって、実施の形態１における差動増幅回路及びバイアス電圧発生回路の構成を変えたものである。
【００３５】
図３は、本実施の形態に係る差動増幅器内の差動増幅回路を示す図である。そして、図４は、本実施の形態に係る差動増幅器内のバイアス電圧発生回路を示す図である。
【００３６】
図３に示すように、差動増幅回路は、ＮｃｈＭＯＳトランジスタＮＴ１ｐ，ＮＴ２ｐ及びＰｃｈＭＯＳトランジスタＰＴ１ｐ〜ＰＴ３ｐを含んでいる。
【００３７】
ＮｃｈＭＯＳトランジスタＮＴ１ｐ，ＮＴ２ｐのソースには、共通して接地電位ＧＮＤが与えられ、それらのゲートは互いに接続されている。ＮｃｈＭＯＳトランジスタＮＴ１ｐのゲートは、ＮｃｈＭＯＳトランジスタＮＴ１ｐのドレインに接続されるとともに、ＰｃｈＭＯＳトランジスタＰＴ１ｐのドレインにも接続されている。また、ＮｃｈＭＯＳトランジスタＮＴ２ｐのドレインは、ＰｃｈＭＯＳトランジスタＰＴ２ｐのドレインに接続されている。
【００３８】
ＰｃｈＭＯＳトランジスタＰＴ１ｐ，ＰＴ２ｐのソースには、共通してＰｃｈＭＯＳトランジスタＰＴ３ｐのドレインが接続されている。ＰｃｈＭＯＳトランジスタＰＴ３ｐのソースには電源電位Ｖｄｄが与えられている。
【００３９】
ＮｃｈＭＯＳトランジスタＮＴ１ｐ，ＮＴ２ｐはカレントミラー回路を構成し、ＰｃｈＭＯＳトランジスタＰＴ１ｐのドレイン−ソース間に流れる基準電流と略同じ値のミラー電流を、ＰｃｈＭＯＳトランジスタＰＴ２ｐのドレイン−ソース間に流す。ＰｃｈＭＯＳトランジスタＰＴ１ｐのゲートには参照電圧信号Ｖｒｅｆが入力され、ＰｃｈＭＯＳトランジスタＰＴ２ｐのゲートには入力電圧信号Ｖｉｎが入力される。また、ＰｃｈＭＯＳトランジスタＰＴ３ｐのゲートには、図４のバイアス電圧発生回路で発生したバイアス電圧ｂｉａｓｐが入力される。
【００４０】
この差動増幅回路においては、ＰｃｈＭＯＳトランジスタＰＴ２ｐのドレインの電位が差動検出信号ＯＵＴｐとして機能する。そして、差動増幅器内の増幅回路（図示せず）により差動検出信号ＯＵＴｐが増幅されて、差動増幅器の出力となる。
【００４１】
図４に示すように、バイアス電圧発生回路は、ＰｃｈＭＯＳトランジスタＭ１，Ｍ２，Ｍ１０、ＮｃｈＭＯＳトランジスタＭ４，Ｍ８，Ｍ９及び所定値の定電流を発生する電流源Ｉｓｗを含んでいる。なお、電流源Ｉｓｗは、実施の形態１にて述べたと同様、例えば抵抗で構成してもよいし、その他にも、ＭＯＳトランジスタを用いた自己バイアス回路などで構成してもよい。
【００４２】
ＰｃｈＭＯＳトランジスタＭ１，Ｍ２のソースには、共通して電源電位Ｖｄｄが与えられ、それらのゲートは互いに接続されている。ＰｃｈＭＯＳトランジスタＭ１のゲートは、ＰｃｈＭＯＳトランジスタＭ１のドレインに接続されるとともに、電流源Ｉｓｗの一端にも接続されている。また、ＰｃｈＭＯＳトランジスタＭ２のドレインは、ＮｃｈＭＯＳトランジスタＭ４のドレイン及びゲートに接続されている。そして、ＮｃｈＭＯＳトランジスタＭ４のソース及び電流源Ｉｓｗの他端には、接地電位ＧＮＤが与えられている。
【００４３】
ＮｃｈＭＯＳトランジスタＭ８のソースは、ＮｃｈＭＯＳトランジスタＭ４のソースに接続されている。ＮｃｈＭＯＳトランジスタＭ８のゲートは、ＮｃｈＭＯＳトランジスタＭ４のゲートに接続されている。ＮｃｈＭＯＳトランジスタＭ８のドレインは、ＮｃｈＭＯＳトランジスタＭ９のソースに接続されている。
【００４４】
ＮｃｈＭＯＳトランジスタＭ９のドレインは、ＰｃｈＭＯＳトランジスタＭ１０のドレイン及びゲートに接続されている。そして、ＰｃｈＭＯＳトランジスタＭ１０のソースには、電源電位Ｖｄｄが与えられている。
【００４５】
ＰｃｈＭＯＳトランジスタＭ１，Ｍ２はカレントミラー回路を構成し、電流源Ｉｓｗが発生させた定電流と略同じ値のミラー電流を、ＮｃｈＭＯＳトランジスタＭ４のドレイン−ソース間に流す。また、ＮｃｈＭＯＳトランジスタＭ４，Ｍ８もカレントミラー回路を構成し、ＮｃｈＭＯＳトランジスタＭ４に流れたミラー電流と略同じ値のミラー電流を、ＰｃｈＭＯＳトランジスタＭ１０のソース−ドレイン間及びＮｃｈＭＯＳトランジスタＭ９のドレイン−ソース間に流す。
【００４６】
すなわち、電流源Ｉｓｗと、ＰｃｈＭＯＳトランジスタＭ１，Ｍ２で構成されるカレントミラー回路と、ＮｃｈＭＯＳトランジスタＭ４，Ｍ８で構成されるカレントミラー回路とは、定電流を発生させる定電流発生部として機能する。
【００４７】
なお、ＮｃｈＭＯＳトランジスタＭ９のゲートには、図３の差動増幅回路のＰｃｈＭＯＳトランジスタＰＴ１ｐにも与えられた参照電圧信号Ｖｒｅｆが入力される。また、ＰｃｈＭＯＳトランジスタＭ１０のドレイン電位が、バイアス電圧ｂｉａｓｐとして機能する。
【００４８】
このバイアス電圧発生回路において、参照電圧信号Ｖｒｅｆの絶対値が変化すれば、ＮｃｈＭＯＳトランジスタＭ９のゲート−ソース間電圧が変化する。これにより、ＮｃｈＭＯＳトランジスタＭ９のドレイン−ソース間における電圧降下量が変化し、バイアス電圧ｂｉａｓｐを変化させることができる。
【００４９】
例えば、電源電圧Ｖｄｄの値は１．５［Ｖ］に設定され、参照電圧信号Ｖｒｅｆの初期値は例えば０．７５［Ｖ］に設定される。このとき、参照電圧信号Ｖｒｅｆのコモンモード電圧が低下したとすれば、ＮｃｈＭＯＳトランジスタＭ９のゲート−ソース間電圧の絶対値は減少することになる。
【００５０】
すると、ＮｃｈＭＯＳトランジスタＭ９のドレイン−ソース間に流れるミラー電流を維持し続けるために、ＮｃｈＭＯＳトランジスタＭ９のドレイン−ソース間電圧の絶対値は増加する。ＮｃｈＭＯＳトランジスタＭ９のドレイン−ソース間電圧の絶対値が増加すれば、ＰｃｈＭＯＳトランジスタＭ１０のドレイン電位は上昇することとなる。すなわち、バイアス電圧ｂｉａｓｐは上昇する。
【００５１】
よって、図３の差動増幅回路において、参照電圧信号Ｖｒｅｆのコモンモード電圧が低下してＰｃｈＭＯＳトランジスタＰＴ３ｐを流れる電流が増加したとしても、ＰｃｈＭＯＳトランジスタＰＴ３ｐへのバイアス電圧ｂｉａｓｐが上昇するのでＰｃｈＭＯＳトランジスタＰＴ３ｐを流れる電流が抑制され、図４のバイアス電圧発生回路には、定電流回路たるＰｃｈＭＯＳトランジスタＰＴ３ｐにおける電流値を一定に保つフィードバック作用がある。
【００５２】
よって、差動増幅回路への参照電圧信号Ｖｒｅｆのコモンモード電圧が変化したときであっても、差動増幅回路内の定電流回路における定電流を確保可能なバイアス電圧発生回路及び差動増幅器を実現できる。
【００５３】
なお、本実施の形態においても、電流源Ｉｓｗにて発生した電流と略同じ値のミラー電流を２つのカレントミラー回路を介してＮｃｈＭＯＳトランジスタＭ９及びＰｃｈＭＯＳトランジスタＭ１０に流すようにしている。これにより、たとえ電源電位Ｖｄｄと接地電位ＧＮＤとの間の電位差が小さい場合であっても、実施の形態１の場合と同様、電流源Ｉｓｗでの電圧降下量がＮｃｈＭＯＳトランジスタＭ９及びＰｃｈＭＯＳトランジスタＭ１０の動作電圧に影響を及ぼすことがない。よって、動作信頼性の高いバイアス電圧発生回路を実現できる。
【００５４】
＜実施の形態３＞
本実施の形態は、実施の形態１と２とを組み合わせた差動増幅器である。
【００５５】
本実施の形態においては、図１および図３に記載の差動増幅回路をともに用いる。また、図５は、本実施の形態に係る差動増幅器内のバイアス電圧発生回路を示す図である。
【００５６】
図５に示すように、バイアス電圧発生回路は、ＰｃｈＭＯＳトランジスタＭ１〜Ｍ３，Ｍ５，Ｍ１０、ＮｃｈＭＯＳトランジスタＭ４，Ｍ７〜Ｍ９及び所定値の定電流を発生する電流源Ｉｓｗを含んでいる。なお、電流源Ｉｓｗは、実施の形態１にて述べたと同様、例えば抵抗で構成してもよいし、その他にも、ＭＯＳトランジスタを用いた自己バイアス回路などで構成してもよい。
【００５７】
ＰｃｈＭＯＳトランジスタＭ１〜Ｍ３、ＮｃｈＭＯＳトランジスタＭ４及び電流源Ｉｓｗの回路構成は、図２のバイアス電圧発生回路の場合と全く同じであるので、その説明は省略する。
【００５８】
ＰｃｈＭＯＳトランジスタＭ５のソースには電源電位Ｖｄｄが与えられ、そのゲートはＰｃｈＭＯＳトランジスタＭ１のゲートに接続されている。また、ＰｃｈＭＯＳトランジスタＭ５のドレインは、ＮｃｈＭＯＳトランジスタＭ７のドレイン及びゲートに接続されている。そして、ＮｃｈＭＯＳトランジスタＭ７のソースには、接地電位ＧＮＤが与えられている。
【００５９】
ＮｃｈＭＯＳトランジスタＭ８のソースは、ＮｃｈＭＯＳトランジスタＭ７のソースに接続されている。ＮｃｈＭＯＳトランジスタＭ８のゲートは、ＮｃｈＭＯＳトランジスタＭ７のゲートに接続されている。ＮｃｈＭＯＳトランジスタＭ８のドレインは、ＮｃｈＭＯＳトランジスタＭ９のソースに接続されている。
【００６０】
ＮｃｈＭＯＳトランジスタＭ９のドレインは、ＰｃｈＭＯＳトランジスタＭ１０のドレイン及びゲートに接続されている。そして、ＰｃｈＭＯＳトランジスタＭ１０のソースには、電源電位Ｖｄｄが与えられている。
【００６１】
ＰｃｈＭＯＳトランジスタＭ１，Ｍ２はカレントミラー回路を構成し、電流源Ｉｓｗが発生させた定電流と略同じ値のミラー電流を、ＰｃｈＭＯＳトランジスタＭ３のソース−ドレイン間及びＮｃｈＭＯＳトランジスタＭ４のドレイン−ソース間に流す。すなわち、電流源Ｉｓｗと、ＰｃｈＭＯＳトランジスタＭ１，Ｍ２で構成されるカレントミラー回路とは、定電流を発生させる第１の定電流発生部として機能する。
【００６２】
なお、ＰｃｈＭＯＳトランジスタＭ３のゲートには、図１の差動増幅回路のＮｃｈＭＯＳトランジスタＮＴ１ｎ及び図３の差動増幅回路のＰｃｈＭＯＳトランジスタＰＴ１ｐにも与えられた参照電圧信号Ｖｒｅｆが入力される。また、ＮｃｈＭＯＳトランジスタＭ４のドレイン電位が、図１の差動増幅回路のＮｃｈＭＯＳトランジスタＮＴ３ｎへのバイアス電圧ｂｉａｓｎとして機能する。
【００６３】
また、ＰｃｈＭＯＳトランジスタＭ１，Ｍ５はカレントミラー回路を構成し、電流源Ｉｓｗが発生させた定電流と略同じ値のミラー電流を、ＮｃｈＭＯＳトランジスタＭ７のドレイン−ソース間に流す。また、ＮｃｈＭＯＳトランジスタＭ７，Ｍ８もカレントミラー回路を構成し、ＮｃｈＭＯＳトランジスタＭ７に流れたミラー電流と略同じ値のミラー電流を、ＰｃｈＭＯＳトランジスタＭ１０のソース−ドレイン間及びＮｃｈＭＯＳトランジスタＭ９のドレイン−ソース間に流す。
【００６４】
すなわち、電流源Ｉｓｗと、ＰｃｈＭＯＳトランジスタＭ１，Ｍ５で構成されるカレントミラー回路と、ＮｃｈＭＯＳトランジスタＭ７，Ｍ８で構成されるカレントミラー回路とは、定電流を発生させる第２の定電流発生部として機能する。
【００６５】
なお、ＮｃｈＭＯＳトランジスタＭ９のゲートには、図１の差動増幅回路のＮｃｈＭＯＳトランジスタＮＴ１ｎ及び図３の差動増幅回路のＰｃｈＭＯＳトランジスタＰＴ１ｐにも与えられた参照電圧信号Ｖｒｅｆが入力される。また、ＰｃｈＭＯＳトランジスタＭ１０のドレイン電位が、バイアス電圧ｂｉａｓｐとして機能する。
【００６６】
すなわち、このバイアス電圧発生回路において、ＰｃｈＭＯＳトランジスタＭ１〜Ｍ３、ＮｃｈＭＯＳトランジスタＭ４及び電流源Ｉｓｗは、図２のバイアス電圧発生回路として機能し、ＰｃｈＭＯＳトランジスタＭ１，Ｍ５，Ｍ１０、ＮｃｈＭＯＳトランジスタＭ７〜Ｍ９及び電流源Ｉｓｗは、図４と同様のバイアス電圧発生回路として機能する。
【００６７】
本実施の形態によれば、ＰｃｈＭＯＳトランジスタＭ３及びＮｃｈＭＯＳトランジスタＭ４とは導電型が逆の関係となっているＮｃｈＭＯＳトランジスタＭ９及びＰｃｈＭＯＳトランジスタＭ１０を備える。よって、図５のバイアス電圧発生回路には、図１の差動増幅回路の定電流回路たるＮｃｈＭＯＳトランジスタＮＴ３ｎにおける電流値を一定に保つフィードバック作用と、図３の差動増幅回路の定電流回路たるＰｃｈＭＯＳトランジスタＰＴ３ｐにおける電流値を一定に保つフィードバック作用とがある。これにより、差動増幅回路への参照電圧信号Ｖｒｅｆのコモンモード電圧が変化したときであっても、差動増幅回路内の定電流回路における定電流を確保可能なバイアス電圧発生回路及び差動増幅器を実現できる。
【００６８】
つまり、図１及び図３の差動増幅回路への参照電圧信号Ｖｒｅｆのコモンモード電圧が変化したときであっても、定電流回路たるＮｃｈＭＯＳトランジスタＮＴ３ｎ及びＰｃｈＭＯＳトランジスタＰＴ３ｐにおける定電流を確保可能な差動増幅器を実現できる。
【００６９】
また、本実施の形態に係る差動増幅器は、互いに導電型の異なるＮｃｈＭＯＳトランジスタＮＴ３ｎ及びＰｃｈＭＯＳトランジスタＰＴ３ｐをそれぞれ含む図１及び図３の差動増幅回路を備えている。よって、参照電圧信号Ｖｒｅｆの変動に応じて、ＮｃｈＭＯＳトランジスタＮＴ３ｎ及びＰｃｈＭＯＳトランジスタＰＴ３ｐの一方を流れる定電流に影響があったとしても、その他方を流れる定電流の安定性は向上する。
【００７０】
例えば、参照電圧信号Ｖｒｅｆのコモンモード電圧が大幅に低下したとすれば、上記のようなフィードバック作用は働くものの、図１の差動増幅回路においては、ＮｃｈＭＯＳトランジスタＮＴ３ｎに流れる電流の減少を招く可能性がある。あるいは、ＮｃｈＭＯＳトランジスタＮＴ３ｎの閾値電圧が確保されずに、ＮｃｈＭＯＳトランジスタＮＴ３ｎが動作停止を起こしてしまう可能性もある。よって、ＮｃｈＭＯＳトランジスタＮＴ３ｎでの定電流の確保が困難な場合が考えられる。
【００７１】
一方、図３の差動増幅回路においては、参照電圧信号Ｖｒｅｆの大幅な低下は、ＰｃｈＭＯＳトランジスタＰＴ３ｐに流れる電流の増加を招くだけである。よって、フィードバック作用によりその電流の増加を抑止しやすく、ＰｃｈＭＯＳトランジスタＰＴ３ｐでの定電流の確保は比較的容易である。
【００７２】
逆に、参照電圧信号Ｖｒｅｆのコモンモード電圧が大幅に上昇した場合は、ＰｃｈＭＯＳトランジスタＰＴ３ｐでの定電流確保が比較的困難となり、ＮｃｈＭＯＳトランジスタＮＴ３ｎでの定電流の確保は比較的容易となる。
【００７３】
すなわち、図１及び図３の差動増幅回路の一方の動作信頼性がたとえ低下した場合であっても、他方の動作信頼性が向上するので、参照電圧信号Ｖｒｅｆの変動の傾向に応じて、より動作信頼性の高い差動増幅回路の信号を採用して、確実な差動電圧検出を行うことが可能である。
【００７４】
なお、本実施の形態においても、電流源Ｉｓｗにて発生した電流と略同じ値のミラー電流をカレントミラー回路を介してＰｃｈＭＯＳトランジスタＭ３及びＮｃｈＭＯＳトランジスタＭ４に流すようにし、電流源Ｉｓｗにて発生した電流と略同じ値のミラー電流を２つのカレントミラー回路を介してＮｃｈＭＯＳトランジスタＭ９及びＰｃｈＭＯＳトランジスタＭ１０に流すようにしている。これにより、たとえ電源電位Ｖｄｄと接地電位ＧＮＤとの間の電位差が小さい場合であっても、実施の形態１及び２の場合と同様、電流源Ｉｓｗでの電圧降下量が、ＰｃｈＭＯＳトランジスタＭ３及びＮｃｈＭＯＳトランジスタＭ４並びにＮｃｈＭＯＳトランジスタＭ９及びＰｃｈＭＯＳトランジスタＭ１０の動作電圧に影響を及ぼすことがない。よって、動作信頼性の高いバイアス電圧発生回路を実現できる。
【００７５】
なお、図６に示すように、ＰｃｈＭＯＳトランジスタＭ１，Ｍ５で構成されるカレントミラー回路と、ＮｃｈＭＯＳトランジスタＭ７，Ｍ８で構成されるカレントミラー回路との間に、ＰｃｈＭＯＳトランジスタＭ６を介在させ、そのソース−ドレイン間にＰｃｈＭＯＳトランジスタＭ５からのミラー電流を流してもよい。
【００７６】
ＰｃｈＭＯＳトランジスタＭ６のゲートには、固定値たる固定電圧信号Ｖｒｅｆａが入力される。この固定電圧信号Ｖｒｅｆａには、参照電圧信号Ｖｒｅｆの初期値と同じ値を採用しておけばよい（Ｖｄｄを例えば１．５［Ｖ］に設定する場合ならば、例えば０．７５［Ｖ］に設定すればよい）。固定電圧信号Ｖｒｅｆａの生成には例えば、電源電位Ｖｄｄと接地電位ＧＮＤとの間に設けられた抵抗の一部の電位を取り出す手法を採用すれば良い。
【００７７】
あるいは、固定電圧信号Ｖｒｅｆａの代わりに参照電圧信号ＶｒｅｆをＰｃｈＭＯＳトランジスタＭ６のゲートに入力してもよい。
【００７８】
この場合、ＰｃｈＭＯＳトランジスタＭ２の電気特性とＰｃｈＭＯＳトランジスタＭ５の電気特性とを整合させ、ＰｃｈＭＯＳトランジスタＭ３の電気特性とＰｃｈＭＯＳトランジスタＭ６の電気特性とを整合させ、ＮｃｈＭＯＳトランジスタＭ４の電気特性とＮｃｈＭＯＳトランジスタＭ７の電気特性とを整合させ、固定電圧信号Ｖｒｅｆａの値を参照電圧信号Ｖｒｅｆと略同じ値にしておけば、ＰｃｈＭＯＳトランジスタＭ３を通過するミラー電流の流れる経路の電気特性とＰｃｈＭＯＳトランジスタＭ６を通過するミラー電流の流れる経路の電気特性とを高精度に整合させることができる。これにより、両ミラー電流を高精度に一致させることができる。
【００７９】
なお、固定電圧信号Ｖｒｅｆａにしておけば、ＰｃｈＭＯＳトランジスタＭ６を流れる電流を一定値に固定することができる。
【００８０】
＜実施の形態４＞
本実施の形態は、実施の形態２に係るバイアス電圧発生回路の変形例であって、ＰｃｈＭＯＳトランジスタＭ１，Ｍ２で構成されるカレントミラー回路と、ＮｃｈＭＯＳトランジスタＭ４，Ｍ８で構成されるカレントミラー回路との間に、ＮｃｈＭＯＳトランジスタＭ１１を介在させ、そのソース−ドレイン間にＰｃｈＭＯＳトランジスタＭ２からのミラー電流を流したものである。
【００８１】
図７は、本実施の形態に係る差動増幅器内のバイアス電圧発生回路を示す図である。ＮｃｈＭＯＳトランジスタＭ１１のゲートには、固定値たる固定電圧信号Ｖｒｅｆａが入力される。この固定電圧信号Ｖｒｅｆａには、参照電圧信号Ｖｒｅｆの初期値と同じ値を採用しておけばよい（Ｖｄｄを例えば１．５［Ｖ］に設定する場合ならば、例えば０．７５［Ｖ］に設定すればよい）。固定電圧信号Ｖｒｅｆａの生成には例えば、電源電位Ｖｄｄと接地電位ＧＮＤとの間に設けられた抵抗の一部の電位を取り出す手法を採用すれば良い。
【００８２】
あるいは、固定電圧信号Ｖｒｅｆａの代わりに参照電圧信号ＶｒｅｆをＮｃｈＭＯＳトランジスタＭ１１のゲートに入力してもよい。
【００８３】
図６の場合と同様、ＰｃｈＭＯＳトランジスタＭ２の電気特性とＰｃｈＭＯＳトランジスタＭ１０の電気特性とを整合させ、ＮｃｈＭＯＳトランジスタＭ９の電気特性とＮｃｈＭＯＳトランジスタＭ１１の電気特性とを整合させ、固定電圧信号Ｖｒｅｆａの値を参照電圧信号Ｖｒｅｆと略同じ値にしておけば、ＮｃｈＭＯＳトランジスタＭ９を通過するミラー電流の流れる経路の電気特性とＮｃｈＭＯＳトランジスタＭ１１を通過するミラー電流の流れる経路の電気特性とを高精度に整合させることができる。これにより、両ミラー電流を高精度に一致させることができる。
【００８４】
なお、固定電圧信号Ｖｒｅｆａにしておけば、ＮｃｈＭＯＳトランジスタＭ１１を流れる電流を一定値に固定することができる。
【００８５】
その他の点については、実施の形態２に係る差動増幅器内のバイアス電圧発生回路と同様のため、説明を省略する。
【００８６】
＜実施の形態５＞
本実施の形態も実施の形態３と同様、バイアス電圧ｂｉａｓｎ及びｂｉａｓｐをともに発生可能な差動増幅器である。ただし、本実施の形態においては、図５や図６の場合のようにバイアス電圧ｂｉａｓｎを発生させるＮｃｈＭＯＳトランジスタＭ４と別にカレントミラー回路を設けるのではなく、ＮｃｈＭＯＳトランジスタＭ４にカレントミラー回路の役割も担わせる。
【００８７】
図８は、本実施の形態に係る差動増幅器内のバイアス電圧発生回路を示す図である。図８に示すように、バイアス電圧発生回路は、ＰｃｈＭＯＳトランジスタＭ１〜Ｍ３，Ｍ１０、ＮｃｈＭＯＳトランジスタＭ４，Ｍ８，Ｍ９及び所定値の定電流を発生する電流源Ｉｓｗを含んでいる。なお、電流源Ｉｓｗは、実施の形態１にて述べたと同様、例えば抵抗で構成してもよいし、その他にも、ＭＯＳトランジスタを用いた自己バイアス回路などで構成してもよい。
【００８８】
ＰｃｈＭＯＳトランジスタＭ１〜Ｍ３、ＮｃｈＭＯＳトランジスタＭ４及び電流源Ｉｓｗの回路構成は、図２のバイアス電圧発生回路の場合と全く同じであるので、その説明は省略する。また、ＮｃｈＭＯＳトランジスタＭ８，Ｍ９及びＰｃｈＭＯＳトランジスタＭ１０の回路構成は図４のバイアス電圧発生回路の場合と全く同じであるので、その説明も省略する。
【００８９】
本実施の形態の場合、ＮｃｈＭＯＳトランジスタＭ４のドレイン電位は、図１の差動増幅回路のＮｃｈＭＯＳトランジスタＮＴ３ｎへのバイアス電圧ｂｉａｓｎとして機能する。それとともに、ＮｃｈＭＯＳトランジスタＭ４及びＭ８がカレントミラー回路を構成し、ＮｃｈＭＯＳトランジスタＭ４に流れたミラー電流と略同じ値のミラー電流を、ＰｃｈＭＯＳトランジスタＭ１０のソース−ドレイン間及びＮｃｈＭＯＳトランジスタＭ９のドレイン−ソース間に流す。そして、ＰｃｈＭＯＳトランジスタＭ１０のドレイン電位は、図３の差動増幅回路のＰｃｈＭＯＳトランジスタＰＴ３ｐへのバイアス電圧ｂｉａｓｐとして機能する。
【００９０】
本実施の形態によれば、ＰｃｈＭＯＳトランジスタＭ３及びＮｃｈＭＯＳトランジスタＭ４とは導電型が逆の関係となっているＮｃｈＭＯＳトランジスタＭ９及びＰｃｈＭＯＳトランジスタＭ１０を備える。よって、図８のバイアス電圧発生回路には、図５や図６の場合と同様、図１の差動増幅回路の定電流回路たるＮｃｈＭＯＳトランジスタＮＴ３ｎにおける電流値を一定に保つフィードバック作用と、図３の差動増幅回路の定電流回路たるＰｃｈＭＯＳトランジスタＰＴ３ｐにおける電流値を一定に保つフィードバック作用とがある。これにより、差動増幅回路への参照電圧信号Ｖｒｅｆのコモンモード電圧が変化したときであっても、差動増幅回路内の定電流回路における定電流を確保可能なバイアス電圧発生回路及び差動増幅器を実現できる。
【００９１】
つまり、図１及び図３の差動増幅回路への参照電圧信号Ｖｒｅｆのコモンモード電圧が変化したときであっても、定電流回路たるＮｃｈＭＯＳトランジスタＮＴ３ｎ及びＰｃｈＭＯＳトランジスタＰＴ３ｐにおける定電流を確保可能な差動増幅器を実現できる。
【００９２】
また、本実施の形態に係る差動増幅器は、互いに導電型の異なるＮｃｈＭＯＳトランジスタＮＴ３ｎ及びＰｃｈＭＯＳトランジスタＰＴ３ｐをそれぞれ含む図１及び図３の差動増幅回路を備えている。よって、参照電圧信号Ｖｒｅｆの変動に応じて、ＮｃｈＭＯＳトランジスタＮＴ３ｎ及びＰｃｈＭＯＳトランジスタＰＴ３ｐの一方を流れる定電流に影響があったとしても、その他方を流れる定電流の安定性は向上する。
【００９３】
すなわち、図１及び図３の差動増幅回路の一方の動作信頼性がたとえ低下した場合であっても、他方の動作信頼性が向上するので、参照電圧信号Ｖｒｅｆの変動の傾向に応じて、より動作信頼性の高い差動増幅回路の信号を採用して、確実な差動電圧検出を行うことが可能である。
【００９４】
＜変形例＞
上記実施の形態１乃至５においては、トランジスタとしてＭＯＳトランジスタを採用していたが、この他にも例えばバイポーラトランジスタ等を採用しても良い。その場合も上記と同様の効果がある。
【００９５】
また、図２のバイアス電圧発生回路において、ＰｃｈＭＯＳトランジスタＭ１〜Ｍ３を全てＮｃｈＭＯＳトランジスタに置き換え、ＮｃｈＭＯＳトランジスタＭ４をＰｃｈＭＯＳトランジスタに置き換え、電源電位Ｖｄｄと接地電位ＧＮＤとを入れ替えて、電流源Ｉｓｗで発生する定電流の流れる向きを逆にすれば、バイアス電圧ｂｉａｓｎをバイアス電圧ｂｉａｓｐとして機能させることができる。
【００９６】
同様のことは、図４〜図８のバイアス電圧発生回路にも当てはまる。
【００９７】
【発明の効果】
請求項１に記載の発明によれば、第１定電流発生部において発生した定電流が第１トランジスタの前記第１及び第２電流電極間及び前記第２トランジスタの前記第１及び第２電流電極間を流れる。また、第１トランジスタの制御電極には、電圧信号が入力され、第２トランジスタの第２電流電極での電位は、第１バイアス電圧として機能する。このバイアス電圧発生回路において、第１トランジスタの制御電極に入力される電圧信号として差動増幅器内の差動増幅回路への参照電圧信号を採用し、第１バイアス電圧を、差動増幅回路に含まれる定電流回路へのバイアス電圧として機能させる。すると、参照電圧信号の絶対値が変化すれば、第１トランジスタにおける電圧降下量が変化し、第１バイアス電圧を変化させることができる。すなわち、このバイアス電圧発生回路には、差動増幅回路に含まれる定電流回路における電流値を一定に保つフィードバック作用がある。よって、差動増幅回路への参照電圧信号のコモンモード電圧が変化したときであっても、差動増幅回路内の定電流回路における定電流を確保可能なバイアス電圧発生回路を実現できる。
【００９８】
請求項９に記載の発明によれば、請求項１ないし請求項４のいずれかに記載のバイアス電圧発生回路と差動増幅回路とを備える。そして、差動増幅回路への参照電圧信号は、第１トランジスタの制御電極にも入力され、第１バイアス電圧は、定電流回路たる第１０トランジスタの制御電極に入力される。バイアス電圧発生回路には、差動増幅回路に含まれる定電流回路における電流値を一定に保つフィードバック作用がある。よって、差動増幅回路への参照電圧信号のコモンモード電圧が変化したときであっても、差動増幅回路内の定電流回路における定電流を確保可能な差動増幅器を実現できる。
【００９９】
請求項１０に記載の発明によれば、請求項５ないし請求項８のいずれかに記載のバイアス電圧発生回路と差動増幅回路と他の差動増幅回路とを備える。そして、差動増幅回路および他の差動増幅回路への参照電圧信号は、第１及び第４トランジスタの制御電極、または、第１及び第８トランジスタの制御電極にも入力され、第１バイアス電圧は、定電流回路たる第１１トランジスタの制御電極に入力される。また、第２バイアス電圧は、他の定電流回路たる第１２トランジスタの制御電極に入力される。このバイアス電圧発生回路には、差動増幅回路内の定電流回路における電流値、及び、他の差動増幅回路内の他の定電流回路における電流値を一定に保つフィードバック作用がある。つまり、差動増幅回路及び他の差動増幅回路への参照電圧信号のコモンモード電圧が変化したときであっても、定電流回路及び他の定電流回路における定電流を確保可能な差動増幅器を実現できる。また、本請求項に係る差動増幅器は、互いに導電型の異なる定電流回路及び他の定電流回路をそれぞれ含む差動増幅回路及び他の差動増幅回路を備えている。よって、参照電圧信号の変動に応じて、定電流回路及び他の定電流回路の一方を流れる定電流に影響があったとしても、その他方を流れる定電流の安定性は向上する。すなわち、差動増幅回路及び他の差動増幅回路の一方の動作信頼性がたとえ低下した場合であっても、他方の動作信頼性が向上するので、参照電圧信号の変動の傾向に応じて、より動作信頼性の高い差動増幅回路の信号を採用して、確実な差動電圧検出を行うことが可能である。
【図面の簡単な説明】
【図１】実施の形態１に係る差動増幅器の差動増幅回路を示す図である。
【図２】実施の形態１に係る差動増幅器のバイアス電圧発生回路を示す図である。
【図３】実施の形態２に係る差動増幅器の差動増幅回路を示す図である。
【図４】実施の形態２に係る差動増幅器のバイアス電圧発生回路を示す図である。
【図５】実施の形態３に係る差動増幅器のバイアス電圧発生回路を示す図である。
【図６】実施の形態３に係る差動増幅器のバイアス電圧発生回路の変形例を示す図である。
【図７】実施の形態４に係る差動増幅器のバイアス電圧発生回路を示す図である。
【図８】実施の形態５に係る差動増幅器のバイアス電圧発生回路を示す図である。
【符号の説明】
Ｍ１〜Ｍ３，Ｍ５，Ｍ６，Ｍ１０，ＰＴ１ｎ，ＰＴ１ｎ，ＰＴ１ｐ〜ＰＴ３ｐＰｃｈＭＯＳトランジスタ、Ｍ４，Ｍ７〜Ｍ９，Ｍ１１，ＮＴ１ｐ，ＮＴ２ｐ，ＮＴ１ｎ〜ＮＴ３ｎ ＮｃｈＭＯＳトランジスタ、Ｉｓｗ 電流源。
Claims (10)
- 定電流を発生させる第１定電流発生部と、
前記第１定電流発生部を介して第１の電位が与えられる第１電流電極と、第２電流電極と、制御電極とを含む第１導電型の第１トランジスタと、
前記第１の電位とは異なる第２の電位が与えられる第１電流電極と、前記第１トランジスタの前記第２電流電極に接続された第２電流電極と、前記第１トランジスタの前記第２電流電極に接続された制御電極とを含む、前記第１導電型とは異なる第２導電型の第２トランジスタと
を備え、
前記定電流は、前記第１トランジスタの前記第１及び第２電流電極間及び前記第２トランジスタの前記第１及び第２電流電極間を流れ、
前記第１トランジスタの前記制御電極には、電圧信号が入力され、
前記第２トランジスタの前記第２電流電極での電位は、第１バイアス電圧として機能する
バイアス電圧発生回路。 - 請求項１に記載のバイアス電圧発生回路であって、
前記第１定電流発生部は、
所定値の電流を発生させる電流源と、
前記第１の電位が与えられ、前記電流源において発生した前記電流と略同じ値のミラー電流を発生させ、前記ミラー電流を前記定電流として前記第１トランジスタの前記第１電流電極にて流すカレントミラー回路と
を含む
バイアス電圧発生回路。 - 請求項１に記載のバイアス電圧発生回路であって、
前記第１定電流発生部は、
所定値の電流を発生させる電流源と、
前記第２の電位が与えられ、前記電流源において発生した前記電流と略同じ値の第１ミラー電流を発生させる第１カレントミラー回路と、
前記第１の電位が与えられ、前記第１ミラー電流と略同じ値の第２ミラー電流を発生させ、前記第２ミラー電流を前記定電流として前記第１トランジスタの前記第１電流電極にて流す第２カレントミラー回路と
を含む
バイアス電圧発生回路。 - 請求項３に記載のバイアス電圧発生回路であって、
前記第１及び第２カレントミラー回路の間に介在し、第１及び第２電流電極と制御電極とを含む前記第１導電型の第３トランジスタ
をさらに備え、
前記第３トランジスタの前記第１及び第２電流電極間には前記第１ミラー電流が流れ、
前記第３トランジスタの前記制御電極には、前記電圧信号または他の電圧信号が入力される
バイアス電圧発生回路。 - 請求項１に記載のバイアス電圧発生回路であって、
前記第１電流発生部の発生した前記定電流と略同じ値の他の定電流を発生させる第２定電流発生部と、
前記第２の定電流発生部を介して前記第２の電位が与えられる第１電流電極と、第２電流電極と、制御電極とを含む前記第２導電型の第４トランジスタと、
前記第１の電位が与えられる第１電流電極と、前記第４トランジスタの前記第２電流電極に接続された第２電流電極と、前記第４トランジスタの前記第２電流電極に接続された制御電極とを含む、前記第１導電型の第５トランジスタと
をさらに備え、
前記他の定電流は、前記第４トランジスタの前記第１及び第２電流電極間及び前記第５トランジスタの前記第１及び第２電流電極間を流れ、
前記第４トランジスタの前記制御電極には、前記電圧信号が入力され、
前記第５トランジスタの前記第２電流電極での電位は、第２バイアス電圧として機能する
バイアス電圧発生回路。 - 請求項５に記載のバイアス電圧発生回路であって、
前記第１定電流発生部は、
所定値の電流を発生させる電流源と、
前記第１の電位が与えられ、前記電流源において発生した前記電流と略同じ値の第１ミラー電流を発生させ、前記第１ミラー電流を前記定電流として前記第１トランジスタの前記第１電流電極にて流す第１カレントミラー回路と
を含み、
前記第２定電流発生部は、
前記電流源と、
前記第１の電位が与えられ、前記電流源において発生した前記電流と略同じ値の第２ミラー電流を発生させる第２カレントミラー回路と、
前記第２の電位が与えられ、前記第２ミラー電流と略同じ値の第３ミラー電流を発生させ、前記第３ミラー電流を前記他の定電流として前記第４トランジスタの前記第１電流電極にて流す第３カレントミラー回路と
を含む
バイアス電圧発生回路。 - 請求項６に記載のバイアス電圧発生回路であって、
前記第２及び第３カレントミラー回路の間に介在し、第１及び第２電流電極と制御電極とを含む前記第１導電型の第６トランジスタ
をさらに備え、
前記第６トランジスタの前記第１及び第２電流電極間には前記第２ミラー電流が流れ、
前記第６トランジスタの前記制御電極には、前記電圧信号または他の電圧信号が入力される
バイアス電圧発生回路。 - 請求項１に記載のバイアス電圧発生回路であって、
前記第２の電位が与えられる第１電流電極と、第２電流電極と、前記第２トランジスタの前記制御電極に接続された制御電極とを含む、前記第２導電型の第７トランジスタと、
前記第７トランジスタの前記第２電流電極に接続された第１電流電極と、第２電流電極と、制御電極とを含む前記第２導電型の第８トランジスタと、
前記第１の電位が与えられる第１電流電極と、前記第８トランジスタの前記第２電流電極に接続された第２電流電極と、前記第８トランジスタの前記第２電流電極に接続された制御電極とを含む、前記第１導電型の第９トランジスタと
をさらに備え、
前記第２トランジスタと前記第７トランジスタとは第４カレントミラー回路を構成し、
前記第４カレントミラー回路は前記定電流と略同じ値の他の定電流を発生させ、
前記他の定電流は、前記第８トランジスタの前記第１及び第２電流電極間及び前記第９トランジスタの前記第１及び第２電流電極間を流れ、
前記第８トランジスタの前記制御電極には、前記電圧信号が入力され、
前記第９トランジスタの前記第２電流電極での電位は、第２バイアス電圧として機能する
バイアス電圧発生回路。 - 請求項１ないし請求項４のいずれかに記載のバイアス電圧発生回路と、
第１及び第２電流電極と制御電極とを含む第１０トランジスタを定電流回路として有する差動増幅回路と
を備え、
前記差動増幅回路には、参照電圧信号と入力電圧信号とが入力され、
前記参照電圧信号は、前記電圧信号として前記第１トランジスタの前記制御電極にも入力され、
前記第１バイアス電圧は、前記第１０トランジスタの前記制御電極に入力される
差動増幅器。 - 請求項５ないし請求項８のいずれかに記載のバイアス電圧発生回路と、
第１及び第２電流電極と制御電極とを含む前記第２導電型の第１１トランジスタを定電流回路として有する差動増幅回路と、
第１及び第２電流電極と制御電極とを含む前記第１導電型の第１２トランジスタを他の定電流回路として有する他の差動増幅回路と
を備え、
前記差動増幅回路および他の差動増幅回路にはそれぞれ、参照電圧信号と入力電圧信号とがともに入力され、
前記参照電圧信号は、前記電圧信号として前記第１及び第４トランジスタの前記制御電極、または、前記第１及び第８トランジスタの前記制御電極にもそれぞれ入力され、
前記第１バイアス電圧は、前記第１１トランジスタの前記制御電極に入力され、
前記第２バイアス電圧は、前記第１２トランジスタの前記制御電極に入力される
差動増幅器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003059675A JP2004274207A (ja) | 2003-03-06 | 2003-03-06 | バイアス電圧発生回路および差動増幅器 |
| US10/690,536 US7057445B2 (en) | 2003-03-06 | 2003-10-23 | Bias voltage generating circuit and differential amplifier |
| KR1020030077317A KR100560260B1 (ko) | 2003-03-06 | 2003-11-03 | 바이어스 전압 발생 회로 및 차동 증폭 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003059675A JP2004274207A (ja) | 2003-03-06 | 2003-03-06 | バイアス電圧発生回路および差動増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004274207A true JP2004274207A (ja) | 2004-09-30 |
Family
ID=33122423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003059675A Pending JP2004274207A (ja) | 2003-03-06 | 2003-03-06 | バイアス電圧発生回路および差動増幅器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7057445B2 (ja) |
| JP (1) | JP2004274207A (ja) |
| KR (1) | KR100560260B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007226627A (ja) * | 2006-02-24 | 2007-09-06 | Seiko Instruments Inc | ボルテージレギュレータ |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004021232A1 (de) * | 2004-04-30 | 2005-11-17 | Austriamicrosystems Ag | Stromspiegelanordnung |
| KR100870431B1 (ko) | 2007-03-31 | 2008-11-26 | 주식회사 하이닉스반도체 | 반도체 소자 |
| KR101046455B1 (ko) * | 2010-10-29 | 2011-07-04 | 유미혜 | 앰프 회로 및 그 전압 보상 방법 |
| JP5782346B2 (ja) * | 2011-09-27 | 2015-09-24 | セイコーインスツル株式会社 | 基準電圧回路 |
| EP2594244A1 (en) * | 2011-11-15 | 2013-05-22 | Barrett Reed Mitchell | Medical vest for high frequency chest wall oscillation (HFCWO) system |
| KR102313384B1 (ko) | 2015-08-13 | 2021-10-15 | 삼성전자주식회사 | 버퍼 회로 및 이를 포함하는 전자 회로 |
| US10666192B2 (en) * | 2018-09-27 | 2020-05-26 | Qualcomm Incorporated | Attenuation of flicker noise in bias generators |
| KR102610062B1 (ko) * | 2019-04-15 | 2023-12-06 | 에스케이하이닉스 주식회사 | 전압 생성기 및 이를 이용하는 반도체 장치 및 반도체 시스템 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4480231A (en) * | 1982-08-25 | 1984-10-30 | Motorola Inc. | Circuit for reducing offset voltage drift in differential amplifiers |
| JPH03274911A (ja) * | 1990-03-26 | 1991-12-05 | Hitachi Ltd | 演算増幅器 |
| JPH07221561A (ja) * | 1994-01-31 | 1995-08-18 | Fujitsu Ltd | バイアス回路及びこれを用いた増幅器 |
| JP2001028540A (ja) * | 1998-12-03 | 2001-01-30 | Nec Corp | チャージポンプ回路 |
| JP2002124835A (ja) * | 2000-10-13 | 2002-04-26 | Seiko Epson Corp | 演算増幅回路、定電圧回路および基準電圧回路 |
| JP2002319855A (ja) * | 2001-04-24 | 2002-10-31 | Sony Corp | 電子機器の出力信号制御回路 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2494519A1 (fr) * | 1980-11-14 | 1982-05-21 | Efcis | Generateur de courant integre en technologie cmos |
| US4450367A (en) * | 1981-12-14 | 1984-05-22 | Motorola, Inc. | Delta VBE bias current reference circuit |
| JPS61224192A (ja) * | 1985-03-29 | 1986-10-04 | Sony Corp | 読出し増幅器 |
| JP2656714B2 (ja) | 1993-06-15 | 1997-09-24 | 日本電気株式会社 | 全差動増幅器 |
| JP3335754B2 (ja) | 1994-03-16 | 2002-10-21 | 三菱電機株式会社 | 定電圧発生回路 |
| US5767699A (en) * | 1996-05-28 | 1998-06-16 | Sun Microsystems, Inc. | Fully complementary differential output driver for high speed digital communications |
| US5900773A (en) * | 1997-04-22 | 1999-05-04 | Microchip Technology Incorporated | Precision bandgap reference circuit |
| JP3024594B2 (ja) * | 1997-06-30 | 2000-03-21 | 日本電気株式会社 | 差動増幅回路 |
| US6021140A (en) * | 1998-04-17 | 2000-02-01 | Spectra-Physics Lasers, Inc. | Polarization based mode-locking of a laser |
| US6356141B1 (en) * | 1999-04-06 | 2002-03-12 | Matsushita Electric Industrial Co., Ltd. | Constant-current output circuit |
| US6518833B2 (en) * | 1999-12-22 | 2003-02-11 | Intel Corporation | Low voltage PVT insensitive MOSFET based voltage reference circuit |
| US6448821B1 (en) * | 2000-02-25 | 2002-09-10 | National Semiconductor Corporation | Comparator circuit for comparing differential input signal with reference signal and method |
| US6377085B1 (en) * | 2000-11-06 | 2002-04-23 | Oki Semiconductor | Precision bias for an transconductor |
| US6433624B1 (en) * | 2000-11-30 | 2002-08-13 | Intel Corporation | Threshold voltage generation circuit |
| JP4301760B2 (ja) * | 2002-02-26 | 2009-07-22 | 株式会社ルネサステクノロジ | 半導体装置 |
-
2003
- 2003-03-06 JP JP2003059675A patent/JP2004274207A/ja active Pending
- 2003-10-23 US US10/690,536 patent/US7057445B2/en not_active Expired - Fee Related
- 2003-11-03 KR KR1020030077317A patent/KR100560260B1/ko not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4480231A (en) * | 1982-08-25 | 1984-10-30 | Motorola Inc. | Circuit for reducing offset voltage drift in differential amplifiers |
| JPH03274911A (ja) * | 1990-03-26 | 1991-12-05 | Hitachi Ltd | 演算増幅器 |
| JPH07221561A (ja) * | 1994-01-31 | 1995-08-18 | Fujitsu Ltd | バイアス回路及びこれを用いた増幅器 |
| JP2001028540A (ja) * | 1998-12-03 | 2001-01-30 | Nec Corp | チャージポンプ回路 |
| JP2002124835A (ja) * | 2000-10-13 | 2002-04-26 | Seiko Epson Corp | 演算増幅回路、定電圧回路および基準電圧回路 |
| JP2002319855A (ja) * | 2001-04-24 | 2002-10-31 | Sony Corp | 電子機器の出力信号制御回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007226627A (ja) * | 2006-02-24 | 2007-09-06 | Seiko Instruments Inc | ボルテージレギュレータ |
Also Published As
| Publication number | Publication date |
|---|---|
| US7057445B2 (en) | 2006-06-06 |
| US20050017795A1 (en) | 2005-01-27 |
| KR20040079821A (ko) | 2004-09-16 |
| KR100560260B1 (ko) | 2006-03-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7576524B2 (en) | Constant voltage generating apparatus with simple overcurrent/short-circuit protection circuit | |
| JP3575453B2 (ja) | 基準電圧発生回路 | |
| KR101739290B1 (ko) | 차동 증폭 회로 및 시리즈 레귤레이터 | |
| JP2008015925A (ja) | 基準電圧発生回路 | |
| US6433637B1 (en) | Single cell rail-to-rail input/output operational amplifier | |
| JP2007049233A (ja) | 定電流回路 | |
| US7317358B2 (en) | Differential amplifier circuit | |
| US20090261866A1 (en) | Voltage divider circuit | |
| JP5309027B2 (ja) | 積層バッファ | |
| JP2008288900A (ja) | 差動増幅器 | |
| JP2003298368A (ja) | 増幅回路 | |
| JP2004274207A (ja) | バイアス電圧発生回路および差動増幅器 | |
| JP3739361B2 (ja) | 半導体集積回路装置 | |
| JP2004032689A (ja) | 電流センス増幅器 | |
| US8064622B1 (en) | Self-biased amplifier device for an electrecret microphone | |
| JPH09130162A (ja) | 横電流調節を有する電流ドライバ回路 | |
| US11695377B2 (en) | Amplifier with low component count and accurate gain | |
| JP5008846B2 (ja) | 電子回路 | |
| JP3855810B2 (ja) | 差動増幅回路 | |
| JP6672067B2 (ja) | 安定化電源回路 | |
| US6903607B2 (en) | Operational amplifier | |
| US11082018B2 (en) | Circuit employing MOSFETs and corresponding method | |
| JP3945412B2 (ja) | レベルシフト回路 | |
| JP2010219486A (ja) | 中間電位発生回路 | |
| JP2647208B2 (ja) | Ａ級プッシュプル出力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060111 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080414 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080422 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080812 |