JP2003298368A - 増幅回路 - Google Patents
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- H03F3/68—Combinations of amplifiers, e.g. multi-channel amplifiers for stereophonics
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45183—Long tailed pairs
Abstract
(57)【要約】
【課題】 ダイナミックレンジを接地電位から電源電圧
までの全範囲に拡大することができ、また利得がばらつ
き要因の影響を受けないようにすること。 【解決手段】 Ｐ型ＭＯＳトランジスタで構成されるボ
ルテージフォロワ回路１０３では、入力信号電圧がバイ
アス電圧以上であるときには電源電圧のレベルに近づい
ても飽和することなく増幅動作を行うが、入力信号電圧
がバイアス電圧以下であるときは、増幅動作は行わな
い。一方、Ｎ型ＭＯＳトランジスタで構成されるボルテ
ージフォロワ回路１０４では、入力信号電圧がバイアス
電圧以下であるときには接地電位のレベルに近づいても
飽和することなく増幅動作を行うが、入力信号電圧がバ
イアス電圧以上であるときには、増幅動作は行わない。
このように、ボルテージフォロワ回路１０３，１０４が
補間する形で動作し、かつ接地電位から電源電圧まで飽
和することなく増幅動作が行える。
までの全範囲に拡大することができ、また利得がばらつ
き要因の影響を受けないようにすること。 【解決手段】 Ｐ型ＭＯＳトランジスタで構成されるボ
ルテージフォロワ回路１０３では、入力信号電圧がバイ
アス電圧以上であるときには電源電圧のレベルに近づい
ても飽和することなく増幅動作を行うが、入力信号電圧
がバイアス電圧以下であるときは、増幅動作は行わな
い。一方、Ｎ型ＭＯＳトランジスタで構成されるボルテ
ージフォロワ回路１０４では、入力信号電圧がバイアス
電圧以下であるときには接地電位のレベルに近づいても
飽和することなく増幅動作を行うが、入力信号電圧がバ
イアス電圧以上であるときには、増幅動作は行わない。
このように、ボルテージフォロワ回路１０３，１０４が
補間する形で動作し、かつ接地電位から電源電圧まで飽
和することなく増幅動作が行える。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
において用いられる増幅回路に関するものである。
において用いられる増幅回路に関するものである。
【０００２】
【従来の技術】図８は、従来の半導体集積回路において
用いられる増幅回路の構成例を示す回路図である。図８
に示す増幅回路は、２つのカレントミラー回路８０３，
８０４を備えている。カレントミラー回路８０３は、Ｐ
ＭＯＳトランジスタ８３１，８３２で構成され、それぞ
れソース電極が電源８０１に接続されている。また、カ
レントミラー回路８０４は、ＮＭＯＳトランジスタ８４
１，８４２で構成され、それぞれソース電極が接地（Ｇ
ＮＤ）８０２に接続されている。
用いられる増幅回路の構成例を示す回路図である。図８
に示す増幅回路は、２つのカレントミラー回路８０３，
８０４を備えている。カレントミラー回路８０３は、Ｐ
ＭＯＳトランジスタ８３１，８３２で構成され、それぞ
れソース電極が電源８０１に接続されている。また、カ
レントミラー回路８０４は、ＮＭＯＳトランジスタ８４
１，８４２で構成され、それぞれソース電極が接地（Ｇ
ＮＤ）８０２に接続されている。
【０００３】ダイオード接続のＰＭＯＳトランジスタ８
３１のドレイン電極には、抵抗素子８０６の一端が接続
されている。また、ダイオード接続のＮＭＯＳトランジ
スタ８４１のドレイン電極には、抵抗素子８０７の一端
が接続されている。抵抗素子８０６の他端と抵抗素子８
０７の他端は、直接接続され、接続点Ａとなっている。
接続点Ａと接地（ＧＮＤ）との間には、入力信号源８０
５が設けられている。
３１のドレイン電極には、抵抗素子８０６の一端が接続
されている。また、ダイオード接続のＮＭＯＳトランジ
スタ８４１のドレイン電極には、抵抗素子８０７の一端
が接続されている。抵抗素子８０６の他端と抵抗素子８
０７の他端は、直接接続され、接続点Ａとなっている。
接続点Ａと接地（ＧＮＤ）との間には、入力信号源８０
５が設けられている。
【０００４】ＰＭＯＳトランジスタ８３２のドレイン電
極とＮＭＯＳトランジスタ８４２のドレイン電極は、直
接接続され、図示しない出力端に導かれるが、その接続
端と接地（ＧＮＤ）８０２との間には、負荷抵抗素子８
０８および出力バイアス電圧源８０９による直列回路が
設けられている。
極とＮＭＯＳトランジスタ８４２のドレイン電極は、直
接接続され、図示しない出力端に導かれるが、その接続
端と接地（ＧＮＤ）８０２との間には、負荷抵抗素子８
０８および出力バイアス電圧源８０９による直列回路が
設けられている。
【０００５】以上の構成において、カレントミラー回路
８０３，８０４は、同じ電流比を与えるように設計され
ている。また、抵抗素子８０６，８０７は、等しい抵抗
値を有し、電源８０１の電圧をＶｃｃとすると、接続点
Ａの電圧は、Ｖｃｃ／２となるようにしている。したが
って、無信号時における入力信号源８０５の電圧は、Ｖ
ｃｃ／２である。
８０３，８０４は、同じ電流比を与えるように設計され
ている。また、抵抗素子８０６，８０７は、等しい抵抗
値を有し、電源８０１の電圧をＶｃｃとすると、接続点
Ａの電圧は、Ｖｃｃ／２となるようにしている。したが
って、無信号時における入力信号源８０５の電圧は、Ｖ
ｃｃ／２である。
【０００６】入力信号源８０５が無信号であるときは、
２つのカレントミラー回路８０３，８０４は平衡し、Ｐ
ＭＯＳトランジスタ８３２のドレイン電極から流れ出す
電流とＮＭＯＳトランジスタ８４２のドレイン電極に流
れ込む電流とは等しくなり、負荷抵抗素子８０８には電
流は流れない。この状態での出力電圧は、出力バイアス
電圧源８０９の電圧である。
２つのカレントミラー回路８０３，８０４は平衡し、Ｐ
ＭＯＳトランジスタ８３２のドレイン電極から流れ出す
電流とＮＭＯＳトランジスタ８４２のドレイン電極に流
れ込む電流とは等しくなり、負荷抵抗素子８０８には電
流は流れない。この状態での出力電圧は、出力バイアス
電圧源８０９の電圧である。
【０００７】入力信号源８０５の電圧が接続点Ａの電圧
よりも低くなった場合には、カレントミラー回路８０
３，８０４の平衡が崩れ、ＰＭＯＳトランジスタ８３２
のドレイン電極から流れ出す電流がＮＭＯＳトランジス
タ８４２のドレイン電極に流れ込む電流よりも多くな
り、その差分の電流が負荷抵抗素子８０８に流れる。し
たがって、出力電圧は、出力バイアス電圧源８０９の電
圧以上に上昇する。
よりも低くなった場合には、カレントミラー回路８０
３，８０４の平衡が崩れ、ＰＭＯＳトランジスタ８３２
のドレイン電極から流れ出す電流がＮＭＯＳトランジス
タ８４２のドレイン電極に流れ込む電流よりも多くな
り、その差分の電流が負荷抵抗素子８０８に流れる。し
たがって、出力電圧は、出力バイアス電圧源８０９の電
圧以上に上昇する。
【０００８】逆に、入力信号源８０５の電圧が接続点Ａ
の電圧よりも高くなった場合にもカレントミラー回路８
０３，８０４の平衡が崩れるが、今度は、ＰＭＯＳトラ
ンジスタ８３２のドレイン電極から流れ出す電流がＮＭ
ＯＳトランジスタ８４２のドレイン電極に流れ込む電流
よりも少なくなるので、出力バイアス電圧源８０９から
負荷抵抗素子８０８を経由してＮＭＯＳトランジスタ８
４２に電流が流れる。その結果、出力電圧は、出力バイ
アス電圧源８０９の電圧以下に降下する。
の電圧よりも高くなった場合にもカレントミラー回路８
０３，８０４の平衡が崩れるが、今度は、ＰＭＯＳトラ
ンジスタ８３２のドレイン電極から流れ出す電流がＮＭ
ＯＳトランジスタ８４２のドレイン電極に流れ込む電流
よりも少なくなるので、出力バイアス電圧源８０９から
負荷抵抗素子８０８を経由してＮＭＯＳトランジスタ８
４２に電流が流れる。その結果、出力電圧は、出力バイ
アス電圧源８０９の電圧以下に降下する。
【０００９】このように、従来の増幅回路は、入力信号
電圧に応じて出力電圧が逆方向に変化する反転増幅器と
して構成されている。
電圧に応じて出力電圧が逆方向に変化する反転増幅器と
して構成されている。
【００１０】
【発明が解決しようとする課題】ところで、半導体集積
回路デザインルールのファインピッチ化に伴い、動作電
源電圧の低電圧化が進んでいる。動作電源電圧の低電圧
化は、消費電力が小さくなるなどの利点がある一方で、
特にアナログ回路ではダイナミックレンジが取れないな
どの弊害がある。したがって、低電圧で動作する増幅回
路では、接地電位と電源電圧との間の全範囲を動作範囲
とすることが望まれる。
回路デザインルールのファインピッチ化に伴い、動作電
源電圧の低電圧化が進んでいる。動作電源電圧の低電圧
化は、消費電力が小さくなるなどの利点がある一方で、
特にアナログ回路ではダイナミックレンジが取れないな
どの弊害がある。したがって、低電圧で動作する増幅回
路では、接地電位と電源電圧との間の全範囲を動作範囲
とすることが望まれる。
【００１１】しかしながら、上記の構成を有する従来の
増幅回路では、入力信号源の電圧が電源電圧、または接
地電位の近傍になると、カレントミラー回路８０３，８
０４が回路的に飽和してしまい、正常に動作しなくなる
ので、ダイナミックレンジを広くすることが困難であ
る。
増幅回路では、入力信号源の電圧が電源電圧、または接
地電位の近傍になると、カレントミラー回路８０３，８
０４が回路的に飽和してしまい、正常に動作しなくなる
ので、ダイナミックレンジを広くすることが困難であ
る。
【００１２】また、増幅回路の利得は、カレントミラー
回路８０３，８０４の電流値と負荷抵抗素子８０８の抵
抗値とで決まるが、このカレントミラー回路８０３，８
０４の電流値は、抵抗素子８０６，８０７の抵抗値とダ
イオード接続のＰＭＯＳトランジスタ８３１およびＮＭ
ＯＳトランジスタ８４１のゲート・ソース間電圧とで決
まるので、利得がばらつき要因の影響を受けてしまうと
いう問題もある。
回路８０３，８０４の電流値と負荷抵抗素子８０８の抵
抗値とで決まるが、このカレントミラー回路８０３，８
０４の電流値は、抵抗素子８０６，８０７の抵抗値とダ
イオード接続のＰＭＯＳトランジスタ８３１およびＮＭ
ＯＳトランジスタ８４１のゲート・ソース間電圧とで決
まるので、利得がばらつき要因の影響を受けてしまうと
いう問題もある。
【００１３】この発明は、上記に鑑みてなされたもの
で、ダイナミックレンジを接地電位から電源電圧までの
全範囲に拡大することができ、また利得がばらつき要因
の影響を受けないようにすることのできる低電圧動作に
好適な増幅回路を得ることを目的とする。
で、ダイナミックレンジを接地電位から電源電圧までの
全範囲に拡大することができ、また利得がばらつき要因
の影響を受けないようにすることのできる低電圧動作に
好適な増幅回路を得ることを目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、この発明にかかる増幅回路は、Ｐ型ＭＯＳトランジ
スタで構成され、正相入力端に印加される入力バイアス
電圧と出力端から直接帰還を受ける逆相入力端に第１抵
抗素子を介して印加される入力信号電圧との差電圧を前
記第１抵抗素子で除した値の電流を出力する第１ボルテ
ージフォロワ回路と、前記第１ボルテージフォロワ回路
の出力電流を取り出す第１カレントミラー回路と、Ｎ型
ＭＯＳトランジスタで構成され、正相入力端に印加され
る入力バイアス電圧と出力端から直接帰還を受ける逆相
入力端に第２抵抗素子を介して印加される前記入力信号
電圧との差電圧を前記第１抵抗素子で除した値の電流を
出力する第２ボルテージフォロワ回路と、前記第２ボル
テージフォロワ回路の出力電流を取り出す第２カレント
ミラー回路とを備えたことを特徴とする。
に、この発明にかかる増幅回路は、Ｐ型ＭＯＳトランジ
スタで構成され、正相入力端に印加される入力バイアス
電圧と出力端から直接帰還を受ける逆相入力端に第１抵
抗素子を介して印加される入力信号電圧との差電圧を前
記第１抵抗素子で除した値の電流を出力する第１ボルテ
ージフォロワ回路と、前記第１ボルテージフォロワ回路
の出力電流を取り出す第１カレントミラー回路と、Ｎ型
ＭＯＳトランジスタで構成され、正相入力端に印加され
る入力バイアス電圧と出力端から直接帰還を受ける逆相
入力端に第２抵抗素子を介して印加される前記入力信号
電圧との差電圧を前記第１抵抗素子で除した値の電流を
出力する第２ボルテージフォロワ回路と、前記第２ボル
テージフォロワ回路の出力電流を取り出す第２カレント
ミラー回路とを備えたことを特徴とする。
【００１５】この発明によれば、Ｐ型ＭＯＳトランジス
タで構成される第１ボルテージフォロワ回路では、入力
信号電圧が入力バイアス電圧以上であるときには電源電
圧のレベルに近づいても飽和することなく増幅動作を行
い、入力バイアス電圧と入力信号電圧との差電圧を第１
抵抗素子で除した値の電流が流れ、第１カレントミラー
回路から出力される。しかし、入力信号電圧が入力バイ
アス電圧以下であるときは、増幅動作は行わない。一
方、Ｎ型ＭＯＳトランジスタで構成される第２ボルテー
ジフォロワ回路では、入力信号電圧が入力バイアス電圧
以下であるときには接地電位のレベルに近づいても飽和
することなく増幅動作を行い、入力バイアス電圧と入力
信号電圧との差電圧を第２抵抗素子で除した値の電流が
流れ、第２カレントミラー回路から出力される。しか
し、入力信号電圧が入力バイアス電圧以上であるときに
は、増幅動作は行わない。つまり、第１ボルテージフォ
ロワ回路と第２ボルテージフォロワ回路が補間する形で
増幅動作を行い、かつ接地電位から電源電圧まで飽和す
ることなく増幅動作を行う。
タで構成される第１ボルテージフォロワ回路では、入力
信号電圧が入力バイアス電圧以上であるときには電源電
圧のレベルに近づいても飽和することなく増幅動作を行
い、入力バイアス電圧と入力信号電圧との差電圧を第１
抵抗素子で除した値の電流が流れ、第１カレントミラー
回路から出力される。しかし、入力信号電圧が入力バイ
アス電圧以下であるときは、増幅動作は行わない。一
方、Ｎ型ＭＯＳトランジスタで構成される第２ボルテー
ジフォロワ回路では、入力信号電圧が入力バイアス電圧
以下であるときには接地電位のレベルに近づいても飽和
することなく増幅動作を行い、入力バイアス電圧と入力
信号電圧との差電圧を第２抵抗素子で除した値の電流が
流れ、第２カレントミラー回路から出力される。しか
し、入力信号電圧が入力バイアス電圧以上であるときに
は、増幅動作は行わない。つまり、第１ボルテージフォ
ロワ回路と第２ボルテージフォロワ回路が補間する形で
増幅動作を行い、かつ接地電位から電源電圧まで飽和す
ることなく増幅動作を行う。
【００１６】つぎの発明にかかる増幅回路は、上記の発
明において、前記第１カレントミラー回路および前記第
２カレントミラー回路に共通の出力ラインと接地との間
に負荷抵抗素子および出力バイアス電圧源の直列回路を
備えたことを特徴とする。
明において、前記第１カレントミラー回路および前記第
２カレントミラー回路に共通の出力ラインと接地との間
に負荷抵抗素子および出力バイアス電圧源の直列回路を
備えたことを特徴とする。
【００１７】この発明によれば、上記の発明において、
前記第１カレントミラー回路および前記第２カレントミ
ラー回路に共通の出力ラインと接地との間に、負荷抵抗
素子および出力バイアス電圧源の直列回路を設けたの
で、電圧出力が得られる。
前記第１カレントミラー回路および前記第２カレントミ
ラー回路に共通の出力ラインと接地との間に、負荷抵抗
素子および出力バイアス電圧源の直列回路を設けたの
で、電圧出力が得られる。
【００１８】つぎの発明にかかる増幅回路は、Ｐ型また
はＮ型のＭＯＳトランジスタで構成され、正相入力端に
印加される入力バイアス電圧と出力端から直接帰還を受
ける逆相入力端に抵抗素子を介して印加される入力信号
電圧との差電圧を前記抵抗素子で除した値の電流を出力
するボルテージフォロワ回路と、前記ボルテージフォロ
ワ回路の出力電流を取り出すカレントミラー回路とを備
えたことを特徴とする。
はＮ型のＭＯＳトランジスタで構成され、正相入力端に
印加される入力バイアス電圧と出力端から直接帰還を受
ける逆相入力端に抵抗素子を介して印加される入力信号
電圧との差電圧を前記抵抗素子で除した値の電流を出力
するボルテージフォロワ回路と、前記ボルテージフォロ
ワ回路の出力電流を取り出すカレントミラー回路とを備
えたことを特徴とする。
【００１９】この発明によれば、ボルテージフォロワ回
路がＰ型ＭＯＳトランジスタで構成される場合は、入力
信号電圧が入力バイアス電圧以上であるときに電源電圧
のレベルに近づいても飽和することなく増幅動作を行
い、入力バイアス電圧と入力信号電圧との差電圧を抵抗
素子で除した値の電流が流れカレントミラー回路から出
力される。しかし、入力信号電圧が入力バイアス電圧以
下であるときは、増幅動作は行わない。また、ボルテー
ジフォロワ回路がＮ型ＭＯＳトランジスタで構成される
場合は、入力信号電圧が入力バイアス電圧以下であると
きに接地電位のレベルに近づいても飽和することなく増
幅動作を行い、入力バイアス電圧と入力信号電圧との差
電圧を抵抗素子で除した値の電流が流れカレントミラー
回路から出力される。しかし、入力信号電圧が入力バイ
アス電圧以上であるときは、増幅動作は行わない。
路がＰ型ＭＯＳトランジスタで構成される場合は、入力
信号電圧が入力バイアス電圧以上であるときに電源電圧
のレベルに近づいても飽和することなく増幅動作を行
い、入力バイアス電圧と入力信号電圧との差電圧を抵抗
素子で除した値の電流が流れカレントミラー回路から出
力される。しかし、入力信号電圧が入力バイアス電圧以
下であるときは、増幅動作は行わない。また、ボルテー
ジフォロワ回路がＮ型ＭＯＳトランジスタで構成される
場合は、入力信号電圧が入力バイアス電圧以下であると
きに接地電位のレベルに近づいても飽和することなく増
幅動作を行い、入力バイアス電圧と入力信号電圧との差
電圧を抵抗素子で除した値の電流が流れカレントミラー
回路から出力される。しかし、入力信号電圧が入力バイ
アス電圧以上であるときは、増幅動作は行わない。
【００２０】つぎの発明にかかる増幅回路は、上記の発
明において、前記カレントミラー回路の出力ラインと接
地との間に負荷抵抗素子および出力バイアス電圧源の直
列回路を備えたことを特徴とする。
明において、前記カレントミラー回路の出力ラインと接
地との間に負荷抵抗素子および出力バイアス電圧源の直
列回路を備えたことを特徴とする。
【００２１】この発明によれば、上記の発明において、
カレントミラー回路の出力ラインと接地との間に負荷抵
抗素子および出力バイアス電圧源の直列回路を設けたの
で、出力バイアス電圧源の出力バイアス電圧レベル以上
または以下をクリップした電圧出力が得られる。
カレントミラー回路の出力ラインと接地との間に負荷抵
抗素子および出力バイアス電圧源の直列回路を設けたの
で、出力バイアス電圧源の出力バイアス電圧レベル以上
または以下をクリップした電圧出力が得られる。
【００２２】
【発明の実施の形態】以下に添付図面を参照して、この
発明にかかる増幅回路の好適な実施の形態を詳細に説明
する。
発明にかかる増幅回路の好適な実施の形態を詳細に説明
する。
【００２３】実施の実施１．図１は、この発明の実施の
形態１である増幅回路の構成を示す回路図である。図１
に示すように、実施の形態１による増幅回路は、電源１
０１と接地（ＧＮＤ）１０２との間に、２つのボルテー
ジフォロワ回路１０３，１０４と、２つのカレントミラ
ー回路１０５，１０６とが設けられている。
形態１である増幅回路の構成を示す回路図である。図１
に示すように、実施の形態１による増幅回路は、電源１
０１と接地（ＧＮＤ）１０２との間に、２つのボルテー
ジフォロワ回路１０３，１０４と、２つのカレントミラ
ー回路１０５，１０６とが設けられている。
【００２４】そのうち、ボルテージフォロワ回路１０３
とカレントミラー回路１０６は、一つの増幅回路を構成
し、ボルテージフォロワ回路１０４とカレントミラー回
路１０５は、もう一つの増幅回路を構成している。この
２つの増幅回路は、入力バイアス電圧源１０７、入力信
号源１０８および図示しない出力端を共有している。
とカレントミラー回路１０６は、一つの増幅回路を構成
し、ボルテージフォロワ回路１０４とカレントミラー回
路１０５は、もう一つの増幅回路を構成している。この
２つの増幅回路は、入力バイアス電圧源１０７、入力信
号源１０８および図示しない出力端を共有している。
【００２５】ボルテージフォロワ回路１０３は、電流源
１３１と、入力回路を構成するＰＭＯＳトランジスタ１
３２，１３３と、負荷回路としてのカレントミラー回路
を構成するＮＭＯＳトランジスタ１３４，１３５と、出
力回路を構成するＰＭＯＳトランジスタ１３６とを備え
ている。
１３１と、入力回路を構成するＰＭＯＳトランジスタ１
３２，１３３と、負荷回路としてのカレントミラー回路
を構成するＮＭＯＳトランジスタ１３４，１３５と、出
力回路を構成するＰＭＯＳトランジスタ１３６とを備え
ている。
【００２６】ＰＭＯＳトランジスタ１３２，１３３の各
ソース電極は、共通に電流源１３１を介して電源１０１
に接続されている。ＰＭＯＳトランジスタ１３２のゲー
ト電極は、正相入力端として入力バイアス電圧源１０７
が接続されている。ＰＭＯＳトランジスタ１３３のゲー
ト電極は、逆相入力端として抵抗素子１０９を介して入
力信号源１０８が接続され、またＰＭＯＳトランジスタ
１３６のソース電極に接続されている。
ソース電極は、共通に電流源１３１を介して電源１０１
に接続されている。ＰＭＯＳトランジスタ１３２のゲー
ト電極は、正相入力端として入力バイアス電圧源１０７
が接続されている。ＰＭＯＳトランジスタ１３３のゲー
ト電極は、逆相入力端として抵抗素子１０９を介して入
力信号源１０８が接続され、またＰＭＯＳトランジスタ
１３６のソース電極に接続されている。
【００２７】ＰＭＯＳトランジスタ１３２のドレイン電
極は、ダイオード接続のＮＭＯＳトランジスタ１３４の
ドレイン電極に接続されている。ＰＭＯＳトランジスタ
１３３のドレイン電極は、ＰＭＯＳトランジスタ１３６
のゲート電極とＮＭＯＳトランジスタ１３５のドレイン
電極とに接続されている。ＮＭＯＳトランジスタ１３
４，１３５の各ソース電極は、共通に接地（ＧＮＤ）１
０２に接続され、各ゲート電極は共通に接続されてい
る。
極は、ダイオード接続のＮＭＯＳトランジスタ１３４の
ドレイン電極に接続されている。ＰＭＯＳトランジスタ
１３３のドレイン電極は、ＰＭＯＳトランジスタ１３６
のゲート電極とＮＭＯＳトランジスタ１３５のドレイン
電極とに接続されている。ＮＭＯＳトランジスタ１３
４，１３５の各ソース電極は、共通に接地（ＧＮＤ）１
０２に接続され、各ゲート電極は共通に接続されてい
る。
【００２８】ＰＭＯＳトランジスタ１３６のドレイン電
極は、出力端としてカレントミラー回路１０６における
ダイオード接続のＮＭＯＳトランジスタ１６１のドレイ
ン電極に接続されている。ＮＭＯＳトランジスタ１６
１，１６２の各ソース電極は、共通に接地（ＧＮＤ）１
０２に接続され、各ゲート電極は共通に接続されてい
る。ＮＭＯＳトランジスタ１６２のドレイン電極は、カ
レントミラー回路１０５におけるＰＭＯＳトランジスタ
１５１のドレイン電極と共に図示しない出力端に導かれ
ている。
極は、出力端としてカレントミラー回路１０６における
ダイオード接続のＮＭＯＳトランジスタ１６１のドレイ
ン電極に接続されている。ＮＭＯＳトランジスタ１６
１，１６２の各ソース電極は、共通に接地（ＧＮＤ）１
０２に接続され、各ゲート電極は共通に接続されてい
る。ＮＭＯＳトランジスタ１６２のドレイン電極は、カ
レントミラー回路１０５におけるＰＭＯＳトランジスタ
１５１のドレイン電極と共に図示しない出力端に導かれ
ている。
【００２９】また、ボルテージフォロワ回路１０４は、
入力回路を構成するＮＭＯＳトランジスタ１４３，１４
４と、負荷回路としてのカレントミラー回路を構成する
ＰＭＯＳトランジスタ１４１，１４２と、出力回路を構
成するＮＭＯＳトランジスタ１４５と、電流源１４６と
を備えている。
入力回路を構成するＮＭＯＳトランジスタ１４３，１４
４と、負荷回路としてのカレントミラー回路を構成する
ＰＭＯＳトランジスタ１４１，１４２と、出力回路を構
成するＮＭＯＳトランジスタ１４５と、電流源１４６と
を備えている。
【００３０】ＮＭＯＳトランジスタ１４３，１４４の各
ソース電極は、共通に電流源１４６を介して接地（ＧＮ
Ｄ）１０２に接続されている。ＮＭＯＳトランジスタ１
４４のゲート電極は、正相入力端として入力バイアス電
圧源１０７が接続されている。ＮＭＯＳトランジスタ１
４３のゲート電極は、逆相入力端として抵抗素子１１０
を介して入力信号源１０８が接続され、またＮＭＯＳト
ランジスタ１４５のソース電極に接続されている。
ソース電極は、共通に電流源１４６を介して接地（ＧＮ
Ｄ）１０２に接続されている。ＮＭＯＳトランジスタ１
４４のゲート電極は、正相入力端として入力バイアス電
圧源１０７が接続されている。ＮＭＯＳトランジスタ１
４３のゲート電極は、逆相入力端として抵抗素子１１０
を介して入力信号源１０８が接続され、またＮＭＯＳト
ランジスタ１４５のソース電極に接続されている。
【００３１】ＮＭＯＳトランジスタ１４４のドレイン電
極は、ダイオード接続のＰＭＯＳトランジスタ１４２の
ドレイン電極に接続されている。ＮＭＯＳトランジスタ
１４３のドレイン電極は、ＮＭＯＳトランジスタ１４５
のゲート電極とＰＭＯＳトランジスタ１４１のドレイン
電極とに接続されている。ＰＭＯＳトランジスタ１４
２，１４１の各ソース電極は、共通に電源１０１に接続
され、各ゲート電極は共通に接続されている。
極は、ダイオード接続のＰＭＯＳトランジスタ１４２の
ドレイン電極に接続されている。ＮＭＯＳトランジスタ
１４３のドレイン電極は、ＮＭＯＳトランジスタ１４５
のゲート電極とＰＭＯＳトランジスタ１４１のドレイン
電極とに接続されている。ＰＭＯＳトランジスタ１４
２，１４１の各ソース電極は、共通に電源１０１に接続
され、各ゲート電極は共通に接続されている。
【００３２】ＮＭＯＳトランジスタ１４５のドレイン電
極は、出力端としてカレントミラー回路１０５における
ダイオード接続のＰＭＯＳトランジスタ１５２のドレイ
ン電極に接続されている。ＰＭＯＳトランジスタ１５
２，１５１の各ソース電極は、共通に電源１０１に接続
され、各ゲート電極は共通に接続されている。ＰＭＯＳ
トランジスタ１５１のドレイン電極は、上記したよう
に、カレントミラー回路１０６におけるＮＭＯＳトラン
ジスタ１６２のドレイン電極と共に図示しない出力端に
導かれている。
極は、出力端としてカレントミラー回路１０５における
ダイオード接続のＰＭＯＳトランジスタ１５２のドレイ
ン電極に接続されている。ＰＭＯＳトランジスタ１５
２，１５１の各ソース電極は、共通に電源１０１に接続
され、各ゲート電極は共通に接続されている。ＰＭＯＳ
トランジスタ１５１のドレイン電極は、上記したよう
に、カレントミラー回路１０６におけるＮＭＯＳトラン
ジスタ１６２のドレイン電極と共に図示しない出力端に
導かれている。
【００３３】次に、図１を参照して、実施の形態１によ
る増幅回路の動作を説明する。図１において、ボルテー
ジフォロワ回路１０３では、ＰＭＯＳトランジスタ１３
３のゲート電圧は、入力バイアス電圧源１０７の入力バ
イアス電圧Ｖ１と同じ電圧になっている。ＰＭＯＳトラ
ンジスタ１３６はソースフォロワとして動作し、ＰＭＯ
Ｓトランジスタ１３３のゲート電極に帰還をかけてい
る。同様に、ボルテージフォロワ回路１０４では、ＮＭ
ＯＳトランジスタ１４３のゲート電圧は、入力バイアス
電圧源１０７の入力バイアス電圧Ｖ１と同じ電圧になっ
ている。ＮＭＯＳトランジスタ１４５はソースフォロワ
として動作し、ＮＭＯＳトランジスタ１４３のゲート電
極に帰還をかけている。
る増幅回路の動作を説明する。図１において、ボルテー
ジフォロワ回路１０３では、ＰＭＯＳトランジスタ１３
３のゲート電圧は、入力バイアス電圧源１０７の入力バ
イアス電圧Ｖ１と同じ電圧になっている。ＰＭＯＳトラ
ンジスタ１３６はソースフォロワとして動作し、ＰＭＯ
Ｓトランジスタ１３３のゲート電極に帰還をかけてい
る。同様に、ボルテージフォロワ回路１０４では、ＮＭ
ＯＳトランジスタ１４３のゲート電圧は、入力バイアス
電圧源１０７の入力バイアス電圧Ｖ１と同じ電圧になっ
ている。ＮＭＯＳトランジスタ１４５はソースフォロワ
として動作し、ＮＭＯＳトランジスタ１４３のゲート電
極に帰還をかけている。
【００３４】入力信号源１０８の信号電圧が入力バイア
ス電圧源１０７の入力バイアス電圧Ｖ１よりも高い場合
には、ボルテージフォロワ回路１０３では、ＰＭＯＳト
ランジスタ１３６がオン動作をしているので、入力信号
源１０８の信号電圧と入力バイアス電圧源１０７の入力
バイアス電圧Ｖ１との電圧差を抵抗素子１０９の抵抗値
で除算した値の電流が、抵抗素子１０９、ＰＭＯＳトラ
ンジスタ１３６を介してカレントミラー回路１０６のＮ
ＭＯＳトランジスタ１６１に流れる。ＮＭＯＳトランジ
スタ１６２ではドレイン電極からソース電極、接地（Ｇ
ＮＤ）１０２に向かう電流（ミラー電流）が流れる。
ス電圧源１０７の入力バイアス電圧Ｖ１よりも高い場合
には、ボルテージフォロワ回路１０３では、ＰＭＯＳト
ランジスタ１３６がオン動作をしているので、入力信号
源１０８の信号電圧と入力バイアス電圧源１０７の入力
バイアス電圧Ｖ１との電圧差を抵抗素子１０９の抵抗値
で除算した値の電流が、抵抗素子１０９、ＰＭＯＳトラ
ンジスタ１３６を介してカレントミラー回路１０６のＮ
ＭＯＳトランジスタ１６１に流れる。ＮＭＯＳトランジ
スタ１６２ではドレイン電極からソース電極、接地（Ｇ
ＮＤ）１０２に向かう電流（ミラー電流）が流れる。
【００３５】ボルテージフォロワ回路１０３では、入力
信号源１０８の信号電圧を電源電圧のレベルまで高くし
ても、回路が飽和することなく正常に動作し、カレント
ミラー回路１０６に流れる電流が入力バイアス電圧源１
０７との入力バイアス電圧Ｖ１と入力信号源１０８の信
号電圧との電圧差に応じて直線的に変化する。この場
合、ボルテージフォロワ回路１０４では、ＮＭＯＳトラ
ンジスタ１４５がオフ動作をし、カレントミラー回路１
０５への出力をカットオフしているので、カレントミラ
ー回路１０５では電流は流れない。
信号源１０８の信号電圧を電源電圧のレベルまで高くし
ても、回路が飽和することなく正常に動作し、カレント
ミラー回路１０６に流れる電流が入力バイアス電圧源１
０７との入力バイアス電圧Ｖ１と入力信号源１０８の信
号電圧との電圧差に応じて直線的に変化する。この場
合、ボルテージフォロワ回路１０４では、ＮＭＯＳトラ
ンジスタ１４５がオフ動作をし、カレントミラー回路１
０５への出力をカットオフしているので、カレントミラ
ー回路１０５では電流は流れない。
【００３６】逆に、入力信号源１０８の信号電圧が入力
バイアス電圧源１０７の入力バイアス電圧Ｖ１よりも低
い場合には、ボルテージフォロワ回路１０３では、ＰＭ
ＯＳトランジスタ１３６がオフ動作をして出力をカット
オフしているので、カレントミラー回路１０６には電流
は流れない。
バイアス電圧源１０７の入力バイアス電圧Ｖ１よりも低
い場合には、ボルテージフォロワ回路１０３では、ＰＭ
ＯＳトランジスタ１３６がオフ動作をして出力をカット
オフしているので、カレントミラー回路１０６には電流
は流れない。
【００３７】一方、ボルテージフォロワ回路１０４で
は、ＮＭＯＳトランジスタ１４５がオン動作をしている
ので、入力信号源１０８の信号電圧と入力バイアス電圧
源１０７の入力バイアス電圧Ｖ１との電圧差を抵抗素子
１１０の抵抗値で除算した値の電流が、抵抗素子１１
０、ＮＭＯＳトランジスタ１４５を介してカレントミラ
ー回路１０５のＰＭＯＳトランジスタ１５２に流れる。
ＰＭＯＳトランジスタ１５１では電源１０１からソース
電極、ドレイン電極に向かう電流（ミラー電流）が流れ
る。
は、ＮＭＯＳトランジスタ１４５がオン動作をしている
ので、入力信号源１０８の信号電圧と入力バイアス電圧
源１０７の入力バイアス電圧Ｖ１との電圧差を抵抗素子
１１０の抵抗値で除算した値の電流が、抵抗素子１１
０、ＮＭＯＳトランジスタ１４５を介してカレントミラ
ー回路１０５のＰＭＯＳトランジスタ１５２に流れる。
ＰＭＯＳトランジスタ１５１では電源１０１からソース
電極、ドレイン電極に向かう電流（ミラー電流）が流れ
る。
【００３８】ボルテージフォロワ回路１０４では、入力
信号源１０８の信号電圧を接地電位まで低くしても、回
路は飽和することなく正常に動作し、カレントミラー回
路１０５に流れる電流が入力バイアス電圧源１０７の入
力バイアス電圧Ｖ１と入力信号源１０８と信号電圧との
電圧差に応じて直線的に変化する。
信号源１０８の信号電圧を接地電位まで低くしても、回
路は飽和することなく正常に動作し、カレントミラー回
路１０５に流れる電流が入力バイアス電圧源１０７の入
力バイアス電圧Ｖ１と入力信号源１０８と信号電圧との
電圧差に応じて直線的に変化する。
【００３９】以上のように、入力信号源１０８の入力信
号電圧が入力バイアス電圧源１０７の入力バイアス電圧
Ｖ１を境に低い場合と高い場合とで、ボルテージフォロ
ワ回路１０３とボルテージフォロワ回路１０４が補間す
る形で動作している。
号電圧が入力バイアス電圧源１０７の入力バイアス電圧
Ｖ１を境に低い場合と高い場合とで、ボルテージフォロ
ワ回路１０３とボルテージフォロワ回路１０４が補間す
る形で動作している。
【００４０】したがって、実施の形態１によれば、接地
電位から電源電圧まで回路が飽和することなく増幅する
ことができるので、ダイナミックレンジの広い増幅回路
を実現することができる。
電位から電源電圧まで回路が飽和することなく増幅する
ことができるので、ダイナミックレンジの広い増幅回路
を実現することができる。
【００４１】実施の形態２．図２は、この発明の実施の
形態２である増幅回路の構成を示す回路図である。な
お、図２では、実施の形態１（図１）で示した構成と同
一ないしは同等である構成部分には、同一の符号が付さ
れている。ここでは、実施の形態２に関わる部分を中心
に説明する。
形態２である増幅回路の構成を示す回路図である。な
お、図２では、実施の形態１（図１）で示した構成と同
一ないしは同等である構成部分には、同一の符号が付さ
れている。ここでは、実施の形態２に関わる部分を中心
に説明する。
【００４２】図２に示すように、実施の形態２による増
幅回路では、実施の形態１（図１）に示した構成におい
て、カレントミラー回路１０５，１０６の出力ラインと
接地（ＧＮＤ）１０２との間に、負荷抵抗素子２０１お
よび出力バイアス電圧源（電圧Ｖ２）２０２の直列回路
が設けられ、電圧出力を得る構成となっている。その他
は、図１に示した構成と同様である。
幅回路では、実施の形態１（図１）に示した構成におい
て、カレントミラー回路１０５，１０６の出力ラインと
接地（ＧＮＤ）１０２との間に、負荷抵抗素子２０１お
よび出力バイアス電圧源（電圧Ｖ２）２０２の直列回路
が設けられ、電圧出力を得る構成となっている。その他
は、図１に示した構成と同様である。
【００４３】次に、図２と図３を参照して、実施の形態
２による増幅回路（電圧増幅回路）の動作について説明
する。なお、図３は、図２に示す増幅回路（電圧増幅回
路）の入出力特性の一例を示す特性図である。
２による増幅回路（電圧増幅回路）の動作について説明
する。なお、図３は、図２に示す増幅回路（電圧増幅回
路）の入出力特性の一例を示す特性図である。
【００４４】実施の形態１で説明したように、ボルテー
ジフォロワ回路１０３は、入力信号源１０８の信号電圧
が入力バイアス電圧源１０７の入力バイアス電圧Ｖ１以
上である場合に増幅動作を行う。この場合には、負荷抵
抗素子２０１からカレントミラー回路１０６に向かう電
流が流れる。つまり、出力電圧は、出力バイアス電圧源
２０２の出力バイアス電圧Ｖ２から負荷抵抗素子２０１
での降下電圧を引き算した電圧となる。したがって、出
力電圧は、図３に示すように、出力バイアス電圧源２０
２の出力バイアス電圧Ｖ２から所定の傾きをもって直線
的に降下する特性となる。
ジフォロワ回路１０３は、入力信号源１０８の信号電圧
が入力バイアス電圧源１０７の入力バイアス電圧Ｖ１以
上である場合に増幅動作を行う。この場合には、負荷抵
抗素子２０１からカレントミラー回路１０６に向かう電
流が流れる。つまり、出力電圧は、出力バイアス電圧源
２０２の出力バイアス電圧Ｖ２から負荷抵抗素子２０１
での降下電圧を引き算した電圧となる。したがって、出
力電圧は、図３に示すように、出力バイアス電圧源２０
２の出力バイアス電圧Ｖ２から所定の傾きをもって直線
的に降下する特性となる。
【００４５】一方、ボルテージフォロワ回路１０４は、
入力信号源１０８の信号電圧が入力バイアス電圧源１０
７の入力バイアス電圧Ｖ１以下である場合に増幅動作を
行う。この場合には、カレントミラー回路１０５から負
荷抵抗素子２０１に向かう電流が出力される。つまり、
出力電圧は、出力バイアス電圧源２０２の出力バイアス
電圧Ｖ２に負荷抵抗素子２０１での降下電圧を足し算し
た電圧となる。したがって、出力電圧は、図３に示すよ
うに、出力バイアス電圧源２０２の出力バイアス電圧Ｖ
２から所定の傾きをもって直線的に上昇する特性とな
る。
入力信号源１０８の信号電圧が入力バイアス電圧源１０
７の入力バイアス電圧Ｖ１以下である場合に増幅動作を
行う。この場合には、カレントミラー回路１０５から負
荷抵抗素子２０１に向かう電流が出力される。つまり、
出力電圧は、出力バイアス電圧源２０２の出力バイアス
電圧Ｖ２に負荷抵抗素子２０１での降下電圧を足し算し
た電圧となる。したがって、出力電圧は、図３に示すよ
うに、出力バイアス電圧源２０２の出力バイアス電圧Ｖ
２から所定の傾きをもって直線的に上昇する特性とな
る。
【００４６】ここで、当該電圧増幅回路の利得は、抵抗
素子１０９，１１０の抵抗値と、負荷抵抗素子２０１の
抵抗値との比だけで決まる。したがって、半導体集積回
路でこの増幅回路を実現する場合には、利得のばらつき
をキャンセルすることができる。
素子１０９，１１０の抵抗値と、負荷抵抗素子２０１の
抵抗値との比だけで決まる。したがって、半導体集積回
路でこの増幅回路を実現する場合には、利得のばらつき
をキャンセルすることができる。
【００４７】したがって、実施の形態２によれば、ダイ
ナミックレンジが広く、かつ、電圧増幅回路とした場合
に、利得がばらつき要因の影響を殆ど受けないような増
幅回路を得ることができる。
ナミックレンジが広く、かつ、電圧増幅回路とした場合
に、利得がばらつき要因の影響を殆ど受けないような増
幅回路を得ることができる。
【００４８】実施の形態３．図４は、この発明の実施の
形態３である増幅回路の構成を示す回路図である。な
お、図４では、実施の形態２（図２）で示した構成と同
一ないしは同等である構成部分には、同一の符号が付さ
れている。ここでは、実施の形態３に関わる部分を中心
に説明する。
形態３である増幅回路の構成を示す回路図である。な
お、図４では、実施の形態２（図２）で示した構成と同
一ないしは同等である構成部分には、同一の符号が付さ
れている。ここでは、実施の形態３に関わる部分を中心
に説明する。
【００４９】図４に示すように、実施の形態３による増
幅回路では、実施の形態２（図２）に示した構成におい
て、ボルテージフォロワ回路１０４とカレントミラー回
路１０５を削除し、ボルテージフォロワ回路１０３とカ
レントミラー回路１０６と負荷抵抗素子２０１および出
力バイアス電圧源２０２の直列回路とからなる構成とな
っている。
幅回路では、実施の形態２（図２）に示した構成におい
て、ボルテージフォロワ回路１０４とカレントミラー回
路１０５を削除し、ボルテージフォロワ回路１０３とカ
レントミラー回路１０６と負荷抵抗素子２０１および出
力バイアス電圧源２０２の直列回路とからなる構成とな
っている。
【００５０】次に、図４と図５を参照して、実施の形態
３による増幅回路（電圧増幅回路）の動作について説明
する。なお、図５は、図４に示す増幅回路（電圧増幅回
路）の入出力特性の一例を示す特性図である。
３による増幅回路（電圧増幅回路）の動作について説明
する。なお、図５は、図４に示す増幅回路（電圧増幅回
路）の入出力特性の一例を示す特性図である。
【００５１】実施の形態１で説明したように、ボルテー
ジフォロワ回路１０３は、入力信号源１０８の信号電圧
が入力バイアス電圧源１０７の入力バイアス電圧Ｖ１以
上である場合に増幅動作を行う。この場合には、負荷抵
抗素子２０１からカレントミラー回路１０６に向かう電
流が流れる。したがって、出力電圧は、出力バイアス電
圧源２０２の出力バイアス電圧Ｖ２から負荷抵抗素子２
０１での降下電圧を引き算した電圧となる。
ジフォロワ回路１０３は、入力信号源１０８の信号電圧
が入力バイアス電圧源１０７の入力バイアス電圧Ｖ１以
上である場合に増幅動作を行う。この場合には、負荷抵
抗素子２０１からカレントミラー回路１０６に向かう電
流が流れる。したがって、出力電圧は、出力バイアス電
圧源２０２の出力バイアス電圧Ｖ２から負荷抵抗素子２
０１での降下電圧を引き算した電圧となる。
【００５２】一方、ボルテージフォロワ回路１０３は、
入力信号源１０８の信号電圧が入力バイアス電圧源１０
７の入力バイアス電圧Ｖ１以下である場合に増幅動作は
行わず、カレントミラー回路１０６には電流は流れな
い。この場合の出力電圧は、出力バイアス電圧源２０２
の出力バイアス電圧Ｖ２となる。
入力信号源１０８の信号電圧が入力バイアス電圧源１０
７の入力バイアス電圧Ｖ１以下である場合に増幅動作は
行わず、カレントミラー回路１０６には電流は流れな
い。この場合の出力電圧は、出力バイアス電圧源２０２
の出力バイアス電圧Ｖ２となる。
【００５３】したがって、図５に示すように、入力信号
源１０８の信号電圧が入力バイアス電圧源１０７の入力
バイアス電圧Ｖ１以上である場合の出力電圧は、出力バ
イアス電圧源２０２の出力バイアス電圧Ｖ２から所定の
傾きをもって直線的に降下する特性となるが、入力信号
源１０８の信号電圧が入力バイアス電圧源１０７の入力
バイアス電圧Ｖ１以下である場合の出力電圧は、出力バ
イアス電圧源２０２の出力バイアス電圧Ｖ２にクリップ
された特性となる。
源１０８の信号電圧が入力バイアス電圧源１０７の入力
バイアス電圧Ｖ１以上である場合の出力電圧は、出力バ
イアス電圧源２０２の出力バイアス電圧Ｖ２から所定の
傾きをもって直線的に降下する特性となるが、入力信号
源１０８の信号電圧が入力バイアス電圧源１０７の入力
バイアス電圧Ｖ１以下である場合の出力電圧は、出力バ
イアス電圧源２０２の出力バイアス電圧Ｖ２にクリップ
された特性となる。
【００５４】この実施の形態３による電圧増幅回路の利
得は、抵抗素子１０９の抵抗値と負荷抵抗素子２０１の
抵抗値の比のみで決まるので、実施の形態２と同様に、
ばらつき要因の影響を受けない。
得は、抵抗素子１０９の抵抗値と負荷抵抗素子２０１の
抵抗値の比のみで決まるので、実施の形態２と同様に、
ばらつき要因の影響を受けない。
【００５５】なお、実施の形態３では、実施の形態２へ
の適用例を示したが、実施の形態１（図１）に示した構
成において、ボルテージフォロワ回路１０４とカレント
ミラー回路１０５を削除し、ボルテージフォロワ回路１
０３とカレントミラー回路１０６とからなる増幅回路も
得ることができる。
の適用例を示したが、実施の形態１（図１）に示した構
成において、ボルテージフォロワ回路１０４とカレント
ミラー回路１０５を削除し、ボルテージフォロワ回路１
０３とカレントミラー回路１０６とからなる増幅回路も
得ることができる。
【００５６】実施の形態４．図６は、この発明の実施の
形態４である増幅回路の構成を示す回路図である。な
お、図６では、実施の形態２（図２）で示した構成と同
一ないしは同等である構成部分には、同一の符号が付さ
れている。ここでは、実施の形態４に関わる部分を中心
に説明する。
形態４である増幅回路の構成を示す回路図である。な
お、図６では、実施の形態２（図２）で示した構成と同
一ないしは同等である構成部分には、同一の符号が付さ
れている。ここでは、実施の形態４に関わる部分を中心
に説明する。
【００５７】図６に示すように、実施の形態４による増
幅回路では、実施の形態２（図２）に示した構成におい
て、ボルテージフォロワ回路１０３とカレントミラー回
路１０６を削除し、ボルテージフォロワ回路１０４とカ
レントミラー回路１０５と負荷抵抗素子２０１および出
力バイアス電圧源２０２の直列回路とからなる構成とな
っている。
幅回路では、実施の形態２（図２）に示した構成におい
て、ボルテージフォロワ回路１０３とカレントミラー回
路１０６を削除し、ボルテージフォロワ回路１０４とカ
レントミラー回路１０５と負荷抵抗素子２０１および出
力バイアス電圧源２０２の直列回路とからなる構成とな
っている。
【００５８】次に、図６と図７を参照して、実施の形態
４による増幅回路（電圧増幅回路）の動作について説明
する。なお、図７は、図６に示す増幅回路（電圧増幅回
路）の入出力特性の一例を示す特性図である。
４による増幅回路（電圧増幅回路）の動作について説明
する。なお、図７は、図６に示す増幅回路（電圧増幅回
路）の入出力特性の一例を示す特性図である。
【００５９】実施の形態１で説明したように、ボルテー
ジフォロワ回路１０４は、入力信号源１０８の信号電圧
が入力バイアス電圧源１０７の入力バイアス電圧Ｖ１以
下である場合に増幅動作を行う。この場合には、カレン
トミラー回路１０５から負荷抵抗素子２０１に向かう電
流が出力される。したがって、出力電圧は、出力バイア
ス電圧源２０２の出力バイアス電圧Ｖ２に負荷抵抗素子
２０１での降下電圧を足し算した電圧となる。
ジフォロワ回路１０４は、入力信号源１０８の信号電圧
が入力バイアス電圧源１０７の入力バイアス電圧Ｖ１以
下である場合に増幅動作を行う。この場合には、カレン
トミラー回路１０５から負荷抵抗素子２０１に向かう電
流が出力される。したがって、出力電圧は、出力バイア
ス電圧源２０２の出力バイアス電圧Ｖ２に負荷抵抗素子
２０１での降下電圧を足し算した電圧となる。
【００６０】一方、ボルテージフォロワ回路１０４は、
入力信号源１０８の信号電圧が入力バイアス電圧源１０
７の入力バイアス電圧Ｖ１以上である場合には増幅動作
は行わず、カレントミラー回路１０５には電流は流れな
い。この場合の出力電圧は、出力バイアス電圧源２０２
の出力バイアス電圧Ｖ２となる。
入力信号源１０８の信号電圧が入力バイアス電圧源１０
７の入力バイアス電圧Ｖ１以上である場合には増幅動作
は行わず、カレントミラー回路１０５には電流は流れな
い。この場合の出力電圧は、出力バイアス電圧源２０２
の出力バイアス電圧Ｖ２となる。
【００６１】したがって、図７に示すように、入力信号
源１０８の信号電圧が入力バイアス電圧源１０７の入力
バイアス電圧Ｖ１以下である場合の出力電圧は、出力バ
イアス電圧源２０２の出力バイアス電圧Ｖ２から所定の
傾きをもって直線的に上昇する特性となるが、入力信号
源１０８の信号電圧が入力バイアス電圧源１０７の入力
バイアス電圧Ｖ１以上である場合の出力電圧は、出力バ
イアス電圧源２０２の出力バイアス電圧Ｖ２にクリップ
された特性となる。
源１０８の信号電圧が入力バイアス電圧源１０７の入力
バイアス電圧Ｖ１以下である場合の出力電圧は、出力バ
イアス電圧源２０２の出力バイアス電圧Ｖ２から所定の
傾きをもって直線的に上昇する特性となるが、入力信号
源１０８の信号電圧が入力バイアス電圧源１０７の入力
バイアス電圧Ｖ１以上である場合の出力電圧は、出力バ
イアス電圧源２０２の出力バイアス電圧Ｖ２にクリップ
された特性となる。
【００６２】この実施の形態４による電圧増幅回路の利
得は、抵抗素子１１０の抵抗値と負荷抵抗素子２０１の
抵抗値のみで決まるので、実施の形態２，３と同様に、
ばらつき要因の影響を受けない。
得は、抵抗素子１１０の抵抗値と負荷抵抗素子２０１の
抵抗値のみで決まるので、実施の形態２，３と同様に、
ばらつき要因の影響を受けない。
【００６３】なお、実施の形態４では、実施の形態２へ
の適用例を示したが、実施の形態１（図１）に示した構
成において、ボルテージフォロワ回路１０３とカレント
ミラー回路１０６を削除し、ボルテージフォロワ回路１
０４とカレントミラー回路１０５とからなる増幅回路も
得ることができる。
の適用例を示したが、実施の形態１（図１）に示した構
成において、ボルテージフォロワ回路１０３とカレント
ミラー回路１０６を削除し、ボルテージフォロワ回路１
０４とカレントミラー回路１０５とからなる増幅回路も
得ることができる。
【００６４】
【発明の効果】以上説明したように、この発明によれ
ば、Ｐ型ＭＯＳトランジスタで構成される第１ボルテー
ジフォロワ回路では、入力信号電圧が入力バイアス電圧
以上であるときには電源電圧のレベルに近づいても飽和
することなく増幅動作を行い、入力バイアス電圧と入力
信号電圧との差電圧を第１抵抗素子で除した値の電流が
流れ、第１カレントミラー回路から出力される。しか
し、入力信号電圧が入力バイアス電圧以下であるとき
は、増幅動作は行わない。一方、Ｎ型ＭＯＳトランジス
タで構成される第２ボルテージフォロワ回路では、入力
信号電圧が入力バイアス電圧以下であるときには接地電
位のレベルに近づいても飽和することなく増幅動作を行
い、入力バイアス電圧と入力信号電圧との差電圧を第２
抵抗素子で除した値の電流が流れ、第２カレントミラー
回路から出力される。しかし、入力信号電圧が入力バイ
アス電圧以上であるときには、増幅動作は行わない。こ
のように、第１ボルテージフォロワ回路と第２ボルテー
ジフォロワ回路が補間する形で動作し、かつ接地電位か
ら電源電圧まで飽和することなく増幅動作が行えるの
で、ダイナミックレンジの広い増幅回路が実現できる。
斯くして、低電圧動作に好適な増幅回路が得られる。
ば、Ｐ型ＭＯＳトランジスタで構成される第１ボルテー
ジフォロワ回路では、入力信号電圧が入力バイアス電圧
以上であるときには電源電圧のレベルに近づいても飽和
することなく増幅動作を行い、入力バイアス電圧と入力
信号電圧との差電圧を第１抵抗素子で除した値の電流が
流れ、第１カレントミラー回路から出力される。しか
し、入力信号電圧が入力バイアス電圧以下であるとき
は、増幅動作は行わない。一方、Ｎ型ＭＯＳトランジス
タで構成される第２ボルテージフォロワ回路では、入力
信号電圧が入力バイアス電圧以下であるときには接地電
位のレベルに近づいても飽和することなく増幅動作を行
い、入力バイアス電圧と入力信号電圧との差電圧を第２
抵抗素子で除した値の電流が流れ、第２カレントミラー
回路から出力される。しかし、入力信号電圧が入力バイ
アス電圧以上であるときには、増幅動作は行わない。こ
のように、第１ボルテージフォロワ回路と第２ボルテー
ジフォロワ回路が補間する形で動作し、かつ接地電位か
ら電源電圧まで飽和することなく増幅動作が行えるの
で、ダイナミックレンジの広い増幅回路が実現できる。
斯くして、低電圧動作に好適な増幅回路が得られる。
【００６５】つぎの発明によれば、上記の発明におい
て、前記第１カレントミラー回路および前記第２カレン
トミラー回路に共通の出力ラインと接地との間に、負荷
抵抗素子および出力バイアス電圧源の直列回路を設けた
ので、電圧出力が得られる。ここに、利得は、第１抵抗
素子および第２抵抗素子と負荷抵抗素子との比だけで決
まるので、半導体集積回路で構成する場合に利得のばら
つきをキャンセルすることができる。すなわち、ダイナ
ミックレンジが広く、かつ、利得がばらつき要因の影響
を殆ど受けないような電圧増幅回路が得られる。
て、前記第１カレントミラー回路および前記第２カレン
トミラー回路に共通の出力ラインと接地との間に、負荷
抵抗素子および出力バイアス電圧源の直列回路を設けた
ので、電圧出力が得られる。ここに、利得は、第１抵抗
素子および第２抵抗素子と負荷抵抗素子との比だけで決
まるので、半導体集積回路で構成する場合に利得のばら
つきをキャンセルすることができる。すなわち、ダイナ
ミックレンジが広く、かつ、利得がばらつき要因の影響
を殆ど受けないような電圧増幅回路が得られる。
【００６６】つぎの発明によれば、ボルテージフォロワ
回路がＰ型ＭＯＳトランジスタで構成される場合は、入
力信号電圧が入力バイアス電圧以上であるときに電源電
圧のレベルに近づいても飽和することなく増幅動作を行
い、入力バイアス電圧と入力信号電圧との差電圧を抵抗
素子で除した値の電流が流れカレントミラー回路から出
力される。しかし、入力信号電圧が入力バイアス電圧以
下であるときは、増幅動作は行わない。したがって、ボ
ルテージフォロワ回路がＰ型ＭＯＳトランジスタで構成
される場合には、ダイナミックレンジを入力バイアスか
ら電圧電源のレベルまで広げることができる。また、ボ
ルテージフォロワ回路がＮ型ＭＯＳトランジスタで構成
される場合は、入力信号電圧が入力バイアス電圧以下で
あるときに接地電位のレベルに近づいても飽和すること
なく増幅動作を行い、入力バイアス電圧と入力信号電圧
との差電圧を抵抗素子で除した値の電流が流れカレント
ミラー回路から出力される。しかし、入力信号電圧が入
力バイアス電圧以上であるときは、増幅動作は行わな
い。したがって、ボルテージフォロワ回路がＮ型ＭＯＳ
トランジスタで構成される場合には、ダイナミックレン
ジを入力バイアス電圧から接地電位のレベルまで広げる
ことができる。
回路がＰ型ＭＯＳトランジスタで構成される場合は、入
力信号電圧が入力バイアス電圧以上であるときに電源電
圧のレベルに近づいても飽和することなく増幅動作を行
い、入力バイアス電圧と入力信号電圧との差電圧を抵抗
素子で除した値の電流が流れカレントミラー回路から出
力される。しかし、入力信号電圧が入力バイアス電圧以
下であるときは、増幅動作は行わない。したがって、ボ
ルテージフォロワ回路がＰ型ＭＯＳトランジスタで構成
される場合には、ダイナミックレンジを入力バイアスか
ら電圧電源のレベルまで広げることができる。また、ボ
ルテージフォロワ回路がＮ型ＭＯＳトランジスタで構成
される場合は、入力信号電圧が入力バイアス電圧以下で
あるときに接地電位のレベルに近づいても飽和すること
なく増幅動作を行い、入力バイアス電圧と入力信号電圧
との差電圧を抵抗素子で除した値の電流が流れカレント
ミラー回路から出力される。しかし、入力信号電圧が入
力バイアス電圧以上であるときは、増幅動作は行わな
い。したがって、ボルテージフォロワ回路がＮ型ＭＯＳ
トランジスタで構成される場合には、ダイナミックレン
ジを入力バイアス電圧から接地電位のレベルまで広げる
ことができる。
【００６７】つぎの発明によれば、上記の発明におい
て、カレントミラー回路の出力ラインと接地との間に負
荷抵抗素子および出力バイアス電圧源の直列回路を設け
たので、出力バイアス電圧源の出力バイアス電圧レベル
以上または以下をクリップした電圧出力が得られる。こ
こに、利得は、抵抗素子と負荷抵抗素子との比だけで決
まるので、半導体集積回路で構成する場合に利得のばら
つきをキャンセルすることができ、ばらつきの影響を殆
ど受けない増幅回路が得られる。
て、カレントミラー回路の出力ラインと接地との間に負
荷抵抗素子および出力バイアス電圧源の直列回路を設け
たので、出力バイアス電圧源の出力バイアス電圧レベル
以上または以下をクリップした電圧出力が得られる。こ
こに、利得は、抵抗素子と負荷抵抗素子との比だけで決
まるので、半導体集積回路で構成する場合に利得のばら
つきをキャンセルすることができ、ばらつきの影響を殆
ど受けない増幅回路が得られる。
【図１】 この発明の実施の形態１である増幅回路の構
成を示す回路図である。
成を示す回路図である。
【図２】 この発明の実施の形態２である増幅回路の構
成を示す回路図である。
成を示す回路図である。
【図３】 図２に示す増幅回路の入出力特性の一例を示
す特性図である。
す特性図である。
【図４】 この発明の実施の形態３である増幅回路の構
成を示す回路図である。
成を示す回路図である。
【図５】 図４に示す増幅回路の入出力特性の一例を示
す特性図である。
す特性図である。
【図６】 この発明の実施の形態４である増幅回路の構
成を示す回路図である。
成を示す回路図である。
【図７】 図６に示す増幅回路の入出力特性の一例を示
す特性図である。
す特性図である。
【図８】 従来の半導体集積回路において用いられる増
幅回路の構成を示す回路図である。
幅回路の構成を示す回路図である。
１０１ 電源、１０２ 接地（ＧＮＤ）、１０３，１０
４ ボルテージフォロワ回路、１０５，１０６ カレン
トミラー回路、１０７ 入力バイアス電圧源、１０８
入力信号源、１０９ 抵抗素子（第１抵抗素子）、１１
０ 抵抗素子（第２抵抗素子）、２０１ 負荷抵抗素
子、２０２ 出力バイアス電圧源。
４ ボルテージフォロワ回路、１０５，１０６ カレン
トミラー回路、１０７ 入力バイアス電圧源、１０８
入力信号源、１０９ 抵抗素子（第１抵抗素子）、１１
０ 抵抗素子（第２抵抗素子）、２０１ 負荷抵抗素
子、２０２ 出力バイアス電圧源。
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フロントページの続き
Ｆターム(参考） 5J091 AA01 AA43 AA46 CA15 CA34
FA10 HA10 HA17 HA25 KA05
KA09 KA12 MA05 MA21 TA02
5J500 AA01 AA43 AA46 AC15 AC34
AF10 AH10 AH17 AH25 AK05
AK09 AK12 AM05 AM21 AT02
Claims (4)
- 【請求項１】 Ｐ型ＭＯＳトランジスタで構成され、正
相入力端に印加される入力バイアス電圧と出力端から直
接帰還を受ける逆相入力端に第１抵抗素子を介して印加
される入力信号電圧との差電圧を前記第１抵抗素子で除
した値の電流を出力する第１ボルテージフォロワ回路
と、 前記第１ボルテージフォロワ回路の出力電流を取り出す
第１カレントミラー回路と、 Ｎ型ＭＯＳトランジスタで構成され、正相入力端に印加
される入力バイアス電圧と出力端から直接帰還を受ける
逆相入力端に第２抵抗素子を介して印加される前記入力
信号電圧との差電圧を前記第１抵抗素子で除した値の電
流を出力する第２ボルテージフォロワ回路と、 前記第２ボルテージフォロワ回路の出力電流を取り出す
第２カレントミラー回路と、 を備えたことを特徴とする増幅回路。 - 【請求項２】 前記第１カレントミラー回路および前記
第２カレントミラー回路に共通の出力ラインと接地との
間に負荷抵抗素子および出力バイアス電圧源の直列回
路、 を備えたことを特徴とする請求項１に記載の増幅回路。 - 【請求項３】 Ｐ型またはＮ型のＭＯＳトランジスタで
構成され、正相入力端に印加される入力バイアス電圧と
出力端から直接帰還を受ける逆相入力端に抵抗素子を介
して印加される入力信号電圧との差電圧を前記抵抗素子
で除した値の電流を出力するボルテージフォロワ回路
と、 前記ボルテージフォロワ回路の出力電流を取り出すカレ
ントミラー回路と、 を備えたことを特徴とする増幅回路。 - 【請求項４】 前記カレントミラー回路の出力ラインと
接地との間に負荷抵抗素子および出力バイアス電圧源の
直列回路、 を備えたことを特徴とする請求項３に記載の増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002101807A JP2003298368A (ja) | 2002-04-03 | 2002-04-03 | 増幅回路 |
| US10/246,444 US6586995B1 (en) | 2002-04-03 | 2002-09-19 | Amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002101807A JP2003298368A (ja) | 2002-04-03 | 2002-04-03 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003298368A true JP2003298368A (ja) | 2003-10-17 |
Family
ID=19193693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002101807A Pending JP2003298368A (ja) | 2002-04-03 | 2002-04-03 | 増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP2003298368A (ja) |
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| US6798292B1 (en) * | 2003-03-07 | 2004-09-28 | Texas Instruments Incorporated | Highly linear low voltage rail-to-rail input/output operational amplifier |
| KR100539249B1 (ko) * | 2004-02-06 | 2005-12-27 | 삼성전자주식회사 | 채널 전하에 의한 에러를 제거하는 전류 모드 트랜스미터 |
| US7327803B2 (en) | 2004-10-22 | 2008-02-05 | Parkervision, Inc. | Systems and methods for vector power amplification |
| US7355470B2 (en) | 2006-04-24 | 2008-04-08 | Parkervision, Inc. | Systems and methods of RF power transmission, modulation, and amplification, including embodiments for amplifier class transitioning |
| JP4816152B2 (ja) * | 2005-05-02 | 2011-11-16 | セイコーエプソン株式会社 | 受信回路、差動信号受信回路、インターフェース回路及び電子機器 |
| US8334722B2 (en) | 2007-06-28 | 2012-12-18 | Parkervision, Inc. | Systems and methods of RF power transmission, modulation and amplification |
| US9106316B2 (en) | 2005-10-24 | 2015-08-11 | Parkervision, Inc. | Systems and methods of RF power transmission, modulation, and amplification |
| US7911272B2 (en) | 2007-06-19 | 2011-03-22 | Parkervision, Inc. | Systems and methods of RF power transmission, modulation, and amplification, including blended control embodiments |
| US8031804B2 (en) | 2006-04-24 | 2011-10-04 | Parkervision, Inc. | Systems and methods of RF tower transmission, modulation, and amplification, including embodiments for compensating for waveform distortion |
| US7937106B2 (en) | 2006-04-24 | 2011-05-03 | ParkerVision, Inc, | Systems and methods of RF power transmission, modulation, and amplification, including architectural embodiments of same |
| WO2008144017A1 (en) | 2007-05-18 | 2008-11-27 | Parkervision, Inc. | Systems and methods of rf power transmission, modulation, and amplification |
| WO2008156800A1 (en) | 2007-06-19 | 2008-12-24 | Parkervision, Inc. | Combiner-less multiple input single output (miso) amplification with blended control |
| US8274331B2 (en) * | 2011-01-28 | 2012-09-25 | Nanya Technology Corp. | Differential receiver |
| EP2695294A1 (en) | 2011-04-08 | 2014-02-12 | Parkervision, Inc. | Systems and methods of rf power transmission, modulation, and amplification |
| WO2012167111A2 (en) | 2011-06-02 | 2012-12-06 | Parkervision, Inc. | Antenna control |
| KR20160058855A (ko) | 2013-09-17 | 2016-05-25 | 파커비전, 인크. | 정보를 포함하는 시간의 함수를 렌더링하기 위한 방법, 장치 및 시스템 |
| CN104779948A (zh) * | 2015-03-11 | 2015-07-15 | 上海华虹宏力半导体制造有限公司 | 平方律扩展电路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504782A (en) * | 1994-07-29 | 1996-04-02 | Motorola Inc. | Current mode transmitter and receiver for reduced RFI |
| JP3255226B2 (ja) | 1997-10-13 | 2002-02-12 | 日本電気株式会社 | 電圧制御増幅器 |
| JPH10313587A (ja) | 1998-04-20 | 1998-11-24 | Nec Corp | 増幅回路 |
| US6150884A (en) * | 1998-05-13 | 2000-11-21 | Texas Instruments Incorporated | Multistage amplifier circuit with improved nested transconductance capacitance compensation |
| US6094098A (en) * | 1998-06-17 | 2000-07-25 | Lucent Technologies Inc. | Technique for designing an amplifier circuit in an integrated circuit device |
| US6384685B1 (en) * | 2001-06-28 | 2002-05-07 | Sunplus Technology Co., Ltd. | Complementary metal oxide semiconductor class AB amplifier |
-
2002
- 2002-04-03 JP JP2002101807A patent/JP2003298368A/ja active Pending
- 2002-09-19 US US10/246,444 patent/US6586995B1/en not_active Expired - Fee Related
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|---|---|
| US6586995B1 (en) | 2003-07-01 |
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