JPH10313587A - 増幅回路 - Google Patents
増幅回路Info
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- JPH10313587A JPH10313587A JP10109679A JP10967998A JPH10313587A JP H10313587 A JPH10313587 A JP H10313587A JP 10109679 A JP10109679 A JP 10109679A JP 10967998 A JP10967998 A JP 10967998A JP H10313587 A JPH10313587 A JP H10313587A
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Abstract
(57)【要約】
【課題】電力増幅用の演算増幅回路で、入力電圧を急激
に切り換えたときのプッシュプル出力段の貫通電流を防
止する。又、クロスオーバー歪みを低減する。 【解決手段】入力段の差動オペアンプ１０、第１カレン
トミラー回路６、第２カレントミラー回路７及びプッシ
ュプル出力段１９で構成する。第１カレントミラー回路
６は、高位電源電位ＶDDを基準としたオペアンプ１０の
出力電圧をグランド電位を基準とする電圧に反転増幅
し、プッシュプル出力段１９のｐＭＯＳトランジスタＱ
P3を駆動する。第２カレントミラー回路７は、グランド
電位を基準としたオペアンプ１０の出力電圧を高位電源
電位ＶDDを基準とする電圧に反転増幅し、プッシュプル
出力段１９のｎＭＯＳトランジスタＱN3を駆動する。
に切り換えたときのプッシュプル出力段の貫通電流を防
止する。又、クロスオーバー歪みを低減する。 【解決手段】入力段の差動オペアンプ１０、第１カレン
トミラー回路６、第２カレントミラー回路７及びプッシ
ュプル出力段１９で構成する。第１カレントミラー回路
６は、高位電源電位ＶDDを基準としたオペアンプ１０の
出力電圧をグランド電位を基準とする電圧に反転増幅
し、プッシュプル出力段１９のｐＭＯＳトランジスタＱ
P3を駆動する。第２カレントミラー回路７は、グランド
電位を基準としたオペアンプ１０の出力電圧を高位電源
電位ＶDDを基準とする電圧に反転増幅し、プッシュプル
出力段１９のｎＭＯＳトランジスタＱN3を駆動する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばハードディ
スク装置のボイスコイルモータなどに用いて好適な、Ｂ
級電力増幅用の演算増幅回路に関し、特に、その動作時
の交流的貫通電流の発生防止とクロスオーバ歪み軽減の
技術に関するものである。
スク装置のボイスコイルモータなどに用いて好適な、Ｂ
級電力増幅用の演算増幅回路に関し、特に、その動作時
の交流的貫通電流の発生防止とクロスオーバ歪み軽減の
技術に関するものである。
【０００２】
【従来の技術】この種の従来の電力増幅用演算増幅回路
（以後、オペアンプ回路と記す）の例が、アイイーイー
イー・ジャーナル・オブ・ソリッドステート・サーキッ
ツ（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓ
ｔａｔｅ Ｃｉｒｃｕｉｔｓ），第ＳＣ−１８，第６
号，１９８３年１２月，第６２４〜６２９頁および、ア
イイーイーイー・ジャーナル・オブ・ソリッドステート
・サーキッツ（ＩＥＥＥＪｏｕｒｎａｌ ｏｆ Ｓｏｌ
ｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ），第ＳＣ−２
０，第６号，１９８５年１２月，第１２００〜１２０５
頁に記載されている。その従来のパワーオペアンプ回路
の回路図を図８に示す。図８を参照して、この図に示す
パワーオペアンプ回路は、第一オペアンプ１０と、第二
オペアンプ２３と、第三オペアンプ２４と、プッシュプ
ル出力段１９とから構成される。第一オペアンプ１０の
出力点は、第二，第三のオペアンプ２３，２４の反転入
力点に入力され、第二オペアンプ２３の出力点はプッシ
ュプル出力段のｐＭＯＳトランジスタＱP3を駆動し、第
三オペアンプ２４の出力点はプッシュプル出力段のｎＭ
ＯＳトランジスタＱN3を駆動する。プッシュプル出力段
１９の信号は第二，第三のオペアンプ２３，２４の非反
転入力点にフィードバックされる。
（以後、オペアンプ回路と記す）の例が、アイイーイー
イー・ジャーナル・オブ・ソリッドステート・サーキッ
ツ（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓ
ｔａｔｅ Ｃｉｒｃｕｉｔｓ），第ＳＣ−１８，第６
号，１９８３年１２月，第６２４〜６２９頁および、ア
イイーイーイー・ジャーナル・オブ・ソリッドステート
・サーキッツ（ＩＥＥＥＪｏｕｒｎａｌ ｏｆ Ｓｏｌ
ｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ），第ＳＣ−２
０，第６号，１９８５年１２月，第１２００〜１２０５
頁に記載されている。その従来のパワーオペアンプ回路
の回路図を図８に示す。図８を参照して、この図に示す
パワーオペアンプ回路は、第一オペアンプ１０と、第二
オペアンプ２３と、第三オペアンプ２４と、プッシュプ
ル出力段１９とから構成される。第一オペアンプ１０の
出力点は、第二，第三のオペアンプ２３，２４の反転入
力点に入力され、第二オペアンプ２３の出力点はプッシ
ュプル出力段のｐＭＯＳトランジスタＱP3を駆動し、第
三オペアンプ２４の出力点はプッシュプル出力段のｎＭ
ＯＳトランジスタＱN3を駆動する。プッシュプル出力段
１９の信号は第二，第三のオペアンプ２３，２４の非反
転入力点にフィードバックされる。
【０００３】第一オペアンプ２３の反転入力端子４の電
位（ＩＮ- ）を固定し、非反転入力端子３の電位（ＩＮ
+ ）を反転入力端子４の電位よりも高くすると、ハイレ
ベルが出力される。その信号は、第二オペアンプ２３と
第三オペアンプ２４の反転入力点に入力される。第二オ
ペアンプ２３はロウレベルを出力し、プッシュプル出力
段のｐＭＯＳトランジスタＱP3をオンさせる。第三オペ
アンプ２４はロウレベルを出力し、プッシュプル出力段
のｎＭＯＳトランジスタＱN3をオフさせる。その結果、
このパワーオペアンプ回路の出力端子５の出力ＯＵＴは
ハイレベルとなる。
位（ＩＮ- ）を固定し、非反転入力端子３の電位（ＩＮ
+ ）を反転入力端子４の電位よりも高くすると、ハイレ
ベルが出力される。その信号は、第二オペアンプ２３と
第三オペアンプ２４の反転入力点に入力される。第二オ
ペアンプ２３はロウレベルを出力し、プッシュプル出力
段のｐＭＯＳトランジスタＱP3をオンさせる。第三オペ
アンプ２４はロウレベルを出力し、プッシュプル出力段
のｎＭＯＳトランジスタＱN3をオフさせる。その結果、
このパワーオペアンプ回路の出力端子５の出力ＯＵＴは
ハイレベルとなる。
【０００４】第一オペアンプ１０の非反転入力端子３の
電位（ＩＮ+ ）を反転入力端子４の電位（ＩＮ- ）より
も低くすると、上記とは逆の動作によりこのパワーオペ
アンプ回路の出力端子５の出力ＯＵＴはロウレベルとな
る。
電位（ＩＮ+ ）を反転入力端子４の電位（ＩＮ- ）より
も低くすると、上記とは逆の動作によりこのパワーオペ
アンプ回路の出力端子５の出力ＯＵＴはロウレベルとな
る。
【０００５】第一オペアンプ１０の反転入力端子４と非
反転入力端子３の電位とが等しい場合、第一オペアンプ
１０は電源電圧（＝ＶDD）の半分の電位を出力し、その
電位が第二オペアンプ２３と第三オペアンプ２４の反転
入力点に入力される。第二オペアンプ２３と第三オペア
ンプ２４の非反転入力点にはこのパワーオペアンプ回路
の出力端子５の電位がフィードバックされている。仮
に、この電位が電源電圧の半分であったとすると、第
二、第三のオペアンプ２３，２４の反転入力点、非反転
入力点には同じ電位が入力される。第二，第三のオペア
ンプ２３，２４には入力オフセット電圧ＶOSが設定され
ており、反転入力点と非反転入力点に同電位が入力され
ると、第二オペアンプ２３はハイレベルを出力し、第三
オペアンプ２４はロウレベルを出力する。そのため、プ
ッシュプル出力段のｐＭＯＳトランジスタＱP3とｎＭＯ
ＳトランジスタＱN3はオフし、このパワーオペアンプ回
路の出力端子５は電源電圧の半分の電位を出力する。
反転入力端子３の電位とが等しい場合、第一オペアンプ
１０は電源電圧（＝ＶDD）の半分の電位を出力し、その
電位が第二オペアンプ２３と第三オペアンプ２４の反転
入力点に入力される。第二オペアンプ２３と第三オペア
ンプ２４の非反転入力点にはこのパワーオペアンプ回路
の出力端子５の電位がフィードバックされている。仮
に、この電位が電源電圧の半分であったとすると、第
二、第三のオペアンプ２３，２４の反転入力点、非反転
入力点には同じ電位が入力される。第二，第三のオペア
ンプ２３，２４には入力オフセット電圧ＶOSが設定され
ており、反転入力点と非反転入力点に同電位が入力され
ると、第二オペアンプ２３はハイレベルを出力し、第三
オペアンプ２４はロウレベルを出力する。そのため、プ
ッシュプル出力段のｐＭＯＳトランジスタＱP3とｎＭＯ
ＳトランジスタＱN3はオフし、このパワーオペアンプ回
路の出力端子５は電源電圧の半分の電位を出力する。
【０００６】上記の通り、このパワーオペアンプ回路で
はその出力電圧がハイレベル、中間レベル、ロウレベル
のいずれにおいても、ｐＭＯＳトランジスタＱP3または
ｎＭＯＳトランジスタＱN3のどちらかはオフしているた
め、電源端子１からグランド端子２に向かって貫通電流
が流れることはない。すなわちＢ級のパワーアンプを構
成している。
はその出力電圧がハイレベル、中間レベル、ロウレベル
のいずれにおいても、ｐＭＯＳトランジスタＱP3または
ｎＭＯＳトランジスタＱN3のどちらかはオフしているた
め、電源端子１からグランド端子２に向かって貫通電流
が流れることはない。すなわちＢ級のパワーアンプを構
成している。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た従来のパワーオペアンプ回路には、入力電圧を急激に
切り換えると貫通電流が流れ、また、クロスオーバー歪
みが大きいという欠点があった。以下に、図９のタイミ
ングチャートと図８の回路図とを参照して、第１の欠点
である貫通電流の発生メカニズムを説明する。入力電圧
がロウレベルからハイレベルに変化すると、第一オペア
ンプ１０の遅延時間と第二、第三のオペアンプ２３，２
４の遅延時間だけ経過した後、プッシュプル出力段のｐ
ＭＯＳトランジスタＱP3のゲート電圧とｎＭＯＳトラン
ジスタＱN3のゲート電圧が図９（ｂ）のようにハイレベ
ルからロウレベルに変化する。入力信号がｐＭＯＳトラ
ジスタＱP3およびｎＭＯＳトラジスタＱN3のゲートに到
達するまでの経路は、いずれの場合もオペアンプ２段を
通過するため、ゲート電圧は同時に変化し始める。オペ
アンプのスルーレイトを１０Ｖ／μｓ、電源電圧ＶDDを
１０Ｖとすると、ゲート電圧が変化し終わるまでの時間
は１μｓとなる。この間、プッシュプル出力段のｐＭＯ
ＳトランジスタとＱP3とｎＭＯＳトランジスタＱN3とは
共にオン状態となる。従って、電源からグランドに向け
て貫通電流が流れてしまう。
た従来のパワーオペアンプ回路には、入力電圧を急激に
切り換えると貫通電流が流れ、また、クロスオーバー歪
みが大きいという欠点があった。以下に、図９のタイミ
ングチャートと図８の回路図とを参照して、第１の欠点
である貫通電流の発生メカニズムを説明する。入力電圧
がロウレベルからハイレベルに変化すると、第一オペア
ンプ１０の遅延時間と第二、第三のオペアンプ２３，２
４の遅延時間だけ経過した後、プッシュプル出力段のｐ
ＭＯＳトランジスタＱP3のゲート電圧とｎＭＯＳトラン
ジスタＱN3のゲート電圧が図９（ｂ）のようにハイレベ
ルからロウレベルに変化する。入力信号がｐＭＯＳトラ
ジスタＱP3およびｎＭＯＳトラジスタＱN3のゲートに到
達するまでの経路は、いずれの場合もオペアンプ２段を
通過するため、ゲート電圧は同時に変化し始める。オペ
アンプのスルーレイトを１０Ｖ／μｓ、電源電圧ＶDDを
１０Ｖとすると、ゲート電圧が変化し終わるまでの時間
は１μｓとなる。この間、プッシュプル出力段のｐＭＯ
ＳトランジスタとＱP3とｎＭＯＳトランジスタＱN3とは
共にオン状態となる。従って、電源からグランドに向け
て貫通電流が流れてしまう。
【０００８】次に、第二の欠点であるクロスオーバー歪
みについて、図８の回路図を参照して説明する。従来の
パワーオペアンプ回路ではＢ級動作させるために、第二
オペアンプ２３と第三オペアンプ２４の入力段に入力オ
フセット電圧ＶOSを設定している。これは第一オペアン
プ１０の出力電圧が電源電圧の半分のときに、第二オペ
アンプ２３の出力をハイレベル、第三オペアンプ２４の
出力をロウレベルにして、プッシュプル出力段を構成す
るｐＭＯＳトランジスタＱP3およびｎＭＯＳトランジス
タＱN3の両方をオフさせるためである。この入力オフセ
ット電圧は通常、２０ｍＶ以上に設定する必要がある。
なぜならば、入力オフセット電圧は製造上のばらつきに
より、２０ｍＶ程度ばらつくからである。この製造上の
ばらつきのため、設計上の入力オフセット電圧は大きめ
に設定しなければならない。このように、入力オフセッ
ト電圧を設定することにより、プッシュプル出力段の貫
通電流は防止できる。ところが、この入力オフセット電
圧の設定は、クロスオーバー歪みが大きくなるという副
作用をもたらす。すなわち、パワーオペアンプ回路の出
力電圧がロウレベルからハイレベルに変化する場合、プ
ッシュプル出力段のトランジスタはｎＭＯＳトランジス
タＱN3からｐＭＯＳトランジスタＱP3に動作が切り替わ
るが、この切り替わる瞬間に両者がオフするため、出力
波形にクロスオーバー歪みが表れるのである。
みについて、図８の回路図を参照して説明する。従来の
パワーオペアンプ回路ではＢ級動作させるために、第二
オペアンプ２３と第三オペアンプ２４の入力段に入力オ
フセット電圧ＶOSを設定している。これは第一オペアン
プ１０の出力電圧が電源電圧の半分のときに、第二オペ
アンプ２３の出力をハイレベル、第三オペアンプ２４の
出力をロウレベルにして、プッシュプル出力段を構成す
るｐＭＯＳトランジスタＱP3およびｎＭＯＳトランジス
タＱN3の両方をオフさせるためである。この入力オフセ
ット電圧は通常、２０ｍＶ以上に設定する必要がある。
なぜならば、入力オフセット電圧は製造上のばらつきに
より、２０ｍＶ程度ばらつくからである。この製造上の
ばらつきのため、設計上の入力オフセット電圧は大きめ
に設定しなければならない。このように、入力オフセッ
ト電圧を設定することにより、プッシュプル出力段の貫
通電流は防止できる。ところが、この入力オフセット電
圧の設定は、クロスオーバー歪みが大きくなるという副
作用をもたらす。すなわち、パワーオペアンプ回路の出
力電圧がロウレベルからハイレベルに変化する場合、プ
ッシュプル出力段のトランジスタはｎＭＯＳトランジス
タＱN3からｐＭＯＳトランジスタＱP3に動作が切り替わ
るが、この切り替わる瞬間に両者がオフするため、出力
波形にクロスオーバー歪みが表れるのである。
【０００９】
【課題を解決するための手段】本発明の電力増幅用の演
算増幅回路は、差動増幅器により構成される入力段と、
その差動増幅器の出力信号に応じて動作するｐチャネル
型及びｎチャネル型のＭＯＳ電界効果型トランジスタか
らなるプッシュプル構成の出力段とを含んで成る演算増
幅回路において、前記差動増幅器の出力点から前記ｐチ
ャネル型ＭＯＳ電界効果型トランジスタに至る信号伝達
経路中に、高位電源電位を基準とした前記差動増幅器の
出力電圧をグランド電位を基準とする電圧に反転し、そ
の反転後の信号で前記プッシュプル出力段のｐチャネル
型ＭＯＳ電界効果型トランジスタを駆動する第１の電圧
反転手段と、前記差動増幅器の出力点から前記ｎチャネ
ル型ＭＯＳ電界効果型トランジスタに至る信号伝達経路
中に、グランド電位を基準とした前記差動増幅器の出力
電圧を高位電源電位を基準とする電圧に反転し、その反
転後の信号で前記プッシュプル出力段のｎチャネル型Ｍ
ＯＳ電界効果型トランジスタを駆動する第２の電圧反転
手段とを設けたことを特徴とする。
算増幅回路は、差動増幅器により構成される入力段と、
その差動増幅器の出力信号に応じて動作するｐチャネル
型及びｎチャネル型のＭＯＳ電界効果型トランジスタか
らなるプッシュプル構成の出力段とを含んで成る演算増
幅回路において、前記差動増幅器の出力点から前記ｐチ
ャネル型ＭＯＳ電界効果型トランジスタに至る信号伝達
経路中に、高位電源電位を基準とした前記差動増幅器の
出力電圧をグランド電位を基準とする電圧に反転し、そ
の反転後の信号で前記プッシュプル出力段のｐチャネル
型ＭＯＳ電界効果型トランジスタを駆動する第１の電圧
反転手段と、前記差動増幅器の出力点から前記ｎチャネ
ル型ＭＯＳ電界効果型トランジスタに至る信号伝達経路
中に、グランド電位を基準とした前記差動増幅器の出力
電圧を高位電源電位を基準とする電圧に反転し、その反
転後の信号で前記プッシュプル出力段のｎチャネル型Ｍ
ＯＳ電界効果型トランジスタを駆動する第２の電圧反転
手段とを設けたことを特徴とする。
【００１０】
【発明の実施の形態】次に、本発明の好適な実施例につ
いて、図面を参照して説明する。図１は、本発明の第１
の実施例の回路図である。図１を参照して、本実施例の
パワーオペアンプ回路は、オペアンプ１０と第一カレン
トミラー回路６と第二カレントミラー回路７とプッシュ
プル出力段１９とから構成される。第一カレントミラー
回路６は、ｐＭＯＳトランジスタ対ＱP1，ＱP2と、抵抗
対Ｒ1 ，Ｒ2 とから構成される。第二カレントミラー回
路７は、ｎＭＯＳトランジスタ対ＱN1，ＱN2と、抵抗対
Ｒ3 ，Ｒ4とから構成される。プッシュプル出力段１９
は、ｐＭＯＳトランジスタＱP3とｎＭＯＳトランジスタ
ＱN3とから構成される。
いて、図面を参照して説明する。図１は、本発明の第１
の実施例の回路図である。図１を参照して、本実施例の
パワーオペアンプ回路は、オペアンプ１０と第一カレン
トミラー回路６と第二カレントミラー回路７とプッシュ
プル出力段１９とから構成される。第一カレントミラー
回路６は、ｐＭＯＳトランジスタ対ＱP1，ＱP2と、抵抗
対Ｒ1 ，Ｒ2 とから構成される。第二カレントミラー回
路７は、ｎＭＯＳトランジスタ対ＱN1，ＱN2と、抵抗対
Ｒ3 ，Ｒ4とから構成される。プッシュプル出力段１９
は、ｐＭＯＳトランジスタＱP3とｎＭＯＳトランジスタ
ＱN3とから構成される。
【００１１】オペアンプ１０の出力点は、第一カレント
ミラー回路６と第二カレントミラー回路７の入力点に接
続される。第一カレントミラー回路６の出力点はプッシ
ュプル出力段１９を構成するｐＭＯＳトランジスタＱP3
のゲート電極に接続される。第二カレントミラー回路７
の出力点はプッシュプル出力段１９を構成するｎＭＯＳ
トランジスタＱN3のゲート電極に接続される。
ミラー回路６と第二カレントミラー回路７の入力点に接
続される。第一カレントミラー回路６の出力点はプッシ
ュプル出力段１９を構成するｐＭＯＳトランジスタＱP3
のゲート電極に接続される。第二カレントミラー回路７
の出力点はプッシュプル出力段１９を構成するｎＭＯＳ
トランジスタＱN3のゲート電極に接続される。
【００１２】オペアンプ１０の一例の回路図を、図２に
示す。
示す。
【００１３】以下に、本実施例の動作について説明す
る。オペアンプ１０の反転入力端子４の電位（ＩＮ- ）
を固定し、非反転入力端子３の電位（ＩＮ+ ）を反転入
力端子４の電位よりも高くすると、ハイレベルが出力さ
れる。そのハイレベル信号は第一カレントミラー回路６
と第二カレントミラー回路７の入力点に入力される。第
一カレントミラー回路６はロウレベルを出力し、プッシ
ュプル出力段のｐＭＯＳトランジスタＱP3をオンさせ
る。第二カレントミラー回路７はロウレベルを出力し、
プッシュプル出力段のｎＭＯＳトランジスタＱN3をオフ
させる。その結果、パワーアンプの出力端子５の出力Ｏ
ＵＴはハイレベルとなる。
る。オペアンプ１０の反転入力端子４の電位（ＩＮ- ）
を固定し、非反転入力端子３の電位（ＩＮ+ ）を反転入
力端子４の電位よりも高くすると、ハイレベルが出力さ
れる。そのハイレベル信号は第一カレントミラー回路６
と第二カレントミラー回路７の入力点に入力される。第
一カレントミラー回路６はロウレベルを出力し、プッシ
ュプル出力段のｐＭＯＳトランジスタＱP3をオンさせ
る。第二カレントミラー回路７はロウレベルを出力し、
プッシュプル出力段のｎＭＯＳトランジスタＱN3をオフ
させる。その結果、パワーアンプの出力端子５の出力Ｏ
ＵＴはハイレベルとなる。
【００１４】オペアンプ１０の非反転入力端子３の電位
（ＩＮ+ ）を反転入力端子４の電位（ＩＮ- ）よりも低
くすると、上記とは逆の動作によりパワーアンプの出力
端子５の出力ＯＵＴはロウレベルとなる。
（ＩＮ+ ）を反転入力端子４の電位（ＩＮ- ）よりも低
くすると、上記とは逆の動作によりパワーアンプの出力
端子５の出力ＯＵＴはロウレベルとなる。
【００１５】次に、オペアンプ１０の反転入力端子４と
非反転入力端子３の電位が等しい場合の動作について、
図３の回路図を参照して説明する。説明を簡単にするた
め電源電圧はＶDD＝１０Ｖ、各トランジスタのしきい値
電圧Ｖt は１Ｖとする。オペアンプ１０の反転入力端子
４と非反転入力端子３の電位が等しいと、オペアンプ１
０は電源電圧ＶDD（＝１０Ｖ）の半分の電位、すなわち
５Ｖを出力する。このとき、第一カレントミラー回路６
を構成するｐＭＯＳトランジスタＱP1と抵抗Ｒ1 には、
それぞれ１Ｖと４Ｖが印加される。ｐＭＯＳトランジス
タＱP1，ＱP2がカレントミラーを構成しているため、ト
ランジスタサイズを等しくすると、抵抗Ｒ1 と抵抗Ｒ2
には同じ大きさの電流が流れる。そこで、抵抗Ｒ1 と抵
抗Ｒ2 の抵抗値の比を４対９に設定しておくと、抵抗Ｒ
2 には９Ｖが印加される。又、プッシュプル出力段を構
成するｐＭＯＳトランジスタＱP3のゲートには１Ｖが印
加され、このトランジスタＱP3はちょうどオンし始めの
状態となる。
非反転入力端子３の電位が等しい場合の動作について、
図３の回路図を参照して説明する。説明を簡単にするた
め電源電圧はＶDD＝１０Ｖ、各トランジスタのしきい値
電圧Ｖt は１Ｖとする。オペアンプ１０の反転入力端子
４と非反転入力端子３の電位が等しいと、オペアンプ１
０は電源電圧ＶDD（＝１０Ｖ）の半分の電位、すなわち
５Ｖを出力する。このとき、第一カレントミラー回路６
を構成するｐＭＯＳトランジスタＱP1と抵抗Ｒ1 には、
それぞれ１Ｖと４Ｖが印加される。ｐＭＯＳトランジス
タＱP1，ＱP2がカレントミラーを構成しているため、ト
ランジスタサイズを等しくすると、抵抗Ｒ1 と抵抗Ｒ2
には同じ大きさの電流が流れる。そこで、抵抗Ｒ1 と抵
抗Ｒ2 の抵抗値の比を４対９に設定しておくと、抵抗Ｒ
2 には９Ｖが印加される。又、プッシュプル出力段を構
成するｐＭＯＳトランジスタＱP3のゲートには１Ｖが印
加され、このトランジスタＱP3はちょうどオンし始めの
状態となる。
【００１６】一方、第二カレントミラー回路７を構成す
るｎＭＯＳトランジスタＱN1と抵抗Ｒ3 には、それぞれ
１Ｖと４Ｖが印加される。ｎＭＯＳトランジスタＱN1，
ＱN2がカレントミラーを構成しているため、トランジス
タサイズを等しくすると抵抗Ｒ3 と抵抗Ｒ4 には同じ大
きさの電流が流れる。そこで、抵抗Ｒ3 と抵抗Ｒ4 との
抵抗値の比を４対９に設定しておくと、抵抗Ｒ4 には９
Ｖが印加される。又、プッシュプル出力段を構成するｎ
ＭＯＳトランジスタＱN3のゲートには１Ｖが印加され、
このトランジスタＱN3はちょうどオンし始めの状態とな
る。ｐＭＯＳトランジスタＱP3およびｎＭＯＳトランジ
スタＱN3の両方がまだ完全にオンしていないため、貫通
電流が流れることはない。このとき、このパワーオペア
ンプ回路は電源電圧の半分の電位を出力する。
るｎＭＯＳトランジスタＱN1と抵抗Ｒ3 には、それぞれ
１Ｖと４Ｖが印加される。ｎＭＯＳトランジスタＱN1，
ＱN2がカレントミラーを構成しているため、トランジス
タサイズを等しくすると抵抗Ｒ3 と抵抗Ｒ4 には同じ大
きさの電流が流れる。そこで、抵抗Ｒ3 と抵抗Ｒ4 との
抵抗値の比を４対９に設定しておくと、抵抗Ｒ4 には９
Ｖが印加される。又、プッシュプル出力段を構成するｎ
ＭＯＳトランジスタＱN3のゲートには１Ｖが印加され、
このトランジスタＱN3はちょうどオンし始めの状態とな
る。ｐＭＯＳトランジスタＱP3およびｎＭＯＳトランジ
スタＱN3の両方がまだ完全にオンしていないため、貫通
電流が流れることはない。このとき、このパワーオペア
ンプ回路は電源電圧の半分の電位を出力する。
【００１７】上記の通り、本実施例のパワーオペアンプ
回路は、出力電圧がハイレベル、中間レベル、ロウレベ
ルのいずれにおいても、ｐＭＯＳトランジスタＱP3また
はｎＭＯＳトランジスタＱN3のどちらかはオフしている
ため、電源端子１からグランド端子２に向かって貫通電
流が流れることはない。すなわちＢ級のパワーアンプを
構成している。
回路は、出力電圧がハイレベル、中間レベル、ロウレベ
ルのいずれにおいても、ｐＭＯＳトランジスタＱP3また
はｎＭＯＳトランジスタＱN3のどちらかはオフしている
ため、電源端子１からグランド端子２に向かって貫通電
流が流れることはない。すなわちＢ級のパワーアンプを
構成している。
【００１８】次に、図４のタイミングチャートと図１の
回路図とを参照して、入力電圧を急激に切り替えたとき
の動作について説明する。オペアンプ１０の出力電圧は
図４（ａ）に示すとおり、スルーレイトで決まる傾きを
持ってロウレベルからハイレベルに変化する。このオペ
アンプ１０の出力電圧は第一カレントミラー回路６と第
二カレントミラー回路７に入力される。第一カレントミ
ラー回路６の出力はプッシュプル出力段のｐＭＯＳトラ
ンジスタＱP3のゲートを駆動する。第二カレントミラー
回路７の出力はプッシュプル出力段のｎＭＯＳトランジ
スタＱN3のゲートを駆動する。
回路図とを参照して、入力電圧を急激に切り替えたとき
の動作について説明する。オペアンプ１０の出力電圧は
図４（ａ）に示すとおり、スルーレイトで決まる傾きを
持ってロウレベルからハイレベルに変化する。このオペ
アンプ１０の出力電圧は第一カレントミラー回路６と第
二カレントミラー回路７に入力される。第一カレントミ
ラー回路６の出力はプッシュプル出力段のｐＭＯＳトラ
ンジスタＱP3のゲートを駆動する。第二カレントミラー
回路７の出力はプッシュプル出力段のｎＭＯＳトランジ
スタＱN3のゲートを駆動する。
【００１９】オペアンプ１０の出力電圧が電源電圧ＶDD
の半分になったとき、図４（ｂ）に示すとおり、プッシ
ュプル出力段のｐＭＯＳトランジスタＱP3のゲート電圧
はＶDDとなっており、このｐＭＯＳトランジスタＱP3は
オンし始めの状態となっている。一方、プッシュプル出
力段のｎＭＯＳトランジスタＱN3のゲート電圧はグラン
ドレベルとなっており、このｎＭＯＳトランジスタＱN3
もオンし始めの状態となっている。ｐＭＯＳトランジス
タＱP3およびｎＭＯＳトランジスタＱN3の両方がまだ完
全にオンしていないため、図４（ｃ）に示すとおり、貫
通電流が流れることはない。
の半分になったとき、図４（ｂ）に示すとおり、プッシ
ュプル出力段のｐＭＯＳトランジスタＱP3のゲート電圧
はＶDDとなっており、このｐＭＯＳトランジスタＱP3は
オンし始めの状態となっている。一方、プッシュプル出
力段のｎＭＯＳトランジスタＱN3のゲート電圧はグラン
ドレベルとなっており、このｎＭＯＳトランジスタＱN3
もオンし始めの状態となっている。ｐＭＯＳトランジス
タＱP3およびｎＭＯＳトランジスタＱN3の両方がまだ完
全にオンしていないため、図４（ｃ）に示すとおり、貫
通電流が流れることはない。
【００２０】従来のパワーオペアンプ回路では、入力オ
フセット電圧を設定してプッシュプル出力段のトランジ
スタが両方ともオフの状態を作り出して貫通電流を防止
していた。これに対し、本実施例のパワーオペアンプ回
路では、カレントミラー回路の抵抗値を調整し、プッシ
ュプル出力段のトランジスタが両方ともオンし始めの状
態を作り出して、貫通電流を防止している。従って、両
方のトランジスタが同時にオフしている期間が無く、ク
ロスオーバー歪みを低減できる。
フセット電圧を設定してプッシュプル出力段のトランジ
スタが両方ともオフの状態を作り出して貫通電流を防止
していた。これに対し、本実施例のパワーオペアンプ回
路では、カレントミラー回路の抵抗値を調整し、プッシ
ュプル出力段のトランジスタが両方ともオンし始めの状
態を作り出して、貫通電流を防止している。従って、両
方のトランジスタが同時にオフしている期間が無く、ク
ロスオーバー歪みを低減できる。
【００２１】次に、本発明の第２の実施例について、説
明する。図５は、本発明の第２の実施例のパワーオペア
ンプ回路の回路図である。図１の実施例では、第一のカ
レントミラー回路６を構成する抵抗Ｒ2 と第二カレント
ミラー回路７を構成する抵抗Ｒ4 とを別々に構成してい
たが、この第２の実施例では抵抗Ｒ5 として共通化して
いる。抵抗Ｒ5 の値を図１におけるＲ2 の値または抵抗
Ｒ4 の値と同じにすれば、抵抗の数が減りチップ面積を
小さくできるとともに、カレントミラー回路部での消費
電流を低減することができる。
明する。図５は、本発明の第２の実施例のパワーオペア
ンプ回路の回路図である。図１の実施例では、第一のカ
レントミラー回路６を構成する抵抗Ｒ2 と第二カレント
ミラー回路７を構成する抵抗Ｒ4 とを別々に構成してい
たが、この第２の実施例では抵抗Ｒ5 として共通化して
いる。抵抗Ｒ5 の値を図１におけるＲ2 の値または抵抗
Ｒ4 の値と同じにすれば、抵抗の数が減りチップ面積を
小さくできるとともに、カレントミラー回路部での消費
電流を低減することができる。
【００２２】次に、本発明の第３の実施例について、説
明する。図６は、本発明の第３の実施例のパワーオペア
ンプ回路の回路図である。この実施例では、第一カレン
トミラー回路６とプッシュプル出力段のｐＭＯＳトラン
ジスタＱP3との間にバッファ２１を挿入し、第二カレン
トミラー回路７とプッシュプル出力段のｎＭＯＳトラン
ジスタＱN3との間にバッファ２２を挿入している。バッ
ファ２１とバッファ２２の回路図を図７（ａ），（ｂ）
に示す。バッファ２１はｐＭＯＳトランジスタ構成のソ
ースフォロワバッファであり、バッファ２２はｎＭＯＳ
トランジスタ構成のソースフォロワバッファである。こ
れらのバッファを挿入することにより、カレントミラー
回路の駆動能力が小さくても大きな出力トランジスタを
駆動することが可能となり、チップ面積を小さく抑える
ことができるとともに、カレントミラー回路での消費電
流を小さく抑えることが可能となる。
明する。図６は、本発明の第３の実施例のパワーオペア
ンプ回路の回路図である。この実施例では、第一カレン
トミラー回路６とプッシュプル出力段のｐＭＯＳトラン
ジスタＱP3との間にバッファ２１を挿入し、第二カレン
トミラー回路７とプッシュプル出力段のｎＭＯＳトラン
ジスタＱN3との間にバッファ２２を挿入している。バッ
ファ２１とバッファ２２の回路図を図７（ａ），（ｂ）
に示す。バッファ２１はｐＭＯＳトランジスタ構成のソ
ースフォロワバッファであり、バッファ２２はｎＭＯＳ
トランジスタ構成のソースフォロワバッファである。こ
れらのバッファを挿入することにより、カレントミラー
回路の駆動能力が小さくても大きな出力トランジスタを
駆動することが可能となり、チップ面積を小さく抑える
ことができるとともに、カレントミラー回路での消費電
流を小さく抑えることが可能となる。
【００２３】
【発明の効果】以上説明したように、本発明による電力
増幅用の演算増幅回路は、差動増幅器により構成される
入力段と、ｐＭＯＳトランジスタ及びｎＭＯＳトランジ
スタからなるプッシュプル構成の出力段とを含んで成る
演算増幅回路に対して、差動増幅器の出力点からｐＭＯ
Ｓトランジスタに至る信号伝達経路中に、高位電源電位
を基準とした差動増幅器の出力電圧をグランド電位を基
準とする電圧に反転し、その反転後の信号でプッシュプ
ル出力段のｐＭＯＳトランジスタを駆動する電圧反転手
段と、差動増幅器の出力点からｎＭＯＳトランジスタに
至る信号伝達経路中に、グランド電位を基準とした差動
増幅器の出力電圧を高位電源電位を基準とする電圧に反
転し、その反転後の信号でプッシュプル出力段のｎＭＯ
Ｓトランジスタを駆動する電圧反転手段とを設けて、プ
ッシュプル出力段のトランジスタが両方ともオンし始め
の状態を作り出している。
増幅用の演算増幅回路は、差動増幅器により構成される
入力段と、ｐＭＯＳトランジスタ及びｎＭＯＳトランジ
スタからなるプッシュプル構成の出力段とを含んで成る
演算増幅回路に対して、差動増幅器の出力点からｐＭＯ
Ｓトランジスタに至る信号伝達経路中に、高位電源電位
を基準とした差動増幅器の出力電圧をグランド電位を基
準とする電圧に反転し、その反転後の信号でプッシュプ
ル出力段のｐＭＯＳトランジスタを駆動する電圧反転手
段と、差動増幅器の出力点からｎＭＯＳトランジスタに
至る信号伝達経路中に、グランド電位を基準とした差動
増幅器の出力電圧を高位電源電位を基準とする電圧に反
転し、その反転後の信号でプッシュプル出力段のｎＭＯ
Ｓトランジスタを駆動する電圧反転手段とを設けて、プ
ッシュプル出力段のトランジスタが両方ともオンし始め
の状態を作り出している。
【００２４】これにより本発明によれば、両方のトラン
ジスタが同時にオフ状態にある期間を無くし、クロスオ
ーバー歪みを低減できる。又、入力電圧を急激に切り換
えたときの貫通電流発生を防止できる。
ジスタが同時にオフ状態にある期間を無くし、クロスオ
ーバー歪みを低減できる。又、入力電圧を急激に切り換
えたときの貫通電流発生を防止できる。
【図１】本発明の第１の実施例の回路図である。
【図２】図１に示す回路図中の、オペアンプ１０の一例
の回路図である。
の回路図である。
【図３】図１に示す回路において２つの入力端子３，４
の電圧が等しいときの、回路の電圧分布の状態を示す図
である。
の電圧が等しいときの、回路の電圧分布の状態を示す図
である。
【図４】図１に示す回路において入力電圧を急激に切り
換えたときの動作を説明するための、タイミングチャー
ト図である。
換えたときの動作を説明するための、タイミングチャー
ト図である。
【図５】本発明の第２の実施例の回路図である。
【図６】本発明の第３の実施例の回路図である。
【図７】図６に示す回路図中の、バッファ２１及びバッ
ファ２２それぞれの一例の回路図である。
ファ２２それぞれの一例の回路図である。
【図８】従来のパワーオペアンプ回路の一例の回路図で
ある。
ある。
【図９】図８に示す回路の動作タイミングチャート図で
ある。
ある。
１ 電源端子 ２ グランド端子 ３，４ 入力端子 ５ 出力端子 ６，７ カレントミラー回路 １０ オペアンプ １９ 出力段
Claims (7)
- 【請求項１】第１の電源ラインと出力端子との間に接続
された第１のスイッチング素子と、前記出力端子と第２
の電源ラインとの間に接続された第２のスイッチング素
子と、 入力電圧が印加される入力端と、前記入力信号
に応答して前記出力端子に出力される出力電圧がハイレ
ベルからローレベルもしくはローレベルからハイレベル
に変化するときに前記第１のスイッチング素子をオン状
態からオフ状態にすると共に前記第２のスイッチング素
子をオフ状態からオン状態とする、または、前記第１の
スイッチング素子をオフ状態からオン状態にすると共に
前記第２のスイッチング素子をオン状態からオフ状態と
する制御回路とを備えることを特徴とする増幅回路。 - 【請求項２】前記制御回路は入力が前記入力端に接続さ
れ出力が前記第１のスイッチング素子の制御端子に接続
された第１のカレントミラー回路と、入力が前記入力端
に接続され出力が第２のスイッチング素子の制御端子に
接続された第２のカレントミラー回路とを備えることを
特徴とする請求項１記載の増幅回路。 - 【請求項３】前記第１のカレントミラー回路は、前記第
１の電源ラインと第１の節点との間に接続され制御端子
が前記第１の節点に接続された一導電型の第１のトラン
ジスタと、前記第１の節点と前記入力端との間に接続さ
れた第１の抵抗素子と、前記第１の電源ラインと前記第
１のスイッチング素子の制御端に接続された第２の節点
との間に接続され制御端子が前記第１の節点に接続され
た前記一導電型の第２のトランジスタと、前記第２の節
点と前記第２の電源ラインとの間に接続された第２の抵
抗素子とを備え、前記第２のカレントミラー回路は、前
記第２の電源ラインと第３の節点との間に接続され制御
端子が前記第３の節点に接続された第二導電型の第３の
トランジスタと、前記第３の節点と前記入力端との間に
接続された第３の抵抗素子と、前記第２の電源ラインと
前記第２のスイッチング素子の制御端子に接続された前
記第４の節点との間に接続され制御端子が前記第３の節
点に接続された第４のトランジスタと、前記第４の節点
と前記第１の電源ラインとの間に接続された第４の抵抗
素子とを備えることを特徴とする請求項２記載の増幅回
路。 - 【請求項４】前記第１のカレントミラー回路は、前記第
１の電源ラインと第１の節点との間に接続され制御端子
が前記第１の節点に接続された一導電型の第１のトラン
ジスタと、前記第１の節点と前記入力端との間に接続さ
れた第１の抵抗素子と、前記第１の電源ラインと前記第
１のスイッチング素子の制御端に接続された第２の節点
との間に接続され制御端子が前記第１の節点に接続され
た前記一導電型の第２のトランジスタと、前記第２の節
点と第３の節点との間に接続された第２の抵抗素子とを
備え、前記第２のカレントミラー回路は、前記第２の電
源ラインと第４の節点との間に接続され制御端子が前記
第４の節点に接続された第二導電型の第３のトランジス
タと、前記第４の節点と前記入力端との間に接続された
第３の抵抗素子と、前記第２の電源ラインと前記第２の
スイッチング素子の制御端子に接続された前記第３の節
点との間に接続され制御端子が前記第４の節点に接続さ
れた第４のトランジスタとを備えることを特徴とする請
求項２記載の増幅回路。 - 【請求項５】前記第１のスイッチング素子は第１の閾値
電圧を有する一導電型の第１のトランジスタ、前記第２
のスイッチング素子は第２の閾値電圧を有する第二導電
型の第２のトランジスタによって構成され、前記制御回
路は前記入力電圧の変化に応答して前記出力電圧がハイ
レベルからローレベルもしくはローレベルからハイレベ
ルに変化するときに前記第１のトランジスタの制御端子
には前記第１の閾値電圧と同じ電圧を供給し、前記第２
のトランジスタの制御端子には前記第２の閾値電圧と同
じ電圧を供給することを特徴とする請求項１記載の増幅
回路。 - 【請求項６】前記第１、第２、第３及び第４のトランジ
スタは絶対値で同じ閾値電圧を、前記第１の抵抗素子と
第２の抵抗素子とは同じ抵抗値を、前記第３の抵抗素子
と前記第４の抵抗素子とは同じ抵抗値を有することを特
徴とする請求項３記載の増幅回路。 - 【請求項７】前記第１、第２、第３及び第４のトランジ
スタは絶対値で同じ閾値電圧を、前記第１の抵抗素子と
第２の抵抗素子とは同じ抵抗値を有することを特徴とす
る請求項４記載の増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10109679A JPH10313587A (ja) | 1998-04-20 | 1998-04-20 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10109679A JPH10313587A (ja) | 1998-04-20 | 1998-04-20 | 増幅回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7096464A Division JP3033673B2 (ja) | 1995-04-21 | 1995-04-21 | 電力増幅用の演算増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10313587A true JPH10313587A (ja) | 1998-11-24 |
Family
ID=14516441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10109679A Pending JPH10313587A (ja) | 1998-04-20 | 1998-04-20 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10313587A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6586995B1 (en) | 2002-04-03 | 2003-07-01 | Mitsubishi Denki Kabushiki Kaisha | Amplifier |
| US6861880B2 (en) | 2002-09-30 | 2005-03-01 | Denso Corporation | Driving circuit for push-pull operated transistors |
| US6903610B2 (en) | 2002-06-28 | 2005-06-07 | Denso Corporation | Operational amplifying circuit and push-pull circuit |
| JP2007208486A (ja) * | 2006-01-31 | 2007-08-16 | Mitsumi Electric Co Ltd | 出力回路 |
| JP2014517661A (ja) * | 2011-06-23 | 2014-07-17 | クゥアルコム・インコーポレイテッド | 低電圧で電力効率のよいエンベロープトラッカ |
-
1998
- 1998-04-20 JP JP10109679A patent/JPH10313587A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6586995B1 (en) | 2002-04-03 | 2003-07-01 | Mitsubishi Denki Kabushiki Kaisha | Amplifier |
| US6903610B2 (en) | 2002-06-28 | 2005-06-07 | Denso Corporation | Operational amplifying circuit and push-pull circuit |
| US6861880B2 (en) | 2002-09-30 | 2005-03-01 | Denso Corporation | Driving circuit for push-pull operated transistors |
| JP2007208486A (ja) * | 2006-01-31 | 2007-08-16 | Mitsumi Electric Co Ltd | 出力回路 |
| JP2014517661A (ja) * | 2011-06-23 | 2014-07-17 | クゥアルコム・インコーポレイテッド | 低電圧で電力効率のよいエンベロープトラッカ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021001 |