KR100453424B1 - 반도체 집적 회로 - Google Patents

Abstract

본 발명은 입력 신호의 입력 공통 레벨이 변동해도 입력 신호에 응답하여 레벨이 변화되는 신호를 출력할 수 있는 반도체 집적 회로를 얻기 위한 것으로, 전원 전압 VDD로부터 노드 N1로 전류를 공급하는 트랜지스터 MP1, 노드 N1로부터 접지 전압 GND로 전류를 공급하는 트랜지스터 MP2, 입력 신호에 응답하여 노드 N1을 구동하는 인버터 IN1 및 노드 N1의 전압에 응답하여 노드 N2를 구동하는 인버터 IN3을 구비한다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}

본 발명은 입력 신호를 증폭하는 반도체 집적 회로에 관한 것이다.

도 1은 종래부터 잘 알려져 있는 차동 증폭기(differential amplifier)이다. 이 차동 증폭기는 pMOS 트랜지스터 TP1, TP2로 이루어지는 커런트 미러를 부하로 하는 타입으로, 입력 신호 A, B를 각각 nMOS 트랜지스터 TN1, TN2의 게이트 전극에서 수신하고, 그 입력 신호의 전압차를 증폭한 신호를 pMOS 트랜지스터 TP2와 nMOS 트랜지스터 TN2의 접속 노드 N으로부터 출력한다. 정전류원인 nMOS 트랜지스터 TN3의 게이트 전극에는 고정 바이어스 전압이 인가된다.

이와 같은 차동 증폭기는 입력 버퍼로도 사용된다. 도 2를 참조하면, 반도체 칩(3) 상에 도 1의 차동 증폭기로 이루어지는 입력 버퍼(4)가 형성되고, 입력 버퍼(4)는 별도의 반도체 칩(1)에 탑재된 출력 버퍼(2)로부터 출력되는 신호 A와 그 반전 신호인 신호 B를, 각각 전송로(5, 6)를 경유하여 수신하여, 동일 반도체 칩(3) 내에 형성된 주 회로에 출력 신호를 공급한다. 신호 A, B는 각각 MOS 트랜지스터 TN1, TN2의 게이트 전극에 인가된다.

종래의 차동 증폭기가 도 2의 입력 버퍼(4)에 적용된 경우, 마주보는 출력 버퍼(2)에 의해 수신되는 입력 신호의 공통 레벨이 서로 다르다. 공통 레벨은 입력 신호의 진폭의 최대 전압 VH0과 최소 전압 VL0의 중심 레벨 Vc이다(Vc=(VH0+VL0)/2). 그러나 동일 진폭의 입력 신호라도 공통 레벨이 낮아지면, MOS 트랜지스터 TN1, TN2 각각의 소스 단자에 대한 게이트 단자의 전압이 자신의 임계 전압을 초과하기 어렵게 된다. 이 때문에 출력 신호의 파형이 무너지고, 예컨대, 입력 신호에 대하여 출력 신호의 듀티가 변한다는 문제가 발생한다. 또한, MOS 트랜지스터 TN1, TN2 각각의 소스 단자에 대한 게이트 단자의 전압이 완전히 임계 전압을 초과하지 않을 정도로 공통 레벨이 저하했으면, 차동 증폭기는 동작조차 하지 않는다.

따라서, 본 발명의 목적은 입력 신호의 공통 레벨이 변동해도, 입력 신호에 응답하여 레벨이 변화되는 신호를 출력할 수 있는 반도체 집적 회로를 제공하는 것이다.

도 1은 종래 기술에 따른 차동 증폭기의 회로 구성도,

도 2는 종래 기술에 따른, 두 개의 LSI 중 한 쪽으로부터 다른 쪽으로 신호를 전송하기 위한 구성을 나타내는 구성도,

도 3은 본 발명의 실시예 1에 따른 반도체 집적 회로(셀프 바이어스형 차동 증폭기)의 회로도,

도 4는 도 3의 반도체 집적 회로의 등가 회로를 나타낸 회로도,

도 5는 도 4에서의 트랜지스터 MP2, MN2의 부분을 나타낸 회로도,

도 6은 도 3의 입력 신호 A에 대한 노드 N1의 전압 특성 및 인버터 IN3의 입력 대 출력 전압의 특성을 나타낸 특성도,

도 7은 도 3에서의 입력 신호 A, B에 대한 노드 N1, N2의 파형을 나타낸 파형도,

도 8은 도 3의 입력 신호 A에 대한 노드 N1의 전압 특성 및 인버터 IN3의 입력 대 출력 전압의 특성을 나타낸 특성도,

도 9는 도 3의 입력 신호 A에 대한 노드 N1의 전압 특성 및 인버터 IN3의 입력 대 출력 전압의 특성을 나타낸 특성도,

도 10은 본 발명의 실시예 2에 따른 반도체 집적 회로(셀프 바이어스형 증폭기)의 회로도,

도 11은 본 발명의 실시예 3에 따른 반도체 집적 회로(셀프 바이어스형 차동 증폭기)의 회로도,

도 12는 본 발명의 실시예 4에 따른, 바이어스 전압 Vb를 생성하기 위한 별도의 회로예를 나타내는 회로도.

도면의 주요 부분에 대한 부호의 설명

MP1∼MP4 : p 채널형 MOS 트랜지스터

MN1∼MN4 : n 채널형 MOS 트랜지스터 VDD : 전원 전압

GND : 접지 전압 IN1∼IN4 : CMOS 인버터

12 : 가변 바이어스 발생 회로 14 : 증폭 회로

본 발명에 의한 반도체 집적 회로는 제 1 전압이 인가되는 전압선으로부터 제 1 노드로 전류를 공급하는 제 1 소자와, 제 1 노드로부터 제 2 전압이 인가되는 제 2 전압선으로 전류를 공급하는 제 2 소자를 구비함으로써, 소정의 바이어스 전압이 설정된다.

반도체 집적 회로는, 그 출력이 제 1 노드에 접속되고, 입력 신호의 전압 변화에 응답하여 제 1 노드의 전압을 입력 신호의 전압 변화와는 역 방향으로 변화시키는 제 1 인버터를 구비함으로써, 제 1 노드에 입력 신호의 공통 레벨이 설정된 바이어스 전압의 방향으로 바이어싱된 전압이 나타난다.

반도체 집적 회로는, 그 출력이 제 2 노드에 접속되어, 제 1 노드의 전압 변화에 응답하여 제 2 노드의 전압을 제 1 노드의 전압 변화와는 역 방향으로 변화시키는 제 2 인버터를 더 구비함으로써, 바이어싱된 공통 레벨에서 진폭을 갖는 신호가 증폭된다. 이에 따라, 입력 신호의 공통 레벨이 변동해도 그 입력 신호에 응답한 신호가 출력된다.

특히, 제 1 인버터는, 제 1 전압이 인가되는 제 3 전압선과 제 1 노드 사이에 접속되고, 제 3 전압선으로부터 제 1 노드로 전류를 공급하는 제 3 소자와, 제 2 전압이 인가되는 제 4 전압선과 제 1 노드 사이에 접속되고, 제 1 노드로부터 제 4 전압선으로 전류를 공급하는 제 4 소자를 갖는다. 이 때, 제 1 및 제 2 소자가 항상 전류를 공급하고 또한, 그 제 1 및 제 2 소자가 공급하는 전류를 각각 제 3 및 제 4 소자가 공급하는 전류보다 크게 하면, 입력 신호의 공통 레벨을 변동시킬 수 있는 범위가 커진다.

반도체 집적 회로는, 별도의 입력 신호의 전압 변화에 응답하여, 제 2 노드의 전압을 별도의 입력 신호의 전압 변화와는 역 방향으로 변화시키는 제 3 인버터를 더 구비한다. 별도의 입력 신호가 입력 신호에 대해 역 논리가면, 제 3 인버터는 제 1 노드의 전압 변화를 빠르게 하도록 작용한다.

제 2 인버터는 제 2 노드에 접속된 드레인 단자와 노드 N1에 접속되는 게이트 단자를 갖는 MOS 트랜지스터를 포함한다. 제 3 인버터는 제 2 노드에 접속된 드레인 단자와 별도의 입력 신호를 수신하는 게이트 단자를 갖는 MOS 트랜지스터를 포함한다. 제 3 인버터의 MOS 트랜지스터의 구동 능력이 제 2 인버터의 MOS 트랜지스터 구동 능력보다 작게 함으로써, 입력 신호의 공통 레벨을 변동시킬 수 있는 범위가 커진다.

반도체 집적 회로는, 전원 전압을 받는 전원선과 제 1 전압선 사이에 접속되어, 전원선으로부터 제 1 전압선으로 전류에 흘리는 제 3 소자를 더 구비하고, 제 1 전압선이 제 1 및 제 2 인버터에 공통으로 접속된다. 제 3 소자에 공급되는 전류량을 조정하는 것에 의해 저소비 전력을 도모할 수 있다. 마찬가지로, 반도체집적 회로는, 접지 전압을 받는 접지선과 제 2 전압선 사이에 접속되어, 제 2 전압선으로부터 접지선으로 전류를 공급하는 제 4 소자를 더 구비하고, 제 2 전압선이 제 1 및 제 2 인버터에 공통으로 접속된다. 제 4 소자에 공급되는 전류량을 조정하는 것에 의해 저소비 전력을 도모할 수 있다.

제 1 인버터는, 예컨대, 제 1 전압을 받는 소스 단자와, 제 1 노드에 접속되는 드레인 단자와, 입력 신호를 수신하는 게이트 단자를 갖는 p 채널형 제 1 트랜지스터 및 제 2 전압을 받는 소스 단자와, 제 1 노드에 접속되는 드레인 단자와, 입력 신호를 수신하는 게이트 단자를 갖는 n 채널형 제 2 트랜지스터를 포함하고 있다. 또한, 제 2 인버터는, 예컨대, 제 1 전압을 받는 소스 단자와, 제 2 노드에 접속되는 드레인 단자와, 제 1 노드에 접속되는 게이트 단자를 갖는 p 채널형 제 3 MOS 트랜지스터 및 제 2 전압을 받는 소스 단자와, 제 2 노드에 접속되는 드레인 단자와, 제 1 노드에 접속되는 게이트 단자를 갖는 n 채널형 제 4 MOS 트랜지스터를 포함하는 것이 바람직하다.

또한, 제 3 인버터는, 예컨대, 제 1 전압을 받는 소스 단자와, 제 2 노드에 접속되는 드레인 단자와, 별도의 입력 신호를 수신하는 게이트 단자를 갖는 p 채널형 제 5 MOS 트랜지스터 및 제 2 전압을 받는 소스 단자와, 제 2 노드에 접속되는 드레인 단자와, 별도의 입력 신호를 수신하는 게이트 단자를 갖는 n 채널형 제 6 MOS 트랜지스터를 포함하는 것이 바람직하다.

제 1 및 제 2 전압이 인가되는 두 개의 전압선 사이에 직렬로 접속되는 소자의 수가 적기 때문에 저 전압화가 가능하다.

제 1 소자는 제 1 전압선과 제 1 노드 사이에 접속된 제 7 MOS 트랜지스터를 포함하고, 제 2 소자는 제 1 노드와 제 2 전압선 사이에 접속된 제 8 MOS 트랜지스터를 포함한다. 이 때 제 1 및 제 2 MOS 트랜지스터의 구동 능력을 각각 제 7 및 제 8 MOS 트랜지스터보다 작게 한다. 상기한 제 3 인버터가 마련되고, 또한, 제 5 및 제 6 MOS 트랜지스터의 구동 능력을 각각 제 3 및 제 4 MOS 트랜지스터보다 작게 한다. 이에 따라 입력 신호의 공통 레벨을 변동시킬 수 있는 범위가 커진다.

한편, 제 3 및 제 4 MOS 트랜지스터의 구동 능력을 각각 제 7 및 제 8 MOS 트랜지스터와 같은 정도로 하면, 제 2 인버터는 제 1 노드 상에서 바이어싱된 전압을 크게 증폭한다.

제 7 및 제 8 MOS 트랜지스터는 각각 p 채널형 및 n 채널형의 MOS 트랜지스터로 하면, p 채널형과 n 채널형 각각의 MOS 트랜지스터의 수가 동일하게 된다.

바람직하게는 제 7 및 제 8 MOS 트랜지스터의 각각에서, 드레인 단자와 게이트 단자를 접속한다.

또한, 반도체 집적 회로는, 전원 전압을 받는 전원선과 제 1 전압선 사이에 접속되고, 전원선으로부터 제 1 전압선으로 전류를 공급하는 제 3 소자 및 접지 전압을 받는 접지선과 제 2 전압선 사이에 접속되고, 제 2 전압선으로부터 접지선으로 전류를 공급하는 제 4 소자 중 적어도 한쪽을 구비한다. 제 1 전압선은 적어도 제 1 및 제 3 MOS 트랜지스터의 소스 단자에 공통으로 접속된다. 제 2 전압선은 적어도 제 2 및 제 4 MOS 트랜지스터의 소스 단자에 공통으로 접속된다.

제 1 및 제 2 전압선은 각각 제 5 및 제 6 MOS 트랜지스터의 소스 단자에 더접속되어도 무방하다.

본 발명의 실시예를 도면을 이용하여 설명한다. 또 도면에서 동일한 부호는 동일한 것 또는 상당하는 것을 나타낸다.

(실시예 1)

도 3에 실시예 1에 따른 반도체 집적 회로(10)의 구성을 나타낸다. 반도체 집적 회로(10)는 입력 신호 A를, 소정의 바이어스 전압 부근에 바이어싱된 신호를 발생시키는 가변 바이어스 발생 회로(12) 및 입력 신호 A의 논리가 반전된 입력 신호 B를 참조하면서, 가변 바이어스 발생 회로(12)로부터 출력된 신호를 증폭하여 출력하는 증폭 회로(14)를 구비한, 셀프 바이어스형 차동 증폭 회로이다.

가변 바이어스 발생 회로(12)는 p 채널형 각각의 MOS 트랜지스터 MP1, MP2, n 채널형 각각의 MOS 트랜지스터 MN1, MN2를 구비한다. pMOS 트랜지스터 MP1은 전원 전압 VDD를 받는 소스 단자와, 노드 N1에 접속된 드레인 단자와, 입력 신호 A를 수신하는 게이트 단자를 갖는다. nMOS 트랜지스터 MN1은 전원 전압 VDD보다 낮은 접지 전압 GND(=0V)를 받는 소스 단자와, 노드 N1에 접속된 드레인 단자와, 입력 신호 A를 수신하는 게이트 단자를 갖는다. pMOS 트랜지스터 MP2는 전원 전압 VDD를 받는 소스 단자와, 노드 N1에 공통으로 접속된 드레인 단자 및 게이트 단자를 갖는다. nMOS 트랜지스터 MN2는 접지 전압 GND를 받는 소스 단자와, 노드 N1에 공통으로 접속된 드레인 단자 및 게이트 단자를 갖는다.

증폭 회로(14)는 p 채널형 각각의 MOS 트랜지스터 MP3, MP4, n 채널형 각각의 MOS 트랜지스터 MN3, MN4를 구비한다.

pMOS 트랜지스터 MP3은 전원 전압 VDD를 받는 소스 단자와, 노드 N2에 접속된 드레인 단자와, 노드 N1에 접속된 게이트 단자를 갖는다. nMOS 트랜지스터 MN3은 접지 전압 GND를 받는 소스 단자와, 노드 N2에 접속된 드레인 단자와, 노드 N1에 접속된 게이트 단자를 갖는다. pMOS 트랜지스터 MP4는 전원 전압 VDD를 받는 소스 단자와, 노드 N2에 접속된 드레인 단자와, 입력 신호 B를 수신하는 게이트 단자를 갖는다. nMOS 트랜지스터 MN4는 접지 전압 GND를 받는 소스 단자와, 노드 N2에 접속된 드레인 단자와, 입력 신호 B를 수신하는 게이트 단자를 갖는다.

트랜지스터 MP1, MN1 쌍은 입력 신호 A를 받아, 그 출력이 노드 N1에 접속된 CMOS 인버터 IN1을 구성하고, 트랜지스터 MP2, MN2 쌍은 그 입력과 출력이 노드 N1에 공통으로 접속된 CMOS 인버터 IN2를 구성하며, 트랜지스터 MP3, MN3 쌍은 그 입력이 노드 N1에 접속되고 그 출력이 노드 N2에 접속된 CMOS 인버터 IN3을 구성하며, 트랜지스터 MP4, MN4 쌍은 입력 신호 B를 받아, 그 출력이 노드 N2에 접속된 CMOS 인버터 IN4를 구성한다. 따라서, 반도체 집적 회로(10)는 도 4에 나타내는 회로와 등가이다.

이 반도체 집적 회로(10)는, 종래와 같이, 도 2에 나타내는 입력 버퍼(4)에 적용되고, 도 2의 신호 A, B가 각각 인버터 IN1, IN4에 인가된다.

MOS 트랜지스터 MP2, MN2 각각은 드레인 단자와 게이트 단자가 결선된, 소위 다이오드 접속된다. 도 5에 도시하는 바와 같이, 트랜지스터 MP2는 전원 전압 VDD가 인가되는 전원선으로부터 노드 N1로의 방향이 순 바이어스로 되도록 접속된 다이오드 소자 D1과 등가이다. 트랜지스터 MN2는 노드 N1로부터 접지 전원 GND가 인가되는 접지선으로의 방향이 순 바이어스로 되도록 접속된 다이오드 소자 D2와 등가이다. 따라서, 노드 N1의 전압이 전원 전압 VDD보다 MOS 트랜지스터 MP2의 임계 전압만큼 낮은 전압 이하인 동안은, MOS 트랜지스터 MP1은 전원 전압 VDD로부터 노드 N1로 전류를 공급하는 소자가 된다. 한쪽 노드 N1의 전압이 접지 전압 GND로부터 MOS 트랜지스터 MN2의 임계 전압만큼 높은 전압 이상인 동안은, MOS 트랜지스터 MN1은 노드 N1로부터 접지 전압 GND로 전류를 공급하는 소자가 된다.

노드 N1에 MOS 트랜지스터 MP1, MN1이 접속되지 않고, MOS 트랜지스터 MP2, MN2만이 접속된 경우, 노드 N1은 전원 전압과 접지 전압 사이의 임의 전압으로 고정된다. 이 고정되는 전압을 바이어스 전압 Vb라고 칭한다. 바이어스 전압 Vb가 전원 전압 VDD의 2분의 1로 되도록 트랜지스터 MP2, MN2가 구성되어 있다.

MOS 트랜지스터 MP1, MN1로 구성되는 인버터 IN1은 입력 신호의 전압 변화에 응답하여 노드 N1에 전류를 공급하고, 노드 N1의 전압을 그 입력 신호의 전압 변화와는 역 방향으로 변화시킨다. 도 6(a)는 입력 신호 A에 대한 노드 N1의 전압 특성을 나타내는 특성도이다.

본 실시예에서는, MOS 트랜지스터 MP1, MN1은 각각 MOS 트랜지스터 MP2, MP1보다도 작은 구동 능력을 갖는다. 구동 능력의 대소는 비교 대상인 MOS 트랜지스터와 동일 게이트·소스간 전압을 인가했을 때의 온 저항의 대소로 나타내고, 이 온 저항이 클수록 구동 능력은 작다. MOS 트랜지스터의 트랜지스터 크기(게이트폭/게이트 길이)가 클수록 온 저항은 작기 때문에, 트랜지스터 MP1, MN1의 트랜지스터 크기는 각각 트랜지스터 MP2, MP1보다도 작게 구성하고 있다.

MOS 트랜지스터 MP2, MN2는 항상 전류를 공급하고, 그 전류는 각각 MOS 트랜지스터 MP1, MN1에 공급되는 전류보다도 충분히 크다. 따라서, 인버터 IN1은 입력 신호에 따라 노드 N1의 전압을 바이어스 전압 Vb로부터 약간만 바이어싱하도록 노드 N1을 구동한다.

도 6(a)에 도시하는 바와 같이, 입력 신호 A에 대한 노드 N1의 전압 변화율이 작다. MOS 트랜지스터 MP1, MN1의 구동 능력이 MOS 트랜지스터 MP2, MN2보다 작아질수록 그 변화율은 작아진다. 또 입력 신호 A가 바이어스 전압 Vb와 같을 때에는 노드 N1의 전압도 바이어스 전압 Vb와 같다.

MOS 트랜지스터 MP3, MN3으로 구성되는 인버터 IN3은 노드 N1의 전압 변화에 응답하여 노드 N2에 전류를 공급하고, 노드 N2의 전압을 노드 N1의 전압 변화와는 역 방향으로 변화시킨다. 도 6(b)는 트랜지스터 MP3, MN3으로 구성되는 인버터 IN3의 입력 대 출력의 전압 특성을 나타내는 특성도이다.

MOS 트랜지스터 MP3, MN3은 MOS 트랜지스터 MP2, MN2와 동일한 크기와 동일한 구동 능력을 갖는다. 따라서, 인버터 IN3은 바이어스 전압 Vb와 같은 입력 전압을 받았을 때에는 바이어스 전압 Vb와 같은 전압을 출력한다. 실선 K2로 도시하는 바와 같이, 인버터 IN3은 바이어스 전압 Vb 부근에서 인버터 IN3의 증폭 이득(입력 전압에 대한 출력 전압의 변화율)이 높고, 입력 전압이 바이어스 전압 Vb보다 약간만 높아도 출력 전압은 급격히 저하하고, 입력 전압이 바이어스 전압 Vb보다약간만 낮아도 출력 전압은 급격히 상승한다.

여기서 도 6(a)를 다시 참조하면, 입력 신호 A의 전압이 전원 전압 VDD와 같을 때에 노드 N1은 전압 VL을 나타내고, 입력 신호 A의 전압이 접지 전압 GND와 같을 때 노드 N1은 전압 VH를 나타낸다고 한다(VL<Vb<VH). 한편, 도 6(b)를 다시 참조하면, 입력 전압을 0V에서 높여 인버터 IN3의 출력 전압이 강하하기 시작하는 입력 전압을 VA라고 하고, 반대로 입력 전압을 VDD에서 낮추어 인버터 IN3의 출력 전압이 상승하기 시작하는 입력을 VB라고 한다.

본 실시예에서는, 전압 VL, VH가 각각 전압 VA, VB보다도 바이어스 전압 Vb에 가까운 값으로 설정되는 정도로 MOS 트랜지스터 MP1, MN1의 구동 능력은 MOS 트랜지스터 MP2, MN2보다 작다. 노드 N1의 전압이 VH, VL일 때 노드 N2는 각각 전압 VLx, 전압 VHx를 나타낸다(VLx<Vb<VHx에서, 차 (VHx-VLx)는 차 (VH-VL)보다 충분히 큼). 인버터 IN3은 바이어스 전압 Vb 부근에서 진폭을 갖는 노드 N1 상의 신호를 증폭한다.

도 7은 입력 신호 A, B 및 노드 N1, N2 각각의 전압 변화 모양을 나타내는 타이밍차트이다.

반도체 집적 회로(10)는 입력 공통 레벨이 바이어스 전압 Vb보다 작은 Vc1, 하이 레벨이 되는 최대 전압이 VH1, 로우 레벨이 되는 최소 전압이 VL1인 입력 신호 A, B를 수신한다. 최대 전압 VH1은 바이어스 전압 Vb보다 크고, 최소 전압 VL1은 바이어스 전압 Vb보다 작으며, 입력 공통 레벨 Vc1은 바이어스 전압 Vb보다 작다. 본 실시예에서는 입력 신호의 진폭 (VH1-VL1)은 전원 전압 VDD보다 작고, 예컨대, 1/5정도를 상정하고 있다.

도 8은 도 6과 동일한 특성도이다. 도 8(a)를 참조하면, 입력 신호 A가 최대 전압 VH1, 최소 전압 VL1을 취할 때 노드 N1의 전압은 각각 VL2, VH2를 나타낸다. 그리고 도 8(b)를 참조하면, 노드 N1의 전압이 VH2, VL2일 때 노드 N2의 전압은 각각 VL3, VH3을 나타낸다.

도 7을 참조하면, 입력 신호 A가 하이 레벨에서 로우 레벨로 변화하면, 노드 N1은 전압 VL2의 로우 레벨에서 전압 VH2의 하이 레벨로 상승한다. 반대로 입력 신호 A가 로우 레벨에서 하이 레벨로 변화하면, 노드 N1은 전압 VH2의 하이 레벨에서 전압 VL2의 로우 레벨로 하강한다. 노드 N1의 진폭 (VH2-VL2)는 (VH1-VL1)보다 작아지지만, 노드 N1의 공통 레벨 Vc2(=(VH2+VL2)/2)는 입력 신호 A의 공통 레벨 Vc보다 바이어스 전압 Vb에 가까워진다. 노드 N1이 로우 레벨에서 하이 레벨로 변화하면, 노드 N2는 전압 VH3의 하이 레벨에서 전압 VL3의 로우 레벨로 하강하고, 노드 N1이 하이 레벨에서 로우 레벨로 변화하면, 노드 N2는 로우 레벨로부터 하이 레벨로 상승한다.

MOS 트랜지스터 MP4, MN4로 구성되는 인버터 IN4는 입력 신호 B의 전압 변화에 응답하여 노드 N2에서 전류를 공급하고, 입력 신호 B의 전압을 전압 변화와는 역 방향으로 변화시킨다. 따라서, 인버터 IN4는 인버터 IN3에 의한 증폭 이득을 향상시키는 기능을 갖기 때문에, 노드 N3의 전압을 고속으로 변화시킨다.

본 실시예에서는, 도 6에 도시하는 바와 같이, 전압 VH, VL이 전압 VA에서 전압 VB의 범위 내의 바이어스 전압 Vb에 가까운 값으로 설정되어 있기 때문에, 입력 신호 A, B의 입력 공통 레벨 Vc1이 도 7의 경우보다 더 접지 전압 GND 측으로 변동하거나, 또는 반대로 바이어스 전압 Vb를 초과하여 전원 전압 VDD 측으로 변동하여도, 반도체 집적 회로는 노드 N2로부터 입력 신호 A에 응답하여 전압이 변화되는 신호를 출력할 수 있다.

도 6과 동일 특성도인 도 9에 도시하는 바와 같이, 입력 신호 A의 하이 레벨, 로우 레벨인 전압 VH1, VL1이 모두 바이어스 전압 Vb보다 작을 때, 노드 N1의 전압은 모두 바이어스 전압 Vb보다 높은 전압 VL2와 전압 VH2 사이의 진폭을 갖는다. 단, 그 공통 레벨 Vc2는 입력 신호 A의 공통 레벨 Vc1에 비해 바이어스 전압 Vb 부근에 바이어싱된다. 인버터 IN3은 바이어스 전압 Vb 부근에서 진폭을 갖는 신호를 증폭할 수 있기 때문에, 노드 N2의 전압은 바이어스 전압 Vb보다 모두 낮은 전압 VH3과 전압 VL3 사이의 진폭을 갖는다.

이와 같이 입력 신호의 공통 레벨이 크게 변동했을 때, 반대로 인버터 IN4가 인버터 IN3에 의한 신호의 증폭을 방해하게 된다. 그래서 본 실시예에서는 MOS 트랜지스터 MP4, MN4는 각각 MOS 트랜지스터 MP3, MN3보다 구동 능력(즉, 트랜지스터 크기)을 작게 함으로써, 인버터 IN4의 구동 능력을 인버터 IN3보다 작게 하고 있다. 따라서, 노드 N2로부터 하이 레벨이 대략 전압 VH3, 로우 레벨이 대략 전압 VL3인 신호가 얻어진다.

또한, 입력 신호 A, B의 공통 레벨 Vc1이 접지 전압 GND 이하 또는 전원 전압 VDD 이상으로 되어도 노드 N2로부터 입력 신호 A에 응답하여 전압이 변화되는 신호가 출력된다.

본 실시예에서는, 입력 신호 A, B의 전압이 접지 전압 GND보다 낮아지는 경우 또는 전원 전압 VDD보다 높아지는 경우에 대비하여, 인버터 IN1, IN4에 사용되는 4개의 MOS 트랜지스터를 보다 내압성이 높은 MOS 트랜지스터로 변경하는 것이 바람직하다.

이상과 같이 본 실시예에 따르면, MOS 트랜지스터 MP2, MN2에 의해, 노드 N1에서 입력 신호 A의 공통 레벨을 바이어스 전압 Vb 부근으로 바이어싱된 신호로 변환하고, 인버터 IN3이 노드 N1의 전압을 증폭하므로, 입력 신호 A의 공통 레벨이 변동해도, 입력 신호 A에 응답한 신호가 노드 N2로부터 출력된다.

또한, MOS 트랜지스터 MP3, MN3은 각각 MOS 트랜지스터 MP2, MN2와 같은 정도의 구동 능력을 갖기 때문에, 인버터 IN3은 바이어스 전압 Vb 부근에서 증폭도가 커지도록 설정된다. 따라서, 노드 N1의 전압을 고속으로 증폭할 수 있다.

또한, MOS 트랜지스터 MP1, MN1의 구동 능력을, MOS 트랜지스터 MP2, MN2보다 작게 하고 있으므로, 입력 신호 A의 공통 레벨을 변동시킬 수 있는 범위가 넓다.

또한, 도 1의 종래 기술에서는, 두 개의 구동 전압(전원 전압 VDD와 접지 전압 GND)이 인가되는 전압선 사이에 세 개의 MOS 트랜지스터가 직렬로 접속되어 있다. 특히, MOS 트랜지스터 TP1은 소위 다이오드 접속되어 있고, MOS 트랜지스터 TP1의 소스, 드레인 사이의 전압은 적어도 임계 전압이 필요하다. 이에 비해, 본 실시예에서는 두 개의 MOS 트랜지스터가 접속되는 구성이기 때문에, 저 전원 전압화에 적합하다.

또한, 종래 기술에서는, 정전류원 TN3에 인가되는 바이어스 전압을 발생시키는 기구가 필요하기 때문에, 해당 기구에 의한 전력 소비가 발생하지만, 본 실시예에서는, 그 바이어스 전압이 필요없으므로 소비 전력이 감소된다.

(실시예 2)

도 2에서는 출력 버퍼(2)는 서로 역상인 두 개의 신호 A, B를 출력하지만, 단일 신호를 출력하는 경우, 입력 버퍼(4)는 싱글엔드형 증폭 회로(a single-end type amplifier circuit)로 구성된다. 도 10은 본 실시예에 따른 반도체 집적 회로(20)를 나타내는 구성도이다. 반도체 집적 회로(20)는 단일 입력 신호 A를 증폭하는 싱글엔드형 증폭 회로이며, 도 3에 나타내는 구성으로부터 인버터 IN4를 삭제한 회로와 완전히 같다.

상술한 설명으로부터 알 수 있듯이, 인버터 IN4의 구동 능력은 인버터 IN3보다 충분히 작은 것이므로, 인버터 IN3만으로도 충분히 노드 N3을 구동할 수 있다. 입력 신호 A에 대한 노드 N1, 출력 신호의 전압 변화 모양은 도 7에 나타낸 것과 실질적으로 동일하다.

도 1의 종래 기술에서 예컨대, 신호 B 대신에 고정된 참조 전압 Vref를 트랜지스터 TN2에 인가함으로써 싱글엔드형 증폭 회로는 실현된다. 그러나 입력 신호 A의 입력 공통 레벨이 변동하여, 신호 A의 하이 레벨이 참조 전압 Vref 이하이거나 신호 A의 로우 레벨이 참조 전압 Vref 이상인 경우에 증폭 회로는 동작하지 않는다. 그러나 본 실시예에 따르면 단일 입력 신호 A의 입력 공통 레벨에 관계없이입력 신호 A에 응답하여 전압이 변화되는 신호가 출력된다.

또한, 참조 전압 Vref가 없으므로, 참조 전압 Vref를 생성하기 위한 기구를 마련할 필요도 없어, 소비 전력을 감소시킬 수 있다.

(실시예 3)

도 11은 본 실시예에 따른 반도체 집적 회로(30)를 나타내는 구성도이다. 반도체 집적 회로(30)는 트랜지스터 MP1∼MP4의 소스 단자에 공통으로 접속되는 전압선(36), 트랜지스터 MN1∼MN4의 소스 단자에 공통으로 접속되는 전압선(38), 전원 전압 VDD가 인가되는 전원선(37)과 전압선(36) 사이에 접속되어, 전원선(37)으로부터 전압선(36)으로 전류를 공급하는 소자 A 및 접지 전압 GND가 인가되는 접지선(39)과 전압선(38) 사이에 접속되어, 전압선(38)으로부터 접지선(39)으로 전류를 공급하는 소자 B를 구비한다. 그 밖의 구성은 도 1의 구성과 동일하다. 이 소자 A, B를 마련한 구성은 실시예 2의 구성에 대해서도 적용할 수 있다. 즉, 도 11에서 인버터 IN4가 삭제되어도 무방하다.

소자 A는 전원 전압 VDD를 받는 소스 단자와, 전원선(36)에 접속된 드레인 단자와, 접지 전압 GND를 받는 게이트 단자를 가져, 항상 도통하는 pMOS 트랜지스터 MP5를 포함한다. 소자 B는 접지 전압 GND를 받는 소스 단자와, 전원선(38)에 접속된 드레인 단자와, 전원 전압 VDD를 받는 게이트 단자를 가져, 항상 도통하는 nMOS 트랜지스터 MN5를 포함한다.

소자 A, B는 인버터 IN1∼IN4에 공급하는 전원 소스를 일원화하여 회로의 소비 전력을 감소시키는 것을 목적으로 한다.

소자 A, B에 의해 인버터 IN1∼IN4에 공급되는 전류를 조정함으로써, 회로의 동작을 보증하는 범위에서 소비 전력을 감소시킬 수 있다. 구체적으로는, 트랜지스터 MP5, MN5의 트랜지스터 크기를 조정함으로써 그 발생시키는 전류값을 조정할 수 있다.

또한 전원선(37) 또는 접지선(39)에서 발생한 노이즈는 각각 소자 A, B에서 덤핑(dumping)되어 전압선(36) 또는 전압선(38)에 전파되기 때문에 노이즈의 영향을 감소시키는 효과도 있다.

MOS 트랜지스터 MP5, MN5는 포화 영역에서 동작하여 정전류원로서 기능하게 해도 무방하고, 또는, 선형 영역에서 동작하여 저항으로서 기능하게 해도 관계없다. 또한, 소자 A, B로서, MOS 트랜지스터 대신에 단순한 저항 소자이어도 무방하다.

또한, 전원 전압 VDD의 저 전압화에 따라, 전원선(36), 접지선(38) 중 어느 한쪽에 소자 A 또는 B를 접속하고, 다른 쪽에는 전원 전압 VDD 또는 접지 전압 GND를 직접인가해도 무방하다.

(실시예 4)

상기 실시예 1 내지 3에서, 바이어스 전압 Vb를 발생시키는 인버터 IN2 대신에, 도 12(a)와 같이, 동일 도전형(도면에서는 n 채널형)의 MOS 트랜지스터 MN5, MN6으로 구성되어도 무방하다. MOS 트랜지스터 MN6은 전원 전압 VDD를 공통으로받는 드레인 단자와, 노드 N1에 접속되는 소스 단자를 갖는다. MOS 트랜지스터 MN5는 MOS 트랜지스터 MN1과 동일하다.

또한, 도 12(b)에 도시하는 바와 같이, 단순한 PN 접합으로 이루어지는 두 개의 다이오드 소자 D1, D2를 채용해도 관계없다. 다이오드 소자 D1은 전원 전압 VDD로부터 노드 N1의 방향이 순 방향으로 되도록 접속되고, 다이오드 소자 D2는 노드 N1로부터 접지 전압 GND쪽을 향해 순 방향으로 되도록 접속된다.

또한, 도 12(c)에 도시하는 바와 같이, 인버터 IN2 대신에, 전원 전압 VDD를 받는 전원선과 노드 N1 사이에 접속된 저항 소자 R1, 노드 N1과 접지 전압 GND를 받는 접지선 사이에 접속된 저항 소자 R2를 채용해도 무방하다.

인버터 IN2 대신에, 도 12 중 어느 소자를 써도, 전원 전압 VDD에서 노드 N1로 전류를 공급하는 제 1 소자 및 노드 N1로부터 접지 전압 GND로 전류를 공급하는 제 2 소자는 각각 인버터 IN1을 구성하는 두 개의 소자 MP1, MN1보다 온 저항을 크게 하고, 제 1 및 제 2 소자는 각각 소자 MP1, MN1보다 큰 전류를 흘리도록 한다.

이상, 본 발명의 반도체 집적 회로에 의하면, 제 1 전압이 인가되는 전압선으로부터 제 1 노드로 제 1 전류를 공급하는 제 1 소자, 제 1 노드로부터 제 2 전압이 인가되는 제 2 전압선으로 제 2 전류를 공급하는 제 2 소자, 그 출력이 제 1 노드에 접속되고, 입력 신호의 전압 변화에 응답하여, 제 1 노드의 전압을 입력 신호의 전압 변화와는 역 방향으로 변화시키는 제 1 인버터 및 그 출력이 제 2 노드에 접속되고, 제 1 노드의 전압 변화에 응답하여, 제 2 노드의 전압을 제 1 노드의 전압 변화와는 역 방향으로 변화시키는 제 2 인버터를 구비하므로, 입력 신호의 공통 레벨이 변동해도 입력 신호에 응답하여 레벨이 변화되는 신호를 출력할 수 있다.

Claims (3)

1. 제 1 노드와 제 1 전압이 인가되는 제 1 전압선 사이에 접속되어, 상기 제 1 전압선으로부터 상기 제 1 노드로 전류를 공급하는 제 1 소자,

   상기 제 1 노드와 상기 제 1 전압보다 낮은 제 2 전압이 인가되는 제 2 전압선 사이에 접속되어, 상기 제 1 노드로부터 상기 제 2 전압선으로 전류를 공급하는 제 2 소자,

   그 출력이 상기 제 1 노드에 접속되고, 입력 신호의 전압 변화에 응답하여, 상기 제 1 노드의 전압을 상기 입력 신호의 전압 변화와는 역 방향으로 변화시키는 제 1 인버터 및

   그 출력이 제 2 노드에 접속되고, 상기 제 1 노드의 전압 변화에 응답하여, 상기 제 2 노드의 전압을 상기 제 1 노드의 전압 변화와는 역 방향으로 변화시키는 제 2 인버터

   를 구비한 반도체 집적 회로.
2. 제 1 항에 있어서,

   상기 제 1 인버터는 상기 제 1 전압이 인가되는 제 3 전압선과 상기 제 1 노드 사이에 접속되어, 상기 제 3 전압선으로부터 상기 제 1 노드로 전류를 공급하는 제 3 소자와, 상기 제 2 전압이 인가되는 제 4 전압선과 상기 제 1 노드 사이에 접속되어, 상기 제 1 노드로부터 상기 제 4 전압선으로 전류를 공급하는 제 4 소자를 갖고,

   상기 제 1 및 상기 제 2 소자는 항상 전류를 공급하고 또한, 상기 제 1 및 제 2 소자가 공급하는 전류는 각각 상기 제 3 및 제 4 소자가 공급하는 전류보다 큰

   반도체 집적 회로.
3. 제 1 노드와 제 1 전압이 인가되는 제 1 전압선 사이에 접속되어, 상기 제 1 전압선으로부터 상기 제 1 노드로 제 1 전류를 공급하는 제 1 소자,

   상기 제 1 노드와 상기 제 1 전압보다 낮은 제 2 전압이 인가되는 제 2 전압선 사이에 접속되어, 상기 제 1 노드로부터 상기 제 2 전압선으로 제 2 전류를 공급하는 제 2 소자,

   상기 제 1 전압을 받는 소스 단자와, 상기 제 1 노드에 접속되는 드레인 단자와, 입력 신호를 수신하는 게이트 단자를 갖는 p 채널형 제 1 트랜지스터,

   상기 제 2 전압을 받는 소스 단자와, 상기 제 1 노드에 접속되는 드레인 단자와, 입력 신호를 수신하는 게이트 단자를 갖는 n 채널형 제 2 트랜지스터,

   상기 제 1 전압을 받는 소스 단자와, 제 2 노드에 접속되는 드레인 단자와, 상기 제 1 노드에 접속되는 게이트 단자를 갖는 p 채널형 제 3 MOS 트랜지스터, 및

   상기 제 2 전압을 받는 소스 단자와, 상기 제 2 노드에 접속되는 드레인 단자와, 상기 제 1 노드에 접속되는 게이트 단자를 갖는 n 채널형 제 4 MOS 트랜지스터

   를 구비한 반도체 집적 회로.