JP2000138575A - 入力バッファ回路および双方向バッファ並びに半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 双方向入出力バッファにおいて、対をなす出
力バッファの出力状態によってディレイ時間が変化しな
い入力バッファ回路を提供する。 【解決手段】 差動入力段をｐチャネルＭＯＳＦＥＴと
ｎチャネルＭＯＳＦＥＴとの間で分離するとともに、２
個のｐチャネルＭＯＳＦＥＴと２個のｎチャネルＭＯＳ
ＦＥＴが直列に接続された２つのＭＯＳＦＥＴ列を設け
て一方のＭＯＳＦＥＴ列の中間接続ノードを出力端子に
接続し、他方のＭＯＳＦＥＴ列によりそれらのＭＯＳＦ
ＥＴのゲートを自己バイアスさせる電圧を発生させるよ
うに構成し、上記分離された差動入力段のｐチャネルＭ
ＯＳＦＥＴのドレインを上記２つのＭＯＳＦＥＴ列の電
源側ｎチャネルＭＯＳＦＥＴのドレインに接続し、かつ
分離された差動入力段のｎチャネルＭＯＳＦＥＴのドレ
インを２つのＭＯＳＦＥＴ列の電源側ｐチャネルＭＯＳ
ＦＥＴのドレインに接続し、上記ＭＯＳＦＥＴ列の中間
接続ノードに接続されたＭＯＳＦＥＴのゲートバイアス
電圧を、回路の外部から与えるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
入力バッファ回路特に双方向入出力バッファ回路に適し
た入力バッファ回路に適用して有効な技術に関する。

【０００２】

【従来の技術】半導体集積回路間における信号伝達方式
として、図１に示すように、出力バッファ１１と入力バ
ッファ１２とが共通の入出力端子１３に接続された双方
向入出力バッファ１０を用いる方式がある。図１の双方
向入出力バッファにおいて、出力バッファ１１はインピ
ーダンス調整機能を有するように構成され、制御信号Ｃ
１，Ｃ２によりその出力インピーダンスが伝送線２０の
特性インピーダンスと整合されることにより、伝送線２
０の端部での信号の反射を抑えることができるようにさ
れている。

【０００３】図１の双方向入出力バッファを使用した信
号伝達方式では、伝送線２０の両端の双方向入出力バッ
ファが同時に信号を出力する場合が生じる。この場合、
両方の出力バッファ１１の送信レベルが同じときは伝送
線２０のレベルがハイレベルまたはロウレベルになり、
入力バッファ１２は正しいデータを受信することができ
問題はない。しかるに、両方の出力バッファ１１の送信
レベルが互いに異なるときは、ハイレベルを出力してい
るバッファからロウレベルを出力しているバッファへ伝
送線２０を介して電流が流れ、しかも出力インピーダン
スが等しく設定されているため、伝送線２０のレベルは
中間レベル（Ｖｄｄ／２）となる。

【０００４】この場合、着目する入力バッファ１２にお
いては対をなす出力バッファ１１の出力レベルと逆のレ
ベルの信号を相手方の出力バッファ１１が送信している
とみることができる。そこで、対をなす出力バッファ１
１がハイレベルを出力しているときはハイレベルと中間
レベルの間のレベル（３Ｖｄｄ／４）をしきい値とし、
対をなす出力バッファがロウレベルを出力しているとき
はロウレベルと中間レベルの間のレベル（Ｖｄｄ／４）
をしきい値として受信信号を判定するように、入力バッ
ファ１２に供給する参照電圧Ｖｒｅｆを、当該入力バッ
ファと対をなす出力バッファの出力データに応じて切り
替える参照電圧切替え回路１４を設けるようにすれば良
い。

【０００５】

【発明が解決しようとする課題】しかるに、入力バッフ
ァ１２として通常の差動アンプを用いた場合、その参照
電圧Ｖｒｅｆが電源電圧Ｖｄｄの１／４〜３／４という
広い範囲にわたって変化するため、差動アンプのオフセ
ットが大きく変化する。そのため、対をなす出力バッフ
ァ１１がロウレベルを出力しているときにハイレベルの
信号を受信する場合と、対をなす出力バッファ１１がハ
イレベルを出力しているときにロウレベルの信号を受信
する場合とで、伝送遅延時間が異なってしまう。その結
果、図１のように、入力バッファ１２の次段にフリップ
フロップ３０を設けて入力信号をクロックＣＬＫに同期
してラッチしようとした場合、入力バッファの遅延時間
の変動でクロックマージンが減少してしまうという問題
点がある。

【０００６】上記のような問題を解決するため、図２に
示すような回路が提案されている（米国特許第４，９５
８，１３３号）。図２の回路は、これを構成するｐチャ
ネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴのサイズお
よびサイズ比を最適化することにより、参照電圧Ｖｒｅ
ｆが電源電圧Ｖｄｄの１／８〜７／８の範囲で変化して
もオフセットおよび遅延時間がほぼ一定になるようにす
ることができる。

【０００７】しかしながら、ゲートアレイのようなＡＳ
ＩＣ（特殊用途向け半導体集積回路）では、多種多様な
回路を構成できるようにｐチャネルＭＯＳＦＥＴとｎチ
ャネルＭＯＳＦＥＴのサイズおよびサイズ比にある程度
の汎用性を持たせる必要があり、ある特定の回路のため
にだけ、回路を構成するｐチャネルＭＯＳＦＥＴとｎチ
ャネルＭＯＳＦＥＴのサイズおよびサイズ比の最適化設
計を行なうのは望ましくない。そのため、図２に示すよ
うな回路は汎用性が低く、すべての半導体集積回路で使
用することはできないという問題点があることが明らか
になった。

【０００８】この発明の目的は、入力信号に対するしき
い値を切り替えるように構成された入力バッファ回路で
あって、しきい値の切り替えによってオフセットおよび
遅延時間が変化せず、しかもどのような半導体集積回路
にも使用できる汎用性の高い入力バッファ回路を提供す
ることにある。

【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添付図面
から明らかになるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１１】すなわち、本発明は、ＣＭＯＳ型の差動入
力段をｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥ
Ｔとの間で分離するとともに、２個のｐチャネルＭＯＳ
ＦＥＴと２個のｎチャネルＭＯＳＦＥＴが直列に接続さ
れた２つのＭＯＳＦＥＴ列を設けて一方のＭＯＳＦＥＴ
列の中間接続ノードを出力端子に接続し、他方のＭＯＳ
ＦＥＴ列によりそれらのＭＯＳＦＥＴのゲートを自己バ
イアスさせる電圧を発生させるように構成し、上記分離
された差動入力段のｐチャネルＭＯＳＦＥＴのドレイン
を上記２つのＭＯＳＦＥＴ列の電源（接地）側のｎチャ
ネルＭＯＳＦＥＴのドレインに接続し、かつ分離された
差動入力段のｎチャネルＭＯＳＦＥＴのドレインを２つ
のＭＯＳＦＥＴ列の電源側のｐチャネルＭＯＳＦＥＴの
ドレインに接続して、上記差動入力段の一方の入力端子
に供給される参照電圧を切り替えることでしきい値が変
化されるように構成された入力バッファ回路において、
差動入力段の定電流用ＭＯＳＦＥＴおよび上記ＭＯＳＦ
ＥＴ列の中間接続ノード側のＭＯＳＦＥＴのゲートバイ
アス電圧を、回路の外部から与えるようにしたものであ
る。

【００１２】上記した手段によれば、ｐチャネルＭＯＳ
ＦＥＴとｎチャネルＭＯＳＦＥＴのサイズおよびサイズ
比を最適化しなくても、回路の外部から与えるゲートバ
イアス電圧を制御することにより、参照電圧が広い範囲
で変化してもオフセットおよび遅延時間がほぼ一定にな
る双方向入出力バッファに適した入力バッファ回路を得
ることができる。その結果、入力バッファ回路の後段に
設けられたラッチ回路におけるクロックマージンの減少
が防止され、クロックの高周波数化が可能となる。

【００１３】上記第１のＭＯＳＦＥＴ列の２個のｎチャ
ネルＭＯＳＦＥＴと並列に直列形態の２個のｎチャネル
ＭＯＳＦＥＴが、また上記第２のＭＯＳＦＥＴ列の２個
のｎチャネルＭＯＳＦＥＴと並列に直列形態の２個のｎ
チャネルＭＯＳＦＥＴがそれぞれ接続され、このうち第
１および第２のＭＯＳＦＥＴ列の中間接続ノードに接続
された一対のＭＯＳＦＥＴは互いにゲートとドレインが
交差結合されてフリップフロップ回路を構成し、他の一
対のＭＯＳＦＥＴのゲートにはラッチタイミングを与え
るクロック信号が印加されるとともに、上記クロック信
号に基づいて制御されるトランスミッションゲートを介
して上記制御電圧の供給と遮断が制御されるように構成
する。これにより、ラッチ機能を有し、かつ遅延時間の
少ない入力バッファ回路を実現することができる。

【００１４】また、望ましくは上記ゲートバイアス電圧
を発生する回路を直列形態のｐチャネルＭＯＳＦＥＴと
ｎチャネルＭＯＳＦＥＴにより構成し、双方向入出力バ
ッファが形成される半導体集積回路と同一のチップ上に
形成する。これにより、入力バッファ回路のＭＯＳＦＥ
Ｔ列を構成すｐチャネルＭＯＳＦＥＴとｎチャネルＭＯ
ＳＦＥＴのサイズがプロセスによりばらつくと、ゲート
バイアス電圧を発生する回路を直列形態のｐチャネルＭ
ＯＳＦＥＴとｎチャネルＭＯＳＦＥＴのサイズも同じよ
うにばらつくため、プロセスばらつきに応じた最適なバ
イアス電圧を得ることができる。

【００１５】さらに、差動入力段の定電流用ＭＯＳＦＥ
Ｔには、上記ＭＯＳＦＥＴ列のバイアス電圧とは別個に
形成された最適なバイアス電圧を回路の外部から与える
ようにする。これにより、参照電圧が広い範囲で変化し
てもオフセットおよび遅延時間がさらに一定になる双方
向入出力バッファに適した入力バッファ回路を得ること
ができる。

【００１６】また、上記入力バッファ回路および該入力
バッファ回路の入力端子と共通の外部端子に出力端子が
接続された出力バッファ回路と該出力バッファ回路によ
り出力される信号の状態に応じて上記入力バッファ回路
に供給する参照電圧を切替える参照電圧切り替え回路と
を含む双方向入力バッファを備えた半導体集積回路にあ
っては、クロックの高周波化が可能となり、これによっ
てこの半導体集積回路を使用したシステム全体の動作速
度を向上させることができるようになる。

【００１７】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。図１は本発明に係る双方向入出
力バッファ用の入力バッファ回路の一実施例を示す回路
図である。なお、図１において、ＭＯＳＦＥＴを示す記
号のゲート部に丸印が付記されているものはｐチャネル
形ＭＯＳＦＥＴで、丸印が付記されていないものはｎチ
ャネル形ＭＯＳＦＥＴである。

【００１８】この実施例の入力バッファ回路は、第１の
基準電位点としての電源電圧Ｖｄｄ（例えば１．８Ｖ）
と第２の基準電位点としての接地電位Ｖｓｓ（例えば０
Ｖ）との間に直列に接続されたｐチャネルＭＯＳＦＥＴ
ＭＰ１，ＭＰ２およびｎチャネルＭＯＳＦＥＴ ＭＮ
１，ＭＮ２からなる第１のＭＯＳＦＥＴ列と、電源電圧
ＶｄｄとＶｓｓとの間に直列に接続されたｐチャネルＭ
ＯＳＦＥＴ ＭＰ３，ＭＰ４およびｎチャネルＭＯＳＦ
ＥＴ ＭＮ３，ＭＮ４からなる第２のＭＯＳＦＥＴ列
と、互いにソース共通接続されたｐチャネルＭＯＳＦＥ
Ｔ ＭＰ６，ＭＰ７およびこれらの共通ソースと電源電
圧Ｖｄｄとの間に接続された定電流用ＭＯＳＦＥＴ Ｍ
Ｐ５からなる第１の差動入力段と、互いにソース共通接
続されたｎチャネルＭＯＳＦＥＴ ＭＮ６，ＭＮ７およ
びこれらの共通ソースと電源電圧Ｖｓｓとの間に接続さ
れた定電流用ＭＯＳＦＥＴ ＭＮ５からなる第２の差動
入力段とにより構成されている。

【００１９】そして、上記ＭＯＳＦＥＴ ＭＰ６はドレ
インがＭＯＳＦＥＴ ＭＮ１とＭＮ２の接続ノードに、
ＭＯＳＦＥＴ ＭＰ７はドレインがＭＯＳＦＥＴ ＭＮ
３とＭＮ４の接続ノードに、ＭＯＳＦＥＴ ＭＮ６はド
レインがＭＯＳＦＥＴ ＭＰ１とＭＰ２の接続ノード
に、ＭＯＳＦＥＴ ＭＮ７はドレインがＭＯＳＦＥＴＭ
Ｐ３とＭＰ４の接続ノードにそれぞれ接続され、上記Ｍ
ＯＳＦＥＴ ＭＰ６とＭＮ６のゲートが、参照電圧Ｖｒ
ｅｆが入力される入力端子ＩＮ２に、またＭＯＳＦＥＴ
ＭＰ７とＭＮ７のゲートが入力信号Ｖｉｎが入力され
る入力端子ＩＮ１にそれぞれ接続されている。

【００２０】この実施例では、ＭＯＳＦＥＴ ＭＰ２と
ＭＮ２の中間接続ノードｎ１にＭＯＳＦＥＴ ＭＰ１，
ＭＰ３，ＭＮ１，ＭＮ３のゲートが接続され、ＭＯＳＦ
ＥＴＭＰ４とＭＮ４の中間接続ノードｎ２に出力端子Ｏ
ＵＴが接続されている。また、ＭＯＳＦＥＴ ＭＰ５，
ＭＰ１，ＭＰ３，ＭＮ５，ＭＮ１，ＭＮ３のゲートにＶ
ｄｄ／２（例えば０．９Ｖ）のようなバイアス電圧Ｖｂ
ｉａｓが共通に印加されている。なお、ＭＯＳＦＥＴ
ＭＰｌとＭＰ３、ＭＰ２とＭＰ４、ＭＰ６とＭＰ７、Ｍ
ＮｌとＭＮ３、ＭＮ２とＭＮ４、ＭＮ６とＭＮ７はそれ
ぞれサイズが等しくされている。ただし、相補関係にあ
るＭＯＳＦＥＴ同士、例えばＭＰｌとＭＮｌのサイズ比
は問わない。

【００２１】次に本実施例の入力バッファ回路の動作を
説明する。

【００２２】出力端子ＯＵＴに接続されたノードｎ２の
レベルは、このノードに対して流入する電流Ｉｐ４とこ
のノードから流出する電流Ｉｎ４の大小で決定される。
この電流Ｉｐ４はＭＯＳＦＥＴ ＭＰ３の電流Ｉｐ３か
らＭＮ７へ引き抜かれる電流Ｉｎ７を差し引いたもので
ある。一方、電流Ｉｎ４はＭＯＳＦＥＴ ＭＮ３により
引き抜かれる電流Ｉｎ３からＭＰ７の電流Ｉｐ７を差し
引いたものである。

【００２３】今仮に、入力信号Ｖｉｎが参照電圧Ｖｒｅ
ｆよりレベルが高い時を考えると、ＭＯＳＦＥＴ ＭＰ
５に流れる電流Ｉｐ５は差動ＭＯＳＦＥＴ ＭＰ６に、
またＭＯＳＦＥＴ ＭＮ５により引き抜かれる電流ＩＮ
５は差動ＭＯＳＦＥＴ ＭＮ７より流れる。よって、Ｍ
ＯＳＦＥＴ ＭＰ３に流れる電流Ｉｐ３はほとんどＭＮ
７に流れ、ノードｎ２に流れ込む電流Ｉｐ４が流れ出す
電流Ｉｎ４よりも小さくなり、出力端子ＯＵＴはロウレ
ベルになる。

【００２４】一方、入力信号Ｖｉｎが参照電圧Ｖｒｅｆ
よりレベルが低い場合には、電流Ｉｐ５は差動ＭＯＳＦ
ＥＴ ＭＰ７に、電流Ｉｎ５は差動ＭＯＳＦＥＴ ＭＮ
６より流れる。よってＭＯＳＦＥＴ ＭＮ３の電流Ｉｎ
３はほとんどＭＰ７から供給され、ノードｎ２に流れ込
む電流Ｉｐ４が流れ出す電流Ｉｎ４より大きくなり、出
力端子ＯＵＴはハイレベルになる。

【００２５】また、入力信号Ｖｉｎと参照電圧Ｖｒｅｆ
のレベルが等しくかつＶｄｄ／２に近い場合には、差動
入力段に流れる電流は、Ｉｐ６＝Ｉｐ７、Ｉｎ６＝Ｉｎ
７となる。しかも、ＭＯＳＦＥＴ ＭＰｌとＭＰ３及び
ＭＮｌとＭＮ３はそれぞれカレントミラー接続されてい
るので、Ｉｐ１＝Ｉｐ３、Ｉｎｌ＝Ｉｎ３である。ここ
でＭＯＳＦＥＴのサイズが最適化されていれば、Ｉｐ６
＝Ｉｐ７＝Ｉｎ６＝Ｉｎ７及びＩｐｌ＝Ｉｐ３＝Ｉｎｌ
＝Ｉｎ３となり、これより、Ｉｐ２＝Ｉｎ２＝Ｉｐ４＝
Ｉｎ４となるので、ノードｎ１及びｎ２の電位はＶｄｄ
／２となり、オフセットは生じない。

【００２６】これに対し、入力信号Ｖｉｎと参照電圧Ｖ
ｒｅｆのレベルが等しいがＶｄｄ／２から大きく外れて
いる場合、差動入力段に流れる電流は、Ｉｐ６とＩｐ
７、Ｉｎ６とＩｎ７がそれぞれ異なるために、Ｉｐ２と
Ｉｎ２、Ｉｐ４とＩｎ４に差が生じ、ノードｎ１及びｎ
２の電位もＶｄｄ／２からずれてしまう。しかし、この
実施例の回路では、Ｉｐ２＝Ｉｎ２となるようノードｎ
１のレベルが変化して補正がかかる。例えば、Ｖｉｎ＝
Ｖｒｅｆ＜Ｖｄｄ／２の場合はＩｐ６＝Ｉｐ７＞Ｉｎ６
＝Ｉｎ７なのでＩｐ２＞Ｉｎ２である。よってノードｎ
１のレベルは上昇し、Ｉｐｌ及びＩｐ３が減少し、Ｉｎ
ｌ及びＩｎ３が増加する。その結果、Ｉｐ２及びＩｐ４
が小さくなり、Ｉｎ２及びＩｎ４が大きくなって、結局
ノードｎ２の電位はほとんどＶｄｄ／２になりオフセッ
トは小さく抑えられる。

【００２７】ただし、ＭＯＳＦＥＴのサイズが最適化さ
れていない場合、つまり相補関係にあるｐ−ＭＯＳとｎ
−ＭＯＳのサイズ比が理想（２：１）からかけ離れてい
る場合は、上記補正が十分にかからずオフセットが増大
してしまう。この実施例では、そのような場合には、バ
イアス電圧Ｖｂｉａｓのレベルを変化させて調整するこ
とができる。例えばｐ−ＭＯＳがｎ−ＭＯＳに比べ大き
すぎる場合、上記補正が十分にかからない。そのため、
入力信号Ｖｉｎのしきい値となる参照電圧Ｖｒｅｆのレ
ベルがＶｄｄ／２より低いときはプラス（＋）のオフセ
ット、Ｖｄｄ／２より高い場合はマイナス（−）のオフ
セットがでる。

【００２８】この場合にはバイアス電圧Ｖｂｉａｓのレ
ベルを上昇させる。これにより電流Ｉｎ６、Ｉｎ７が増
え、Ｉｐ６、Ｉｐ７が減るとともに、ＭＯＳＦＥＴ Ｍ
Ｐ２、ＭＰ４のオン抵抗が大きくなり、ＭＮ２、ＭＮ４
のオン抵抗が小さくなる。この相乗効果で、参照電圧Ｖ
ｒｅｆのレベルが低い領域での補正がより強く働くよう
になりオフセット特性が一定になる。図５に、印加する
バイアス電圧Ｖｂｉａｓと、入力バッファ回路を構成す
るｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴの
サイズ比Ｐ／Ｎとの関係を定性的に示す。同図に示すよ
うに、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥ
Ｔのサイズ比Ｐ／Ｎが大きくなるほど、バイアス電圧Ｖ
ｂｉａｓを高くすれば良い。

【００２９】なお、上記バイアス電圧Ｖｂｉａｓは、こ
の実施例の入力バッファ回路が形成されたＬＳＩチップ
に外部端子を設け、この外部端子から与えてもよい。し
かし、プロセスばらつきに合わせてＶｂｉａｓを変化さ
せれば、回路のばらつきに対する感度を小さくできるの
で、ＬＳＩ内部に、例えば図３のＭＯＳＦＥＴ列ＭＰ１
−ＭＰ２−ＭＮ２−ＭＮ１と同様な直列形態のｐチャネ
ルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとからなるバ
イアス電圧発生回路を設けるようにするのが望ましい。

【００３０】なお、上記実施例では、ｐチャネルＭＯＳ
ＦＥＴ ＭＰ５，ＭＰ２，ＭＰ４およびｎチャネルＭＯ
ＳＦＥＴ ＭＮ５，ＭＮ２，ＭＮ４のゲートバイアス電
圧を共通にしているが、ｐチャネルＭＯＳＦＥＴ ＭＰ
５，ＭＰ２，ＭＰ４のゲートバイアス電圧とｎチャネル
ＭＯＳＦＥＴ ＭＮ５，ＭＮ２，ＭＮ４のゲートバイア
ス電圧を別々にそれぞれ最適なレベルに設定するように
してもよい。また、差動入力段の定電流ＭＯＳＦＥＴ
ＭＰ５，ＭＮ５のゲートバイアス電圧と、ＭＯＳＦＥＴ
ＭＰ２，ＭＰ４ＭＮ２，ＭＮ４のゲートバイアス電圧
を別々に供給するように構成することも可能である。

【００３１】図４には、本発明に係る入力バッファ回路
の第２の実施例を示す。

【００３２】この実施例は、図３の実施例の入力バッフ
ァ回路にラッチ機能を設けたものである。具体的には、
ＭＯＳＦＥＴ ＭＮ２，ＭＮ１と並列に直列形態のＭＯ
ＳＦＥＴ ＭＮ８，ＭＮ１０を、またＭＯＳＦＥＴ Ｍ
Ｎ４，ＭＮ３と並列に直列形態のＭＯＳＦＥＴ ＭＮ
９，ＭＮ１１をそれぞれ設け、このうちＭＯＳＦＥＴＭ
Ｎ８とＭＮ９のゲートとドレインを交差結合してフリッ
プフロップ回路を構成させ、ＭＯＳＦＥＴ ＭＮ１０，
ＭＮ１１のゲート端子にラッチタイミングを与えるクロ
ック信号ＣＬＫを印加してＭＮ８，ＭＮ９によるラッチ
動作とホールド動作を制御するようにしている。

【００３３】さらにこの実施例では、上記クロックＣＬ
ＫおよびそれをインバータＩＮＶ１で反転した信号によ
って制御されるＣＭＯＳトランスミッションゲートＴＧ
を介してバイアス電圧ＶｂｉａｓをＭＯＳＦＥＴ ＭＮ
２およびＭＮ４のゲートに供給したり遮断したりできる
ように構成されているとともに、クロックＣＬＫにより
制御され伝送ゲートＴＧが遮断状態のときにＭＯＳＦＥ
Ｔ ＭＮ２およびＭＮ４のゲートに電源電圧Ｖｓｓを印
加するスイッチＭＯＳＦＥＴ ＭＮ１３が設けられてい
る。

【００３４】この実施例の回路は、クロックＣＬＫがロ
ウレベルのときはＭＯＳＦＥＴ ＭＮ１０，ＭＮ１１お
よびＭＮ１３がオフ状態とされるとともに、伝送ゲート
ＴＧがオン状態とされてバイアス電圧ＶｂｉａｓがＭＯ
ＳＦＥＴ ＭＮ２，ＭＮ４に供給されるため、図３の回
路と同様に動作し、入力信号Ｖｉｎに応じた電位を出力
端子ＯＵＴより出力する。

【００３５】一方、クロックＣＬＫがロウレベルからハ
イレベルに変化すると、ＭＯＳＦＥＴ ＭＮ１０，ＭＮ
１１およびＭＮ１３がオフからオン状態に移行されると
ともに、伝送ゲートＴＧがオフ状態とされて、ＭＯＳＦ
ＥＴ ＭＮ２，ＭＮ４へのバイアス電圧Ｖｂｉａｓの供
給が遮断される。そのため、ＭＯＳＦＥＴ ＭＮ８，Ｍ
Ｎ９によって直前のノードｎ２の状態を保持する。そし
て、クロックＣＬＫがハイレベルの間に入力信号Ｖｉｎ
が反転しても、そのときＭＯＳＦＥＴ ＭＮ２，ＭＮ
４，ＭＮ５がオフしているため、ＭＯＳＦＥＴ ＭＮ
８，ＭＮ９によって保持されている状態に影響はなく、
レベルを保持し続ける。つまりデータホールド状態とな
る。

【００３６】この実施例の入力バッファ回路によれば、
図３の実施例の入力バッファ回路の特性を損なうことな
く、ラッチ機能を持たせることができる。また、図１に
示すように、入力バッファ回路１２の次段にフリップフ
ロップ３０を設ける必要があるような場合に本実施例を
適用すれば、図１の回路形式に比べて信号の遅延時間を
入力バッファ回路の分だけ短くすることができるという
効果がある。

【００３７】図６は、図３の実施例の入力バッファ回路
の応用例が示されている。図６おいて、符号１２が付さ
れている回路は図４に示されているラッチ機能付きの入
力バッファ回路である。図５の応用回路においては、図
４の実施例の入力バッファ回路１２の次段に入力バッフ
ァ回路１２とは逆相のクロックでラッチ動作を行うラッ
チ回路３１を接続して、マスタ・スレーブ構成のラッチ
回路としたものである。この応用例によれば、実施例の
入力バッファ回路１２の次段にラッチ回路を１つ接続す
るだけでマスタ・スレーブ構成のラッチ回路を実現する
ことができる。

【００３８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、前
記実施例においては、ｐチャネルＭＯＳＦＥＴとｎチャ
ネルＭＯＳＦＥＴとで構成された入力バッファ回路につ
いて説明したが、ｐチャネルＭＯＳＦＥＴもしくはｎチ
ャネルＭＯＳＦＥＴのみで構成することも可能である。

【００３９】以上の説明では主として本発明者によって
なされた発明を、最も有効な応用例として双方向Ｉ／Ｏ
バッファにおける入力バッファ回路に適用した場合につ
いて説明したが、この発明は双方向バッファに限定され
るものでなく、入力バッファ回路と出力バッファ回路と
が別々の外部端子に接続されている半導体集積回路にお
ける入力バッファ回路としても利用することができる。

【００４０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００４１】すなわち、本発明に従うと、入力信号に対
するしきい値を切り替えるように構成された入力バッフ
ァ回路であって、しきい値の切り替えによってオフセッ
トおよび遅延時間が変化せず、しかもどのような半導体
集積回路にも使用できる汎用性の高い入力バッファ回路
を実現することができるという効果がある。

【図面の簡単な説明】

【図１】本発明を適用して好適な双方向入出力バッファ
回路と２つの半導体集積回路間の伝送線による接続を示
す構成図である。

【図２】双方向入出力バッファ回路に適した従来の入力
バッファ回路の一例を示す回路図である。

【図３】双方向入出力バッファ回路に適した本発明に係
る入力バッファ回路の一実施例を示す回路図である。

【図４】本発明に係る入力バッファ回路の他の実施例を
示す回路図である。

【図５】実施例の入力バッファ回路に外部から供給する
バイアス電圧Ｖｂｉａｓと入力バッファ回路を構成する
ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴのサ
イズ比Ｐ／Ｎとの関係を示すグラフである。

【図６】本発明の第２の実施例の入力バッファ回路の応
用例を示す論理構成図である。

【符号の説明】

１０ 双方向入出力バッファ回路 １１ 出力バッファ回路 １２ 入力バッファ回路 １３ 入出力端子（外部端子） １４ 参照電圧切替え回路 ２０ 伝送線

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１の基準電位点と第２の基準電位点出
   力端子との間に直列形態に接続された２個のｐチャネル
   ＭＯＳＦＥＴおよび２個のｎチャネルＭＯＳＦＥＴから
   なる第１のＭＯＳＦＥＴ列と、 第１の基準電位点と第２の基準電位点出力端子との間に
   直列形態に接続された２個のｐチャネルＭＯＳＦＥＴお
   よび２個のｎチャネルＭＯＳＦＥＴからなる第２のＭＯ
   ＳＦＥＴ列と、 互いにソース共通接続された一対のｐチャネルＭＯＳＦ
   ＥＴおよびこれらの共通ソースと第１の基準電位点との
   間に接続された第１の定電流用ＭＯＳＦＥＴからなる第
   １の差動入力段と、 互いにソース共通接続された一対のｎチャネルＭＯＳＦ
   ＥＴおよびこれらの共通ソースと第２の基準電位点との
   間に接続された第２の定電流用ＭＯＳＦＥＴからなる第
   ２の差動入力段とにより構成され、 上記第１の差動入力段のｐチャネルＭＯＳＦＥＴと上記
   第１及び第２のＭＯＳＦＥＴ列の第２基準電位点に接続
   されたｎチャネルＭＯＳＦＥＴのドレインが互いに接続
   され、 上記第２の差動入力段のｎチャネルＭＯＳＦＥＴと上記
   第１及び第２のＭＯＳＦＥＴ列の上記中間接続ノードに
   接続されたｐチャネルＭＯＳＦＥＴのドレインが互いに
   接続され、 上記第１または第２のＭＯＳＦＥＴ列のいずれか一方の
   中間接続ノードが出力ノードとされるとともに、他方の
   中間接続ノードの電位が上記第１および第２のＭＯＳＦ
   ＥＴ列の第１基準電位点に接続されたｐチャネルＭＯＳ
   ＦＥＴおよび第２基準電位点に接続されたｎチャネルＭ
   ＯＳＦＥＴのゲートに印加され、上記第１および第２の
   定電流用ＭＯＳＦＥＴ並びに上記第１または第２のＭＯ
   ＳＦＥＴ列の第１および第２基準電位点に接続されてい
   ないＭＯＳＦＥＴのゲートに制御電圧が印加され、該制
   御電圧によってその特性が制御可能に構成されてなるこ
   とを特徴とする入力バッファ回路。
2. 【請求項２】 上記第１のＭＯＳＦＥＴ列の２個のｎチ
   ャネルＭＯＳＦＥＴと並列に直列形態の２個のｎチャネ
   ルＭＯＳＦＥＴが、また上記第２のＭＯＳＦＥＴ列の２
   個のｎチャネルＭＯＳＦＥＴと並列に直列形態の２個の
   ｎチャネルＭＯＳＦＥＴがそれぞれ接続され、このうち
   第１および第２のＭＯＳＦＥＴ列の中間接続ノードに接
   続された一対のＭＯＳＦＥＴは互いにゲートとドレイン
   が交差結合されてフリップフロップ回路を構成し、他の
   一対のＭＯＳＦＥＴのゲートにはラッチタイミングを与
   えるクロック信号が印加されるとともに、 上記クロック信号に基づいて制御されるトランスミッシ
   ョンゲートを介して上記制御電圧の供給と遮断が制御さ
   れるように構成されてなることを特徴とする請求項１に
   記載の入力バッファ回路。
3. 【請求項３】 請求項１または２に記載の入力バッファ
   回路と、該入力バッファ回路の入力端子が接続された外
   部端子に出力端子が接続された出力バッファ回路と、該
   出力バッファ回路から出力される信号のレベルに応じて
   上記入力バッファ回路に対して供給される参照電圧を切
   り替える参照電圧切替え回路とを備えてなることを特徴
   とする双方向入出力バッファ回路。
4. 【請求項４】 請求項１または２に記載の入力バッファ
   回路もしくは請求項３に記載の双方向入出力バッファ回
   路を備えていることを特徴とする半導体集積回路。
5. 【請求項５】 請求項２に記載の入力バッファ回路もし
   くは請求項３に記載の双方向入出力バッファ回路を備
   え、その入力バッファ回路の次段にはスレーブ用のラッ
   チ回路が接続されていることを特徴とする半導体集積回
   路。
6. 【請求項６】 上記入力バッファ回路に供給される制御
   電圧を外部から入力するための外部端子を有することを
   特徴とする請求項４または５に記載の半導体集積回路。
7. 【請求項７】 上記入力バッファ回路に供給される制御
   電圧を発生する制御電圧発生回路を内部に有することを
   特徴とする請求項４または５に記載の半導体集積回路。