KR100484257B1

KR100484257B1 - 반도체 소자의 차동증폭형 입력 버퍼

Info

Publication number: KR100484257B1
Application number: KR10-2002-0055261A
Authority: KR
Inventors: 김용기
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-09-12
Filing date: 2002-09-12
Publication date: 2005-04-22
Also published as: US20040051557A1; US6812743B2; KR20040023837A; US7142016B2; US20050057279A1

Abstract

본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자의 입력 버퍼에 관한 것이며, 더 자세히는 차동증폭형 입력 버퍼에 관한 것이다. 본 발명은 입력신호의 진폭을 증가시키지 않으면서 신호 전달 속도를 향상시킬 수 있는 반도체 소자의 입력 버퍼를 제공하는데 그 목적이 있다. 차동증폭형 입력 버퍼는 입력신호 및 기준전압의 전위를 비교하여 입력신호의 위상을 감지한다. 따라서, 두 입력단의 전위차가 크게 벌어질수록 버퍼의 신호 전달 속도가 빨라지게 된다. 본 발명에서는 높은 전위를 가진 입력신호가 인가되면 기준전압의 전위를 상승시켜 후속 입력신호의 낮은 전위로의 변화에 대비하고, 반대로 낮은 전위를 가진 입력신호가 인가되면 기준전압의 전위를 하강시켜 입력신호가 높은 전위로 변화하는 것에 대비하도록 한다.

Description

반도체 소자의 차동증폭형 입력 버퍼{Differential amplification type input buffer in semiconductor device}

본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자의 입력 버퍼에 관한 것이며, 더 자세히는 차동증폭형 입력 버퍼에 관한 것이다.

반도체 소자는 실리콘 웨이퍼 가공 기술 및 로직 설계 기술을 비롯한 제반 반도체 기술을 바탕으로 제조되고 있다. 반도체 제조 공정의 최종 산물은 플라스틱 패키지 형태의 칩이며, 그것은 사용 목적에 따른 차별화된 로직 및 기능을 보유하고 있다. 대부분의 반도체 칩은 시스템 구성에 있어서 중요한 요소인 인쇄회로기판(PCB) 등에 장착되며, 그 칩을 구동하기 위한 적절한 구동 전압을 공급 받게 된다.

반도체 메모리를 비롯한 모든 반도체 소자들은 특별한 목적을 가진 신호들의 입/출력에 의해 동작한다. 즉, 입력 신호들의 조합에 의해 그 반도체 소자의 동작여부 및 동작 방식이 결정되며, 출력 신호들의 움직임에 따라 그 결과물이 출력된다. 한편, 어떤 반도체 소자의 출력 신호는 동일 시스템 내의 다른 반도체 소자의 입력 신호로 사용될 것이다.

입력 버퍼는 외부로부터 인가된 신호를 버퍼링하여 반도체 소자 내부로 입력시키는 부분으로서, 가장 단순한 형태로는 스태틱 입력 버퍼가 있다. 스태틱 입력 버퍼는 공급전원과 접지전원 사이에 PMOS 트랜지스터와 NMOS 트랜지스터를 직렬 연결한 인버터의 형태를 가지고 있다. 스태틱 입력 버퍼는 그 구성이 매우 단순한 장점이 있으나, 잡음에 대한 내성이 약하여 큰 폭의 입력 신호 형태를 요구한다. 즉, 논리 레벨 하이와 논리 레벨 로우의 레벨폭이 클것을 요구한다. 따라서 스태틱 입력 버퍼는 입력 신호의 레벨폭이 작거나 높은 동작 주파수를 요구하는 소자에의 적용은 부적합하며, 이에 따라 높은 잡음 면역력을 가지며 높은 동작 주파수에 대응하기 용이한 차동증폭형 입력 버퍼가 제안되었다.

도 1은 종래기술에 따른 차동증폭형 입력 버퍼의 블럭 구성도이다.

도 1을 참조하면, 종래기술에 따른 차동증폭형 입력 버퍼(100)는 차동증폭부(11)와 내부버퍼부(12)로 구성된다. 여기서, 차동증폭부(11)는 정(+)입력단에 인가된 입력신호(IN)와 부(-)입력단에 인가된 기준전압(Vref)을 비교하며, 내부버퍼부(12)는 차동증폭부(11)의 출력을 버퍼링하여 내부신호(INT)로 출력한다.

도 2는 상기 도 1의 차동증폭부(11)의 회로도이다.

도 2를 참조하면, 차동증폭형 입력 버퍼(100)의 차동증폭부(11)는 차동증폭기(11a)와 인버터(11b)로 구성된다. 우선, 차동증폭기(11a)는 기준전압(Vref)을 게이트 입력으로 하는 NMOS 트랜지스터(M1)와, 입력신호(IN)를 게이트 입력으로 하는 NMOS 트랜지스터(M2)와, 공급전원(Vdd)과 입력 트랜지스터(M1, M2) 사이에 각각 접속되어 전류 미러를 형성하는 2개의 PMOS 트랜지스터(M3, M4)와, 접지전원(Vss)과 입력 트랜지스터(M1, M2) 사이에 공통으로 접속되며, 버퍼 인에이블 신호(buffer_en)를 게이트 입력으로 하는 바이어스용 NMOS 트랜지스터(M7)와, 전류 미러를 형성하는 2개의 PMOS 트랜지스터(M3, M4)와 각각 병렬로 접속되며, 버퍼 인에이블 신호(buffer_en)를 게이트 입력으로 하는 2개의 PMOS 트랜지스터(M5, M6)로 구성된다.

그리고, 인버터(11b)는 차동증폭기(11a)의 출력 신호를 게이트 입력으로 하는 풀업 PMOS 트랜지스터(M8)와 풀다운 NMOS 트랜지스터(M9)로 구성된다.

도 3은 상기 도 1의 내부버퍼부(12)의 회로도이다.

도 3을 참조하면, 내부버퍼부(12)는 차동증폭부(11)의 출력을 입력으로 하는 인버터(INV1)와, 그의 출력을 입력으로 하는 인버터(INV2)로 구성된다. 물론, 인버터의 단수를 조절할 수 있다.

이하, 상기 도 2를 참조하여 종래기술에 따른 차동증폭형 입력 버퍼의 동작을 설명한다.

차동증폭기(11a)의 입력 단자에 특정 전위를 가진 입력신호(IN)가 인가되면, 입력신호(IN)의 전위는 기준전압(Vref)보다 낮거나 높을 것이므로 증폭기의 내부 노드는 그러한 상태를 반영하는 동작을 수행하게 된다. 여기서, 기준전압(Vref)은 항상 그 전위가 변하지 않는 정전압이며, 반도체 소자 외부로부터 특정 입력 핀을 통해 제공되기도 하고, 반도체 소자 내부에서 자체적으로 생성하기도 한다.

기준전압(Vref)을 입력 받는 NMOS 트랜지스터(M1)는 항상 같은 전류(I1)을 흘리게 된다. 또한, NMOS 트랜지스터(M1)와 대칭적으로 배치된 NMOS 트랜지스터(M2)는 입력신호(IN)의 전위 레벨에 의하여 결정되는 전류(I2)를 흘리게 된다. 결국 차동증폭기(11a)는 전류 I1과 I2의 정량적인 비교에 의하여 출력노드(N1)의 전위 레벨을 결정하게 된다.

즉, 전류 I2가 I1에 비해 상대적으로 크다면 출력노드(N1)의 전위는 하강하게 되며, 인버터(11b)를 경유하여 논리 레벨 하이 상태의 신호를 출력하게 된다. 이 경우 입력 버퍼는 논리 레벨 하이의 신호를 감지한 것이다. 이와 반대로 전류 I2가 I1에 비해 상대적으로 작다면 출력노드(N1)의 전위는 반대 위상으로 변하게 되며, 이 경우 입력 버퍼는 논리 레벨 로우의 신호를 감지한 것이다.

한편, 버퍼 인에이블 신호(buffer_en)는 파워다운 모드(power-down mode)나 셀프 리프레쉬 모드(self-refresh mode)에서 논리 레벨 로우로 디스에이블 되어 입력 버퍼를 프리차지 상태로 비활성화시키고, 그 외의 상태에서는 논리 레벨 하이로 인에이블 되어 입력 버퍼를 활성화시킨다.

입력 버퍼는 기본적으로 반도체 칩 외부와 내부의 신호 전달 체계를 중계하는 작용을 수행하며, 입력 단자의 신호 변화를 신속하게 칩 내부로 전달할 것이 요구되고 있다. 빠른 신호 전달을 위하여 반도체 소자는 높은 이득을 갖는 증폭 동작을 수행해야 한다.

상기 도 1 내지 도 3에 도시된 차동증폭형 입력 버퍼(100)는 항상 고정된 전위를 가지는 기준전압(Vref)을 게이트 입력으로 하는 NMOS 트랜지스터(M1)에 흐르는 전류(I1) 역시 항상 고정된 값을 가지기 때문에 입력 버퍼가 빠른 전달 속도를 갖기 위해서는 입력신호(IN)의 진폭이 커야한다. 그러나, 일반적으로 고속으로 동작하는 시스템의 신호 전달 체계는 신호 집적도를 개선하고 신호의 위상 전환 속도를 빠르게 하기 위하여 입력신호의 진폭가 작게 주어지는 것이 일반론이다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 입력신호의 진폭을 증가시키지 않으면서 신호 전달 속도를 향상시킬 수 있는 반도체 소자의 입력 버퍼를 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 기준전압을 입력 받아 상기 기준전압 보다 높은 전위를 가지는 제1 기준신호 및 상기 기준전압 보다 낮은 전위를 가지는 제2 기준신호를 생성하기 위한 기준전압 조정 수단과, 버퍼 출력 신호에 응답하여 상기 제1 및 제2 기준신호를 선택적으로 출력하기 위한 다중화 수단과, 상기 다중화 수단으로부터 출력된 기준신호와 입력 신호의 전위를 비교하여 상기 입력 신호의 위상을 감지하기 위한 차동증폭 수단과, 상기 차동증폭 수단의 출력을 버퍼링하여 내부신호로 출력하기 위한 내부버퍼링 수단을 구비하며, 상기 기준전압 조정 수단은, (a) 상기 기준전압 보다 MOS 트랜지스터의 문턱전압 만큼 높은 전위를 가지는 신호 및 상기 기준전압 보다 MOS 트랜지스터의 문턱전압 만큼 낮은 전위를 가지는 신호를 생성하기 위한 기준전압 1차 조정부 - 공급전원과 기준전압단 사이에 제공되는 제1 저항 소자 및 제1 다이오드 접속된 MOS 트랜지스터와, 상기 기준전압단 및 접지전원 사이에 제공되는 제2 다이오드 접속된 MOS 트랜지스터 및 제2 저항 소자를 구비함 - 와, (b) 상기 기준전압과 상기 기준전압 1차 조정부의 출력의 전압 분배를 통해 상기 제1 및 제2 기준신호를 생성하기 위한 기준전압 2차 조정부 - 상기 제1 저항 소자 및 상기 제1 다이오드 접속된 MOS 트랜지스터의 접점 노드와 상기 기준전압단 사이에 제공되는 제3 및 제4 저항 소자와, 상기 기준전압단과 상기 제2 다이오드 접속된 MOS 트랜지스터 및 상기 제2 저항 소자의 접점 노드 사이에 제공되는 제5 및 제6 저항 소자를 구비함 - 를 구비하는 반도체 소자의 차동증폭형 입력 버퍼가 제공된다.

삭제

차동증폭형 입력 버퍼는 입력신호 및 기준전압의 전위를 비교하여 입력신호의 위상을 감지한다. 따라서, 두 입력단의 전위차가 크게 벌어질수록 버퍼의 신호 전달 속도가 빨라지게 된다. 본 발명에서는 높은 전위를 가진 입력신호가 인가되면 기준전압의 전위를 상승시켜 후속 입력신호의 낮은 전위로의 변화에 대비하고, 반대로 낮은 전위를 가진 입력신호가 인가되면 기준전압의 전위를 하강시켜 입력신호가 높은 전위로 변화하는 것에 대비하도록 한다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

도 4는 본 발명의 일 실시예에 따른 차동증폭형 입력 버퍼의 블럭 구성도이다.

도 4를 참조하면, 본 실시예에 따른 차동증폭형 입력 버퍼(200)는 차동증폭부(21), 내부버퍼부(22), 기준전압 조정부(23), 다중화부(24)를 구비한다. 즉, 상기 도 1에 도시된 종래의 차동증폭형 입력 버퍼(100)와 비교하면, 기준전압 조정부(23)와 다중화부(24)를 더 구비하여 차동증폭부(21)의 부(-)입력단에 인가되는 기준전압 레벨을 종래와 다르게 하였다.

기준전압 조정부(23)는 기준전압(Vref)을 인가 받아 기준전압(Vref) 보다 높은 전위를 가지는 기준신호(Vref+) 및 기준전압(Vref) 보다 낮은 전위를 가지는 기준신호(Vref-)를 생성한다.

다중화부(24)는 버퍼의 출력신호인 내부신호(INT)에 응답하여 기준전압(Vref) 보다 높은 전위를 가지는 기준신호(Vref+) 또는 기준전압(Vref) 보다 낮은 전위를 가지는 기준신호(Vref-)를 출력한다.

다중화부(24)로부터 선택적으로 출력된 기준신호(Vref+, Vref-)는 차동증폭기(21)의 부(-)입력단에 인가되며, 차동증폭기(21)의 정(+)입력단에는 입력신호(IN)가 인가된다.

상기와 같이 구성된 차동증폭형 입력 버퍼(200)에 논리 레벨 하이 상태의 입력신호(IN)가 인가되면, 차동증폭부(21)의 출력 및 내부버퍼부(22)의 출력 역시 논리 레벨 하이 상태를 나타낼 것이다. 이때, 내부버퍼부(22)의 출력인 내부신호(INT)는 반도체 소자의 내부에서 목적하는 바에 따라 사용될 것이며, 논리 레벨 하이 상태의 입력신호(IN)의 인가에 의한 내부신호(INT)는 다중화부(24)의 선택신호로 사용된다.

전술한 바와 같이 기준전압 조정부(23)는 기준전압(Vref)을 입력 받아 기준전압(Vref) 보다 높은 전위를 가지는 기준신호(Vref+) 및 기준전압(Vref) 보다 낮은 전위를 가지는 기준신호(Vref-)를 생성한다. 만일 논리 레벨 하이 상태의 입력신호(IN)의 인가에 의해 다중화부(24)에 논리 레벨 하이의 신호가 인가되면, 다중화부(24)는 기준전압 조정부(23)의 출력 중 기준전압(Vref) 보다 높은 전위를 가지는 기준신호(Vref+)를 선택적으로 출력하며, 반대로 논리 레벨 로우 상태의 입력신호(IN)의 인가에 의해 다중화부(24)에 논리 레벨 로우의 신호가 인가되면, 다중화부(24)는 기준전압 조정부(23)의 출력 중 기준전압(Vref) 보다 낮은 전위를 가지는 기준신호(Vref-)를 선택적으로 출력하게 된다.

차동증폭부(21)의 정(+)입력단에 인가된 입력신호(IN)의 위상은 언젠가 반드시 반대 위상으로 바뀔 것이다. 본 실시예에 따라 미리 기준신호를 조정해 놓으면 입력신호(IN)가 반대 위상으로 변화되어 인가될 때, 기준신호(Vref+, Vref-)와 입력신호(IN)의 전위차가 기존의 기준전압(Vref)과 입력신호(IN)의 전압차에 비해 더 커지기 때문에 버퍼의 출력단의 위상을 빠른 속도로 천이시킬 수 있다.

도 5는 상기 도 4의 기준전압 조정부(23)의 회로 구성을 예시한 도면이다.

도 5를 참조하면, 기준전압 조정부(23)는 기준전압 1차 조정부(23a)와 기준전압 2차 조정부(23b)를 구비한다.

기준전압 1차 조정부(23a)는 공급전원(VDD)과 접지전원(GND) 사이에 차례로 직렬 접속된 저항(R1), NMOS 트랜지스터(M10), NMOS 트랜지스터(M11), 저항(R2)을 구비한다. 여기서, 두 NMOS 트랜지스터(M10, M11)는 각각 다이오드 접속되어 있으며, 두 NMOS 트랜지스터(M10, M11)의 접점 노드로 기준전압(Vref)을 입력 받는다. 한편, 두 저항(R1, R2)은 유한 전류원의 역할을 수행한다. 이때, 저항(R1)과 NMOS 트랜지스터(M10)의 접점 노드는 기준전압(Vref) 보다 NMOS 트랜지스터(M10)의 문턱전압(Vt) 만큼 높은 전압(Vref+Vt)을 제공하며, 저항(R2)과 NMOS 트랜지스터(M11)의 접점 노드는 기준전압(Vref) 보다 NMOS 트랜지스터(M11)의 문턱전압(Vt) 만큼 낮은 전압(Vref-Vt)을 제공한다.

한편, 기준전압 2차 조정부(23b)는 Vref+Vt와 Vref 사이에 직렬 접속된 두개의 저항(R3, R4)과, Vref와 Vref-Vt 사이에 직렬 접속된 두개의 저항(R5, R6)을 구비한다. 여기서, Vref+Vt와 Vref 사이에 직렬 접속된 두개의 저항(R3, R4)은 전압 분배기로 작용하며, 두개의 저항(R3, R4)의 접점 노드에서 출력되는 기준신호(Vref+)는 하기의 수학식 1과 같이 정의할 수 있다. 또한, Vref와 Vref-Vt 사이에 직렬 접속된 두개의 저항(R5, R6) 역시 전압 분배기로 작용하며, 두개의 저항(R5, R6)의 접점 노드에서 출력되는 기준신호(Vref-)는 하기의 수학식 2와 같이 정의할 수 있다.

Vref+ = Vref + [(Vref + Vt) - Vref] × R4/(R3 + R4)

Vref- = (Vref - Vt) + [Vref - (Vref - Vt)] × R6/(R5 + R6)

상기 수학식 1 및 2를 참조하면, 기준신호 Vref+ 및 Vref-의 레벨은 저항비에 따라 결정된다. 만일 저항 R3 및 R4가 동일한 저항값을 가진다면 상기 수학식 1은 하기의 수학식 3과 같이 정리할 수 있으며, 저항 R5 및 R6가 동일한 저항값을 가진다면 상기 수학식 2는 하기의 수학식 4와 같이 정리할 수 있다.

Vref+ = Vref + Vt/2

Vref- = (Vref - Vt) + Vt/2

한편, 하나의 반도체 소자 내에는 다수의 입력 버퍼가 구비되는데, 입력 버퍼별로 기준전압 조정부(23)를 두지 않고, 하나의 반도체 소자 내에 하나의 기준전압 조정부(23) 만을 둘 수 있다. 물론 이 경우에도 다중화부(24)는 입력 버퍼의 수만큼 필요하다.

도 6은 상기 도 4의 다중화부(24)의 회로 구성을 예시한 도면이다.

도 6을 참조하면, 다중화부(24)는 내부버퍼부(22)의 출력 신호인 내부신호(INT)에 응답하여 기준신호(Vref+)를 출력하기 위한 트랜스미션 게이트(TG1)와, 내부신호(INT)에 응답하여 기준신호(Vref-)를 출력하기 위한 트랜스미션 게이트(TG2)와, 내부신호(INT)의 반전신호를 생성하기 위한 인버터(INT3)를 구비한다.

여기서, 두 트랜스미션 게이트(TG1, TG2)는 내부신호(INT)에 대해 서로 다른 극성으로 제어 받도록 구성되어 있어 두 기준신호(Vref+, Vref-) 중 어느 하나만을 선택적으로 출력하게 된다.

만일 내부신호(INT)가 논리 레벨 로우인 경우에는 트랜스미션 게이트(TG2)가 턴온되고 트랜스미션 게이트(TG1)가 턴오프되어 다중화부(24)는 기준전압(Vref) 보다 낮은 전위를 가지는 기준신호(Vref-)를 출력하게 된다. 이와 반대로, 내부신호(INT)가 논리 레벨 하이인 경우에는 다중화부(24)는 트랜스미션 게이트(TG1)를 통해 기준전압(Vref) 보다 높은 전위를 가지는 기준신호(Vref+)를 출력하게 된다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서는 차동증폭부(21)에 NMOS 바이어스형 차동증폭기를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 이를 대신하여 PMOS 바이어스형 차동증폭기를 사용하는 경우에도 적용된다.

또한, 전술한 실시예에서는 수학식 1 및 2로 대변되는 기준신호(Vref+, Vref-)를 사용하는 경우를 일례로 들어 설명하였으나, 기준신호(Vref+, Vref-)는 가능한 범위내에서 기준전압(Vref) 보다 높거나 낮은 전위를 가지면 되므로, 기준신호를 생성하는 방식에 제한을 두지 않는다.

전술한 본 발명은 입력신호의 진폭을 고정시키면서 차동증폭형 입력 버퍼의 신호 전달 속도를 개선하는 효과가 있으며, 이로 인하여 반도체 소자의 고주파 동작에 부응할 수 있다.

도 1은 종래기술에 따른 차동증폭형 입력 버퍼의 블럭 구성도.

도 2는 상기 도 1의 차동증폭부의 회로도.

도 3은 상기 도 1의 내부버퍼부의 회로도

도 4는 본 발명의 일 실시예에 따른 차동증폭형 입력 버퍼의 블럭 구성도.

도 5는 상기 도 4의 기준전압 조정부의 회로 구성을 예시한 도면.

도 6은 상기 도 4의 다중화부의 회로 구성을 예시한 도면.

* 도면의 주요 부분에 대한 부호의 설명

21 : 차동증폭부

22 : 내부버퍼부

23 : 기준전압 조정부

24 : 다중화부

IN : 입력신호

Vref : 기준전압

Vref+ : 기준전압(Vref) 보다 높은 전위를 가지는 기준신호

Vref- : 기준전압(Vref) 보다 낮은 전위를 가지는 기준신호

Claims

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기준전압을 입력 받아 상기 기준전압 보다 높은 전위를 가지는 제1 기준신호 및 상기 기준전압 보다 낮은 전위를 가지는 제2 기준신호를 생성하기 위한 기준전압 조정 수단과, 버퍼 출력 신호에 응답하여 상기 제1 및 제2 기준신호를 선택적으로 출력하기 위한 다중화 수단과, 상기 다중화 수단으로부터 출력된 기준신호와 입력 신호의 전위를 비교하여 상기 입력 신호의 위상을 감지하기 위한 차동증폭 수단과, 상기 차동증폭 수단의 출력을 버퍼링하여 내부신호로 출력하기 위한 내부버퍼링 수단을 구비하며,

상기 기준전압 조정 수단은,

(a) 상기 기준전압 보다 MOS 트랜지스터의 문턱전압 만큼 높은 전위를 가지는 신호 및 상기 기준전압 보다 MOS 트랜지스터의 문턱전압 만큼 낮은 전위를 가지는 신호를 생성하기 위한 기준전압 1차 조정부 - 공급전원과 기준전압단 사이에 제공되는 제1 저항 소자 및 제1 다이오드 접속된 MOS 트랜지스터와, 상기 기준전압단 및 접지전원 사이에 제공되는 제2 다이오드 접속된 MOS 트랜지스터 및 제2 저항 소자를 구비함 - 와,

(b) 상기 기준전압과 상기 기준전압 1차 조정부의 출력의 전압 분배를 통해 상기 제1 및 제2 기준신호를 생성하기 위한 기준전압 2차 조정부 - 상기 제1 저항 소자 및 상기 제1 다이오드 접속된 MOS 트랜지스터의 접점 노드와 상기 기준전압단 사이에 제공되는 제3 및 제4 저항 소자와, 상기 기준전압단과 상기 제2 다이오드 접속된 MOS 트랜지스터 및 상기 제2 저항 소자의 접점 노드 사이에 제공되는 제5 및 제6 저항 소자를 구비함 -

를 구비하는 반도체 소자의 차동증폭형 입력 버퍼.
제4항에 있어서,

상기 다중화 수단은,

상기 내부신호에 응답하여 상기 제1 기준신호를 출력하기 위한 제1 트랜스미션 게이트;

상기 내부신호에 응답하여 상기 제2 기준신호를 출력하기 위한 제2 트랜스미션 게이트; 및

상기 내부신호의 반전신호를 생성하기 위한 인버터를 구비하는 것을 특징으로 하는 반도체 소자의 차동증폭형 입력 버퍼.
제4항에 있어서,

상기 차동증폭 수단은,

상기 입력 신호를 정입력단으로 입력 받고, 상기 다중화 수단으로부터 출력된 상기 제1 또는 제2 기준신호를 부입력단으로 입력 받는 차동증폭기와,

상기 차동증폭기의 출력을 반전시키기 위한 인버터를 구비하는 것을 특징으로 하는 반도체 소자의 차동증폭형 입력 버퍼.
제6항에 있어서,

상기 차동증폭 수단은,

NMOS 바이어스형 차동증폭기를 구비하는 것을 특징으로 하는 반도체 소자의 차동증폭형 입력 버퍼.
제6항에 있어서,

상기 차동증폭 수단은,

PMOS 바이어스형 차동증폭기를 구비하는 것을 특징으로 하는 반도체 소자의 차동증폭형 입력 버퍼.
제4항 또는 제6항에 있어서,

상기 내부버퍼링 수단은,

상기 차동증폭 수단의 출력을 버퍼링하기 위하여 직렬 연결된 다수의 인버터를 구비하는 것을 특징으로 하는 반도체 소자의 차동증폭형 입력 버퍼.
제4항에 있어서,

상기 기준전압은 특정 입력 핀을 통해 인가된 외부 신호인 것을 특징으로 하는 반도체 소자의 차동증폭형 입력 버퍼.
제4항에 있어서,

상기 기준전압은 소자 내부에서 자체적으로 생성된 내부 신호인 것을 특징으로 하는 반도체 소자의 차동증폭형 입력 버퍼.
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