KR19980028353A - 반도체 장치의 저소비 전력 입력 버퍼 - Google Patents

반도체 장치의 저소비 전력 입력 버퍼 Download PDF

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KR19980028353A
KR19980028353A KR1019960047399A KR19960047399A KR19980028353A KR 19980028353 A KR19980028353 A KR 19980028353A KR 1019960047399 A KR1019960047399 A KR 1019960047399A KR 19960047399 A KR19960047399 A KR 19960047399A KR 19980028353 A KR19980028353 A KR 19980028353A
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Abstract

본 발명은 반도체 장치의 입력 버퍼에 관한 것으로 동작전위의 스위칭 폭을 줄여 줌으로써 전원단에서 접지단으로 흐르는 전류의 양을 감소시켜 소비전력을 줄이기 위한 입력 버퍼에 관한 것으로 상기 목적 달성을 위하여 입력전압이 1.685(V) 일때 고접지전압을 출력시키고 상기 입력전압이 1.285(V) 일때 저전원전압을 출력시켜 입력 버퍼부를 구동시키기 위한 입력 버퍼 구동 수단과, 상기 입력 버퍼 구동 수단의 출력신호를 반전시켜 입력 버퍼부로 출력시키기 위한 반전 수단과, 상기 입력 버퍼 구동 수단의 출력신호와 상기 반전 수단의 출력신호를 입력으로 전원전압 또는 접지전압을 출력시키기 위한 입력 버퍼부와, 상기 입력 버퍼구동부(10)의 전원단 및 접지단에 필요한 저전원전압 및 고접지전압 발생 수단을 구비한다.

Description

반도체 장치의 저소비 전력 입력 버퍼
도 1은 종래기술에 따른 고속 인터페이스에 사용되는 입력 버퍼 회로도.
도 2는 본 발명의 실시예에 따른 입력 버퍼 회로도.
도 3은 본 발명의 실시예에 따른 전위 발생기의 블럭도.
도 4A는 도 3에 도시된 기준 전위 발생 회로도.
도 4B는 도 3에 도시된 저전원전압 기준전위 발생 회로도.
도 4C는 도 3에 도시된 고접지전압 기준전위 발생 회로도.
도 5A는 도 3에 도시된 저전원전압 구동 회로도.
도 5B는 도 3에 도시된 고접지전압 구동 회로도.
도 6은 입력이 1.285 V에서 1.685 V로 변화할 때 도 2에 도시된 본 발명의 실시예에 따른 입력 버퍼에 대한 동작 타이밍도.
도 7은 입력이 1.685 V에서 1.285 V로 변화할 때 도 2에 도시된 본 발명의 실시예에 따른 입력 버퍼에 대한 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : 입력 버퍼 구동부 15 : 입력 버퍼부
20 : 기준전위 발생부 25 : 저전원전압 기준전위 발생부
30 : 고접지전압 기준전위 발생부 35 : 저전원전압 구동부
40 : 고접지전압 구동부 26 : 차동 증폭기
27 : 출력전압 제어부
본 발명은 반도체 장치의 입력 버퍼에 관한 것으로, 특히 전원전압(Vcc)과 접지전압(Vss)의 스위칭 폭을 줄여 줌으로써 직류전류를 감소시켜 전력소비를 최소화하기 위한 입력 버퍼에 관한 것이다.
일반적으로 입력 버퍼는 스탠바이 상태시 대부분의 전력을 소모하게 되는데 본 발명은 동작전위의 차를 줄여 전력소모를 줄이기 위한 방안이다.
도 1은 종래기술에 따른 고속 인터페이스에 사용되는 입력 버퍼회로도로서, 게이트가 제2 노드에 접속되고 전원전압(Vcc)과 제1 노드사이에 접속된 제1 PMOS형 트랜지스터와, 게이트가 상기 제2 노드에 접속되고 전원전압(Vcc)과 제2 노드 사이에 접속된 제2 PMOS형 트랜지스터와, 게이트가 입력단에 접속되고 상기 제1 노드와 제3 노드 사이에 접속된 제1 NMOS형 트랜지스터와, 게이트가 기준전위 입력단에 접속되고 상기 제2 노드와 상기 제3 노드 사이에 접속된 제2 NMOS형 트랜지스터와, 게이트가 클럭 인에이블 신호(Cken) 신호 입력단에 접속되고 상기 제3 노드와 접지전압(Vss) 사이에 접속된 제3 NMOS형 트랜지스더로 구성된다.
SSTL(Stup Series Terminated Tranciever Logic 이하 SSTL 이라한다.) 인더페이스인 경우를 예로들면, 기준전압은 외부에서 1.485V가 공급되고, 입력단에는 l.685V 또는 1.285V가 공급이 되는데 클럭 인에이블 신호(Cken)가 하이인 경우 상기 입력 버퍼가 인에이블 되어 제1 PMOS형 트랜지스터, 제2 PMOS형 트랜지스터, 제1 NMOS형 트랜지스터, 제2 NMOS형 트랜지스터, 제3 NMOS형 트랜지스터가 모두 턴-온되어 전원단에서 접지단으로 직류 전류가 흐르게 되는데 전원단에서 접지단으로의 전압폭이 크기 때문에 많은 전류가 흘러 결국, 전력소비가 커지게 된다.
특히, 메모리 소자의 핀수가 증가(8MB SGRAM의 경우 입력 버퍼수가 53개)하면서 버퍼에서 흐르는 전류에 의한 전력소모가 동작전류의 상당 부분을 차지하게 된다.
이상에서 설명한 바와 같이, 종래의 입력 버퍼에서는 전압의 스윙폭이 크기 때문에 전원단에서 접지단으로 많은 전류가 흘러 소비전력이 증가하게 되는 문제점이 있었다.
따라서, 본 발명은 전원전압(Vcc)과 접지전압(Vss)의 스위칭 폭을 줄여 전원단에서 접지단으로 흐르는 직류전류를 감소시킴으로써 저소비 입력 버퍼를 제공함에 그 목적이 있다.
상기 목적 달성을 위한 본 발명의 실시예에 따른 입력 버퍼는 입력전압이 VIH(
1.685V) 일때 고접지전압을 출력시키고 상기 입력전압이 VIL(1.285V) 일때 저전원전압을 출력시켜 입력 버퍼부를 구동시키기 위한 입력 버퍼 구동 수단과, 상기 입력 버퍼 구동 수단의 출력신호를 반전시켜 입력 버퍼부로 출력시키기 위한 반전 수단과, 상기 입력 버퍼 구동 수단의 출력신호와 상기 반전 수단의 출력신호를 입력으로 전원전압 또는 접지전압을 출력시키기 위한 입력 버퍼부와, 상기 입력 버퍼 구동부의 전원단 및 접지단에 필요한 저전원전압 및 고접지전압 발생 수단을 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 입력 버퍼 회로도로서, 입력전압(Vin)이 1.685(V) 일때 고접지전압(Vss-h)을 출력시키고 상기 입력전압(Vin)이 1.285(V) 일때 저전원전압(Vdd-1)을 출력시켜 입력 버퍼부를 구동시키기 위한 입력 버퍼 구동부(10)와, 상기 입력 버퍼 구동 수단의 출력신호를 반전시켜 입력 버퍼부로 출력시키기 위한 제4 인버터와, 상기 입력 버퍼 구동부(10)의 출력신호와 상기 제4 인버터의 출력신호를 입력으로 전원전압(Vcc) 또는 접지전압(Vss)을 출력시키기 위한 입력 버퍼부로 구성된다.
상기 입력 버퍼 구동부(10)는 클럭 인에이블 신호(Cken) 입력단과 제3 PMOS형 트랜지스터 게이트 사이에 접속된 제3 인버터와, 게이트가 상기 제3 인버터 출력단에 접속되고 저전원전압(Vdd-1)과 제4 노드 사이에 접속된 제3 PMOS형 트랜지스터와, 게이트가 입력전압(Vin) 단자에 접속되고 상기 제4 노드와 제6 노드 사이에 접속된 제4 PMOS형 트랜지스터와, 게이트가 상기 입력전압(Vin) 단자에 접속되고 상기 제6 노드와 제5 노드 사이에 접속된 제4 NMOS형 트랜지스터와, 게이트가 상기 클럭 인에이블 신호(Cken) 단자에 접속되고 상기 제5 노드와 고접지전압(Vss-h) 사이에 접속된 제5 NMOS형 트랜지스터와, 게이트가 상기 클럭인에이블 신호(Cken) 단자에 접속되고 상기 저전원전압(Vdd-1)과 상기 제6 노드 사이에 접속된 제5 PMOS형 트랜지스터로 구성된다.
상기 입력 버퍼부는 게이트가 출력단에 접속되고 전원전압(Vcc)과 제7 노드 사이에 접속된 제6 PMOS형 트랜지스터와, 게이트가 상기 제7 노드에 접속되고 상기 전원전압(Vcc)과 상기 출력단에 접속된 제7 PMOS형 트랜지스터와, 게이트가 상기 입력 버퍼 구동부(10) 출력단, 즉 제6 노드에 접속되고 상기 제7 노드와 접지전압 사이에 접속된 제6 NMOS형 트랜지스터와, 게이트가 제4 인버터 출력단에 접속되고 상기 출력단과 상기 접지전압(Vss) 사이에 접속된 제7 NMOS형 트랜지스터로 구성된다.
이하, 상기 구성에 따른 동작 관계를 도 5과 도 7에 도시된 동작 타이밍도를 참조하여 설명하기로 한다.
먼저, 클럭 인에이블 신호(Cken)가 로우일때 턴-온된 제5 PMOS형 트랜지스터를 통해 제6 노드상이 하이로 프리차지된 상태에서 클럭 인에이블 신호(Cken)가 하이가 되면 제3 PMOS형 트랜지스터 및 제5 NMOS형 트랜지스터가 턴-온되어 상기 제4 노드에는 저전원전압(Vdd-1)이 전달되고 상기 제5 노드에는 고접지전압(Vss-h)이 전달된다.
상기 상태에서 상기 저전원전압(Vdd-1)이 2.485(V), 상기 고접지전압(Vss-h)이 0.485(V)가 공급될 경우 먼저, 입력전압(Vin) 단자로 1.685(V)가 인가된 경우 상기 제4 PMOS형 트랜지스터 소오스-게이트간 전위는 2.485(V)-1.685(V)=0.8(V)가 되어 상기 제4 PMOS형 트랜지스터는 턴-온과 턴-오프의 경계점에 있게 되어 PMOS형 트랜지스터 문턱전압을 0.8(V)로 가정한 경우 전류가 거의 흐르지 않는다.
한편, 상기 제4 NMOS형 트랜지스터 게이트-소오스간 전위는 1.685(V)-0.485(V)=1.2(V)가 되어 상기 제4 NMOS형 트랜지스터는 턴-온되어 상기 제6 노드상에는 고접지전압(Vss-h)이 전달된다.
상기 클럭 인에이블 신호(Cken)가 하이인 상태에서 상기 입력전압(Vin) 단자에 1.285(V)가 인가된 경우에는 상기 제4 PMOS형 트랜지스터가 턴-온되고 상기 제4 NMOS형 트랜지스터는 턴-오프되어 상기 제6 노드상에는 저전원전압(Vdd-1)이 전달되어 입력 버퍼부를 구동하게 된다.
계속해서, 상기 제6 노드상의 저전원전압(Vdd-1) 및 고접지전압(Vss-h)이 상기 입력 버퍼부에 인가되었을 경우 상기 입력 버퍼부의 동작관계를 살펴보면 먼저, 상기 제6 노드상에 저전원전압(Vdd-1)이 인가된 경우 제7 NMOS형 트랜지스더 게이트에는 저전원전압(Vdd-1)이 반전되어 인가되고 제6 NMOS형 트랜지스터 게이트에는 상기 저전원전압(Vdd-1)이 인가되어 상기 제7 NMOS형 트랜지스터는 턴-오프, 상기 제6 NMOS형 트랜지스터는 턴-온되어 제7 노드상으로 접지전압(Vss)이 전달되고 제7 PMOS형 트랜지스터는 턴-온되어 출력단에는 전원전압(Vcc)이 전달된다.
또한 제6 PMOS형 트랜지스터는 출력단의 전원전압(Vcc)에 의해 턴-오프되어 제7 노드상으로 전원전압(Vcc)의 전달이 차단된다.
한편, 상기 제6 노드상의 전압이 고접지전압(Vss-h)인 경우에는 상기 제7 NMOS형 트랜지스터 게이트에는 고접지전압(Vss-h)이 반전되어 인가되고 상기 제6 NMOS형 트랜지스터 게이트에는 상기 고접지전압(Vss-h)이 인가되어 상기 제7 NMOS형 트랜지스터는 턴-온, 상기 제6 NMOS형 트랜지스터는 턴-오프되어 출력단에는 접지전압(Vss)이 전달된다.
또한 상기 출력단의 접지전압(Vss)에 의해 제6 PMOS형 트랜지스터가 턴-온되어 전원전압(Vcc)이 제7 노드상에 전달되고 상기 전원전압(Vcc)은 제7 PMOS형 트랜지스터 게이트에 인가되어 전원전압(Vcc)이 출력단에 전달되는 것을 차단하게 된다.
이상에서 설명한 바와 같이, 본 발명에 따른 입력 버퍼 회로의 장점은 입력전압(Vin) 전위의 스윙폭이 작은 경우에도 직류전류가 거의 흐르지 않는다는 것이다. 즉, 일반적인 CMOS와 같이 입력전압(Vin)이 변화하는 경우에만 저전원전압(Vdd-1) 단에서 고접지전압(Vss-h) 단으르 전류가 흐르고 입력전압(Vin)의 레벨이 1.685(V) 또는 1.285(V)로 고정된 경우에는 제4 PMOS형 트랜지스터 또는 제4 NMOS형 트랜지스터가 각각 턴-오프되어 직류전류가 거의 흐르지 않고 0에 가깝게 된다.
상기한 본 발명의 입력 버퍼 회로는 반도체 소자의 입력 버퍼수가 더욱 증가함에 그 유용성이 있다.
도 6은 클럭 인에이블 신호(Cken)가 하이인 상태에서 입력전압(Vin)이 1.285
(V)에서 1.685(V)로 변화할 때 제6 노드상의 출력파형, 제8 노드상의 출력파형 그리고 출력단의 출력파형의 모습을 보여주고 있다.
상기 입력전압(Vin) 단자의 전위가 1.285(V)에서 1.685(V)로 서서히 증가할때 제6 노드상은 저전원전압(Vdd-1)에서 고접지전압(Vss-h)으로, 제8 노드상에는 고접지전압(Vss-h)에서 저전원전압(Vdd-1)으로, 그리고 출력단은 전원전압에서 접지전압으로 변화하고 있다.
도 7은 클럭 인에이블 신호(Cken)가 하이인 상태에서 입력전압(Vin)이 1.685
(V)에서 1.285(V)로 변화할 때 제6 노드상의 출력파형, 제8 노드상의 출력파형 그리고 출력단의 출력파형의 모습을 보여주고 있다.
상기 입력전압(Vin) 단자의 전위가 1.685(V)에서 1.285(V)로 서서히 증가할때 제6 노드상은 고접지전압(Vss-h)에서 저전원전압(Vdd-1)으로, 제8 노드상에는 저전원전압(Vdd-1)에서 고접지전압(Vss-h)으로, 그리고 출력단은 접지전압에서 전원전압으로 변화하고 있다.
상기한 본 발명에 따른 입력 버퍼에서는 전원단과 접지단 사이의 전압의 스윙폭이 종래의 입력 버퍼에 비해 줄어들어 전원단에서 접지단으로 흐르는 전류량이 감소하게 되어 전력소비가 줄어들게 된다.
도 3은 본 발명의 실시예에 따른 전위 발생기의 블럭도로서, 기준전위를 발생시키기 위한 기준전위 발생기와, 상기 기준전위를 입력으로 저전원전압 기준전위(Vref_Vdd_1)를 발생시키기 위한 저전원전압 기준전위 발생기와, 상기 기준전위를 입력으로 고접지전압 기준전위(Vref_Vss_h)를 발생시키기 위한 고접지전압 기준전위 발생기와, 상기 저전원전압 기준전위(Vref_Vdd_1)를 입력으로 입력 버퍼에 저전원전압(Vdd-1)을 공급하기 위한 저전원전압 구동기와, 상기 고접지전압 기준전위(Vref_Vss_h)를 입력으로 입력 버퍼에 고접지전압(Vss-h)을 공급하기 위한 고접지전압 구동기와, 상기 저전원전압(Vdd-1) 또는 고접지전압(Vss-h)에 의해 구동되는 입력 버퍼로 구성된다.
이하, 도 4A, 도 4B, 도 4C, 도 5A, 도 5B에 도시된 회로도를 통해 상기 도 3의 각 블럭에 대한 실시예를 설명하기로 한다.
도 4A는 도 3에 도시된 기준 전위 발생 회로도로서, 전원전압과 접지전압(Vss) 사이에 직렬접속되고 각 게이트가 자신의 드레인 단자에 접속된 제11, 제12, 제13, 제14, 제15 PMOS형 트랜지스터와, 게이트가 상기 제12 PMOS형 트랜지스터 드레인 단자에 접속되고 제11 노드와 접지전압(Vss) 사이에 접속된 제16 PMOS형 트랜지스터와, 게이트가 상기 제13 PMOS형 드레인 단자에 접속되고 제12 노드와 접지전압(Vss) 사이에 접속된 제17 PMOS형 트랜지스더와, 게이트가 상기 제11 노드에 접속되고 전원전압(Vcc)과 제20 PMOS형 트랜지스터 소스 단자 사이에 접속된 제18 PMOS형 트랜지스터와, 게이트가 상기 제11 노드에 접속되고 전원전압(Vcc)과 상기 제11 노드 사이에 접속된 제19 PMOS형 트랜지스터와, 게이트가 상기 제12 노드에 접속되고 상기 제18 PMOS형 트랜지스터 드레인 단자와 상기 제12 노드 사이에 접속된 제20 PMOS형 트랜지스터와, 게이트가 상기 제12 노드에 접속되고 상기 제11 노드와 기준전압 출력단 사이에 접속된 제21 PMOS형 트랜지스터와, 게이트가 상기 기준전압 출력단에 접속되고 상기 기준전압 출력단과 접지전압(Vss) 사이에 접속된 제12 NMOS형 트랜지스터와, 게이트가 상기 기준전압 출력단에 접속되고 제12 노드와 저항 일측 단자에 접속된 제11 NMOS형 트랜지스터와, 상기 제11 NMOS형 트랜지스터 소스 단자와 접지전압(Vss) 사이에 접속된 저항으로 구성된다.
이하, 상기 구성에 따른 동작관계를 살펴보면 제18 PMOS형 트랜지스터와 제19 PMOS형 트랜지스터는 커런트 미러(Current Mirror)로 상기 제18 PMOS형 트랜지스터의 게이트-소스 전위와 상기 제19 PMOS형 트랜지스터의 게이트-소스 전위가 같으므로 상기 두 트랜지스터의 사이즈(Size)가 같다면 상기 두 트랜지스터에 흐르는 전류는 같게 된다.
마찬가지로, 제20 PMOS형 트랜지스터와 제21 PMOS형 트랜지스터 또한 커런트 미러로 양측 단자로 흐르는 전류, 즉 I1과 I2가 같게 된다.
여기서, I2 = β/2·(Vgs1-Vt) ------①
I1 = I2 ------②
이다.
만일 I20, 즉 전류가 거의 없으면 식 ①에서
Vgs1 = Vt = Vref 이다.
따라서, I2 = I1 이고 I20으로 만들어 주기 위해서 저항(R)을 사용하며 이때 저항치는 비교적 큰 값이어야 한다.
도 4B는 도 3에 도시된 저전원전압 기준전위 발생 회로도로서, 게이트가 제22 노드에 접속되고 전원전압(Vcc)과 제21 노드 사이에 접속된 제31 PMOS형 트랜지스터와, 게이트가 상기 제22 노드에 접속되고 전원전압(Vcc)과 상기 제22 노드 사이에 접속된 제32 PMOS형 트랜지스터와, 게이트가 상기 기준전위 발생부(20)의 출력단에 접속되고 상기 제21 노드와 제23 노드 사이에 접속된 제31 NMOS형 트랜지스터와, 게이트가 제24 노드에 접속되고 상기 제22 노드와 상기 제23 노드 사이에 접속된 제32 NMOS형 트랜지스터와, 게이트가 상기 기준전위 발생부(20)출력단에 접속되고 상기 제23 노드와 접지전압(Vss) 사이에 접속된 제33 NMOS형 트랜지스터와, 게이트가 상기 제21 노드에 접속되고 전원전압(Vcc)과 저전원전압 기준전위(Vref_Vdd_1) 출력단 사이에 접속된 제33 PMOS형 트랜지스터와, 게이트가 제24 노드에 접속되고 상기 저전원전압 기준전위(Vref_Vdd_1) 출력단과 상기 제24 노드 사이에 접속된 제34 PMOS형 트랜지스터와, 게이트가 제25 노드에 접속되고 상기 저전원전압 기준전위(Vref_Vdd_1) 출력단과 상기 제25 노드 사이에 접속된 제35 PMOS형 트랜지스터와, 게이트가 상기 제25 노드에 접속되고 상기 제25 노드와 상기 제24 노드 사이에 접속된 제34 NMOS형 트랜지스터와, 게이트가 상기 제24 노드에 접속되고 상기 제24 노드와 접지전압(Vss) 사이에 접속된 제35 NMOS형 트랜지스터로 구성된다.
이하, 상기 구성에 따른 동작관계를 설명하면 먼저, 상기 기준전위 발생부(20)의 출력신호인 기준전위가 상승하게 되면 제31 NMOS형 트랜지스터, 제33 NMOS형 트랜지스터가 턴-온되어 제21 노드상의 전위는 하강하게 되고 따라서 제33 PMOS형 트랜지스터가 턴-온되어 저전원전압 기준전위 발생부(20)의 출력신호인 저전원전압 기준전위(Vref_Vdd_1)가 상승하게 된다.
여기서, Vref_vdd_1 = (1+R1/R2)·Vref 이다.
(단, R1은 제34 PMOS형 트랜지스터, 제35 PMOS형 트랜지스터, 제34 NMOS형 트랜지스터의 등가 저항이고 R2는 제35 NMOS형 트랜지스터의 등가 저항이다.)
따라서, 상기 등가 저항 Rl, R2의 값을 조절하여 저전원전압 기준전위(Vref_Vdd_1)를 얻을 수 있다.
도 4C는 도 3에 도시된 고접지전압 기준전위 발생 회로도로서, 게이트가 고접지전압 기준전위(Vref_Vss_h) 출력단에 접속되고 상기 기준전위 발생부(20) 출력단과 상기 고접지전압 기준전위(Vref_Vss_h) 출력단 사이에 접속된 제41 PMOS형 트랜지스터와, 게이트가 상기 고접지전압 기준전위(Vref_Vss_h) 출력단에 접속되고 상기 고접지전압 기준전위(Vref_Vss_h) 출력단과 접지전압(Vss) 사이에 접속된 재41 NMOS형 트랜지스터로 구성된다.
이하, 상기 구성에 따른 동작관계를 살펴보면 상기 제41 PMOS형 트랜지스터의 등가 저항을 R3, 상기 제41 NMOS형 트랜지스터의 등가 저항을 R4 라고 하면 상기 고접지전압 기준전위 Vref_vss_h = {R4/(R3+R4)}· Vref가 된다.
도 5A는 도 3에 도시된 저전원전압 구동 회로도로서, 게이트가 제32 노드에 접속되고 전원전압과 제31 노드 사이에 접속된 제51 PMOS형 트랜지스터와, 게이트가 상기 제32 노드에 접속되고 전원전압(Vcc)과 상기 제32 노드 사이에 접속된 제52 PMOS형 트랜지스터와, 게이트가 상기 저전원전압 기준전위 발생부(20) 출력단에 접속되고 상기제31 노드와 제33 노드 사이에 접속된 제51 NMOS형 트랜지스터와, 게이트가 저전원전압(Vdd-1) 출력단에 접속되고 상기 제32 노드와 상기 제33 노드 사이에 접속된 제52 NMOS형 트랜지스터와, 게이트가 클럭 인에이블 신호(Cken) 입력단에 접속되고 상기 제33 노드와 접지전압(Vss)사이에 접속된 제53 NMOS형 트랜지스터와, 게이트가 상기 제31 노드에 접속되고 전원전압(Vcc)과 상기 저전원전압(Vdd-1) 출력단 사이에 접속된 제53 PMOS형 트랜지스터로 구성된다.
이하, 상기 구성에 따른 동작관계를 설명하면 클럭 인에이블 신호(Cken)가 하이인 경우 제53 NMOS형 트랜지스터가 턴-온되고 저전원전압 기준전위(Vref_Vdd_1)가 상승하게 되면 제51 NMOS형 트랜지스터가 턴-온되어 제31 노드상의 전위는 하강하게 된다.
따라서, 제53 PMOS형 트랜지스터의 게이트 전위가 떨어져 상기 제53 PMOS형 트랜지스터가 턴-온되어 저전원전압(Vdd-1)은 전위가 상승하게 된다.
도 5B는 도 3에 도시된 고접지전압 구동 회로도로서, 클럭 인에이블 신호(Cken)를 반전시켜 제61 PMOS형 트랜지스터 게이트로 출력시키기 위한 제5 인버터와, 게이트가 상기 제5 인버터 출력단에 접속되고 전원전압(Vcc)과 제41 노드 사이에 접속된 제61 PMOS형 트랜지스터와, 게이트가 상기 고접지전압 기준전위 발생부(30) 출력단에 접속되고 상기 제41 노드와 제42 노드 사이에 접속된 제62 PMOS형 트랜지스터와, 게이트가 제43 노드에 접속되고 상기 제42 노드와 접지전압(Vss) 사이에 접속된 제61 PMOS형 트랜지스터와, 게이트가 고접지전압(Vss-h)출력단에 접속되고 상기 제41 노드와 제43 노드 사이에 접속된 제63 PMOS힝 트랜지스터와, 게이트가 상기 제43 노드에 접속되고 상기 제43 노드와 접지전압(Vss) 사이에 접속된 제62 NMOS형 트랜지스터와, 게이트가 상기 제42 노드에 접속되고 상기 고접지전압(Vss-h) 출력단과 접지전압(Vss) 사이에 접속된 제63 NMOS형 트랜지스터로 구성된다.
이하, 상기 구성에 따른 동작관계를 살펴보면 클럭 인에이블 신호(Cken)가 하이인 경우 제61 PMOS형 트랜지스터가 턴-온되고 상기 고접지전압 기준전위(Vref_Vss_h)가 하강하게 되면 제62 PMOS형 트랜지스터가 턴-온되어 상기 제42 노드상의 전위는 상승하게 된다.
따라서, 제63 NMOS형 트랜지스터가 턴-온되고 고접지전압(Vss-h)은 하강하게 된다.
이상에서 설명한 바와 같이, 본 발명에 따른 입력 버퍼를 반도체 장치에 구현하게 되면 전력소모를 최소화하고 고속 인터페이스에 유용하게되는 효과가 있다.
본 발명은 DRAM, SRAM 그리고 ROM 등의 메모리 소자 및 비메모리 소자의 입력 버퍼단에 적용 가능하다.
본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (18)

  1. 기준전위를 발생시키기 위한 기준전위 발생 수단과, 상기 기준전위를 입력으로 저전원전압 기준전위를 발생시키기 위한 저전원전압 기준전위 발생 수단과, 상기 기준전위를 입력으로 고접지전압 기준전위를 발생시키기 위한 고접지전압 기준전위 발생 수단과, 상기 저전원전압 기준전위를 입력으로 저전원전압을 발생시키기 위한 저전원전압 구동 수단과, 상기 고접지전압 기준전위를 입력으로 고접지전압을 발생시키기 위한 고접지전압 구동 수단과, 상기 저전원전압 또는 상기 고접지전압에 의해 구동되는 입력 버퍼를 포함하는 것을 특징으로 하는 저소비 전력 입력 버퍼.
  2. 제 1 항에 있어서, 상기 저전원전압과 상기 고접지전압을 외부로부터 공급받아 입력 버퍼를 구동시키기 위한 입력 버퍼 구동 수단이 추가되는 것을 특징으로 하는 저소비 전력 입력 버퍼.
  3. 제 2 항에 있어서, 상기 입력 버퍼 구동 수단은 반전된 클럭 인에이블 신호에 의해 턴-온되어 저전원전압을 제4 노드로 전달시키기 위한 제1 전달 수단과, 상기 클럭 인에이블 신호에 의해 턴-온되어 고접지전압을 제5 노드에 전달시키기 위한 제2 전달 수단과, 입력전압이 1.285(V) 일때 턴-온되어 저전원전압을 제6 노드로 전달시키기 위한 제3 전달 수단과, 입력전압이 1.685(V) 일때 턴-온되어 고접지전압을 상기 제6 노드로 전달시키기 위한 제4 전달 수단과, 클럭 인에이블 신호에 의해 턴-온되어 상기 제6 노드상의 전위를 프리차지 시키기 위한 제5 전달 수단을 포함하는 것을 특징으로 하는 저소비 전력 입력 버퍼.
  4. 제 3 항에 있어서, 상기 제1 전달 수단 및 상기 제3 전달 수단 그리고 상기 제5 전달 수단은 PMOS형 트랜지스터를 포함하는 것을 특징으로 하는 저소비 전력 입력 버퍼.
  5. 제 3 항에 있어서, 상기 제2 전달 수단 및 상기 제4 전달 수단은 NMOS형 트랜지스터를 포함하는 것을 특징으로 하는 저소비 전력 입력 버퍼.
  6. 제 1 항에 있어서, 상기 기준 전위 발생 수단은 커런트 미러부를 구동시키기 위한 스타트 업 수단과, 상기 스타트 업 수단에 의해 구동되어 기준전위를 발생시키기 위한 커런트 미러 수단을 포함하는 것을 특징으로 하는 저소비 전력 입력 버퍼.
  7. 제 6 항에 있어서, 상기 스타트 업 수단은 전원단에서 접지단으로 전류를 흘러 주기 위한 직렬접속된 복수개의 전달 수단과, 상기 복수개 전달 수단의 한 소스 단자의 전위에 의해 턴-온되어 상기 커런트 미러부의 제1 커런트 미러를 구동시키기 위한 제6 전달 수단과, 상기 복수개 전달 수단의 다른 소스 단자의 전위에 의해 턴-온되어 상기 커런트 미러부의 제2 커런트 미러를 구동시키기 위한 제7 전달 수단을 포함하는 것을 특징으로 하는 저소비 전력 입력 버퍼.
  8. 제 7 항에 있어서, 상기 복수개의 전달 수단은 PMOS형 트랜지스터를 포함하는 것을 특징으로 하는 저소비 전력 입력 버퍼.
  9. 제 7 항에 있어서, 상기 제6 전달 수단 및 상기 제7 전달 수단은 PMOS형 트랜지스터를 포함하는 것을 특징으로 하는 저소비 전력 입력 버퍼.
  10. 제 6 항에 있어서, 상기 커런트 미러 수단은 상기 제6 전달 수단에 의해 전달된 전위에 의해 턴-온되어 양측단에 동일한 전류를 전달시키기 위한 제1 커런트 미러 수단과, 상기 제7 전달 수단에 의해 전달된 전위에 의해 턴-온되어 상기 제1커런트 미러 수단에 의해 전달된 양측 전류를 전달시키기 위한 제2 커런트 미러 수단과, 상기 커런트 미러부의 일측단으르 흐르는 전류의 양을 제한하기 위한 저항 수단과, 기준전위를 발생시키기 위한 제8 전달 수단을 포함하는 것을 특징으로 하는 저소비 전력 입력 버퍼.
  11. 제 10 항에 있어서, 상기 제1 커런트 미러 수단 및 제2 커런트 미러 수단은 PMOS형 트랜지스터를 포함하는 것을 특징으로 하는 저소비 전력 입력 버퍼.
  12. 제 10 항에 있어서, 상기 제8 전달 수단은 NMOS형 트랜지스터를 포함하는 것을 특징으로 하는 저소비 전력 입력 버퍼.
  13. 제 1 항에 있어서, 상기 저전원전압 기준전위 발생 수단은 상기 기준전위 발생 수단의 출력신호인 기준전위와 출력전압 제어부의 한 신호를 입력으로 증폭된 신호에 의해 상기 출력전압 제어부의 한 모스 트랜지스터를 턴-온시키기 위한 신호를 출력하는 차동 증폭기와, 상기 차동 증폭기에 의해 전달되는 출력전압을 조절하기 위한 출력전압 제어 수단을 포함하는 것을 특징으로 하는 저소비 전력 입력 버퍼.
  14. 제 13 항에 있어서, 상기 출력전압 제어 수단은 상기 차동 증폭기의 출력신호에 의해 전원전압을 출력단으로 전달하기 위한 모스 트랜지스터와, 상기 모스 트랜지스터에 의해 전달된 출력전압을 조절하기 위한 모스 트랜지스터를 포함하는 것을 특징으로 하는 저소비 전력 입력 버퍼.
  15. 제 1 항에 있어서, 상기 고접지전압 기준전위 발생 수단은 게이트가 고접지전압 기준전위 출력단에 접속되고 상기 기준전위 발생 수단 출력단과 상기 고접지전압 기준전위 출력단 사이에 접속된 모스 트랜지스터와, 게이트가 상기 고접지전압 기준전위 출력단에 접속되고 상기 고접지전압 기준전위 출력단과 접지전압 사이에 접속된 모스 트랜지스터를 포함하는 것을 특징으로 하는 저소비 입력 버퍼.
  16. 제 1 항에 있어서, 상기 저전원전압 구동 수단은 클럭 인에이블 신호 및 저전원전압 기준전위 신호에 의해 구동되는 차동 증폭기와 상기 차동 증폭기의 출력신호에 의해 턴-온되어 전원전압을 출력단으로 전달하는 모스 트랜지스터를 포함하는 것을 특징으로 하는 저소비 입력 버퍼.
  17. 제 l 항에 있어서, 상기 고접지전압 구동 수단은 클럭 인에이블 신호 및 고접지전압 기준전위 신호에 의해 구동되는 차동 증폭기와 상기 차동 증폭기의 출력신호에 의해 턴-온되어 접지전압을 출력단으로 전달하는 모스 트랜지스터를 포함하는 것을 특징으로 하는 저소비 입력 버퍼.
  18. 외부 신호를 입력으로 받아 전원전압 보다 낮은 전위를 발생시키기 위한 저전원전압 기준전위 발생 수단과, 상기 외부 신호를 입력으로 받아 접지전압 보다 높은 전위를 발생시키기 위한 고접지전압 기준전위 발생 수단과, 상기 저전원전압 기준전위와 고접지전압 기준전위를 구동신호로 사용하는 입력 버퍼를 포함하는 것을 특징으로 하는 반도체 소자의 저소비전력 입력 버퍼.
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