JPH03252570A - 半導体集積回路診断方式および半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路に関し、特に、その診断技術
に関するものである。

［従来の技術］ 従来の半導体集積回路の診断技術としては、日経エレク
トロニクス１９８９．３．２０　（＆４６９）第２０９
頁から第２１６頁に記載のように、スキャン設計の技術
が知られている。

この技術は、半導体集積回路の構成要素であるフィリッ
プフロップ等の記憶素子にテスト容易化回路を付加し、
外部端子より直接アクセスできるようにすることにより
、テスト容易化回路を付加したフィリップフロップ等の
記憶素子を両端とする範囲を独立に診断しようとするも
のである。

［発明が解決しようとする課題］ 前記従来技術は、半導体集積回路の構成要素であるフィ
リップフロップ等の記憶素子を用いるものであるため、
診断対象の回路の構成によって、診断範囲が制限されて
しまうという問題があった。

このため、診断対象範囲が広範に及ぶ場合もあり、この
場合には、取扱うテストデータが膨大、複雑であり、か
つ十分な診断率が得られにくいという問題が生じていた
。

また、このような回路構成によって規定される範囲は、
通常、診断に適した範囲とは異なっており、また、全範
囲をカバーできるとはかぎらない。

このためテストデータの作成が容易ではなく、また、た
とえば機能毎に診断を行うといったこともできず、融通
性に乏しかった。また、全範囲をカバーできない場合、
さらに、−度にチップ全体を取り扱う診断を行わなけれ
ばならなかった。

さらに、フィリップフロップ等の記憶素子を有さない回
路の診断を行うことはできなかった。

そこで、本発明は、診断対象とする回路の構成によらず
に、任意の範囲を独立に診断できる半導体集積回路の診
断方式を提供することを目的とす机 ［課題を解決するための手段］ 前記目的達成のために、本発明は、少なくとも１以上の
組合せ回路を有する半導体集積回路において、該論理回
路を、複数個のブロックに分割し、分割したブロック間
の信号に、スキャンイン・アウト機能を具備した、通常
動作時に入力信号を透過的に出力する記憶回路を挿入し
、診断対象ブロックの入力段の記憶回路にスキャンイン
することにより、任意の値を該ブロックに入力し、かつ
、該ブロックの出力段の記憶回路より該ブロックの出力
値をスキャンアウトすることにより、論理回路をブロッ
ク単位に診断することを特徴とする半導体集積回路の診
断方式を提供する。ここに、「透過的に出力する」とは
、入力が、−旦記憶されることなく出力されることをい
う。

なお、この半導体集積回路診断方式においては、分割し
たブロック間のインタフェース回路が記憶回路である場
合には、該記憶回路にスキャンイン・アウト機能を付加
し、診断時には、前記挿入した記憶回路と等価に用いる
ことが望ましい。

また、併せて、本発明は、複数の回路ブロックと、回路
ブロック間の信号線に挿入されたスキャンインおよびス
キャンアウト機能を具備した、通常動作時に入力信号を
透過的に出力する記憶回路とを有することを特徴とする
半導体集積回路を提供する。

なお、この半導体集積回路においては、複数の前記ブロ
ック間に挿入された記憶回路よりなるスキャングループ
毎に、シフトスキャン構造を構成し、 かつ、複数のスキャングループ内から任意のスキャング
ループを選択するスキャンアドレス信号を有するように
するのが望ましい。

また、前記ブロック間信号線が、複数のトライステート
ゲートがソースとなっているバス信号線である場合には
、前記記憶回路はトライステートゲートのイネーブル信
号線、および、トライステートゲートの入力データ信号
線に挿入されており、前記イネーブル信号線に挿入した
記憶回路の出方は前記トライステートゲートのトライス
テート制御線であることが望ましい。

また、前記記憶回路は、フィリップフロップであっても
良く、この場合には、該フィリップフロップはＤタイプ
フィリップフロップであることが望ましい。

［作　用］ 本発明に係る半導体集積回路によれば、半導体集積回路
内論理を適当な論理規模の複数個のブロックに分割し、
分割したブロック間のインタフェース信号に記憶回路を
挿入する。

前記半導体集積回路のテスト時は、前記分割したブロッ
ク単位にテストするものであり、ブロック間インタフェ
ース信号に挿入した記憶回路は、関連するブロックに包
含して取扱う、つまり記憶回路の入力側ブロック（Ａブ
ロック）のテストを行う時には、入力側ブロックの出力
信号を記憶する回路として動作し、出力側ブロック（Ｂ
ブロック）のテストを行う時には、出力側ブロックに入
力信号を提供する記憶回路として動作する。

Ａブロックナス８時は記憶回路の内容をスキャンアウト
する事により入力側ブロックの出力信号のテストを行い
、Ｂブロックナス５時は記憶回路にテストパターンをス
キャンインする事により出力側ブロックの入力信号に任
意の値を印加することが出来る。

また通常動作時は外部端子からの制御により該記憶回路
を透過状態に設定することにより通常動作では誤動作す
ることはない。

なお、分割したブロック間のインタフェース回路が記憶
回路である場合には、該記憶回路にスキャンイン・アウ
ト機能を付加し１診断時には、前記挿入した記憶回路と
同様に用いる。

また、併せて、本発明に係る反動対集積回路によれば、
記憶回路は記憶回路の入力側ブロック（Ａブロック）の
テストを行う時には、入力側ブロックの出力信号を記憶
する回路として動作し、出力側ブロック（Ｂブロック）
のテストを行う時には、出力側ブロックに入力信号を提
供する記憶回路として動作するが、複数の前記ブロック
間に挿入された記憶回路よりなるスキャングループ毎に
、シフトスキャン構造を構成し、かつ、複数のスキャン
グループ内から任意のスキャングループを選択するスキ
ャンアドレス信号備えた場合には、スキャンインおよぶ
スキャンアウト動作は、スキャンアドレス信号によりス
キャングループを選択して行う。

このように、記憶回路を診断に適したグループに分け、
これを単位にシフトスキャン動作を行い、診断すること
により、診断結果の解析を容易に行うことができる。

また、シフトスキャンするデータ数が抑圧できる点も望
ましい。

［実施例］ 以下本発明の詳細な説明する。

第２図に、一般の半導体集積回路１（以下、チップとい
う）の内部論理回路構成の代表例を示す。

図中、外部端子２１〜２２、入力バッファセル３、出力
バッファセル４、組合せ回路５１〜５Ａ、メモリ、フィ
リップフロップ等の記憶回路（本実施例ではフリップフ
ロップ）６１〜６８、および内部バスにアクセスするた
めトライステートゲート７１．および７２から構成され
ている。

今、第１図に示すように、このチップ１を、２つの論理
回路ブロックＡおよびＢに分割し１分割したブロック間
に生じるインタフェース信号８１〜８２に記憶回路（フ
リップフロップ）を挿入し、ブロックＡとＢを独立に診
断する場合を例にとり、本発明の詳細な説明する。

第１図において、ブロックＡおよび８間に生じるインタ
フェース信号８１には、フリップフロップ９１を挿入し
、インタフェース信号８２については、第２図における
トライステートゲート７１のイネーブル信号に対して、
フリップフロップ９２を、データ信号に対して、フリッ
プフロップ９３を挿入し、第２図におけるトライステー
トゲ−ドア２のイネーブル信号に対して、フリップフロ
ップ９４を、データ信号に対して、フリップフロップ９
５を挿入する。

このように、トライステートゲートのイネーブル信号と
、データ信号とにそれぞれフリップフロップを挿入する
ことにより、診断時において、共通バス等のアクセス競
合を防ぐことができると共に診断の解析を容易にするこ
とができる。

以上の様な回路構成において、Ａブロックのテストを行
う際には、外部端子２１、入力バッファセル３、組合せ
回路５１〜５５、フリップフロップ６１〜６４、および
ブロック間インタフェース信号に挿入したフリップフロ
ップ９１〜９５をテスト対象とする。

またＢブロックのテストを行う際には、外部端子２２、
出力バッファセル４、組合せ回路５６〜５Ａ、フリップ
フロップ６５〜６８、およびブロック間インタフェース
信号に挿入したフリップフロップ９１〜９５をテスト対
象とする。つまりＡブロック、Ｂブロックは、それぞれ
ブロック間インタフェース信号に挿入したフリップフロ
ップにより分離することが出来、Ａブロックのテスト時
は、Ｂブロックの影響を受けることなく、また。

Ｂブロックのテスト時は、Ａブロックの影響を受けるこ
となくテスト可能となる。

次に診断時の動作ついて、第３図、第４図を用いて説明
する。

第３図にテストを行う最小単位の回路例を示し、第４図
にテスト動作順序を示す。

第１図におけるＡブロックおよびＢブロックは、それぞ
れ各ブロックの内部論理回路を第３図に示すテストを行
う最小論理回路１ａに分割することが出来る。

この論理回路１ａは、記憶回路６ａ〜６Ｃと、外部端子
２ａと、組合せ回路５ａから構成され、記憶回路６ａ〜
６ｂに対してテストパターンを外部端子２ｂから、それ
ぞれ、スキャンインしくステップ４０１）、また、外部
端子２ａにテストパターンを印加する（ステップ４０２
）。

次に記憶回路６ｃのクロック信号２ｃを、′オフ′→１
オン′→１オフ１させる（ステップ４０３）ことにより
記憶回路６ｃに、組合せ回路５ａを経由した信号の情報
を反映させることが出来る。

つづいて、記憶回路６ｃの内容をスキャンアウト端子２
ｄから取り出しくステップ４０４）あらかじめ論理的に
求めておいた期待値と比較する（ステップ４０５）こと
により、該論理回路１ａのテストを行うことが出来る。

ここで、第１図に示すブロック間インタフェース信号に
挿入したフリップフロップ９１〜９５およびフリップフ
ロップ６１〜６８は、第３図に示す記憶回路６８〜６ｃ
に対応し、ＡブロックまたはＢブロック単位でのテスト
を可能としている。

なお、第３図に示した例では、記憶回路６８〜６ｂに対
してテストパターンを外部端子２ｂから。

それぞれ直接スキャンインする例を示したが、これは、
いわゆるシリアルスキャン方式によっても良い。

次に、このシリアルスキャン方式によるスキャンインお
よびスキャンアウトについて説明する。

第５図に、第１図に示したチップ１に、シリアルスキャ
ン方式を適用した場合の、各記憶回路の接続を示す。

図示するように、本実施例においては、各ブロックの入
力側と出力側に記憶回路をグループ化し、グループ毎に
各記憶回路はＦＩＦＯを構成する。

この接続において、スキャンインは以下のように行われ
る。

例えば、Ａブロックを診断する場合には、まずスキャン
インモードの指示等によりセレクタ６１０が記憶回路６
２よりのデータを選択させる。

次に、ＳＩ端子５０１にスキャンインデータを順次印加
すると共に、記憶回路６１．６２．６３．６４にクロッ
クを供給する。これによりスキャンイン端子５０１に印
加されたスキャンインデータは、順次、記憶回路６４．
６３．６２．６１と送られセットされる。

その後、スキャンインモードの設定を解除し、前記した
ようにクロックを与えブロックＡを動作させる、そして
、記憶回路９１．９２．９３．９４．９５に格納された
データをスキャンアウト端子５０２より読みだす。

すなわち、記憶回路９１．９２．９３．９４．９５にク
ロックを供給することにより、順次記憶回路に格納され
たデータは、記憶回路９１．９２．９３．９５．９４の
順にスキャンアウト端子５０２に出力されるお ブロックＢについても同様にスキャンイン、アウトを行
うが、この場合ブロックＡでスキャンアウトに用いた記
憶回路９１．９２．９３．９４．９５にスキャンインす
ることとなる。

なお、チップ１の最端のフィリップフロップ等について
は、スキャンインもしくはスキャンアウトの必要に応じ
てスキャンインもしくはスキャンアウトの機構の一方の
みを備えるようにしても良い。

次に、前記ブロック間インタフェース信号に挿入する記
憶回路について説明する。

第６図に、第１図におけるフリップフロップ９１．９２
．９４の内部構成を示す。

図中、フリップフロップ９１は、Ｄタイププリップフロ
ップであるところのマスタフリップフロップ９１１と、
スレーブフリップフロップ９１２から成る。マスタフリ
ップフロップ９１１は、通常動作時はデータ信号りが、
クロック信号ＣＫにより取込まれ、記憶回路機能を無効
としたい場合にはクロック信号ＣＫを１オン′状態のま
まとしておく、マスタフリップフロップ９１１はＤタイ
プフリップフロップであるので、これにより、入力りを
透過的に端子Ｑに出方するため診断時以外は挿入した記
憶回路がチップ１の動作に影響を排除できる。

テスト時、スキャンインを行う時は、スキャンインデー
タ信号ＳＤの内容が、スキャントリガ信号ＳＴＡにより
取り込まれる。スキャンインされた内容は、出力信号Ｑ
に出力されると共に、スレーブフリップフロップ９１２
の入力データとなる。

スレーブフリップフロップ９１２は、マスタフリップフ
ロップ９１１の内容を、スキャントリガ信号ＳＴＢによ
り取り込み、出力信号ＱＳに出方する。出力Ｑは第１図
に示す組み合わせ回路の入力等となり、出力ＱＳは前記
シリアルスキャン方式に係るＦＩＦＯ構成における次段
の記憶回路の入力となる。

スキャンインおよびスキャンアウト動作は、各樹所回路
のスレーブフリップフロップ９１２と、マスタフリップ
フロップ９１１とに交互にクロックを与え、動作させる
ことにより行う、これにより、スキャンインおよびスキ
ャンアウト動作時においてクロック信号ＣＫが“オン′
状態の時に、ＦＩＦＯを構成するマスタフリッププロッ
プ９１１間をデータが透過的に通過してしまうのを防ぎ
、データが、順次クロックに同期して記憶回路を移動し
ていくようにする 第７図は、前記第６図に示した記憶回路のさらに詳細な
回路図であり、第８図は、第６図の回路における動作を
示す真理値表である。第６図の回路はＤタイプフリップ
フロップとして周知の回路であるので説明は省略する。

第９図は、第１図におけるフリップフロップ９３．９５
について示した図である。第１０図は、前記第９図のさ
らに詳細な回路図であり、第１１図は、第９図の回路に
おける動作を示す真理値表である０本フリップフロップ
は、マスタフリップフロップの出力Ｑがイネーブル信号
ＥＮによりトライステート制御されることを除けば、前
記第６図、第７図で示したフリップフロップと同様であ
るので説明は省略する。

以上の様に、集積回路内の通常動作モードにおけるフリ
ップフロップ、およびブロック分割したことによるブロ
ック間インタフェース信号に挿入したフリップフロップ
共スキャン回路を付加し、外部から直接アクセスが出来
るスキャン設計を行う事により、順序回路を含んだ回路
のテストが、組合せ回路のテストと等価になりテストパ
ターンの生成が簡単になる。

なお、前記ブロック間インタフェース信号に挿入する記
憶回路は、第１２図に示すように、同期方式のフィリッ
プフロップ１２１とセレクタ１２２より構成するように
しても良い。

この構成によれば、セレクタ１２２は診断時のみフィリ
ップフロップ１２１の出力を選択すっる。

これにより、通常時は挿入した記憶回路が動作に影響を
与えることがない。

また、この構成によれば、図中りからＭで示したパス１
２０の診断を行うことができないという不利益があるが
、一方、シリアルスキャン方式に係るＦＩＦＯ構成にお
いて、前記スレーブフィリップフロップを設ける必要が
ない、すなわち、同期方式のフィリップフロップを採用
できるため、スキャンインおよびスキャンアウト動作時
にデータが透過的に通過することがないからである。し
たがって、この場合、各記憶回路内のフィリップフロッ
プを直列に接続するようにすれば良い。

以上説明したように、本実施例によれば、大規模な半導
体集積回路であっても、−度にテスト対象とする論理回
路規模を任意の論理回路規模に設定出来、かつ順序回路
のテストが組合せ回路のテストと等価にすることが出来
るため、テストパターンの生成が容易かつ、診断率の高
いテストデータが作成可能になるという効果がある。

なお、本実施例では、ブロック間インタフェース信号に
挿入する記憶回路として、マスタ／スレーブ方式のスキ
ャン機能を有したＤタイプフリップフロップのものと（
第７図、第１０図）、同期方式のフィリップフロップと
セレクタよりなるもの（第１２図）とを示したが、スキ
ャン機能を有した記憶回路であるならば、他の構成のも
のを用いるようにしても良い。

また、論理分割したブロック間インタフェースが記憶回
路の出力である場合には、あらたなフリップフロップを
インタフェースに挿入する必要はなく、前記、記憶回路
そのものをブロック間を分離するためのフリップフロッ
プとして代用するようにしても良い（第１図および第２
図の記憶回路６１）。

また、逆に、ブロック間インタフェース信号に挿入した
記憶回路を、テスト時のみの記憶回路としてだけでなく
、通常動作時の記憶回路として使用するようにしても良
い。

［発明の効果］ 以上のように１本発明によれば、診断対象とする回路の
構成によらずに、任意の範囲を独立に診断できる半導体
集積回路の診断方式を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るの半導体集積回路の構
成を示すブロック図、第２図は一般の半導体集積回路の
構成を示すブロック図、第３図は本発明の一実施例に係
る診断対象最小単位の回路構成を示すプロ図面、第４図
はテストシーケンスを示すフローチャート図、第５図は
半導体集積回路のシリアルスキャン機構を示すブロック
図、第第６図はブロック間インタフェース信号に挿入す
るフリップフロップの構成を示すブロック図、第７図は
ブロック間インタフェース信号に挿入するフリップフロ
ップの回路構成を示す回路図、第８図はブロック間イン
タフェース信号に挿入するフリップフロップの動作を示
す真理値表、第９図はトライステートゲートに代えて挿
入するフリップフロップの構成を示すブロック図、第１
０図はトライステートゲートに代えて挿入するフリップ
フロップの回路構成を示す回路図、第１１図はトライス
テートゲートに代えて挿入するフリップフロップの動作
を示す真理値表、第１２図はブロック間インタフェース
信号に挿入するフリップフロップの他の構成を示すブロ
ック図である。 １・・・半導体集積回路、５１〜５Ａ・・・組合せ回路
、６１〜６８・・・記憶回路（フリップフロップ）、８
１．８２・・・ブロック間インタフェース信号、９１〜
９５・・・フリップフロップ。

Claims (1)

1. 【特許請求の範囲】 １、少なくとも１以上の組合せ回路を有する半導体集積
   回路において、該論理回路を、複数個のブロックに分割
   し、分割したブロック間の信号に、スキャンイン・アウ
   ト機能を具備した、通常動作時に入力信号を透過的に出
   力する記憶回路を挿入し、診断対象ブロックの入力段の
   記憶回路にスキャンインすることにより、任意の値を該
   ブロックに入力し、かつ、該ブロックの出力段の記憶回
   路より該ブロックの出力値をスキャンアウトすることに
   より、論理回路をブロック単位に診断することを特徴と
   する半導体集積回路の診断方式。２、分割したブロック
   間のインタフェース回路が記憶回路である場合には、該
   記憶回路にスキャンイン・アウト機能を付加し、診断時
   には、前記挿入した記憶回路と等価に用いることを特徴
   とする請求項１記載の半導体集積回路診断方式。 ３、複数の回路ブロックと、回路ブロック間の信号線に
   挿入されたスキャンインおよびスキャンアウト機能を具
   備した、通常動作時に入力信号を透過的に出力する記憶
   回路とを有することを特徴とする半導体集積回路。 ４、複数の前記ブロック間に挿入された記憶回路よりな
   るスキャングループ毎に、シフトスキャン構造を構成し
   、 かつ、複数のスキャングループ内から任意のスキャング
   ループを選択するスキャンアドレス信号を有することを
   特徴とする請求項３記載の半導体集積回路。 ５、前記ブロック間信号線は、複数のトライステートゲ
   ートがソースとなっているバス信号線であり、前記記憶
   回路はトライステートゲートのイネーブル信号線、およ
   び、トライステートゲートの入力データ信号線に挿入さ
   れ、 前記イネーブル信号線に挿入した記憶回路の出力は前記
   トライステートゲートのトライステート制御線であるこ
   とを特徴とする請求項３または４記載の半導体集積回路
   。 ６、前記記憶回路は、フィリップフロップであり、さら
   に望ましくは該フィリップフロップはＤタイプフィリッ
   プフロップであることを特徴とする請求項３、４または
   ５記載の半導体集積回路。