JPH02178863A - メモリ試験回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮権犬ヱ 本発明はメモリ試験回路に関し、特にメモリ回路の試験
を行うためのメモリ試験回路に関する。

良嵐肱韮 一般に、メモリ回路と論理回路とが混在した論理装置お
いては、その論理回路に対して試験用の制御を行ってい
ない。したがって、従来メモリ回路周辺のレジスタとメ
モリセルとの間に組合せ回路が存在する場合には、組合
せ回路を制御するなめの制御論理のもととなる複数の制
御用フリップフロップ及び外部からの入力ピンに対して
夫々スキャンイン機能及び入力ピンのクランプ機能を用
いて制御することにより、その組合せ回路が試験時に固
定となるようにしていた。

そのため、制御しなければならない制御用フリップフロ
ップの数が試験を行うメモリ回路ごとに異なるとともに
、その制御用フリップフロップに設定しなければならな
いデータも異なっていた。

したがって、１つのメモリ回路を試験するためには試験
用データの他に複雑な制御用データか必要であるばかり
でなく、試験時に試験用データと制御用データとを夫々
設定しなければならないという欠点があった。

また、それによってメモリ回路の試験の時間か増大する
とともに、試験そのものを難しくしているという欠点も
あった。

発明の目的 本発明の目的は、メモリ回路の試験を簡単に、かつ効率
よく行うことができるメモリ試験回路を提供することで
ある。

発明の構成 本発明によるメモリ試験回路は、メモリの試験用のデー
タを保持するレジスタを含むスキャンパス回路と、試験
時にこのスキャンパス回路へスキャンインされた試験用
のデータを前記メモリへ入力せしめる選択手段とを有す
るメモリ試験回路であって、前記スキャンパス回路内に
前記選択手段の制御データを保持する保持手段を設け、
試験時に前記試験用データを選択するように前記制御デ
ータにより前記選択手段を制御することを特徴とする。

実施例 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明によるメモリ試験回路の一実施例の構成
を示すブロック図である９図において、本発明の一実施
例によるメモリ試験回路は組合せ回路か選択器である場
合における構成となっており、アドレスレジスタ１及び
２と、入力レジスタ３及び４と、選択器５及び６と、メ
モリセルフと、出力レジスタ８と、フリップフロップ（
ＦＦ）９とを含んで構成されている。なお、１０はスキ
ャンイン端子、１１はスキャンアラ１一端子である。

アドレスレジスタ１及び２はメモリセルフへのアドレス
を保持するものである。

入力レジスタ３及び４はメモリセルフへの入力データを
保持するものである。

ＦＦ９は試験時か通常時かを示す制御データが格納され
るものである。

選択器５はレジスタ１か保持しているアドレスとアドレ
スレジスタ２が保持しているアドレスとを択一的にメモ
リセルフへ入力するための選択動作を行うものである。

選択器６は入力レジスタ３か保持している入力データと
入力レジスタ４か保持している入力データとを択一的に
メモリセルフへ入力するための選択動作を行うものであ
る。

出力レジスタ８はメモリセルフから送出される出力デー
タを保持するものである。

スキャンイン端子１０はスキャンインデータを入力する
ためのものである。

スキャンアウト端子１１はスキャンアウトデータを読出
すためのものである。

また、フリップフロップ９とアドレスレジスタ１と入力
レジスタ３と出力レジスタ８とはスキャンイン端子１０
とスキャンアウト端子１１との間に挿入されており、ス
キャンパス回路を構成している。

ここで、ＦＦ９が試験時であることを示している場合に
選択器５及び選択器６は夫々アドレスレジスタ１が保持
しているアドレス及び入力レジスタ３が保持している入
力データを夫々選択して出力するように構成する。する
と、試験時にスキャンイン端子１０からＦＦ９に対して
試験時であることを示すデータを入力することによりメ
モリセルフのアドレスおよび入力データを一義的に固定
することが可能となる。

かかる構成とされたメモリ試験回路によりメモリセルフ
の試験を行う場合の手順を説明する。

■まず、スキャンイン端子１０から試験用の書込みデー
タ、アドレスデータおよび試験時であることを示す制御
データを入力し、順次シフトクロックによってシフトさ
せることによりメモリセルフの入力レジスタ３に書込み
データを、アドレスレジスターにアドレスデータを、Ｆ
Ｆ９に制御データを夫々セットする。

■ＦＦ９が試験時であることを示しているため、選択器
５及び選択器６は夫々アドレスレジスターが保持してい
るアドレス及び入力レジスタ３が保持している入力デー
タを選択することになる。そのため、ライトイネーブル
信号を印加すれば入力レジスタ３の内容かメモリセルフ
に書込まれることになる。

■ＦＦ９及びアドレスレジスターが保持している情報は
■の動作でも変化しないため、次にシステムクロックを
印加すれば■の動作でメモリセル７に書込んなデータを
メモリセルフから出力させて出力レジスタ８にセットす
る。

■最後に再度シフトクロックを印加して、出力レジスタ
８にセットされたデータをスキャンアウト端子１１から
取出す。そして、この取出されたデータを調査すること
によりメモリセルフの試験を行う。

以上の手順を繰返して行うことにより簡単、かつ容易に
メモリ回路の試験を行うことかできるのである。

つまり、本発明は組合せ回路を固定するための制御デー
タを保持するフリップフロップをスキャンパス回路内に
設け、その制御データを試験用データとともにスキャン
インさせることにより、メモリ回路の試験を簡単、かつ
容易にしているのである。

なお、本実施例においては、アドレスレジスタとスキャ
ンイン端子との間に制御データを保持するためのフリッ
プフロップを設けているか、他の位置、例えば入力レジ
スタとアドレスレジスタとの間に設けても良く、その位
置に限定されない。

発明の詳細 な説明したように本発明は、レジスタとメモリ回路との
間に組合せ回路がある場合、スキャンパス回路内にこの
組合せ回路を固定するための制御データを保持するフリ
ップフロップを設け、試験時にメモリ回路とレジスタと
の間のデータ伝送バスを固定することにより、試験のた
めに従来のような複雑な制御データを作成する必要がな
くなり、メモリ回路の試験を簡単、かつ正確に、さらに
は効率よく行うことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例によるメモリ試験回路の構成を
示すブロック図である。 主要部分の符号の説明 １．２・・・・・・アドレスレジスタ ３．４・・・・・・入力レジスタ ５．６・・・・・・選択器 ７・・・・・・メモリセル ８・・・・・・出力レジスタ ９・・・・・・フリップフロップ

Claims (1)

【特許請求の範囲】
1. （１）メモリの試験用のデータを保持するレジスタを含
   むスキャンパス回路と、試験時にこのスキャンパス回路
   へスキャンインされた試験用のデータを前記メモリへ入
   力せしめる選択手段とを有するメモリ試験回路であって
   、前記スキャンパス回路内に前記選択手段の制御データ
   を保持する保持手段を設け、試験時に前記試験用データ
   を選択するように前記制御データにより前記選択手段を
   制御することを特徴とするメモリ試験回路。