JP2002189060A - 半導体集積回路装置およびその検査方法 - Google Patents
半導体集積回路装置およびその検査方法Info
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- JP2002189060A JP2002189060A JP2000387975A JP2000387975A JP2002189060A JP 2002189060 A JP2002189060 A JP 2002189060A JP 2000387975 A JP2000387975 A JP 2000387975A JP 2000387975 A JP2000387975 A JP 2000387975A JP 2002189060 A JP2002189060 A JP 2002189060A
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Abstract
(57)【要約】
【課題】 検査にかかる時間を短縮することができる半
導体集積回路装置およびその検査方法を提供する。 【解決手段】 クロック信号ｃ、ｄの立ち上がりでデー
タ入力信号ｂをラッチする機能を設けた複数の機能ブロ
ック１０２、１０３と、外部からクロック信号ａが入力
されるたびに、複数の機能ブロック１０２、１０３のう
ち一つを順番に選択してクロック信号ｃ、ｄと出力選択
信号ｅを出力するクロック選択器１０４と、出力選択信
号ｅにより指定された機能ブロックの出力信号を外部に
出力するセレクタ１０５とを備え、外部のＬＳＩテスタ
から、機能ブロックに対応する順にデータを時分割に並
べたデータ入力信号ｂを入力して、複数のブロック１０
２、１０３を並列に検査する。
導体集積回路装置およびその検査方法を提供する。 【解決手段】 クロック信号ｃ、ｄの立ち上がりでデー
タ入力信号ｂをラッチする機能を設けた複数の機能ブロ
ック１０２、１０３と、外部からクロック信号ａが入力
されるたびに、複数の機能ブロック１０２、１０３のう
ち一つを順番に選択してクロック信号ｃ、ｄと出力選択
信号ｅを出力するクロック選択器１０４と、出力選択信
号ｅにより指定された機能ブロックの出力信号を外部に
出力するセレクタ１０５とを備え、外部のＬＳＩテスタ
から、機能ブロックに対応する順にデータを時分割に並
べたデータ入力信号ｂを入力して、複数のブロック１０
２、１０３を並列に検査する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の機能ブロッ
クからなり、内蔵したテスト回路による良否判定により
検査される半導体集積回路装置およびその検査方法に関
するものである。
クからなり、内蔵したテスト回路による良否判定により
検査される半導体集積回路装置およびその検査方法に関
するものである。
【０００２】
【従来の技術】従来から、各種電子機器では、例えばラ
ンダムアクセスメモリ（ＲＡＭ）回路やロジック回路な
どのように、入力データをラッチし、その入力データに
対応するデータを出力する機能を有する複数の機能ブロ
ックを１チップ化して形成された半導体集積回路装置が
広く利用されている。
ンダムアクセスメモリ（ＲＡＭ）回路やロジック回路な
どのように、入力データをラッチし、その入力データに
対応するデータを出力する機能を有する複数の機能ブロ
ックを１チップ化して形成された半導体集積回路装置が
広く利用されている。
【０００３】このような半導体集積回路装置は、通常、
テスト回路が予め内蔵され、このテスト回路により各機
能ブロックに対して、機能検査が実行できるように構成
されている。
テスト回路が予め内蔵され、このテスト回路により各機
能ブロックに対して、機能検査が実行できるように構成
されている。
【０００４】以上のように、複数の機能ブロックからな
り、それら各機能ブロックに対して、内蔵したテスト回
路により機能検査するように構成された半導体集積回路
装置およびその検査方法について、機能ブロックが２つ
の場合を例に挙げて、以下に説明する。
り、それら各機能ブロックに対して、内蔵したテスト回
路により機能検査するように構成された半導体集積回路
装置およびその検査方法について、機能ブロックが２つ
の場合を例に挙げて、以下に説明する。
【０００５】図３は従来の半導体集積回路装置の構成を
示すブロック図およびその個別テスト機能を用いた検査
方法を示す各信号のタイミングチャートである。図３に
示す半導体集積回路装置３０１においては、機能ブロッ
ク（Ａ）３０２および機能ブロック（Ｂ）３０３のうち
一つを、そのデータの入力側と出力側に接続されたセレ
クタ３０４、３０５、３０６を、外部から入力したブロ
ック選択信号ｒのレベル状態などを変化させて、切り換
え選択することにより、外部信号であるデータ入力ｏお
よびクロック入力ｎおよびデータ出力ｓに対して、直接
アクセス可能な状態として、その機能ブロックに対する
機能検査を行う。
示すブロック図およびその個別テスト機能を用いた検査
方法を示す各信号のタイミングチャートである。図３に
示す半導体集積回路装置３０１においては、機能ブロッ
ク（Ａ）３０２および機能ブロック（Ｂ）３０３のうち
一つを、そのデータの入力側と出力側に接続されたセレ
クタ３０４、３０５、３０６を、外部から入力したブロ
ック選択信号ｒのレベル状態などを変化させて、切り換
え選択することにより、外部信号であるデータ入力ｏお
よびクロック入力ｎおよびデータ出力ｓに対して、直接
アクセス可能な状態として、その機能ブロックに対する
機能検査を行う。
【０００６】すなわち、他方の機能ブロック（例えば、
機能ブロック（Ｂ））の検査は、初めに選択した機能ブ
ロック（例えば、機能ブロック（Ａ））の検査終了後、
全てのセレクタ３０４、３０５、３０６を切り換えて、
当該機能ブロック（例えば、機能ブロック（Ｂ））を外
部から直接アクセス可能な状態にして行っていた。
機能ブロック（Ｂ））の検査は、初めに選択した機能ブ
ロック（例えば、機能ブロック（Ａ））の検査終了後、
全てのセレクタ３０４、３０５、３０６を切り換えて、
当該機能ブロック（例えば、機能ブロック（Ｂ））を外
部から直接アクセス可能な状態にして行っていた。
【０００７】また、２つ以上の機能ブロックからなる半
導体集積回路装置の場合も同様に、各機能ブロックを、
その入力側と出力側に接続されたセレクタの切り換えに
より、順次外部から直接アクセス可能な状態として、一
つずつ順番に機能検査を行っていた。
導体集積回路装置の場合も同様に、各機能ブロックを、
その入力側と出力側に接続されたセレクタの切り換えに
より、順次外部から直接アクセス可能な状態として、一
つずつ順番に機能検査を行っていた。
【０００８】つぎに、ＲＡＭのように内容が同一または
ほぼ同一の複数の機能ブロックからなる半導体集積回路
装置およびその検査方法について、同一またはほぼ同一
の機能ブロックが２つの場合を例に挙げて、以下に説明
する。
ほぼ同一の複数の機能ブロックからなる半導体集積回路
装置およびその検査方法について、同一またはほぼ同一
の機能ブロックが２つの場合を例に挙げて、以下に説明
する。
【０００９】図４は従来の半導体集積回路装置の別の構
成を示すブロック図およびその並列テスト機能を用いた
検査方法を示す各信号のタイミングチャートである。図
４に示す半導体集積回路装置４０１のように、機能ブロ
ック（Ａ）４０２および機能ブロック（Ａ’）４０３
を、それぞれに同一のデータ信号ｕおよびクロック信号
ｖ、ｗを入力して並列に動作させ、出力信号について各
機能ブロック間で比較し、その比較結果ｘにおける一致
状態を観測することにより、並列して機能検査を行い、
検査時間の短縮を図っていた。
成を示すブロック図およびその並列テスト機能を用いた
検査方法を示す各信号のタイミングチャートである。図
４に示す半導体集積回路装置４０１のように、機能ブロ
ック（Ａ）４０２および機能ブロック（Ａ’）４０３
を、それぞれに同一のデータ信号ｕおよびクロック信号
ｖ、ｗを入力して並列に動作させ、出力信号について各
機能ブロック間で比較し、その比較結果ｘにおける一致
状態を観測することにより、並列して機能検査を行い、
検査時間の短縮を図っていた。
【００１０】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来の半導体集積回路装置は、近年になってその集
積度向上および回路規模の増大に伴い、内蔵される機能
ブロック数が増加しており、図３の検査方式では、ブロ
ック数の増加に比例して検査に要する時間も増大し、特
に検査に用いるＬＳＩテスタの分解能より動作の遅い機
能ブロックが存在する場合には、テスタ能力に余裕があ
るにも関わらず、検査時間が長くなってしまうという問
題点を有していた。
うな従来の半導体集積回路装置は、近年になってその集
積度向上および回路規模の増大に伴い、内蔵される機能
ブロック数が増加しており、図３の検査方式では、ブロ
ック数の増加に比例して検査に要する時間も増大し、特
に検査に用いるＬＳＩテスタの分解能より動作の遅い機
能ブロックが存在する場合には、テスタ能力に余裕があ
るにも関わらず、検査時間が長くなってしまうという問
題点を有していた。
【００１１】また図４の検査方式の場合では、各機能ブ
ロックを並列検査することにより検査時間の短縮を図れ
るが、同一またはほぼ同一の機能ブロック同士に限定さ
れるため、ロジック回路等には適用できないという問題
点を有していた。
ロックを並列検査することにより検査時間の短縮を図れ
るが、同一またはほぼ同一の機能ブロック同士に限定さ
れるため、ロジック回路等には適用できないという問題
点を有していた。
【００１２】本発明は、上記従来の問題点を解決するも
ので、機能が異なったり、また検査用のＬＳＩテスタの
分解能に比べて動作速度が遅い等の複数種類のブロック
を持つ場合にも対応して、それらのブロックの並列検査
を可能とし、その場合の検査効率を向上するとともに、
内蔵する機能ブロック数が増加しても、各機能ブロック
の動作速度を変えずに、検査時間を短縮し、その増大を
おさえることができる半導体集積回路装置およびその検
査方法を提供する。
ので、機能が異なったり、また検査用のＬＳＩテスタの
分解能に比べて動作速度が遅い等の複数種類のブロック
を持つ場合にも対応して、それらのブロックの並列検査
を可能とし、その場合の検査効率を向上するとともに、
内蔵する機能ブロック数が増加しても、各機能ブロック
の動作速度を変えずに、検査時間を短縮し、その増大を
おさえることができる半導体集積回路装置およびその検
査方法を提供する。
【００１３】
【課題を解決するための手段】上記の課題を解決するた
めに本発明の半導体集積回路装置は、入力データをラッ
チし、前記入力データに対応するデータを出力する機能
を有する複数の機能ブロックからなり、内蔵したテスト
回路により前記機能が検査される半導体集積回路装置に
おいて、前記テスト回路を、前記複数の機能ブロックか
らの前記入力データに基づく各出力データのうち１つを
選択して外部に出力するセレクタと、外部からのクロッ
クに基づいて、前記複数の機能ブロックから１つのブロ
ックを順次選択する選択信号、および前記セレクタによ
る出力データの選択を指示する出力選択信号を生成する
クロック選択器とで構成し、前記クロック選択器を、前
記選択信号により、前記外部からクロックが一つ入力さ
れるたびに、前記複数の機能ブロックから一つを順次選
択するとともに、前記出力選択信号により、前記セレク
タを通じて、前記機能ブロックの選択順に対応して、機
能ブロックからの出力データを順次選択するよう構成
し、前記テスト回路により前記複数の機能ブロックが並
列検査されるよう構成したことを特徴とする。
めに本発明の半導体集積回路装置は、入力データをラッ
チし、前記入力データに対応するデータを出力する機能
を有する複数の機能ブロックからなり、内蔵したテスト
回路により前記機能が検査される半導体集積回路装置に
おいて、前記テスト回路を、前記複数の機能ブロックか
らの前記入力データに基づく各出力データのうち１つを
選択して外部に出力するセレクタと、外部からのクロッ
クに基づいて、前記複数の機能ブロックから１つのブロ
ックを順次選択する選択信号、および前記セレクタによ
る出力データの選択を指示する出力選択信号を生成する
クロック選択器とで構成し、前記クロック選択器を、前
記選択信号により、前記外部からクロックが一つ入力さ
れるたびに、前記複数の機能ブロックから一つを順次選
択するとともに、前記出力選択信号により、前記セレク
タを通じて、前記機能ブロックの選択順に対応して、機
能ブロックからの出力データを順次選択するよう構成
し、前記テスト回路により前記複数の機能ブロックが並
列検査されるよう構成したことを特徴とする。
【００１４】また、本発明の半導体集積回路装置の検査
方法は、入力データをラッチし、前記入力データに対応
するデータを出力する機能を有する複数の機能ブロック
からなり、内蔵したテスト回路により前記機能が検査さ
れる半導体集積回路装置の検査方法であって、前記テス
ト回路により、外部からクロックが一つ入力されるたび
に、前記複数の機能ブロックから一つを順次選択すると
ともに、前記機能ブロックの選択順に対応して、前記機
能ブロックからの出力データを順次選択して出力するこ
とにより、前記複数の機能ブロックを並列検査する方法
としたことを特徴とする。
方法は、入力データをラッチし、前記入力データに対応
するデータを出力する機能を有する複数の機能ブロック
からなり、内蔵したテスト回路により前記機能が検査さ
れる半導体集積回路装置の検査方法であって、前記テス
ト回路により、外部からクロックが一つ入力されるたび
に、前記複数の機能ブロックから一つを順次選択すると
ともに、前記機能ブロックの選択順に対応して、前記機
能ブロックからの出力データを順次選択して出力するこ
とにより、前記複数の機能ブロックを並列検査する方法
としたことを特徴とする。
【００１５】以上により、外部入力クロックの周波数を
内蔵ブロック数で分周したときの周期を基準にして、各
ブロックに順番に入力されたクロックの立ち上がりタイ
ミングに合わせて、各ブロックが、外部からの入力デー
タをラッチすることにより、各ブロックに順番に入力デ
ータを取り込むとともに、各ブロックからの出力データ
をセレクタによりデータ取り込みの際の順番で選択し
て、外部へデータ出力することができる。
内蔵ブロック数で分周したときの周期を基準にして、各
ブロックに順番に入力されたクロックの立ち上がりタイ
ミングに合わせて、各ブロックが、外部からの入力デー
タをラッチすることにより、各ブロックに順番に入力デ
ータを取り込むとともに、各ブロックからの出力データ
をセレクタによりデータ取り込みの際の順番で選択し
て、外部へデータ出力することができる。
【００１６】
【発明の実施の形態】本発明の請求項１に記載の半導体
集積回路装置は、入力データをラッチし、前記入力デー
タに対応するデータを出力する機能を有する複数の機能
ブロックからなり、内蔵したテスト回路により前記機能
が検査される半導体集積回路装置において、前記テスト
回路を、前記複数の機能ブロックからの前記入力データ
に基づく各出力データのうち１つを選択して外部に出力
するセレクタと、外部からのクロックに基づいて、前記
複数の機能ブロックから１つのブロックを順次選択する
選択信号、および前記セレクタによる出力データの選択
を指示する出力選択信号を生成するクロック選択器とで
構成し、前記クロック選択器を、前記選択信号により、
前記外部からクロックが一つ入力されるたびに、前記複
数の機能ブロックから一つを順次選択するとともに、前
記出力選択信号により、前記セレクタを通じて、前記機
能ブロックの選択順に対応して、機能ブロックからの出
力データを順次選択するよう構成し、前記テスト回路に
より前記複数の機能ブロックが並列検査される構成とす
る。
集積回路装置は、入力データをラッチし、前記入力デー
タに対応するデータを出力する機能を有する複数の機能
ブロックからなり、内蔵したテスト回路により前記機能
が検査される半導体集積回路装置において、前記テスト
回路を、前記複数の機能ブロックからの前記入力データ
に基づく各出力データのうち１つを選択して外部に出力
するセレクタと、外部からのクロックに基づいて、前記
複数の機能ブロックから１つのブロックを順次選択する
選択信号、および前記セレクタによる出力データの選択
を指示する出力選択信号を生成するクロック選択器とで
構成し、前記クロック選択器を、前記選択信号により、
前記外部からクロックが一つ入力されるたびに、前記複
数の機能ブロックから一つを順次選択するとともに、前
記出力選択信号により、前記セレクタを通じて、前記機
能ブロックの選択順に対応して、機能ブロックからの出
力データを順次選択するよう構成し、前記テスト回路に
より前記複数の機能ブロックが並列検査される構成とす
る。
【００１７】請求項２に記載の半導体集積回路装置は、
請求項１記載の複数の機能ブロックとして、それぞれの
動作速度が、同一でかつ検査テスタの動作速度より遅い
機能ブロックを設け、前記複数の機能ブロックに対し
て、同時進行により並列検査するよう構成する。
請求項１記載の複数の機能ブロックとして、それぞれの
動作速度が、同一でかつ検査テスタの動作速度より遅い
機能ブロックを設け、前記複数の機能ブロックに対し
て、同時進行により並列検査するよう構成する。
【００１８】請求項３に記載の半導体集積回路装置は、
請求項１記載の複数の機能ブロックとして、それぞれ異
なる動作速度のものが混在し、かつ最も速い動作速度が
検査テスタの動作速度より遅い機能ブロックを設け、前
記複数の機能ブロックに対して、同時進行により並列検
査するよう構成する。
請求項１記載の複数の機能ブロックとして、それぞれ異
なる動作速度のものが混在し、かつ最も速い動作速度が
検査テスタの動作速度より遅い機能ブロックを設け、前
記複数の機能ブロックに対して、同時進行により並列検
査するよう構成する。
【００１９】請求項４に記載の半導体集積回路装置の検
査方法は、入力データをラッチし、前記入力データに対
応するデータを出力する機能を有する複数の機能ブロッ
クからなり、内蔵したテスト回路により前記機能が検査
される半導体集積回路装置の検査方法であって、前記テ
スト回路により、外部からクロックが一つ入力されるた
びに、前記複数の機能ブロックから一つを順次選択する
とともに、前記機能ブロックの選択順に対応して、前記
機能ブロックからの出力データを順次選択して出力する
ことにより、前記複数の機能ブロックを並列検査する方
法とする。
査方法は、入力データをラッチし、前記入力データに対
応するデータを出力する機能を有する複数の機能ブロッ
クからなり、内蔵したテスト回路により前記機能が検査
される半導体集積回路装置の検査方法であって、前記テ
スト回路により、外部からクロックが一つ入力されるた
びに、前記複数の機能ブロックから一つを順次選択する
とともに、前記機能ブロックの選択順に対応して、前記
機能ブロックからの出力データを順次選択して出力する
ことにより、前記複数の機能ブロックを並列検査する方
法とする。
【００２０】これらの構成および方法によると、外部入
力クロックの周波数を内蔵ブロック数で分周したときの
周期を基準にして、各ブロックに順番に入力されたクロ
ックの立ち上がりタイミングに合わせて、各ブロック
が、外部からの入力データをラッチすることにより、各
ブロックに順番に入力データを取り込むとともに、各ブ
ロックからの出力データをセレクタによりデータ取り込
みの際の順番で選択して、外部へデータ出力する。
力クロックの周波数を内蔵ブロック数で分周したときの
周期を基準にして、各ブロックに順番に入力されたクロ
ックの立ち上がりタイミングに合わせて、各ブロック
が、外部からの入力データをラッチすることにより、各
ブロックに順番に入力データを取り込むとともに、各ブ
ロックからの出力データをセレクタによりデータ取り込
みの際の順番で選択して、外部へデータ出力する。
【００２１】以下、本発明の一実施の形態を示す半導体
集積回路装置およびその検査方法について、図面を参照
しながら具体的に説明する。 （実施の形態１）本発明の実施の形態１の半導体集積回
路装置およびその検査方法を説明する。
集積回路装置およびその検査方法について、図面を参照
しながら具体的に説明する。 （実施の形態１）本発明の実施の形態１の半導体集積回
路装置およびその検査方法を説明する。
【００２２】図１は本実施の形態１の半導体集積回路装
置の構成を示すブロック図およびその検査方法を示す各
信号のタイミングチャートである。図１に示すように、
半導体集積回路装置１０１は、２つの機能ブロック
（Ａ）１０２、機能ブロック（Ｂ）１０３と、クロック
選択器１０４と、セレクタ１０５とを備えている。
置の構成を示すブロック図およびその検査方法を示す各
信号のタイミングチャートである。図１に示すように、
半導体集積回路装置１０１は、２つの機能ブロック
（Ａ）１０２、機能ブロック（Ｂ）１０３と、クロック
選択器１０４と、セレクタ１０５とを備えている。
【００２３】２つの機能ブロック１０２、１０３は、ク
ロック信号ｃ、ｄの入力によりデータ入力信号ｂをラッ
チする機能を備えている。セレクタ１０５は、２つの機
能ブロック１０２、１０３の各データ出力端子に接続さ
れ、検査時に出力選択信号ｅにより指定された機能ブロ
ック側のデータ出力信号ｆを外部に出力する。
ロック信号ｃ、ｄの入力によりデータ入力信号ｂをラッ
チする機能を備えている。セレクタ１０５は、２つの機
能ブロック１０２、１０３の各データ出力端子に接続さ
れ、検査時に出力選択信号ｅにより指定された機能ブロ
ック側のデータ出力信号ｆを外部に出力する。
【００２４】そして、クロック選択器１０４は、検査時
に外部ＬＳＩテスタからクロック信号ａが一つ入力され
るたびに、２つの機能ブロックのうち一つを交互に選択
して、タイムチャートに示すように、機能ブロック
（Ａ）１０２を選択したときはクロック信号ｃを、機能
ブロック（Ｂ）１０３を選択したときはクロック信号ｄ
を交互に出力し、同時に選択した機能ブロック側を指定
する出力選択信号ｅを出力する。
に外部ＬＳＩテスタからクロック信号ａが一つ入力され
るたびに、２つの機能ブロックのうち一つを交互に選択
して、タイムチャートに示すように、機能ブロック
（Ａ）１０２を選択したときはクロック信号ｃを、機能
ブロック（Ｂ）１０３を選択したときはクロック信号ｄ
を交互に出力し、同時に選択した機能ブロック側を指定
する出力選択信号ｅを出力する。
【００２５】半導体集積回路装置１０１に、外部のＬＳ
Ｉテスタより、タイムチャートに示すタイミングで、各
機能ブロックへのデータ入力として交互に時分割で並べ
た入力信号ｂを入力する。なお、ここでのデータ入力信
号ｂは、機能ブロック（Ａ）１０２および機能ブロック
（Ｂ）１０３のクロック信号を除く全入力信号を示す。
Ｉテスタより、タイムチャートに示すタイミングで、各
機能ブロックへのデータ入力として交互に時分割で並べ
た入力信号ｂを入力する。なお、ここでのデータ入力信
号ｂは、機能ブロック（Ａ）１０２および機能ブロック
（Ｂ）１０３のクロック信号を除く全入力信号を示す。
【００２６】機能ブロック（Ａ）１０２および機能ブロ
ック（Ｂ）１０３は、それぞれクロック信号ｃ、ｄの立
ち上がりで交互に並んだデータ信号ｂを選択的にラッチ
する。また、セレクタ１０５には、クロック選択器１０
４から出力選択信号ｅが入力されており、２つの機能ブ
ロックからのデータ出力信号を交互に選択し、半導体集
積回路装置１０１の外部にデータを出力する。
ック（Ｂ）１０３は、それぞれクロック信号ｃ、ｄの立
ち上がりで交互に並んだデータ信号ｂを選択的にラッチ
する。また、セレクタ１０５には、クロック選択器１０
４から出力選択信号ｅが入力されており、２つの機能ブ
ロックからのデータ出力信号を交互に選択し、半導体集
積回路装置１０１の外部にデータを出力する。
【００２７】このようにして、機能ブロック（Ａ）１０
２および機能ブロック（Ｂ）１０３の各１サイクル分の
時間に、両ブロックにデータ信号を入出力することがで
きる。
２および機能ブロック（Ｂ）１０３の各１サイクル分の
時間に、両ブロックにデータ信号を入出力することがで
きる。
【００２８】その結果、各機能ブロックの動作速度がＬ
ＳＩテスタの動作速度よりも２倍以上遅い場合、前記の
ように両ブロックを並列に動作させれば、各ブロックに
個別に一つずつ検査するのに比べ、１／２の時間で検査
をすることができる。
ＳＩテスタの動作速度よりも２倍以上遅い場合、前記の
ように両ブロックを並列に動作させれば、各ブロックに
個別に一つずつ検査するのに比べ、１／２の時間で検査
をすることができる。
【００２９】なお、本実施の形態においては、２つの機
能ブロックを並列に検査する例を示したが、機能ブロッ
クがＮ個の場合についても、同様に並列に検査すること
により、１／Ｎの時間で検査を行うことができる。 （実施の形態２）本発明の実施の形態２の半導体集積回
路装置およびその検査方法を説明する。
能ブロックを並列に検査する例を示したが、機能ブロッ
クがＮ個の場合についても、同様に並列に検査すること
により、１／Ｎの時間で検査を行うことができる。 （実施の形態２）本発明の実施の形態２の半導体集積回
路装置およびその検査方法を説明する。
【００３０】図２は本実施の形態２の半導体集積回路装
置の構成を示すブロック図およびその検査方法を示す各
信号のタイミングチャートである。図２に示すように、
半導体集積回路装置２０１は、３つの機能ブロック
（Ａ）２０２、機能ブロック（Ｂ）２０３、機能ブロッ
ク（Ｃ）２０４と、クロック選択器２０５、セレクタ２
０６とを備えている。
置の構成を示すブロック図およびその検査方法を示す各
信号のタイミングチャートである。図２に示すように、
半導体集積回路装置２０１は、３つの機能ブロック
（Ａ）２０２、機能ブロック（Ｂ）２０３、機能ブロッ
ク（Ｃ）２０４と、クロック選択器２０５、セレクタ２
０６とを備えている。
【００３１】これら３つの機能ブロック２０２、２０
３、２０４は、それぞれクロック信号ｉ、ｊ、ｋの入力
によりデータ入力信号ｈをラッチする機能を備えてい
る。また、機能ブロック（Ａ）２０２と機能ブロック
（Ｂ）２０３の動作速度は、機能ブロック（Ｃ）２０４
よりも遅い。セレクタ２０６は、３つの機能ブロック２
０２、２０３、２０４のデータ出力端子に接続され、検
査時に出力選択信号ｌにより指定された機能ブロックの
データ出力信号を外部に出力する。
３、２０４は、それぞれクロック信号ｉ、ｊ、ｋの入力
によりデータ入力信号ｈをラッチする機能を備えてい
る。また、機能ブロック（Ａ）２０２と機能ブロック
（Ｂ）２０３の動作速度は、機能ブロック（Ｃ）２０４
よりも遅い。セレクタ２０６は、３つの機能ブロック２
０２、２０３、２０４のデータ出力端子に接続され、検
査時に出力選択信号ｌにより指定された機能ブロックの
データ出力信号を外部に出力する。
【００３２】そして、クロック選択器２０５は、検査時
に外部ＬＳＩテスタからクロック信号ｇが一つ入力され
るたびに、３つの機能ブロックのうち一つを選択して、
機能ブロック（Ａ）２０２を選択したときはクロック信
号ｉを、機能ブロック（Ｂ）２０３を選択したときはク
ロック信号ｊを、機能ブロック（Ｃ）２０４を選択した
ときはクロック信号ｋを、タイムチャートに示す順番で
出力し、同時に選択したブロックを指定する出力選択信
号ｌを出力する。
に外部ＬＳＩテスタからクロック信号ｇが一つ入力され
るたびに、３つの機能ブロックのうち一つを選択して、
機能ブロック（Ａ）２０２を選択したときはクロック信
号ｉを、機能ブロック（Ｂ）２０３を選択したときはク
ロック信号ｊを、機能ブロック（Ｃ）２０４を選択した
ときはクロック信号ｋを、タイムチャートに示す順番で
出力し、同時に選択したブロックを指定する出力選択信
号ｌを出力する。
【００３３】半導体集積回路装置２０１に、外部のＬＳ
Ｉテスタより、タイムチャートに示すタイミングおよび
順番で、各機能ブロックへのデータ入力を時分割に並べ
た入力信号ｈを入力する。機能ブロック（Ａ）２０２、
機能ブロック（Ｂ）２０３、機能ブロック（Ｃ）２０４
は、それぞれクロック信号ｉ、ｊ、ｋの立ち上がりで時
分割に並んだデータ信号ｈを選択的にラッチする。
Ｉテスタより、タイムチャートに示すタイミングおよび
順番で、各機能ブロックへのデータ入力を時分割に並べ
た入力信号ｈを入力する。機能ブロック（Ａ）２０２、
機能ブロック（Ｂ）２０３、機能ブロック（Ｃ）２０４
は、それぞれクロック信号ｉ、ｊ、ｋの立ち上がりで時
分割に並んだデータ信号ｈを選択的にラッチする。
【００３４】また、セレクタ２０６には、クロック選択
器２０５から出力選択信号ｌが入力されており、３つの
機能ブロック２０２、２０３、２０４からのデータ出力
信号を選択し、タイムチャートに示す順番で時分割に、
半導体集積回路装置２０１の外部にデータを出力する。
器２０５から出力選択信号ｌが入力されており、３つの
機能ブロック２０２、２０３、２０４からのデータ出力
信号を選択し、タイムチャートに示す順番で時分割に、
半導体集積回路装置２０１の外部にデータを出力する。
【００３５】このようにして、動作速度の異なる３つの
機能ブロックをそれぞれに時分割にデータ信号を入出力
し、並列に動作させることができる。その結果、各機能
ブロックの動作速度がＬＳＩテスタの動作速度よりも遅
い場合、上記のように各ブロックを並列に動作させれ
ば、実施の形態１と同様に、各ブロックを個別に一つず
つ検査するのに比べ、検査時間を短縮することができ
る。
機能ブロックをそれぞれに時分割にデータ信号を入出力
し、並列に動作させることができる。その結果、各機能
ブロックの動作速度がＬＳＩテスタの動作速度よりも遅
い場合、上記のように各ブロックを並列に動作させれ
ば、実施の形態１と同様に、各ブロックを個別に一つず
つ検査するのに比べ、検査時間を短縮することができ
る。
【００３６】
【発明の効果】以上のように本発明によれば、外部入力
クロックの周波数を内蔵ブロック数で分周したときの周
期を基準にして、各ブロックに順番に入力されたクロッ
クの立ち上がりタイミングに合わせて、各ブロックが、
外部からの入力データをラッチすることにより、各ブロ
ックに順番に入力データを取り込むとともに、各ブロッ
クからの出力データをセレクタによりデータ取り込みの
際の順番で選択して、外部へデータ出力することができ
る。
クロックの周波数を内蔵ブロック数で分周したときの周
期を基準にして、各ブロックに順番に入力されたクロッ
クの立ち上がりタイミングに合わせて、各ブロックが、
外部からの入力データをラッチすることにより、各ブロ
ックに順番に入力データを取り込むとともに、各ブロッ
クからの出力データをセレクタによりデータ取り込みの
際の順番で選択して、外部へデータ出力することができ
る。
【００３７】そのため、機能が異なったり、また検査用
のＬＳＩテスタの分解能に比べて動作速度が遅い等の複
数種類のブロックを持つ場合にも対応して、それらのブ
ロックの並列検査を可能とし、その場合の検査効率を向
上するとともに、内蔵する機能ブロック数が増加して
も、各機能ブロックの動作速度を変えずに、検査時間を
短縮し、その増大をおさえることができる。
のＬＳＩテスタの分解能に比べて動作速度が遅い等の複
数種類のブロックを持つ場合にも対応して、それらのブ
ロックの並列検査を可能とし、その場合の検査効率を向
上するとともに、内蔵する機能ブロック数が増加して
も、各機能ブロックの動作速度を変えずに、検査時間を
短縮し、その増大をおさえることができる。
【図１】本発明の実施の形態１の半導体集積回路装置の
構成を示すブロック図およびその検査方法を示す各信号
のタイミングチャート
構成を示すブロック図およびその検査方法を示す各信号
のタイミングチャート
【図２】本発明の実施の形態２の半導体集積回路装置の
構成を示すブロック図およびその検査方法を示す各信号
のタイミングチャート
構成を示すブロック図およびその検査方法を示す各信号
のタイミングチャート
【図３】従来の半導体集積回路装置の構成を示すブロッ
ク図およびその個別テスト機能を用いた検査方法を示す
各信号のタイミングチャート
ク図およびその個別テスト機能を用いた検査方法を示す
各信号のタイミングチャート
【図４】従来の半導体集積回路装置の別の構成を示すブ
ロック図およびその並列テスト機能を用いた検査方法を
示す各信号のタイミングチャート
ロック図およびその並列テスト機能を用いた検査方法を
示す各信号のタイミングチャート
１０１ 半導体集積回路装置 １０２ 機能ブロック（Ａ） １０３ 機能ブロック（Ｂ） １０４ クロック選択器 １０５ セレクタ ２０１ 半導体集積回路装置 ２０２ 機能ブロック（Ａ） ２０３ 機能ブロック（Ｂ） ２０４ 機能ブロック（Ｃ） ２０５ クロック選択器 ２０６ セレクタ ３０１ 半導体集積回路装置 ３０２ 機能ブロック（Ａ） ３０３ 機能ブロック（Ｂ） ３０４、３０５、３０６ セレクタ ４０１ 半導体集積回路装置 ４０２ 機能ブロック（Ａ） ４０３ 機能ブロック（Ａ’） ４０４ 比較器
Claims (4)
- 【請求項１】 入力データをラッチし、前記入力データ
に対応するデータを出力する機能を有する複数の機能ブ
ロックからなり、内蔵したテスト回路により前記機能が
検査される半導体集積回路装置において、前記テスト回
路を、前記複数の機能ブロックからの前記入力データに
基づく各出力データのうち１つを選択して外部に出力す
るセレクタと、外部からのクロックに基づいて、前記複
数の機能ブロックから１つのブロックを順次選択する選
択信号、および前記セレクタによる出力データの選択を
指示する出力選択信号を生成するクロック選択器とで構
成し、前記クロック選択器を、前記選択信号により、前
記外部からクロックが一つ入力されるたびに、前記複数
の機能ブロックから一つを順次選択するとともに、前記
出力選択信号により、前記セレクタを通じて、前記機能
ブロックの選択順に対応して、機能ブロックからの出力
データを順次選択するよう構成し、前記テスト回路によ
り前記複数の機能ブロックが並列検査されることを特徴
とする半導体集積回路装置。 - 【請求項２】 複数の機能ブロックとして、それぞれの
動作速度が、同一でかつ検査テスタの動作速度より遅い
機能ブロックを設け、前記複数の機能ブロックに対し
て、同時進行により並列検査するよう構成したことを特
徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】 複数の機能ブロックとして、それぞれ異
なる動作速度のものが混在し、かつ最も速い動作速度が
検査テスタの動作速度より遅い機能ブロックを設け、前
記複数の機能ブロックに対して、同時進行により並列検
査するよう構成したことを特徴とする請求項１記載の半
導体集積回路装置。 - 【請求項４】 入力データをラッチし、前記入力データ
に対応するデータを出力する機能を有する複数の機能ブ
ロックからなり、内蔵したテスト回路により前記機能が
検査される半導体集積回路装置の検査方法であって、前
記テスト回路により、外部からクロックが一つ入力され
るたびに、前記複数の機能ブロックから一つを順次選択
するとともに、前記機能ブロックの選択順に対応して、
前記機能ブロックからの出力データを順次選択して出力
することにより、前記複数の機能ブロックを並列検査す
ることを特徴とする半導体集積回路装置の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000387975A JP2002189060A (ja) | 2000-12-21 | 2000-12-21 | 半導体集積回路装置およびその検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000387975A JP2002189060A (ja) | 2000-12-21 | 2000-12-21 | 半導体集積回路装置およびその検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002189060A true JP2002189060A (ja) | 2002-07-05 |
Family
ID=18854804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000387975A Pending JP2002189060A (ja) | 2000-12-21 | 2000-12-21 | 半導体集積回路装置およびその検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002189060A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006300650A (ja) * | 2005-04-19 | 2006-11-02 | Renesas Technology Corp | 集積回路 |
| WO2008150618A1 (en) * | 2007-05-30 | 2008-12-11 | Freescale Semiconductor Inc. | Integrated circuit with continuous testing of repetitive functional blocks |
-
2000
- 2000-12-21 JP JP2000387975A patent/JP2002189060A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006300650A (ja) * | 2005-04-19 | 2006-11-02 | Renesas Technology Corp | 集積回路 |
| WO2008150618A1 (en) * | 2007-05-30 | 2008-12-11 | Freescale Semiconductor Inc. | Integrated circuit with continuous testing of repetitive functional blocks |
| US7676715B2 (en) | 2007-05-30 | 2010-03-09 | Freescale Semiconductor, Inc. | Integrated circuit with continuous testing of repetitive functional blocks |
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