JP2001203322A - 半導体集積装置 - Google Patents
半導体集積装置Info
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- JP2001203322A JP2001203322A JP2000013096A JP2000013096A JP2001203322A JP 2001203322 A JP2001203322 A JP 2001203322A JP 2000013096 A JP2000013096 A JP 2000013096A JP 2000013096 A JP2000013096 A JP 2000013096A JP 2001203322 A JP2001203322 A JP 2001203322A
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Abstract
(57)【要約】
【課題】 内部回路を複数のブロックに分割してバウン
ダリテストを行うことができるような機能を組み込んだ
半導体集積装置を提供すること。 【解決手段】 複数の内部回路ブロックをテストするた
めの入力データをシリアルに供給し、複数の内部回路ブ
ロックから出力データをシリアルに読み出すための直列
に接続された複数のスキャンセル群と、複数の内部回路
ブロックの内の少なくとも１つに対応するスキャンセル
群の一端から第１の信号を入力し、該スキャンセル群の
他端から第２の信号を入力し、制御信号に従って第１及
び第２の信号の内の１つを出力することにより、複数の
内部回路ブロックの全部をテストするか一部をテストす
るかを選択する選択回路と、外部から印加される信号に
従って、スキャンセル群への入力データの供給とスキャ
ンセル群からの出力データの読み出しを制御すると共
に、選択回路に制御信号を供給するテスト制御回路とを
具備する。
ダリテストを行うことができるような機能を組み込んだ
半導体集積装置を提供すること。 【解決手段】 複数の内部回路ブロックをテストするた
めの入力データをシリアルに供給し、複数の内部回路ブ
ロックから出力データをシリアルに読み出すための直列
に接続された複数のスキャンセル群と、複数の内部回路
ブロックの内の少なくとも１つに対応するスキャンセル
群の一端から第１の信号を入力し、該スキャンセル群の
他端から第２の信号を入力し、制御信号に従って第１及
び第２の信号の内の１つを出力することにより、複数の
内部回路ブロックの全部をテストするか一部をテストす
るかを選択する選択回路と、外部から印加される信号に
従って、スキャンセル群への入力データの供給とスキャ
ンセル群からの出力データの読み出しを制御すると共
に、選択回路に制御信号を供給するテスト制御回路とを
具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積装置に
関し、特に、バウンダリスキャン方式によって内部回路
を検査することができるＩＣやＬＳＩ等の半導体集積装
置に関する。
関し、特に、バウンダリスキャン方式によって内部回路
を検査することができるＩＣやＬＳＩ等の半導体集積装
置に関する。
【０００２】
【従来の技術】バウンダリスキャン方式は、プリント基
板に実装された状態でＩＣのテストを容易に行うことを
主な目的としており、プリント基板に実装された多数の
ＩＣの相互接続のテストや、ＩＣ単体のテストや、回路
動作の観測と制御を行うことができる。バウンダリスキ
ャン方式の詳細については、IEEE Std 1149.1-1990（St
andard Test Access Port and Boundary-Scan Architec
ture）で規格が標準化されている。なお、IEEEでの標準
化に先立って、結合テスト実行グループ（JointTest Ac
tion Group）の委員会で標準化が進められたことから、
バウンダリスキャンはＪＴＡＧとも呼ばれている。
板に実装された状態でＩＣのテストを容易に行うことを
主な目的としており、プリント基板に実装された多数の
ＩＣの相互接続のテストや、ＩＣ単体のテストや、回路
動作の観測と制御を行うことができる。バウンダリスキ
ャン方式の詳細については、IEEE Std 1149.1-1990（St
andard Test Access Port and Boundary-Scan Architec
ture）で規格が標準化されている。なお、IEEEでの標準
化に先立って、結合テスト実行グループ（JointTest Ac
tion Group）の委員会で標準化が進められたことから、
バウンダリスキャンはＪＴＡＧとも呼ばれている。
【０００３】プリント基板に実装された状態でＩＣのテ
ストを行うので、プリント基板内の全てのＩＣがバウン
ダリスキャン対応になっていることが望ましい。現在各
メーカーが製造しているＩＣには、バウンダリスキャン
対応になっているものが数多くある。特に、最近のＣＰ
ＵやＰＣ周辺のＬＳＩは、ほとんどバウンダリスキャン
対応になっている。また、ＰＣＩ（パーソナルコンピュ
ータ・インターフェース）バスの規格では、ＰＣＩバス
のスロットにバウンダリスキャン用の端子が標準で用意
されており、ＰＣＩのカード又はシステムレベルでのバ
ウンダリスキャンテストが出来るようになっている。
ストを行うので、プリント基板内の全てのＩＣがバウン
ダリスキャン対応になっていることが望ましい。現在各
メーカーが製造しているＩＣには、バウンダリスキャン
対応になっているものが数多くある。特に、最近のＣＰ
ＵやＰＣ周辺のＬＳＩは、ほとんどバウンダリスキャン
対応になっている。また、ＰＣＩ（パーソナルコンピュ
ータ・インターフェース）バスの規格では、ＰＣＩバス
のスロットにバウンダリスキャン用の端子が標準で用意
されており、ＰＣＩのカード又はシステムレベルでのバ
ウンダリスキャンテストが出来るようになっている。
【０００４】図５に、バウンダリスキャン方式によるテ
ストが可能な、従来の半導体集積装置の構成を示す。テ
スト専用入出力端子として、テストデータ入力端子ＴＤ
Ｉ、テストモード選択端子ＴＭＳ、テストクロック端子
ＴＣＫ、テストデータ出力端子ＴＤＯ、テストリセット
入力端子ＴＲＳＴ（負論理）の５つを備えている。
ストが可能な、従来の半導体集積装置の構成を示す。テ
スト専用入出力端子として、テストデータ入力端子ＴＤ
Ｉ、テストモード選択端子ＴＭＳ、テストクロック端子
ＴＣＫ、テストデータ出力端子ＴＤＯ、テストリセット
入力端子ＴＲＳＴ（負論理）の５つを備えている。
【０００５】この半導体集積装置において、通常の入出
力端子ＩＮＰＵＴ１〜３及びＯＵＴＰＵＴ１〜３と内部
回路８１との間には、スキャンセルＢ／Ｓがそれぞれ挿
入されている。このスキャンセルＢ／Ｓにより、入力端
子に外部から印加される信号を読み出したり、内部回路
に任意の信号を与えたり、内部回路から出力される信号
を読み出したり、出力端子に任意の信号を与えたりする
ことができる。
力端子ＩＮＰＵＴ１〜３及びＯＵＴＰＵＴ１〜３と内部
回路８１との間には、スキャンセルＢ／Ｓがそれぞれ挿
入されている。このスキャンセルＢ／Ｓにより、入力端
子に外部から印加される信号を読み出したり、内部回路
に任意の信号を与えたり、内部回路から出力される信号
を読み出したり、出力端子に任意の信号を与えたりする
ことができる。
【０００６】また、バウンダリスキャン方式において
は、いくつかのテスト命令が用意されている。半導体集
積装置の内部には、テストを制御するためのＴＡＰ（Te
st Access Port）コントロール回路や、テスト命令のデ
コード回路や、必要に応じたレジスタ群等を含むテスト
制御回路８２を備えている。クロック信号に同期してテ
ストデータ入力端子ＴＤＩからシリアルに入力されるデ
ータは、複数のスキャンセルＢ／Ｓに供給され、それぞ
れのスキャンセルＢ／Ｓを介して内部回路８１に印加さ
れる。また、テストの結果として内部回路から出力され
るデータは、それぞれのスキャンセルＢ／Ｓを介して読
み出され、クロック信号に同期してテストデータ出力端
子ＴＤＯからシリアルに出力される。
は、いくつかのテスト命令が用意されている。半導体集
積装置の内部には、テストを制御するためのＴＡＰ（Te
st Access Port）コントロール回路や、テスト命令のデ
コード回路や、必要に応じたレジスタ群等を含むテスト
制御回路８２を備えている。クロック信号に同期してテ
ストデータ入力端子ＴＤＩからシリアルに入力されるデ
ータは、複数のスキャンセルＢ／Ｓに供給され、それぞ
れのスキャンセルＢ／Ｓを介して内部回路８１に印加さ
れる。また、テストの結果として内部回路から出力され
るデータは、それぞれのスキャンセルＢ／Ｓを介して読
み出され、クロック信号に同期してテストデータ出力端
子ＴＤＯからシリアルに出力される。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
バウンダリスキャン対応の半導体集積装置においては、
分割してテストすることが可能な複数の内部回路ブロッ
ク、例えば、ブロックＡ〜Ｃを含む場合であっても、こ
れらのブロックを分割してテストすることができなかっ
た。即ち，ブロックＢのみのテストを行う場合であって
も、ブロックＡのテストのために必要なデータからブロ
ックＣのテストのために必要なデータまで順番に印加す
る必要があった。従って、テストパターン長が大きくな
ってしまい、テストに要する時間が長くかかった。
バウンダリスキャン対応の半導体集積装置においては、
分割してテストすることが可能な複数の内部回路ブロッ
ク、例えば、ブロックＡ〜Ｃを含む場合であっても、こ
れらのブロックを分割してテストすることができなかっ
た。即ち，ブロックＢのみのテストを行う場合であって
も、ブロックＡのテストのために必要なデータからブロ
ックＣのテストのために必要なデータまで順番に印加す
る必要があった。従って、テストパターン長が大きくな
ってしまい、テストに要する時間が長くかかった。
【０００８】そこで、上記の点に鑑み、本発明の目的
は、内部回路を複数のブロックに分割してバウンダリテ
ストを行うことができるような機能を組み込んだ半導体
集積装置を提供することである。
は、内部回路を複数のブロックに分割してバウンダリテ
ストを行うことができるような機能を組み込んだ半導体
集積装置を提供することである。
【０００９】
【課題を解決するための手段】以上の課題を解決するた
め、本発明に係る半導体集積装置は、複数の内部回路ブ
ロックをテストするための入力データをシリアルに供給
し、複数の内部回路ブロックから出力データをシリアル
に読み出すための直列に接続された複数のスキャンセル
群と、複数の内部回路ブロックの内の少なくとも１つに
対応するスキャンセル群の一端から第１の信号を入力
し、該スキャンセル群の他端から第２の信号を入力し、
制御信号に従って第１及び第２の信号の内の１つを出力
することにより、複数の内部回路ブロックの全部をテス
トするか一部をテストするかを選択する選択回路と、外
部から印加される信号に従って、スキャンセル群への入
力データの供給とスキャンセル群からの出力データの読
み出しを制御すると共に、選択回路に制御信号を供給す
るテスト制御回路とを具備する。
め、本発明に係る半導体集積装置は、複数の内部回路ブ
ロックをテストするための入力データをシリアルに供給
し、複数の内部回路ブロックから出力データをシリアル
に読み出すための直列に接続された複数のスキャンセル
群と、複数の内部回路ブロックの内の少なくとも１つに
対応するスキャンセル群の一端から第１の信号を入力
し、該スキャンセル群の他端から第２の信号を入力し、
制御信号に従って第１及び第２の信号の内の１つを出力
することにより、複数の内部回路ブロックの全部をテス
トするか一部をテストするかを選択する選択回路と、外
部から印加される信号に従って、スキャンセル群への入
力データの供給とスキャンセル群からの出力データの読
み出しを制御すると共に、選択回路に制御信号を供給す
るテスト制御回路とを具備する。
【００１０】ここで、テスト制御回路から供給される制
御信号に従って、複数の内部回路ブロックと複数のスキ
ャンセル群との間の接続を変更するための入出力回路
を、さらに具備しても良い。
御信号に従って、複数の内部回路ブロックと複数のスキ
ャンセル群との間の接続を変更するための入出力回路
を、さらに具備しても良い。
【００１１】また、テスト制御回路が、外部から印加さ
れるリセット信号のレベルに従って選択回路に制御信号
を供給すると共に、該リセット信号のレベルの変化に応
答してスキャンセル群にリセットパルスを供給するよう
にしても良い。
れるリセット信号のレベルに従って選択回路に制御信号
を供給すると共に、該リセット信号のレベルの変化に応
答してスキャンセル群にリセットパルスを供給するよう
にしても良い。
【００１２】以上の様に構成した本発明に係る半導体集
積装置によれば、選択回路により複数のスキャンセル群
の接続を切り換えることで、複数の内部回路ブロックの
中から一部の内部回路ブロックのみを選択してテストを
行うことができるので、半導体集積装置の一部の内部回
路ブロックのテストを行う場合に、テストに要する時間
を大幅に短縮することができる。
積装置によれば、選択回路により複数のスキャンセル群
の接続を切り換えることで、複数の内部回路ブロックの
中から一部の内部回路ブロックのみを選択してテストを
行うことができるので、半導体集積装置の一部の内部回
路ブロックのテストを行う場合に、テストに要する時間
を大幅に短縮することができる。
【００１３】
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態について説明する。
施の形態について説明する。
【００１４】図１に、本発明の一実施形態に係る半導体
集積装置の回路構成を示す。この半導体集積装置は、複
数のブロックＡ〜Ｃを含む内部回路１０と、この内部回
路１０をバウンダリスキャン方式によりテストするため
の複数のスキャンセルＢ／Ｓと、選択回路２１〜２３
と、それぞれのスキャンセルＢ／Ｓにテスト用のデータ
をシリアルに入出力するための制御を行うテスト制御回
路３０とを有している。さらに、それぞれのスキャンセ
ルＢ／Ｓには、通常使用時に信号をパラレルに入出力す
るための通常の入出力端子４０が接続されている。ま
た、テスト制御回路３０には、テスト専用入出力端子５
０が接続されている。テスト専用入出力端子５０として
は、テストデータ入力端子ＴＤＩ、テストモード選択端
子ＴＭＳ、テストクロック端子ＴＣＫ、テストデータ出
力端子ＴＤＯ、テストリセット入力端子ＴＲＳＴの５つ
を備えている。
集積装置の回路構成を示す。この半導体集積装置は、複
数のブロックＡ〜Ｃを含む内部回路１０と、この内部回
路１０をバウンダリスキャン方式によりテストするため
の複数のスキャンセルＢ／Ｓと、選択回路２１〜２３
と、それぞれのスキャンセルＢ／Ｓにテスト用のデータ
をシリアルに入出力するための制御を行うテスト制御回
路３０とを有している。さらに、それぞれのスキャンセ
ルＢ／Ｓには、通常使用時に信号をパラレルに入出力す
るための通常の入出力端子４０が接続されている。ま
た、テスト制御回路３０には、テスト専用入出力端子５
０が接続されている。テスト専用入出力端子５０として
は、テストデータ入力端子ＴＤＩ、テストモード選択端
子ＴＭＳ、テストクロック端子ＴＣＫ、テストデータ出
力端子ＴＤＯ、テストリセット入力端子ＴＲＳＴの５つ
を備えている。
【００１５】通常の入出力端子４０と内部回路１０との
間に挿入されているスキャンセルＢ／Ｓは、入力端子に
外部から印加される信号を読み出したり、内部回路１０
に任意の信号を与えたり、内部回路１０から出力される
信号を読み出したり、出力端子に任意の信号を与えたり
することができる。
間に挿入されているスキャンセルＢ／Ｓは、入力端子に
外部から印加される信号を読み出したり、内部回路１０
に任意の信号を与えたり、内部回路１０から出力される
信号を読み出したり、出力端子に任意の信号を与えたり
することができる。
【００１６】テスト制御回路３０は、テストを制御する
ためのＴＡＰ（Test Access Port）コントロール回路
や、命令のデコード回路や、必要に応じたレジスタ群
や、リセット回路３１を含んでいる。ＴＡＰコントロー
ル回路の制御の下で、クロック信号ＣＬＫに同期してテ
ストデータ入力端子ＴＤＩに入力されるデータをシリア
ルに読み込み、シリアル入力データＳＩとしてスキャン
セルＢ／Ｓに送り込む。必要な入力データの全てが送り
込まれた後に、これらの入力データは、それぞれのスキ
ャンセルＢ／Ｓから内部回路１０に印加される。また、
テストの結果として内部回路１０から出力されるデータ
は、クロック信号ＣＬＫに同期してそれぞれのスキャン
セルＢ／Ｓからシリアル出力データＳＯとして読み出さ
れ、テストデータ出力端子ＴＤＯから出力される。
ためのＴＡＰ（Test Access Port）コントロール回路
や、命令のデコード回路や、必要に応じたレジスタ群
や、リセット回路３１を含んでいる。ＴＡＰコントロー
ル回路の制御の下で、クロック信号ＣＬＫに同期してテ
ストデータ入力端子ＴＤＩに入力されるデータをシリア
ルに読み込み、シリアル入力データＳＩとしてスキャン
セルＢ／Ｓに送り込む。必要な入力データの全てが送り
込まれた後に、これらの入力データは、それぞれのスキ
ャンセルＢ／Ｓから内部回路１０に印加される。また、
テストの結果として内部回路１０から出力されるデータ
は、クロック信号ＣＬＫに同期してそれぞれのスキャン
セルＢ／Ｓからシリアル出力データＳＯとして読み出さ
れ、テストデータ出力端子ＴＤＯから出力される。
【００１７】本発明に係る半導体集積装置においては、
複数のブロックＡ〜Ｃを含む内部回路１０の全体を通常
のバウンダリスキャン方式によりテストすることもでき
るし、複数のブロックＡ〜Ｃの各々について分割してバ
ウンダリスキャン方式によりテストすることもできる。
以下では、前者を全体テストモードと呼び、後者を分割
テストモードと呼ぶ。
複数のブロックＡ〜Ｃを含む内部回路１０の全体を通常
のバウンダリスキャン方式によりテストすることもでき
るし、複数のブロックＡ〜Ｃの各々について分割してバ
ウンダリスキャン方式によりテストすることもできる。
以下では、前者を全体テストモードと呼び、後者を分割
テストモードと呼ぶ。
【００１８】全体テストモードと分割テストモードとを
切り換えるための第１の方策として、本実施形態に係る
半導体集積装置は、選択回路２１〜２３を備えている。
また、全体テストモードと分割テストモードとの切換え
は、リセット信号ＲＳＴにより制御している。
切り換えるための第１の方策として、本実施形態に係る
半導体集積装置は、選択回路２１〜２３を備えている。
また、全体テストモードと分割テストモードとの切換え
は、リセット信号ＲＳＴにより制御している。
【００１９】全体テストモードにおいては、選択回路２
１が、ブロックＣに対応する最後のスキャンセルＢ／Ｓ
からの信号を次段に出力し、選択回路２２が、ブロック
Ｂに対応する最後のスキャンセルＢ／Ｓからの信号を次
段に出力し、選択回路２３が、ブロックＡに対応する最
後のスキャンセルＢ／Ｓからの信号をテスト制御回路３
０に出力する。
１が、ブロックＣに対応する最後のスキャンセルＢ／Ｓ
からの信号を次段に出力し、選択回路２２が、ブロック
Ｂに対応する最後のスキャンセルＢ／Ｓからの信号を次
段に出力し、選択回路２３が、ブロックＡに対応する最
後のスキャンセルＢ／Ｓからの信号をテスト制御回路３
０に出力する。
【００２０】一方、分割テストモードにおいて、例えば
ブロックＢのみのテストを行う場合には、選択回路２１
が、テスト制御回路３０からの信号を次段に出力し、選
択回路２２が、ブロックＢに対応する最後のスキャンセ
ルＢ／Ｓからの信号を次段に出力し、選択回路２３が、
選択回路２２からの信号をテスト制御回路３０に出力す
る。このようにすれば、ブロックＢのテストのために必
要な入力データのみを印加して、ブロックＢの出力デー
タのみを読み出せば良いので、テストに要する時間が大
幅に短縮できる。なお、ブロックＡとＣに対する入力デ
ータは、ハイレベル又はローレベルに設定しても良い
し、オープン状態としても良い。
ブロックＢのみのテストを行う場合には、選択回路２１
が、テスト制御回路３０からの信号を次段に出力し、選
択回路２２が、ブロックＢに対応する最後のスキャンセ
ルＢ／Ｓからの信号を次段に出力し、選択回路２３が、
選択回路２２からの信号をテスト制御回路３０に出力す
る。このようにすれば、ブロックＢのテストのために必
要な入力データのみを印加して、ブロックＢの出力デー
タのみを読み出せば良いので、テストに要する時間が大
幅に短縮できる。なお、ブロックＡとＣに対する入力デ
ータは、ハイレベル又はローレベルに設定しても良い
し、オープン状態としても良い。
【００２１】全体テストモードと分割テストモードとを
切り換えるための第２の方策として、本実施形態に係る
半導体集積装置は、入出力回路１１を備えている。半導
体集積装置によっては、ブロックＢとこれに対応するス
キャンセルＢ／Ｓとの間に他の回路が介在する場合があ
る。また、ブロックＢのテストのために他のブロックに
対応するスキャンセルＢ／Ｓまで使用することが必要な
場合もある。そのような場合には、入出力回路１１によ
って、ブロックＡ〜Ｃと複数のスキャンセルＢ／Ｓとの
間の接続を変更すれば良い。
切り換えるための第２の方策として、本実施形態に係る
半導体集積装置は、入出力回路１１を備えている。半導
体集積装置によっては、ブロックＢとこれに対応するス
キャンセルＢ／Ｓとの間に他の回路が介在する場合があ
る。また、ブロックＢのテストのために他のブロックに
対応するスキャンセルＢ／Ｓまで使用することが必要な
場合もある。そのような場合には、入出力回路１１によ
って、ブロックＡ〜Ｃと複数のスキャンセルＢ／Ｓとの
間の接続を変更すれば良い。
【００２２】図２に、このような入出力回路１１の接続
例を示す。この例においては、ブロックＢの分割テスト
のために、ブロックＡに対応するスキャンセルまで使用
する。全体テストモードにおいては、入出力回路１１
が、ブロックＡに対応するスキャンセルの群６０をブロ
ックＡに接続する。一方、分割テストモードにおいて
は、入出力回路１１が、スキャンセル群６０をブロック
Ｂに接続する。これに対応して、選択回路２３が、スキ
ャンセル群６０の最後のスキャンセルをテスト制御回路
３０に接続する。
例を示す。この例においては、ブロックＢの分割テスト
のために、ブロックＡに対応するスキャンセルまで使用
する。全体テストモードにおいては、入出力回路１１
が、ブロックＡに対応するスキャンセルの群６０をブロ
ックＡに接続する。一方、分割テストモードにおいて
は、入出力回路１１が、スキャンセル群６０をブロック
Ｂに接続する。これに対応して、選択回路２３が、スキ
ャンセル群６０の最後のスキャンセルをテスト制御回路
３０に接続する。
【００２３】ところで、本実施形態においては、リセッ
ト信号ＲＳＴをテストモード制御信号として使用し、選
択回路２３や入出力回路１１に供給している。例えば、
リセット信号ＲＳＴがハイレベルのときに全体テストモ
ードとし、リセット信号ＲＳＴがローレベルのときに分
割テストモードとする。一方、スキャンセルのリセット
動作の制御のためには、リセット回路３１において、リ
セット信号ＲＳＴからリセットパルスＳＲを作成してい
る。次に、このリセット回路３１について、図３と図４
を参照しながら説明する。
ト信号ＲＳＴをテストモード制御信号として使用し、選
択回路２３や入出力回路１１に供給している。例えば、
リセット信号ＲＳＴがハイレベルのときに全体テストモ
ードとし、リセット信号ＲＳＴがローレベルのときに分
割テストモードとする。一方、スキャンセルのリセット
動作の制御のためには、リセット回路３１において、リ
セット信号ＲＳＴからリセットパルスＳＲを作成してい
る。次に、このリセット回路３１について、図３と図４
を参照しながら説明する。
【００２４】図３は、リセット回路３１の回路構成を示
している。入力されたリセット信号ＲＳＴはインバータ
７１に入力され、さらにインバータ７１の出力はインバ
ータ７２に接続される。インバータ７１と７２の出力
は、それぞれ遅延素子７３と７４を介してＤフリップフ
ロップ７５と７６のクロック端子ＣＫに接続される。Ｄ
フリップフロップ７５のクリア端子ＣＬにはインバータ
７２の出力が接続され、Ｄフリップフロップ７６のクリ
ア端子ＣＬにはインバータ７１の出力が接続されてい
る。Ｄフリップフロップ７５と７６のデータ入力端子Ｄ
は、ハイレベルに接続されている。ＡＮＤ回路７７の一
方の入力端子はインバータ７１の出力に接続され、他方
の入力端子はＤフリップフロップ７５の反転出力端子Ｘ
Ｑに接続されている。また、ＡＮＤ回路７８の一方の入
力端子はインバータ７２の出力に接続され、他方の入力
端子はＤフリップフロップ７６の反転出力端子ＸＱに接
続されている。ＡＮＤ回路７７と７８の出力はＯＲ回路
７９に接続されて、ＯＲ回路７９からリセットパルスＳ
Ｒが出力される。
している。入力されたリセット信号ＲＳＴはインバータ
７１に入力され、さらにインバータ７１の出力はインバ
ータ７２に接続される。インバータ７１と７２の出力
は、それぞれ遅延素子７３と７４を介してＤフリップフ
ロップ７５と７６のクロック端子ＣＫに接続される。Ｄ
フリップフロップ７５のクリア端子ＣＬにはインバータ
７２の出力が接続され、Ｄフリップフロップ７６のクリ
ア端子ＣＬにはインバータ７１の出力が接続されてい
る。Ｄフリップフロップ７５と７６のデータ入力端子Ｄ
は、ハイレベルに接続されている。ＡＮＤ回路７７の一
方の入力端子はインバータ７１の出力に接続され、他方
の入力端子はＤフリップフロップ７５の反転出力端子Ｘ
Ｑに接続されている。また、ＡＮＤ回路７８の一方の入
力端子はインバータ７２の出力に接続され、他方の入力
端子はＤフリップフロップ７６の反転出力端子ＸＱに接
続されている。ＡＮＤ回路７７と７８の出力はＯＲ回路
７９に接続されて、ＯＲ回路７９からリセットパルスＳ
Ｒが出力される。
【００２５】上記のように構成されたリセット回路３１
において、リセット信号ＲＳＴがハイレベルのときは、
Ｄフリップフロップ７５がクリアされて、反転出力端子
ＸＱがハイレベルになっている。リセット信号ＲＳＴが
ハイレベルからローレベルに変化すると、ＡＮＤ回路７
７の両方の入力がハイレベルとなり、リセットパルスＳ
Ｒもハイレベルとなる。Ｄフリップフロップ７５は、ク
リア状態が解除される。インバータ７１の出力が所定の
期間遅延されてＤフリップフロップ７５のクロック端子
ＣＫに印加されるので、Ｄフリップフロップ７５の反転
出力端子ＸＱがローレベルとなり、リセットパルスＳＲ
もローレベルとなる。以上の動作により、図４に示すよ
うに、リセット信号ＲＳＴがハイレベルからローレベル
に変化してから所定の期間だけ、リセットパルスＳＲが
ハイレベルとなる。また、リセット信号ＲＳＴがローレ
ベルからハイレベルに変化した場合にも、Ｄフリップフ
ロップ７６の働きにより、所定の期間だけリセットパル
スＳＲがハイレベルとなる。
において、リセット信号ＲＳＴがハイレベルのときは、
Ｄフリップフロップ７５がクリアされて、反転出力端子
ＸＱがハイレベルになっている。リセット信号ＲＳＴが
ハイレベルからローレベルに変化すると、ＡＮＤ回路７
７の両方の入力がハイレベルとなり、リセットパルスＳ
Ｒもハイレベルとなる。Ｄフリップフロップ７５は、ク
リア状態が解除される。インバータ７１の出力が所定の
期間遅延されてＤフリップフロップ７５のクロック端子
ＣＫに印加されるので、Ｄフリップフロップ７５の反転
出力端子ＸＱがローレベルとなり、リセットパルスＳＲ
もローレベルとなる。以上の動作により、図４に示すよ
うに、リセット信号ＲＳＴがハイレベルからローレベル
に変化してから所定の期間だけ、リセットパルスＳＲが
ハイレベルとなる。また、リセット信号ＲＳＴがローレ
ベルからハイレベルに変化した場合にも、Ｄフリップフ
ロップ７６の働きにより、所定の期間だけリセットパル
スＳＲがハイレベルとなる。
【００２６】
【発明の効果】以上述べた様に、本発明によれば、半導
体集積装置に含まれる複数の内部回路ブロックを分割し
てテストすることができるので、一部の内部回路ブロッ
クのみのテストを行う場合に、テストに要する時間を大
幅に短縮することができる。
体集積装置に含まれる複数の内部回路ブロックを分割し
てテストすることができるので、一部の内部回路ブロッ
クのみのテストを行う場合に、テストに要する時間を大
幅に短縮することができる。
【図１】本発明の一実施形態に係る半導体集積装置の回
路構成を示す図である。
路構成を示す図である。
【図２】本発明の一実施形態に係る半導体集積装置にお
ける入出力回路の接続例を示す図である。
ける入出力回路の接続例を示す図である。
【図３】本発明の一実施形態に係る半導体集積装置にお
けるリセット回路の回路構成を示す図である。
けるリセット回路の回路構成を示す図である。
【図４】本発明の一実施形態に係る半導体集積装置にお
けるリセットパルス及びテストモード切換えのタイミン
グを示す図である。
けるリセットパルス及びテストモード切換えのタイミン
グを示す図である。
【図５】バウンダリスキャンを用いた従来の半導体集積
装置の構成図である。
装置の構成図である。
１０ 内部回路 Ａ〜Ｃ 内部回路ブロック Ｂ／Ｓ スキャンセル １１ 入出力回路 ２１〜２３ 選択回路 ３０ テスト制御回路 ３１ リセット回路 ４０ 通常の入出力端子 ５０ テスト専用入出力端子 ＴＤＩ テストデータ入力端子 ＴＭＳ テストモード選択端子 ＴＣＫ テストクロック端子 ＴＤＯ テストデータ出力端子 ＴＲＳＴ テストリセット入力端子
Claims (3)
- 【請求項１】 複数の内部回路ブロックを有する半導体
集積装置であって、 前記複数の内部回路ブロックをテストするための入力デ
ータをシリアルに供給し、前記複数の内部回路ブロック
から出力データをシリアルに読み出すための直列に接続
された複数のスキャンセル群と、 前記複数の内部回路ブロックの内の少なくとも１つに対
応するスキャンセル群の一端から第１の信号を入力し、
該スキャンセル群の他端から第２の信号を入力し、制御
信号に従って前記第１及び第２の信号の内の１つを出力
することにより、前記複数の内部回路ブロックの全部を
テストするか一部をテストするかを選択する選択回路
と、 外部から印加される信号に従って、前記スキャンセル群
への入力データの供給と前記スキャンセル群からの出力
データの読み出しを制御すると共に、前記選択回路に制
御信号を供給するテスト制御回路と、を具備することを
特徴とする前記半導体集積装置。 - 【請求項２】 前記テスト制御回路から供給される制御
信号に従って、前記複数の内部回路ブロックと前記複数
のスキャンセル群との間の接続を変更するための入出力
回路を、さらに具備することを特徴とする請求項１記載
の半導体集積装置。 - 【請求項３】 前記テスト制御回路が、外部から印加さ
れるリセット信号のレベルに従って前記選択回路に制御
信号を供給すると共に、該リセット信号のレベルの変化
に応答して前記スキャンセル群にリセットパルスを供給
することを特徴とする請求項１又は２記載の半導体集積
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000013096A JP2001203322A (ja) | 2000-01-21 | 2000-01-21 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000013096A JP2001203322A (ja) | 2000-01-21 | 2000-01-21 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001203322A true JP2001203322A (ja) | 2001-07-27 |
Family
ID=18540738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000013096A Withdrawn JP2001203322A (ja) | 2000-01-21 | 2000-01-21 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001203322A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7225358B2 (en) | 2002-08-09 | 2007-05-29 | Renesas Technology Corp. | Semiconductor integrated circuit device having operation test function |
| JP2013061231A (ja) * | 2011-09-13 | 2013-04-04 | Ricoh Co Ltd | 集積回路及び不揮発性記憶装置書き換え方法 |
| US8468402B2 (en) | 2009-01-06 | 2013-06-18 | Renesas Electronics Corporation | Test circuit including tap controller selectively outputting test signal based on mode and shift signals |
-
2000
- 2000-01-21 JP JP2000013096A patent/JP2001203322A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7225358B2 (en) | 2002-08-09 | 2007-05-29 | Renesas Technology Corp. | Semiconductor integrated circuit device having operation test function |
| US8468402B2 (en) | 2009-01-06 | 2013-06-18 | Renesas Electronics Corporation | Test circuit including tap controller selectively outputting test signal based on mode and shift signals |
| JP2013061231A (ja) * | 2011-09-13 | 2013-04-04 | Ricoh Co Ltd | 集積回路及び不揮発性記憶装置書き換え方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070403 |