JP2004004047A

JP2004004047A - 集積回路のための入力／出力特徴付けチェーン

Info

Publication number: JP2004004047A
Application number: JP2003114517A
Authority: JP
Inventors: Peter Korger; ピーター・コルガー; Brian Schoner; ブライアン・ショーナー
Original assignee: LSI Logic Corp
Current assignee: LSI Corp
Priority date: 2002-04-18
Filing date: 2003-04-18
Publication date: 2004-01-08
Also published as: EP1357388A2; US7028238B2; EP1357388A3; US20030200045A1; TW200305727A

Abstract

【課題】集積回路の入力又は出力を特徴付ける入力／出力特徴付けレジスタを提供すること。
【解決手段】本発明による集積回路（１１）の入力／出力特徴付けレジスタ（１０）は、ノーマル・データ入力（１８）と、特徴付けデータ入力（２０）と、ラッチ制御入力、ラッチ・データ入力（４１）及びラッチ・データ出力（４２）を有するデータ・ラッチ（３０）とを含む。ノーマル・データ入力と特徴付けデータ入力とは、マルチプレクサ（３２及び３４）により、ラッチ・データ入力まで、ラッチ・データ出力と多重化される。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、集積回路に関し、更に詳しくは、集積回路の入力及び出力ピンのためのセットアップ及びホールド時間を特徴付ける方法に関する。
【０００２】
【従来の技術】
半導体集積回路は、いったん製造されると、その回路における潜在的な故障を識別するためにテストがなされることが多い。知られているテストのタイプとして、入力／出力（Ｉ／Ｏ）特徴付けがある。Ｉ／Ｏ特徴付けの間は、集積回路のそれぞれの入力に対するセットアップ及びホールド時間と、集積回路のそれぞれの出力に対する最大遅延時間とが、これらの入力及び出力におけるすべての可能性のあるトランジションについて測定される。測定された値は、所定の仕様と比較される。
【０００３】
Ｉ／Ｏ特徴付けを行う１つの方法として、集積回路ダイをテスタに結合し、このテスタが一連のパターンを、それぞれのピンにおいてそれぞれのトランジションを生じさせるように選択された集積回路の入力に与えるというものがある。しかし、通常の動作モードで稼働しているダイの入力及び出力において可能性のあるすべてのトランジションを生じさせるというのは、簡単ではないことが多い。入力又は出力を特徴付けるためには、テスタは、その入力又は出力を制御できなければならないし、それを観察できなければならない。典型的な集積回路の場合、それぞれの入力及び出力において可能性のあるすべてのトランジションを発生させることができるテスト・パターンを生じさせるには、テスト・エンジニアにとっても長時間を要するのである。また、テスト自体が、多くのテスタ時間を消費する場合が多く、これには費用がかかる。それぞれの入力及び出力において可能性のあるすべてのトランジションを生じさせるには、多数のクロック・サイクルを要する場合がありうる。
【０００４】
別のファクタがＩ／Ｏ特徴付けを更に複雑にすることも多い。テストの対象である集積回路のコアは、特徴付けプランを伴わない場合が多いのである。テスト・エンジニアが特定の設計を熟知しているとはいえない場合には、ピンを制御し観察するためのテスト・パターンの組を生じさせるのは困難なことがある。また、集積回路の設計が大規模になるにつれて、特定の信号については、集積回路内部の多くのモジュールを通過した後でなければ出力ピンにおいて観察できないことがある。集積回路設計の中には、チップの他の部分に対して非同期的に動作するポートを含むものがある。これらのポートは、特徴付けが極端に困難である。更に、集積回路設計の中には、特徴付けが本来的に困難なものも存在する。
【０００５】
Ｉ／Ｏ特徴付けの方法を改善することが望まれている。この望まれている方法は、設計の詳細について先に知識を有していることを要せずに、自動的に、入力のセットアップ及びホールド値と出力の最小及び最大遅延値とを測定するために、それぞれの入力及び出力において可能性のあるすべてのトランジションを生じさせ観測することを可能にするものでなければならない。
【０００６】
【発明の概要】
本発明のある実施例は、集積回路の入力又は出力を特徴付ける入力／出力特徴付けレジスタに関する。このレジスタは、ノーマル・データ入力と、特徴付けデータ入力と、ラッチ制御入力、ラッチ・データ入力及びラッチ・データ出力を有するデータ・ラッチとを含む。ノーマル・データ入力と特徴付けデータ入力とは、ラッチ・データ入力まで、ラッチ・データ出力と多重化される。
【０００７】
本発明の別の実施例は、集積回路の出力を特徴付ける出力特徴付け回路に関する。この出力特徴付け回路は、出力ピンと、論理回路と、複数の出力特徴付けレジスタとを含む。それぞれのレジスタは、ノーマル・データ入力と、特徴付けデータ入力と、データ・ラッチとを含む。データ・ラッチは、ラッチ制御入力と、ラッチ・データ入力と、第１の論理回路を介して出力ピンを駆動するラッチ・データ出力とを有する。それぞれのレジスタの内部では、ノーマル・データ入力と特徴付けデータ入力とが、ラッチ・データ入力まで、ラッチ・データ出力と多重化される。複数のレジスタはチェーン状に結合されており、それぞれのレジスタのラッチ・データ出力はこのチェーンにおける次のレジスタの特徴付けデータ入力に結合されている。
【０００８】
本発明の別の実施例は、集積回路への特徴付け入力のための入力特徴付け回路に関する。この入力特徴付け回路は、複数の入力ピンと、論理回路と、入力特徴付けレジスタとを含む。この入力特徴付けレジスタは、論理回路を介して第１の複数の入力ピンによって駆動されるノーマル・データ入力と、特徴付けデータ入力と、データ・ラッチとを含む。データ・ラッチは、ラッチ制御入力と、ラッチ・データ入力と、ラッチ・データ出力とを有する。ノーマル・データ入力と特徴付けデータ入力とは、ラッチ・データ入力まで、ラッチ・データ出力と多重化される。
【０００９】
【発明の実施の形態】
図１は、本発明の１つの実施例による入力／出力（Ｉ／Ｏ）特徴付けのための集積回路デザインの内部にテスト構造を構築するのに用いることができる入力／出力（Ｉ／Ｏ）特徴付けレジスタの回路図である。Ｉ／Ｏ特徴付けの間、それぞれの入力に対するセットアップ及びホールド時間とそれぞれの出力に対する最小及び最大遅延とが、可能性のあるトランジションそれぞれに対して測定される。例えば、双方向のＩ／Ｏピンは、Ｌ−Ｚ、Ｈ−Ｚ、Ｚ−Ｌ、Ｚ−Ｈ、Ｈ−Ｌ及びＬ−Ｈのトランジションに対して特徴付けなされなければならない。ここで、「Ｌ」は論理低（ロー）レベル、「Ｈ」は論理高（ハイ）レベル、「Ｚ」は高インピーダンス状態を意味する。図１に示されているＩ／Ｏ特徴付けレジスタは、任意のノーマル入力レジスタと交換することが可能である。この任意のノーマル入力レジスタは、入力ピン又は出力ピンからの論理コーン（円錐）から駆動され、集積回路デザインにおいて論理コーンを介して出力ピンを駆動し、Ｉ／Ｏ経路遅延を著しく歪ませることなく、入力及び出力に制御可能性と観察可能性とを与える。このデザインに、追加的なレジスタを加える必要はない。集積回路デザインが走査テストのための「走査可能な」レジスタを用いて既に構築されている場合には、これらの走査可能なレジスタは、Ｉ／Ｏデータ経路に少しの遅延も加えることなくＩ／Ｏ特徴付けレジスタと交換することができる。というのは、走査テストのためのデータ経路に配置されているマルチプレクサを、Ｉ／Ｏ構築（コンフィギュレーション）のために用いられるものと共用できるからである。
【００１０】
図１に示されている例では、Ｉ／Ｏ特徴付けレジスタ１０は、出力バッファ１２と出力ピン１４とを駆動する集積回路１１上の出力レジスタとして用いられている。レジスタ１０は、クロック入力１６（「ＣＬＫ」というラベル付き）と、ノーマル・データ入力１８（「ＮＯＲＭＡＬ＿ＩＮＰＵＴ」というラベル付き）と、特徴付けデータ入力２０（「ＣＨＡＲ＿ＩＮ」というラベル付き）と、特徴付けシフト・イネーブル入力２２（「ＣＨＡＲ＿ＥＮＡＢＬＥ」というラベル付き）と、特徴付け選択入力２４（「ＣＨＡＲ＿ＳＥＬＥＣＴ」というラベル付き）と、データ出力２６と、特徴付けデータ出力（「ＣＨＡＲ＿ＯＵＴ」というラベル付き）とを含んでいる。Ｉ／Ｏ特徴付けレジスタ１０は、更に、内部データ・ラッチ３０と、内部マルチプレクサ３２及び３４とを含んでいる。
【００１１】
データ・ラッチ３０は、ラッチ制御入力４０と、ラッチ・データ入力４１と、ラッチ・データ出力４２とを有する。ある実施例では、データ・ラッチ３０は、Ｄタイプのフリップフロップを含む。しかし、適切であれば他の任意のラッチ回路を用いることができる。ラッチ制御入力４０は、クロック入力１６に結合されている。ラッチ・データ入力４１は、マルチプレクサ３４の出力４３に結合されている。ラッチ・データ出力４２は、データ出力２６と特徴付けデータ出力２８とに結合されている。データ出力２６は、出力バッファ１２の入力に結合されており、この入力が出力ピン１４を駆動する。
【００１２】
マルチプレクサ３２は、データ入力５０及び５１と、データ出力５２と、制御（又は「選択」）入力５３とを含む。データ入力５０はラッチ・データ出力４２に結合され、データ入力５１は特徴付けデータ入力２０に結合されている。データ出力５２は、マルチプレクサ３４のデータ入力６０に結合されている。制御入力５３は、特徴付けシフト・イネーブル入力２２に結合されている。マルチプレクサ３２は、従って、特徴付けデータ入力２０から新たなデータをシフト・インし、又は、ラッチ・データ出力４２からの古いデータを、特徴付けシフト・イネーブル入力２２における論理レベルの関数としてマルチプレクサ３４の入力にフィードバックする。マルチプレクサ３２の出力は、「特徴付けデータ・ノード」と称することができる。
【００１３】
同様に、マルチプレクサ３４は、データ入力６０及び６１と、データ出力４３と、制御（又は「選択」）入力６３とを含む。データ入力６１は、レジスタ１０のノーマル・データ入力１８に結合されている。データ出力４３は、ラッチ・データ入力４１に結合されている。制御入力６３は、特徴付け選択入力２４に結合されている。マルチプレクサ３４は、マルチプレクサ３２からの特徴付けデータか又はノーマル・データ入力１８からのノーマル・データかのいずれかを、特徴付け選択入力２４上の論理レベルの関数としてラッチ３０に結合する。
【００１４】
現実の実装例においては、レジスタ１０は、相互に接続されて「特徴付けチェーン」を形成している複数の類似するレジスタの中の１つである。ここで、ある１つのレジスタの特徴付けデータ出力２８は、チェーンの中の次のレジスタの特徴付けデータ入力２０に結合されている。チェーンの中の第１のレジスタの特徴付けデータ入力２０とチェーンの中の最後のレジスタの特徴付けデータ出力２８とは、集積回路１１上に位置する又は集積回路１１の外部にある制御回路に結合される。チェーンにおけるそれぞれの特徴付けレジスタ１０は、デザインにおける伝統的な出力レジスタの代わりとなり、出力ピン１４のそれぞれに対する更なる制御と観察可能性とを与える。
【００１５】
特徴付けレジスタ１０は、次の表１に示すような３つの動作モードを有している。この表１において、「０」は論理ロー・レベルを、「１」は論理ハイ・レベルを、「Ｘ」は「ドントケア条件」を表している。
【００１６】
【表１】

【００１７】
ノーマル（通常）動作の間は、ＣＨＡＲ＿ＳＥＬＥＣＴは「０」であり、これにより、マルチプレクサ３４はノーマル・データ入力１８上のデータをデータ・ラッチ３０に結合する。ノーマル・データ入力１８は、内部論理回路に結合され、集積回路１１の通常の機能を実現する。このモードでは、Ｉ／Ｏ特徴付けレジスタ１０は、出力ピン１４を駆動するノーマル出力レジスタとして動作する。ノーマル出力データ経路にマルチプレクサ３４を導入しても、ラッチ３０のデータ入力４１における追加的な遅延は、ほんの僅かしか生じない。しかし、集積回路１１が走査可能なレジスタを用いて既に構成されている場合には、データ入力４１に対する追加的な遅延は存在しない。マルチプレクサ３４は、走査テストとＩ／Ｏコンフィギュレーションとの間で共用することができる。例えば、レジスタ１０を修正し、特徴付けチェーンを走査チェーンとして用いることによって、走査テストとＩ／Ｏコンフィギュレーションとの両方を実行することができる。走査制御は、ＣＨＡＲ＿ＥＮＡＢＬＥと類似の走査イネーブルであるＳＣＡＮ＿ＥＮＡＢＬＥ（図示せず）との論理ＯＲをマルチプレクサの選択入力５３に与え、ＣＨＡＲ＿ＳＥＬＥＣＴとＳＣＡＮ＿ＥＮＡＢＬＥとの論理ＯＲをマルチプレクサの選択入力６３に与えることによって、追加することができる。このように、走査可能なフリップフロップを有するデザインと比較して、ラッチ３０のノーマル入力１８とデータ入力４１との間のデータ経路に、追加的な回路要素が追加されることはない。これは、マルチプレクサ３４を、走査テストとＩ／Ｏコンフィギュレーションとの間で共用することができるからである。
【００１８】
シフト・チェーン・モードでは、複数のデータ値で構成される１つのパターン又は連続的なパターンを、チェーン内部の特徴付けレジスタの中にシフトさせて、出力ピンにおける特定のトランジションを強制することができる。このモードでは、マルチプレクサ３２は特徴付けデータ入力２０におけるデータ値をマルチプレクサ３４の入力６０に結合し、マルチプレクサ３４は、これらの値をラッチ３０に結合する。パターンがデータ・ラッチ３０の中にシフトされると、外部テスタは、出力ピンにおけるトランジションをモニタすることができる。
【００１９】
ホールド値モードでは、マルチプレクサ３２及び３４は、ラッチ・データ出力４２の値をラッチ・データ入力４１にフィードバックし、それによって、データ・ラッチ３０は後続のクロック・サイクルの間その値を保持する。例えば、ある特徴付けチェーンにおけるＩ／Ｏ特徴付けレジスタを用いると、別の特徴付けチェーンのテストの間、両方のチェーンが同じクロック信号によってクロックされているときでも、選択された値を保持することができる。
【００２０】
集積回路の入力及び出力は、どのタイプでも、図１に示されているような特徴付けチェーンに追加して、その入力又は出力への制御可能性及び／又は観察可能性を追加することができる。特定の集積回路では、入力、出力及び複数のクロック領域に対して、複数の特徴付けチェーンがありうる。これらのチェーンは、相互に独立である場合もあるし、又は、相互に関係付けることもできる。例えば、それぞれのチェーンは、それ自身の特徴付け選択及び特徴付けイネーブル入力の組を有することができるし、又は、これらの入力は、別個の制御が要求されていない場合であれば複数のチェーンで共用することもできる。特徴付けチェーンが集積回路の全体に矛盾なく適用される場合には、入力及び出力ピンそれぞれを切り換えるテスト・パターンを作成し結果的に生じる遅延を観察するというタスクは、非常に容易になり、自動化が可能である。
【００２１】
図２は、本発明のある実施例による出力特徴付けチェーンの一例をより詳細に図解する回路図である。集積回路１００は、出力特徴付けレジスタ１０２、１０４及び１０６とスペーシング・レジスタ１０８及び１１０とによって形成される特徴付けチェーン１０１を含む。集積回路１００は、更に、論理回路１１２及び１１４と、トライステート出力バッファ１１６と、出力ピン１１８とを含む。本発明のある実施例では、出力ピン１１８を駆動するそれぞれの出力レジスタは、図１に示されているレジスタ１０と類似する出力コンフィギュレーション・レジスタとして構成される。出力ピン１１８を駆動するレジスタの組は、「出力グループ」として知られている。それぞれの出力レジスタは、１又は複数の出力グループの一部でありうる。
【００２２】
出力特徴付けレジスタ１０２、１０４及び１０６のそれぞれは図１に示されたレジスタ１０に類似しているから、図１のレジスタ１０に対して用いられたのと同じ参照番号が、その入力及び出力に対して用いられている。単純化のために、それぞれのレジスタの特徴付けシフト・イネーブル入力２２と特徴付けイネーブル入力２４とは、図２には示されていない。
【００２３】
特徴付けレジスタ１０２、１０４及び１０６のノーマル・データ入力１８は、集積回路１００の内部論理回路（図示せず）に結合され、この回路の通常の論理機能を実行する。クロック入力１６は、クロック発生器１２０によって提供されるクロック信号ＣＬＫに結合される。クロック発生器１２０は、集積回路１００に対して内部的でも外部的でもありうる。
【００２４】
論理回路１１２は出力特徴付けレジスタ１０２及び１０４のデータ出力２６によって駆動され、論理回路１１４は出力特徴付けレジスタ１０６のデータ出力２６によって駆動される。論理回路１１４の出力は、トライステート出力バッファ１１６のデータ入力に結合される。論理回路１１４の出力は、出力バッファ１１６のトライステート制御入力に結合される。バッファ１１６の出力は、出力ピン１１８に結合される。
【００２５】
出力特徴付けレジスタ１０２、１０４及び１０６それぞれの特徴付けデータ出力２８は、チェーン１０１における次に継続する出力特徴付けレジスタの特徴付けデータ入力２０に結合される。スペーシング・レジスタ１０８及び１１０は、チェーン１０１に沿って、出力特徴付けレジスタ１０２、１０４及び１０６のそれぞれの間に結合されている。スペーシング・レジスタ１０８及び１１０それぞれのデータ入力は、チェーン１０１における直前の出力特徴付けレジスタの特徴付けデータ出力２８に結合される。スペーシング・レジスタ１０８及び１１０それぞれのデータ出力は、チェーン１０１における直後の出力特徴付けレジスタの特徴付けデータ入力に結合される。
【００２６】
スペーシング・レジスタ１０８及び１１０は、特定の出力グループ内部で連続する出力特徴付けレジスタを回避するために挿入される。これによって、潜在的に、チェーン１０１が、レジスタ１０２、１０４及び１０６の第１のパターンからこれらのレジスタの第２のパターンへの可能性のあるすべてのトランジション（変化）をテストすることが可能になる。例えば、レジスタ１０２、１０４及び１０６におけるパターン「０００」から「１１１」へのトランジションをテストすることが可能である。スペーシング・レジスタ１０８及び１１０が存在しないと、このトランジションは、１つのクロック・サイクルから次のクロック・サイクルへ可能ではない。トランジションがテストされると、レジスタ１０２、１０４及び１０６からピン１１８への最小及び最大遅延を外部テスタによって測定することが可能である。これらの測定は、この集積回路に対する所定の仕様と比較することができる。集積回路におけるすべての出力ピンを同様の方法でテストすることができる。
【００２７】
集積回路１００において面積と電力とを節約するため、１つの出力グループからのスペーシング・レジスタを、別の入力又は出力グループのための入力又は出力特徴付けレジスタとして用いることができる。唯一の制約は、それぞれの出力グループにおける特徴付けレジスタが適切なスペーシング・レジスタと交互になっているのが好ましいということだけである。例えば、スペーシング・レジスタ１０８及び１１０は、論理回路１２２と出力バッファ１２４と出力ピン１２６と（すべて点線で示されている）を駆動する出力グループのための特徴付けレジスタとして用いることができる。この実施例では、スペーシング・レジスタ１０８及び１１０は、図１に示されているレジスタ１０と類似している。それぞれが、チェーン１０１の先行するレジスタの特徴付け出力に結合された特徴付けデータ入力と、チェーン１０１の直後のレジスタの特徴付け入力に結合された特徴付けデータ出力と、集積回路１００内の内部論理回路に結合されたノーマル・データ入力（図示せず）とを有することになる。別の実施例では、スペーシング・レジスタ１０８及び１１０は、基本的なＤタイプのフリップフロップで形成されている。
【００２８】
図３は、本発明の１つの実施例による入力特徴付けチェーンを有する集積回路の回路図である。集積回路２００は、入力ピン２０１、２０２及び２０３と、入力バッファ２０５、２０６及び２０７と、論理回路２１０及び２１２と、入力特徴付けレジスタ２１４及び２１６とを含む。レジスタ２１４及び２１６は、図１に示されているレジスタ１０と類似しており、同じ又は類似の入力及び出力を示す際には、同じ参照番号が用いられている。レジスタ２１４のノーマル・データ入力１８は、入力バッファ２０５及び２０６それぞれと論理回路２１０とを介して、入力ピン２０１及び２０２によって駆動される。同様に、レジスタ２１６のノーマル・データ入力１８は、入力バッファ２０７と論理回路２１２とを介して、入力ピン２０３によって駆動される。レジスタ２１４及び２１６は、相互に結合され、入力特徴付けチェーン２２０を形成している。ここで、レジスタ２１４の特徴付けデータ出力２８はレジスタ２１６の特徴付けデータ入力に結合されている。レジスタ２１４及び２１６のクロック入力１６は、クロック発生器２２２によって提供されるクロック信号ＣＬＫに結合される。
【００２９】
図３には示されていないが、レジスタ２１４及び２１６は、それぞれが、図１に示されている入力２２及び２４と類似の特徴付けシフト・イネーブル入力と特徴付け選択入力とを更に含んでいる。それぞれの入力２２は、特徴付けチェーン２２の内部で、他方の入力２２に結合されている。同様に、チェーン２２０におけるそれぞれの入力２４はそのチェーンの他方の入力２４に結合され、入力２２及び２４はオンチップ又はオフチップいずれかの適切な制御回路によって制御される。
【００３０】
入力特徴付けレジスタ２１４及び２１６は、次の表２に示すように、３つの動作モードを有している。
【００３１】
【表２】

【００３２】
通常（ノーマル）動作モードでは、論理回路２１０及び２１２の出力で提供されるデータ値は、レジスタ２１４及び２１６において、ＣＬＫの次のエッジでラッチされ、これらの値はデータ出力２６に与えられる。このモードでは、レジスタ２１４及び２１６は、ノーマル入力レジスタとして機能する。シフト・チェーン・モードでは、それぞれのレジスタ２１４及び２１６の特徴付けデータ入力２０に提供されるデータ値は、ＣＬＫの次のエッジでラッチされ、データ出力２６に与えられる。シフト・チェーン・モードは、ラッチされた値をチェーンの中へシフトする又はチェーンの外へシフトするのに用いることができる。ラッチ値モードでは、出力２６におけるデータ値は、レジスタ２１４及び２１６の内部データ・ラッチにフィードバックされ、それにより、出力２６におけるデータ値は、次のクロック・サイクルの間、同一の値に保持される。ラッチ値モードは、ある特徴付けチェーンにおける選択された値を、他の特徴付けチェーンのテストの間、保持しておくのに用いることができる。
【００３３】
入力特徴付けチェーン２２０により、外部テスタが、チェーン２２０におけるレジスタを駆動する入力ピンに関するセットアップ及びホールド時間を測定することが可能になる。例えば、テスタは、ある入力ピンにおける新たな論理状態が次のクロック・エッジにおいて対応の入力特徴付けレジスタによってキャプチャされるためにはその入力ピンが予めどの程度の時間だけトグルされなければならないかを測定することができる。このテストは、それぞれのピンにおいて可能性のあるすべてのトランジション（変化）に対して実行されなければならない。テスタは、入力ピンに対して一連のテスト・パターンを与え、それぞれのトランジションの後に、入力特徴付けレジスタがクロックされ、レジスタに記憶されている結果値がチェーン２２０の外へシリアルにシフトされる。ある実施例では、入力レジスタのデータ入力への一次入力からの直接経路を有する集積回路２００におけるすべてのフリップフロップは、入力特徴付けレジスタとして構成されている。
【００３４】
集積回路２００は、更に、１又は複数の出力特徴付けチェーン２３０を含む場合がある。図３に示されているそのような例では、出力特徴付けチェーン２３０は、データ出力２６を有する出力特徴付けレジスタ２３２及び２３４を含み、この出力が、論理回路２１０の一部を駆動する。出力チェーン２３０は、入力チェーン２２０とは独立である、従って、出力チェーン２３０は、ラッチ値モードで、希望する場合には、入力値が入力チェーン２２０にラッチされる前に、レジスタ２３２及び２３４の状態を設定（セット）しホールドするのに用いることができる。集積回路２００が双方向性ピンを含む場合には、これらの双方向性ピンは、入力及び出力の別個のテストを必要とする。よって、１回のテストでは入力及び出力両方についての遅延を測定することができず、出力チェーン２３０は、入力テストの間は自由な状態となる。このような融通性により、テスト・パターンの発生が単純化され、特徴付けレジスタ２１４への入力のより単純化された制御が可能となる。
【００３５】
図３に示された例では、入力特徴付けレジスタ２１４及び２１６は、内部的なクロック・レジスタである。というのは、これらのレジスタは、集積回路上で発生されるクロック信号ＣＬＫによってクロックされるからである。図４は、本発明の１つの実施例による外部的にクロックされる入力レジスタを有する集積回路３００の一部を図解している回路図である。同じ又は類似の要素については、図３で用いられていたのと同じ参照番号が、図４でも用いられている。単純化のために、入力ピン２０３と、入力バッファ２０７と、論理回路２１２と、入力特徴付けレジスタ２１６とは、示されていない。
【００３６】
図４に示されている例では、入力特徴付けレジスタ２１４のクロック入力１６は、通常（ノーマル）動作の間は、内部クロック信号ＣＬＫによってクロックされない。そうでなく、入力バッファ３１２及び３１３と論理回路３１４とに結合された入力ピン３１０及び３１１に与えられる外部信号によってクロックされるのである。論理回路３１４の出力は、マルチプレクサ３１８の第１のデータ入力３２０に結合されている。クロック信号ＣＬＫは、マルチプレクサ３１８の第２のデータ入力３２２に結合される。マルチプレクサ３１８の出力３２４は、入力特徴付けレジスタ２１４のクロック入力１６に結合される。
【００３７】
この構成において、入力特徴付けレジスタ２１４のクロック入力１６が多重化される。ノーマル動作モードとラッチ値動作モードでは、クロック信号は入力ピン３１０及び３１１から与えられる。シフト・チェーン・モードでは、内部クロック信号ＣＬＫが用いられる。
【００３８】
図５は、外部的にクロックされる入力レジスタと内部的にクロックされる入力特徴付けチェーンとを有する集積回路の回路図である。この場合にも、同じ又は類似の構成要素については、図３及び図４で用いられたのと同じ参照番号が、図５でも用いられている。この実施例では、伝統的な入力レジスタ３５０を用いて、論理回路２１０からの入力信号を登録（レジスト）している。入力レジスタ３５０は、例えば、Ｄタイプのフリップフロップを含みうる。レジスタ３５０は、論理回路３１０の出力に結合されたデータ入力３５２と、論理回路３１４の出力に結合されたクロック入力３５４と、入力特徴付けレジスタ２１４のノーマル・データ入力１８に結合されたデータ出力３５６とを有する。ノーマル・データ出力３５６は、また、入力レジスタ３５０を介して通常はデータを受け取るコア論理要素（図示せず）に結合される。入力レジスタ３５０は外部論理信号によってクロックされる状態が継続し、入力特徴付けレジスタ２１４は３つの動作モードのそれぞれにおいて内部クロック信号ＣＬＫによってクロックされる。これにより、デザイン経路にラッチが加えられることになるが、テストはより単純になり、デザインに入ってくるクロックに対して何らの変更も与えない。
【００３９】
上述の実施例に示されているようなＩ／Ｏ特徴付けレジスタを用いることにより、２つのフェーズでのＩ／Ｏ特徴付けを実行することができる。出力はあるテストを用いてチェックでき、入力は別のテストを用いてチェックできる。入力テストに関しては、集積回路において高インピーダンスのテスト・ピンを用いることによって、又は、双方向出力を駆動する出力特徴付けチェーンに必要な値を提供することによって、双方向出力に高インピーダンス状態を強制することができる。これら２つのテストを組み合わせることにより、双方向出力の完全な特徴付けが可能になるはずである。また、アナログ回路からの出力を、集積回路における任意の他の出力のように、出力特徴付けチェーンに接続することができる。任意の値又は値の間のトランジション（変化）をテストすることができる。
【００４０】
Ｉ／Ｏ特徴付けレジスタは、任意の適切な方法で制御することができる。例えば、レジスタを集積回路のテスト・ピンに結合して、外部制御回路によって制御されるようにすることもできる。あるいは、集積回路上のハードウェア・ビルトイン・セルフテスト（ＢＩＳＴ）回路を用いて、出力特徴付けチェーンの出力ピンをトグル（切り換える）こともできる。しかし、内部ＢＩＳＴ回路は、入力をテストしている間は、入力特徴付けチェーンの制御に関してはうまく機能しないことがありうる。Ｉ／Ｏ特徴付けチェーンを制御する別の方法としては、中央チップ・コントローラとグローバル・バスとを用いるという方法がある。この場合、グローバル・バスは、Ｉ／Ｏ特徴付けレジスタのそれぞれに接続される。コントローラは、パターンを容易に書き込みし、制御信号をそれぞれのチェーンに送り、出力を切り換え、入力を読み取ることができる。中央コントローラを用いることで、個々のチェーンが相互に接続されている必要はない。チェーンは、小型であればそれだけ制御が容易であり、特徴付けパターンは非常にモジュール的になる。
【００４１】
本発明によるＩ／Ｏ特徴付けレジスタは、複数のクロック領域と共に用いることも容易である。複数のクロック領域は、複数の特徴付けチェーンを用いて扱うことができるし、又は、クロック領域の間の境界を特別の回路を用いて処理することもできる。
【００４２】
特徴付けチェーンが集積回路デザインの中にいったん挿入されると、テスト・パターンの作成が比較的容易になる。例えば、出力チェーンを介して送られる擬似ランダム・パターンを用いて、ほとんどの出力を正確に特徴付けることもできる。モジュール・デザイナは、入力特徴付けのセットアップのための値の組を特定する必要がある。これがいったんなされれば、入力の擬似ランダム・パターンが、ほとんどの入力を正確に特徴付けることができる。
【００４３】
以上で説明した図面に示されたものと類似の特徴付けチェーンを用いれば、すべてのＩ／Ｏを容易に特徴付けることができる。結果的に得られる特徴付けベクトルは、対応する機能ベクトルよりもはるかに短くすることができる。すべてのＩ／Ｏは、同じ技術によって特徴付けされる。この方法を用いたＩ／Ｏのためのテスタのセットアップは常に同じであり、それによって、テストをテスト・エンジニアにとってはるかに容易なものにすることができる。チップに新たなモジュールとＩ／Ｏとを追加することは比較的容易であり、特徴付けされたモジュールを他のデザインにおいて用いるのも容易である。更に、この方法に従えば、モジュール・デザイナがテスト不可能なピンを作成する可能性が減少する。
【００４４】
以上では、本発明を好適な実施例を参照しながら説明したが、この技術分野の当業者であれば、本発明の精神及び範囲から離れることなく形態及び詳細において変更が可能であることを理解するはずである。なお、この出願でもちいている「結合」という用語は、直接的な接続と１又は複数の中間的な成分を介する接続との両方を意味する。
【図面の簡単な説明】
【図１】本発明のある実施例による入力／出力（Ｉ／Ｏ）特徴付けレジスタの回路図である。
【図２】本発明のある実施例による出力特徴付けチェーンを有する集積回路の一部を図解する回路図である。
【図３】本発明の別の実施例による内部クロック式入力特徴付けチェーンを有する集積回路の一部を図解する回路図である。
【図４】本発明の別の実施例による外部クロック式入力特徴付けチェーンを有する集積回路の一部を図解する回路図である。
【図５】本発明の別の実施例による外部クロック式入力レジスタと内部クロック式入力特徴付けチェーンとを有する集積回路の一部を図解する回路図である。

Claims

集積回路の入力又は出力を特徴付ける特徴付けレジスタであって、
ラッチ制御入力、ラッチ・データ入力及びラッチ・データ出力を有するデータ・ラッチと、
ノーマル・データ入力と、
特徴付けデータ入力と、
を備えており、前記ノーマル・データ入力と前記特徴付けデータ入力とは、前記ラッチ・データ入力まで前記ラッチ・データ出力と多重化されていることを特徴とする特徴付けレジスタ。
請求項１記載の特徴付けレジスタにおいて、
特徴付けシフト・イネーブル入力であって、前記特徴付けデータ入力と前記ラッチ・データ出力とは、この特徴付けシフト・イネーブル入力の関数として、特徴付けデータ・ノードまで多重化されている特徴付けシフト・イネーブル入力と、
特徴付け選択入力であって、前記特徴付けデータ・ノードと前記ノーマル・データ入力とは、この特徴付けシフト選択入力の関数として、前記ラッチ・データ入力まで多重化されている特徴付け選択入力と、
を更に備えていることを特徴とする特徴付けレジスタ。
請求項２記載の特徴付けレジスタにおいて、
前記ラッチ・データ出力に結合された第１の入力、前記特徴付けデータ入力に結合された第２の入力、前記特徴付けデータ・ノードに結合された出力及び前記特徴付けシフト・イネーブル入力に結合された制御入力を有する第１のマルチプレクサと、
前記ノーマル・データ入力に結合された第１の入力、前記特徴付けデータ・ノードに結合された第２の入力、前記ラッチ・データ入力に結合された出力及び前記特徴付け選択入力に結合された制御入力を有する第２のマルチプレクサと、
を更に備えていることを特徴とする特徴付けレジスタ。
集積回路の出力を特徴付ける出力特徴付け回路であって、
第１の出力ピンと、
前記集積回路の上の第１の論理回路と、
第１の複数の特徴付けレジスタであって、それぞれが、
ノーマル・データ入力と、
特徴付けデータ入力と、
ラッチ制御入力、ラッチ・データ入力及び前記第１の論理回路を介して前記第１の出力ピンを駆動するラッチ・データ出力を有するデータ・ラッチと、
を備えている第１の複数の特徴付けレジスタと、
を備えており、前記ノーマル・データ入力と前記特徴付けデータ入力とは、前記ラッチ・データ入力まで前記ラッチ・データ出力と多重化されており、
前記第１の複数の特徴付けレジスタは、チェーン状に結合され、それぞれの特徴付けレジスタのラッチ・データは前記チェーンにおける次の特徴付けレジスタの特徴付けデータ入力に結合されていることを特徴とする出力特徴付け回路。
請求項４記載の出力特徴付け回路において、それぞれの特徴付けレジスタは、
特徴付けシフト・イネーブル入力であって、当該特徴付けレジスタの前記特徴付けデータ入力と前記ラッチ・データ出力とは、この特徴付けシフト・イネーブル入力の関数として、当該特徴付けレジスタの特徴付けデータ・ノードまで多重化されている特徴付けシフト・イネーブル入力と、
特徴付け選択入力であって、当該特徴付けレジスタの前記特徴付けデータ・ノードと前記ノーマル・データ入力とは、当該特徴付けレジスタのこの特徴付け選択入力の関数として、前記ラッチ・データ入力まで多重化されている特徴付け選択入力と、
を更に備えており、前記第１の複数の特徴付けレジスタの前記特徴付けシフト・イネーブル入力は相互に結合されており、前記第１の複数の特徴付けレジスタの前記特徴付け選択入力は相互に結合されていることを特徴とする出力特徴付け回路。
請求項５記載の出力特徴付け回路において、それぞれの特徴付けレジスタは、
前記ラッチ・データ出力に結合された第１の入力、前記特徴付けデータ入力に結合された第２の入力、前記特徴付けデータ・ノードに結合された出力及び前記特徴付けシフト・イネーブル入力に結合された制御入力を有する第１のマルチプレクサと、
前記ノーマル・データ入力に結合された第１の入力、前記特徴付けデータ・ノードに結合された第２の入力、前記ラッチ・データ入力に結合された出力及び前記特徴付け選択入力に結合された制御入力を有する第２のマルチプレクサと、
を更に備えていることを特徴とする出力特徴付け回路。
請求項４記載の出力特徴付け回路において、
複数のスペーシング・レジスタを更に備えており、それぞれのスペーシング・レジスタは、前記チェーンにおいて、前記特徴付けレジスタのそれぞれのラッチ・データ出力と前記チェーンにおける次の特徴付けレジスタの特徴付けデータ入力との間に結合されていることを特徴とする出力特徴付け回路。
請求項７記載の出力特徴付け回路において、
第２の出力ピンと、
第２の論理回路と、
前記複数のスペーシング・レジスタによって形成された第２の複数の特徴付けレジスタであって、それぞれが、
ノーマル・データ入力と、
特徴付けデータ入力と、
ラッチ制御入力、ラッチ・データ入力及び前記第２の論理回路を介して前記第２の出力ピンを駆動するラッチ・データ出力を有するデータ・ラッチと、
を備えている第２の複数の特徴付けレジスタと、
を備えており、当該特徴付けレジスタの前記ノーマル・データ入力と前記特徴付けデータ入力とは、当該特徴付けレジスタの前記ラッチ・データ入力まで当該特徴付けレジスタの前記ラッチ・データ出力と多重化されており、
前記第２の複数の特徴付けレジスタのそれぞれの前記ラッチ・データ出力は、前記チェーンにおける前記第１の複数の特徴付けレジスタの次の後続の特徴付けレジスタの前記特徴付けデータ入力に結合されており、
前記第２の複数の特徴付けレジスタのそれぞれの前記特徴付けデータ入力は、前記チェーンにおける前記第１の複数の特徴付けレジスタの直前の特徴付けレジスタの前記ラッチ・データ出力に結合されていることを特徴とする出力特徴付け回路。
請求項４記載の出力特徴付け回路において、前記第１の複数の特徴付けレジスタは、前記第１の出力ピンを駆動する前記集積回路におけるすべての特徴付けレジスタを備えていることを特徴とする出力特徴付け回路。
集積回路への入力を特徴付ける入力特徴付け回路であって、
第１の複数の入力ピンと、
論理回路と、
前記論理回路を介して前記第１の複数の入力ピンによって駆動されるノーマル・データ入力と、特徴付けデータ入力と、ラッチ制御入力、ラッチ・データ入力及びラッチ・データ出力を有するデータ・ラッチとを備えている第１の入力特徴付けレジスタと、
を備えており、前記ノーマル・データ入力と前記特徴付けデータ入力とは前記ラッチ・データ入力まで前記ラッチ・データ出力と多重化されていることを特徴とする入力特徴付け回路。
請求項１０記載の特徴付けレジスタにおいて、前記第１の入力特徴付けレジスタは、
特徴付けシフト・イネーブル入力であって、前記特徴付けデータ入力と前記ラッチ・データ出力とは、この特徴付けシフト・イネーブル入力の関数として、特徴付けデータ・ノードまで多重化されている、特徴付けシフト・イネーブル入力と、
特徴付け選択入力であって、前記特徴付けデータ・ノードと前記ノーマル・データ入力とは、この特徴付けシフト選択入力の関数として、前記ラッチ・データ入力まで多重化されている、特徴付け選択入力と、
を更に備えていることを特徴とする入力特徴付け回路。
請求項１１記載の入力特徴付け回路において、前記第１の入力特徴付けレジスタは、
前記ラッチ・データ出力に結合された第１の入力、前記特徴付けデータ入力に結合された第２の入力、前記特徴付けデータ・ノードに結合された出力及び前記特徴付けシフト・イネーブル入力に結合された制御入力を有する第１のマルチプレクサと、
前記ノーマル・データ入力に結合された第１の入力、前記特徴付けデータ・ノードに結合された第２の入力、前記ラッチ・データ入力に結合された出力及び前記特徴付け選択入力に結合された制御入力を有する第２のマルチプレクサと、
を更に備えていることを特徴とする入力特徴付け回路。
請求項１０記載の入力特徴付け回路において、
前記第１の複数の入力ピンを含む第２の複数の出力ピンと、
前記第１の入力特徴付けレジスタを含む複数の入力特徴付けレジスタであって、それぞれが、
前記論理回路を介して前記第２の複数の入力ピンのある組によって駆動されるノーマル・データ入力と、
特徴付けデータ入力と、
ラッチ制御入力、ラッチ・データ入力及びラッチ・データ出力を有するデータ・ラッチと、
を備えている複数の入力特徴付けレジスタと、
を更に備えており、前記ノーマル・データ入力と当該入力特徴付けレジスタの前記特徴付けデータ入力とは、当該入力特徴付けレジスタの前記ラッチ・データ入力まで当該入力特徴付けレジスタの前記ラッチ・データ出力と多重化されており、
前記複数の入力特徴付けレジスタは、チェーン状に結合され、それぞれの入力特徴付けレジスタのラッチ・データは前記チェーンにおける次の入力特徴付けレジスタの特徴付けデータ入力に結合されていることを特徴とする入力特徴付け回路。
請求項１０記載の入力特徴付け回路において、
前記集積回路上にあり、前記第１の入力特徴付けレジスタの前記ラッチ制御入力に直接に結合された内部クロック出力を有するクロック発生器を更に備えていることを特徴とする入力特徴付け回路。
請求項１０記載の入力特徴付け回路において、
前記集積回路へのクロック入力ピンと、
前記集積回路上にあり、内部クロック出力を有するクロック発生器であって、前記クロック入力ピンと前記内部クロック出力とは、前記第１の入力特徴付けレジスタの前記ラッチ制御入力まで多重化されている、クロック発生器と、
を更に備えていることを特徴とする入力特徴付け回路。
請求項１０記載の入力特徴付け回路において、
前記集積回路上にあり、前記第１の入力特徴付けレジスタの前記ラッチ制御入力に結合された内部クロック出力を有するクロック発生器と、
前記集積回路へのクロック入力ピンと、
ノーマル・データ・レジスタであって、前記論理回路を介して前記第１の複数の入力ピンによって駆動されるデータ入力と、前記第１の入力特徴付けレジスタの前記ノーマル・データ入力に結合されたデータ出力と、前記クロック入力ピンに結合されたクロック入力とを備えているノーマル・データ・レジスタと、
を備えていることを特徴とする入力特徴付け回路。