200305727 玖、發明說明： 【發明所屬之技術領域】 本發明係關於積體電路，且尤指用於特徵化一積體電 路之輸入與輸出接腳的設定（set up)與保持（h〇ld)時間之 方法論。 【先前技術】 一旦當半導體積體電路係已經製造時，該電路係經常 ^測試以判別於電路中的潛在故障。一種型式之測試係習 %為輸入/輸出（1/0，input/output)特徵化。於特徵 匕功間，對於積體電路之各個輸入的設定與保持時間以及 對於積體電路之各個輸出的最小與最大延遲係針對該等輸 ，與輸出的所有可能轉變（transitiGn)而作測量。測量^ 係接著與預定規格而作比較。 執行I/O 4寺徵化之一種方法係福接該積體電路晶片 電器’其施加—連串的模型（邮⑽至積體 輸入’其為選擇以建立於各個接腳的各個轉變。缺 —=生所有可能轉變於其執行於正常作業模式（崎 徵;:=:=係經常不是一^的工作。為了特 出，’ 5 ，則4盗係必須能夠控制該輸入或輸 :疋必須能夠觀察其。針對一典型的 工私師係耗費大量時間 州"式 出的所有可能轉變之測二其;“產生於各個輸入與輸 耗大量的測試器時間，:;':r大:試本身辑 將耗費以達成產生所有可、:韓:貝。大數目的時脈週期係 有了犯轉變於各個輸入與輸出。 200305727 附加因素係經常進一步使得1/0特徵化為複雜。所作 測試之積體電路核心（core)係經常為並未具有一特徵化計 ^。右測試工程師係不熟悉一特定設計，則將為難以建立 其控制及觀察該等接腳之一組的測試模型。此外，隨著積 體電路設計係變得較大，—特^訊號係在其可為觀察於一、 輸出接腳之前而可能需要通過於積體電路中的諸多模_、 某些積體電路設計包括埠（p。⑴，其係非同步執行 之其餘者。此科係極度困難以特徵1 Ba 電路設計係先天為難以特徵化。 ^、一積體 改良之W特徵化方法論係為期望，其允許於 入與輸出之所有可能轉變為更易於建立及、輸 輸入設定與保持值以及輸出最小與最大延遲值：：：：量 自動化方式而無須先前知道關於設計之細#。 以一種 【發明内容】 本發明之一個實施例係針對—種 ’以供特徵化—積體電路輸人或輸出。該暫^ :常資料輸入、一特徵資料輸入、與一資料閃鎖。匕括:一 一閂鎖控制輸入、一閂鎖資料輸入、與— /、具有 該正常資料輸入與特徵資料輸入係與該閃鎖：：輪出。 工處理至閂鎖資料輸入。 貝抖輪出而多 供特徵化一積體電路輪出，徵電與 接腳、-邏輯電路、與複數個輪出特徵暫卜，括:― 器包括一正常資料輸入、—特 存益。各個 特被貢料輸入與—資料閃 200305727 該資料阿鎖具有一問鎖控制輪 入 問鎖資料輪出，…丰读二卿八、一問鎖資料輸入、與-於各個暫存考a 〇 饵電路而驅動該輪出接腳。 M < τρ ，丨下當咨、卜 閂鎖資料輪出而 〆剧入與特徵資料輸入係與該 器係耦接於 ：_資料輸入。該複數個暫存 鰱路，且各個暫左突> Ββ 至該鏈路中的 子益之問鎖資料輸出係輕接 本發明之Γ 之特徵資料輸入。 供特徵化一積靜雷的^ 子一種輸入特徵電路，以 個輸入接腳、一邏°該輸入特徵電路包括··複數 徵暫存器包括·1為二 所驅動之一正常“邏輯電路而由複數個輸入接腳 鎖。該資料心徵資料輸入、與-資㈣ 與一閂鎖資料 工彳輸入、一閂鎖資料輸入、 J承只貝针輸出。該正堂咨 閂鎖資料輸出 剧入與特徵資料輸入係與 伐出而多工處理至閃鎖資料輸入。 【貫施方式】 第一圖係根據本發明之一個實 (I/O)特徵暫存器的示音m '例之—種輸入/輸出 '、心圖 八係可運用以建立、>丨q + —積體電路設計，以供輸入/輸出（“I/0”）特：：構於 I /0特徵化划pq向 ^ )特被化。於 ⑷匕』間内’對於各個輪入 對於各個輪出的爭丨曰丄 心/、保得4間以及 、目丨θ斑 延遲係針對各個可能轉變而作 測量。舉例而+， 加Μ 1 a W艾而，作 】而3 —個雙向的ί/ο接腳係必須作特、 針對L-Z、Η-Ζ、7-τ 7-τί u Τ Θ作特徵化以 » 、一L、與[-Η轉變，i中.“ 係邏輯低位準，“ H”係邏輯高位準，且 I古. 狀態。於第—圖所示之1/0特徵暫存器係可於-積：= 200305727 設計而以任何正常的輪入暫 -邏輯圓錐〜_)所驅動)或輪；暫為來自-輸入接腳之 圓錐而驅動一輪出接 —别 存盗（其為透過一邏輯 察性至輸入與輸出而未㈣H ’以增加可控制性與可觀 係無須增加額外的暫存 積：路輕延遲。該種設計 “可掃描，，暫存n⑲^ 設計係已構成具有 可代替I/O特徵暫存器:不：’：此等可掃描暫存器係 徑，由於其置放於資料败 任何延遲至1/0資料路 於第一圖所示之實例，" 於—積體電路η的一輸出暫存、二10係運用作為 器u與-輸出接腳14。暫。供驅動-輸出緩衝 示為“clk” ）、— ρ 一時脈輸入16 (標 吊資料輸入 18 Γ & n〇rmal__input”）、一特徵 （軚不為“ ，，）、、、輸入 (標示為 “ char · )、一特徵移位致能輪入22 # 巧Ch〜n 、-特徵選擇輸入24 (標示為二”、ar_enable”） 輪出26、與一特徵資料輪出:~Sel:Ct )、-資料 I/O特徵暫存器1〇 :不為 器32與34。 ’括-内部資料閃鎖30與内部多工 資料閂鎖30具有一門雜-* 入“、與-問鎖資料輪出 30包括-D型正反器。^ Ί貫施例中，資料閃鎖 亦可運用。閃鎖控制輸人壬可接他士合適的閃鎖電路係 資料輸…多…=至：脈輪人16。閃鎖 ^ 34之輸出43。閂鎖資料輪出 200305727 資料輪出26 12係驅動輸 42係耦接至資料輪出 係耦接至輸出緩衝器 出接腳14。 26與特徵資料輪出28。 12的輸入，輪出緩衝器 夕工器32包括：資 53〇 50 ―貝料輸出42，而資料於入孫鉍問鎖 資一係::= = 53係輪接至特徵移位致能輸人22。因此，多 入其來自特徵資料輸入20之新的資料或是反 ’、 鎖資料輸出42之舊的資料至多工器34之輸入二：自閃 徵移位致能輸人22之邏輯位準的— I 〜於特 出係可稱為一個“特徵資料節點，，。。夕工益犯之輸 同樣地，多工器34包括:資料輸入6〇與6卜資料輸 、以及控制（或“選擇”）輸入 接至暫在哭！ η々τ a 貝科輸入61係耦 暫存為10之正常資料輸入18 問鎖資料輸入4卜控制輸入63你/科輸出43係輕接至 。多工器34係搞接A央白，口接至特徵選擇輸入24 自正常資料輸入18之正常：：：：之特徵資料或是其來 擇輸入24之邏輯位準的貞Μ而作為於特徵選 暫二暫存器係將為複數個類似的 徵鏈路”，其中，―個^係連接在一起以形成一個“特 至該鍵路之特徵資料輸出—接 的第-個暫存器之特徵資：’物輸X 2〇。於鏈路中 、/、+輪入20與於鏈路中的最後一 10 200305727 個暫存哭之4 路u二徵資料輸出28係將為耗接至其位於積體電 的各個11 ^卜部的㈣電路。於該鍵路中 存器所代替〖益10係於設計而將為以一傳統的輸出暫 與觀H ’从允許該等輸出㈣14各者之最大的控制 特欲暫存器10具有以下的三個作業模式： char_select char一 enable 業 0 X 雙楚鏈路 1 1 保持值 1 0 輯高位準，且‘1，代表—邏輯低位準，T係代表1 A 係代表一忽略（d〇n，t-care)狀況”。 器34為叙吊拉作業期間/如一^如係、“〇”，其致使多工 常資料於⑨正常資料輸入18的資料至資料閂鎖30。正 吊貝#輸入18孫验达士 Μ 止 $ η ，、、為耦接至内部邏輯電路以實施積體t 引入至正常輸出則Ά動輸出接冑14。多工器34之 之資料輪二二路㈣增加極少的額外延遲至問鎖30 …、、而’若積體電路1 1係已 掃描式暫存器，則 、、冓成八有可 工哭… ㈣不具有額外的延遲至資料輸人41。多 暫：=?用於掃描測試與1/0配置之間。舉例而言， '手、可作修正以執行掃描測試與I/O配置，藉著運 200305727 ㈣特徵鏈路而作為一掃描鏈路。掃，描控制係可加入，藉 者提出char_enable與一個類似的掃描致能^ (未顯示）之-邏輯。R至多卫器選擇輸人53，且藉著提出 char select ^ scan.enable < - ^ H 〇R ^ ^ ^ ^ # ^ 入63。因此，無額外的電路元件係將加入 與閃鎖30的資料輸人41之間的資料路徑，如為相較於L 具有可掃描的正反器之一設計，由於多工器丑用 於掃描測試與I/O特徵化之間。 係了共用 於移域路（shift ehain)m型的 ，，模型的資料值係可移位至該鏈 ^值或連 制於輸出接腳上的特定鏟n ^ 寻敛暫存盗，以強 接於特徵資钭於此模式’多工器Μ係搞 亏做貝科輸入20的資料值至多工 且多工器34係耦接兮算信之輪入60,而 位至資料門鎖I "值至門鎖3〇。由於該等模型係移 轉變： 外部測試器係可監視於輪出接腳上的 鎖3〇係保持其值於後續時脈週；二二]，使得資料q 徵鏈路中“。特徵暫存器伟4用：：而言，於-個特 :ι試期間而保持所選擇的值，即:是= 間的時脈訊號所提供時脈。 硬路係均 積體電路之每種型式 於第1所示者之一特…”輪出係可增加至諸如 性至镇輪入或輪出。=的::加可控制性與可觀察 於特疋的積體電路，將可具有針對 12 200305727 輸入、輸出與多個時脈 為彼此獨立，或者可為互Γ個特徵鍵路。此等鍵路係可 可具有其本身组合的特徵=繞。舉例而言’各個鍵路係 輸入係將為共用於該::：特徵 需。若特徵鏈路係一致二路=’若單獨的控制係非為所 模型以撥動各個輸入與個積體電路’則建立測試 任務係交付極為容易且可為自動化。 延心 第二圖係示意圖，Α輕 實施例的-輸出特徵鏈路^砰、，·田说明根據本發明之一個 鏈路之一個實例。積體電路100句乜· -固特徵鏈路101，其為 · 1“及間隔暫存器動11Π…暂存'102、104與 包括：邏輯電路m*114 \所構成。積體電路100更 接腳11« ^ /、 4、二態輸出緩衝器116、與輸出 ;本發明之一個實施例，其驅動腳 二各個輸出暫存器係構成為其類似於第一圖所 10的一輪出聲 斤不之暫存态 抑# ’、暫存器。驅動輸出接腳Π 8之續4Ε的靳# 态係習稱為一個“ 灸孩、、且的暫存 可為灯卿），，。各個“暫存器係 次夕個輸出群組之一部分者。
笛一；輸出特徵暫存器102、104與1 06之各者係類H 一圖所顯示之暫存器10,相同的參考號數传用、Ί 入與輪出，如a 07 ^亏唬數係運用於其輸 各個暫存哭之特㈣弟一圖之暫存器10。為了簡化， 未顯示於;二:徵移位致能輸入22與特徵選擇輪入24係 特徵暫存器102、104與106之正 接至積體電路⑽之内部邏輯(未，、:入乂:係搞 A供執仃該電路 13 200305727 之正常邏輯作用。時脈輪 為由時脈產生器120所提…係輕接至時脈訊號⑽’其 體電路ιοο之内部或外部f 0守脈產生器】20係可為於積 邏輯電路11 2係由於山& 輸出26而驅動，邏輯電：=暫存器〗°2與…之資料 資料輸出心驅動1輯=係由輪出特徵暫存器刷之 出緩衝it m之資料輪HU2之輸出㈣接至三態輸 三態輸出緩衝器U6之_ =電^ 114之輸出係麵接至 至輸出接腳118。 輪入。輸出緩衝胃m係輕接 各個輸出特徵暫存芎 ㈣接至該鍵路101之：、二4與1 特徵資料輸入20。_暫^ 後的輸出特徵暫存器之 :的各個輸出特徵暫存器1〇2、1〇4與，= I:，1。8與⑴之資料輸入係麵接至鏈路心個
^ . 、$暫存态之特徵資料輸出28。各個R 暫存器⑽與110之資料輸出係麵接 =間隔 個在後的輸出特徵暫存器之特徵資料輸入。路101之下- 間隔暫存器1〇8貞110係插入以防止於 組之連續的輪ψ 4主μ & 士 守哥疋輸出群 測試來自暫二ΓΓ。此係潛在為允許鏈路 器中的一第：：與106的一第一模型至此等暫存 弟一杈型之母個可能轉變。舉例而t， 子 於暫存器102、104與106的模型“〇〇〇”至“，月，試 二：具有間隔暫存器108 # 11〇,此轉變係不可：：變 蚪脈週期至下-者。隨著該等轉變係作測試，：：自 水自暫 14 200305727 =i〇2、m與⑽至接腳118之最小與最大的延 ^卜部料器而作測量。此㈣㈣可接著為相較於積體 “ ^預疋規格。於積體電路的各個輸出接腳係可以 似方式而測試。 蝴 欲節省於積體電路⑽4面積與電力，自一個 ，-且之間隔暫存器係可運用作為對 之輪屮姓供私士抑 個輸入或輸出群組 中之特徵针子裔。僅有的限制係在於’於各個輸出群組 兴例而二係較佳為交錯以具有合適的間隔暫存器。 2而卜間隔暫存器⑽肖110係可運用作為針對一輸 出群組驅動邏輯電路122、 ， 19fi , 韻】出綾衝态124、與輸出接腳 6 (均為顯示於虛線）之特徵暫 蕲在哭！ nQ Λ 节仔态。於此實施例，間隔 108與110係將為類似於第一圖所顯示之暫存器10 的ί者將具有：―特徵資料輸人，其㈣接至鏈路ΠΠ之中 ==器之特徵輸出；—特徵資料輸出，其為麵接 心路m之中的後一個暫存器之特徵輸入;及，一正常 貝:：入(未顯示)’其為輕接至積體… =。於另一個實施例，間隔暫存…二 基本D型正反器而構成。 丁取 圖係—積體電路之示意圖，其具有根據本發明之 個貫施例的-輸入特㈣路。㈣ 腳2〇卜202與2〇3、輸 匕括.輸入接 5^ 210 ^ 919 ％ 益 2〇5、206 與 207、邏輯電 *216:Γ輸入特徵暫存器214與216。暫存器⑴ 數:=於:一圖所示之暫存器…且相同的參考號 -、的輸入與輸出。暫存器214之 15 200305727 正常資料輸入18係由輸入接腳2〇1與 入緩衝器205貞206以及邏輯電路21〇刀別為透過輸 91, 21()所驅動。同樣地， 曰存益216之正常資料輸入18係由輪入接腳2〇3且 入緩衝器207以及邏輯電路212所驅動。暫存哭叫虚 =4 = 一起以形成一個輸入特徵鏈路⑽，藉著將暫 =4之:徵資料輸出28麵接至暫存器216之㈣ :二:。。暫存器214與216之時脈輸入16係輕接至時脈 產生器222所提供之時脈訊號CLK。
雖未顯示於第三圖，暫存器214肖216之各者更包括 一特徵移位致能輸入與一特徵選擇輸入，其為類似於第一 圖所示之輸入22與24。各個輸入22係耦接至特徵鏈路22 之内的其他個輸人22。同樣地，於鏈路22G之各個輸入24 係耦接至鏈路中的其他個輸入24,且輸入22與24係由其 為曰曰片上（〇n-chip)或晶片外（〇f f_chip)之合適的控制電路 所控制。 輸入特徵暫存器214與216具有以下的三個作業模式 模式 char select char enable 正常作業 0 X 移位鏈路 1 1 閂鎖值 1 0 '吊作業模式，於邏輯電路210與212之輪出所提 夂的貝料值係於CLK之下一個邊緣而為閂鎖於暫存器 16 200305727 〃 216，並且此等諸值係提出至 暫存器…係作用為正常輪叫 (Shlft心111)模式，提出至各個暫存器214虚216之立Γ路 ::=_值係於…一個邊“= 出至-貝料輸出26。移位鏈路模式係可運 / 為進出該鏈路。於_值（lateh_值而 之資料值係反饋至暫存器214與 、:，於輸出26 使得於輸出％之資料值係對於下—個之時内；；貝=鎖，以 同。問鎖值模式係可運用以在另一鍵之而保持相 間内而保持一個特徵鏈路中的選擇值特徵鏈路之一測試期 驅動2特徵鍵路220係允許一外部測試器以測量對於其 間。舉例t:0之中的暫存器之輸入接腳的設定與保持時 多少:：…⑽係可測量-接腳必須作撥動為超前 =各個接腳之每個可能的轉變，器丄:= 暫存二二型至輸入接腳’且在各個轉變之後，輪入特徵 子：：輸入時脈且儲存於暫存器之所得的值 出該鍵路22。。於—個實施例，於積體電路2心 特）的"^固要輸入至一輸入暫存器的資料輸入之—個直接 路〇的母個正反器係構成為一輸入特徵暫存器、 於第=電路可更包括—或多個輸出特徵鏈路230。 徵暫存不之貫例中’輪出特徵鍵路230包括輪出特 -2與234，其具有資料輸出26，其驅動一部分 17 200305727 之邏輯電路21G。輪出特徵鏈路23g係 為獨立無關。因此，若期望 '寺徵鏈路220 路220之前，輸出特徵 9别入值係閂鎖於輪入鏈 ^ W出特徵鏈路23〇係可運用 设定及保持暫存器232與234之狀r — 值模式以 括雙向的接腳，此等雙6_ 電路2〇〇包 的測試。因此，單一測舛 /、輸出之早獨 早幻5式係無法測量對於輪入以b ^ 者之延遲，且輸出鏈路23 輪出二 運用。此彈性係進而心 __而可為自由 坪f生係進而間化測試模型之產 徵暫存器214的輸入之進一步簡化的控制。 對於特 於第三圖所示之實例，輸入特徵暫存 内部時脈暫存器，由於兮笼〃 ” 21 6係 路上的 、以 存器係由其為產生於積體電 路上的一個時脈訊號CLK所提供時脈 明體: 體電路300之部分的干^ 口係說明一積 l 其具有根據本發明之一個實 施例的一外部時脈式輸入 實 元件而運用於第三圖，相同二=對相同或類似的 认 參考唬數係運用於第四圖。 為了間化，輸入接腳203、輸入緩衝器2 、與輸入特徵暫存器216係未顯示。 _電路212 於第四圖所示之實例’輸入特徵暫存器 入16係非為正常作鞏期n夕免加士 樣輸 吊作之内部時脈訊號CLK所提供時脈 。之，時脈係由其為施加至輸入接腳310肖311之外部 訊號所提供’且輸入接腳310與311係輕接至輸入緩衝器 312與313以及遇經雷故cm』 夕 及球輯電路3140邏輯電路314之輸出係麵接 至夕工& 318之—第—資料輸入320。時脈訊號CLK係搞 接至多工3 318之第二資料輸入322。多工器318之輸出 18 200305727 m係编接至輸入特徵暫存器2i4之時脈輸入16。 ,:此架構，於輸入特徵暫存器叫之時脈輸入16係作 夕工处理。針對正常作業模式與閂鎖值作士 ’、 號係來自輸入接腳310鱼qi1 Λ χ、、工，％脈訊 侵腳dl〇與3η。針對移位鏈路 時脈訊號CLK係運用。 、 内4 第五圖係-積體電路彻之示意圖，其具有— 脈式輸入暫存器與—内部時脈式輸入特徵鏈路。再者、 =針對相同或類似的元件所運用於第三與四圖，相同的^ 運用於第五圖。於此實施例’―傳統的輸入暫存 :〇係運用以暫存來自邏輯電路21G之輪人訊號 而言’輸入暫存器35〇可包括一㈣正反器。暫存 具有 > 資料輸人352，其為論至邏輯電路川之輸出· 夺脈輸入354，其為辆接至邏輯電路gw之輸出·及，一 資料輸出356’其為耗接至輸入特徵暫存器214之正常次 料輸入18。正常資料輸出356係將亦為麵接至核心邏輯： 件（未顯示）’其將正常接收其透過輸入暫存器35〇之資料 。輸入暫存器350係由一外部邏輯訊號而維持時脈，而輸 ^寺徵暫存器214係於該三個作業模式之各者而為由内部 時脈訊號CLK所提供時脈。此舉係增加一閃鎖至設計路徑 而使得其較為簡單以測試’且並未對於其為加入設計中之 時脈而作出任何改變。 藉著運用於上述實施例所示之1/〇特徵暫存器，i/〇 特徵化係可為執行於二個階段（phase)。輸出係可藉著一測 試而作檢查，而輸入係可藉著另一測試而作檢查。針對輸 19 200305727 入H雙向的輪出係可強制至高阻抗狀態，藉著運用於 一一 上的 回阻抗測試接腳，或是藉著提供必要值至 其驅動5亥雙向輸出之一輸出特徵鏈路。此二測試之組合係 應，允許雙向輸出之完整特徵化。來自類比電路之輸出係 亦可連接至一輸出特徵鏈路，如同於積體電路上的任何其 出〃於諸值之間的任何值或轉變係均可作測試。 J/〇特徵暫存器係可為以任何適合方式而 例而言，該蓉靳左即於 竿 專暫存為係可耦接至積體電路上的测
使得其可為外部控制雷玖％ k w ^ p 電路所抆制。或者，於積體電路上的 係可L : _(BIST’built—lnself—test)電路 砾B彳、過輸出特徵鏈路而撥動輸出接腳 =二路係可能未妥當運作以供控制輸入特物 =輸入。控制1/0特徵鏈路之另一種方法 一 中央晶片控制器盥一 i甬用確4 存哭之夂本 用匯流排，其係連接至I/O特徵暫 存„之各者。控制器係可易於 各個鏈路，以供播叙詠山. 主且廷出控制汛唬至
札撥動輸出且讀取輸入。藉著一中 ，個別的鏈路係無須為連接 、〇 控制，且特徵模型係變成極為模組V 本發Θ之I/O特徵暫存器係可 (―小多時脈域係可藉著多個 用:夕時脈域 是，介於時脈域之間的邊界係可定路而處理，或者 一呈當特徵鍵路係已經插人二而處理。 測試模型係成為相當容易。舉例而、：路㈣，建立 送出之一虛擬隨機模型係將可能㈣輸出鏈路而 +確特徵化大部份的輸 20 200305727 …模、且:4者係將需要載明一組的值以供輸人特徵化設 ^ 旦§此舉係作成時，—虛擬隨機模型之輸人係將可 能準確特徵化大部份的輸入。 藉著類似於上述圖式所示者之特徵鏈路，所有1/0係 可為易於特徵化。辦π ^ ^ 件的特徵向量係可作成其相較於對應 的功能向量而為較鉬^ ^ 叙短4夕。所有的I/O係藉著相同技術而 )特欲化針對其運用此方法論的之測試器設定係怔 ^目同’使得測試係可對於測試工程師而作成較為容易許 夕0加入新的模組盥J /〇 s 一曰u〆 、 至一日日片係相當容易，且特徵化 的模組係可易於運 y 逆用於其他设計。另外，若模組設計者遵 循此方法論，則其較不像是會作出不可賴的接腳。 雖；、、、:本《明係已經參照較佳實施 技藝之人士係將理解的是，於形式與細節之變化係 而未偏離本發明之精神與範4。此外，於說明書與申請專 :乾圍所運用之辭語“_(CQUPled)”係可包括—直接連 接以及透過一或多個中間構件之一連接。 【圖式簡單說明】 (一）圖式部分 第一圖係根據本發明之—個實施例之一種輸入/輸出 (Ϊ/0)特徵暫存器的示意圖。 第二圖係說明一積體電路之部分的示意圖，其具有根 據本电明之-個實施例的—輪出特徵鍵路。 第三圖係說明一積體電路 分的不意圖，其具有根 據本發明之另-實施例的-内部時脈式輸入特徵鏈路。 21 200305727 第四圖係說明一積體電路之八 據本發明之又-實施例的-外部時二的：意圖’其具有根 篦X固〆 f脈式輪入特徵鏈路。 弟五圖係說明一積體電路之 據本膝昍々$丨刀的不忍圖，其具有根 部時脈式輸入特徵鏈路。 (二 k)元件代表符號 10 I/O特徵暫存器 12 輸出緩衝器 14 輸出接腳 16 時脈輸入 18 正常資料輸入 20 特徵資料輸入 22 特徵移位致能輸入 24 特徵致能輸入 26 資料輸出 28 特徵資料輸出 30 資料閂鎖 32 - 34多工器 40 閂鎖控制輪入 41 閂鎖資料輪入 42 閂鎖資料輪出 43 多工器34之資料輸 5〇 n 51 多工器32之資 52 多工器32之資料輸
22 200305727 53 多工器32之控制（選擇）輸入 60、61 多工器34之資料輸入 63 多工器34之控制（選擇）輸入 100 積體電路 1 01 特徵鏈路 102、104、106 輸出特徵暫存器 108、110 間隔暫存器 112、114 邏輯電路 116 三態輸出緩衝器 118 輸出接腳 120 時脈產生器 122 輸出群組驅動邏輯電路 124 輸出緩衝器 126 輸出接腳 200 積體電路 201、202、203 輸入接腳 205、206、207 輸入緩衝器 210、212 邏輯電路 214、216 輸入特徵暫存器 220 輸入特徵鏈路 222 時脈產生器 230 輸出特徵鏈路 232、234 輸出特徵暫存器 300 積體電路 23 200305727 310、 311 輸入接腳 312、 313 輸入緩衝器 314 邏輯電路 318 多工器 320 第一資料輸入 322 第二資料輸入 324 輸出 350 輸入暫存器 352 資料輸入 354 時脈輸入 356 資料輸出 400 積體電路 24