JPH03218483A - スキャンテスト回路およびそれを用いた半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はスキャンテスト回路およびそれを用いた半導
体集積回路装置に関し、特に、半導体集積回路装置内に
スキャンレジスタを含むスキャンテスト回路を設け、こ
のスキャンテスト回路によって半導体集積回路装置をテ
ストするようなスキャンテスト回路およびそれを用いた
半導体集積回路装置に関する。

［従来の技術］ 微細加工技術の進歩により、半導体集積回路の集積度は
飛躍的に向上し、今後もさらに増大する傾向にある。こ
のような集積度（ゲート数）の増大とともに、半導体集
積回路の試験の難易度が指数関数的に増大している。こ
こで、或る装置のテスト容品度は、各端子の故障を観測
する容易さ（可観測性）と、各端子を所望の論理値に設
定する容易さ（可制御性）の２点から決定され、一般に
大規模な論理回路網の奥深い端子は可観測性，６１制御
性が共に悪くなる。

半導体集積回路のテスト方法の１つとしてスキャンテス
ト方法がある。このスキャンテスト方法は、シフトレジ
スタ機能を有するレジスタ回路が論理回路網の適当な箇
所に挿入され、これらのレジスタ回路が１本のシフトレ
ジスタバスにつながれる。テスト動作時には、チップ外
部からテストパターンがシリアルに入力されて所定のデ
ータが各レジスタに設定される。これらのレジスタのデ
ータ出力端子には論理回路が接続されていて、所望の論
理信号が論理回路に入力される。各論理回路はその論理
信号に応じて動作し、その結果がレジスタのパラレル入
力端子からそのレジスタ内にパラレルに取込まれる。そ
の後、レジスタに設定されたデータがシリアルにチ．ツ
ブ外部に出力され、その出力を観測することによって大
規模な論理回路網の奥深い端子の可観測性，可制御性を
向上できる。

また、非同期な順序回路を対象としたスキャンテスト回
路に関しては、特開昭５６−７４６６８号公報．特開昭
６３−３８１７９号公報および特開昭６３−３８１８４
号公報などに記載されている。以下には、特開昭６３−
３８１８４号公報に記載された従来技術について説明す
る。

第１６図は従来のスキャンテストを実施するためのスキ
ャンテスト回路の一例を示すブロック図である。第１６
図を参照して、スキャンテスト回路ＳＲＬはラッチ回路
Ｌｌ，Ｌ２およびＬ３とインバータ１〜４とを含む。イ
ンバータ１には第２の入力端子Ｓｌからシリアルデータ
が入力される。

インバータ１の出力はラッチ回路Ｌ１に与えられる。ラ
ッチ回路Ｌ１はインバータ５．６、とｎチャネルＭＯＳ
トランジスタからなるトランスファゲート１３．１５と
を含む。インバータ５の入力とインバータ６の出力は接
続され、インバータ５の出力とインバータ６の入力とが
接続されてレジスタが構成される。

インバータ５の入力とインバータ２の出力との間にはト
ランスファゲート１３が接続される。インバータ２には
第１の入力端子ＤＩからデータが入力される。トランス
ファゲート１３のゲートには入力端子ＴＤからクロック
信号が与えられる。

インバータ５の入力とインバータ１の出力との間にはト
ランスファゲート１５が接続され、トランスファゲート
１５のゲートには入力端子Ｔ１を介してクロック信号が
与えられる。ラッチ回路Ｌ１の出力はラッチ回路Ｌ２と
Ｌ３とに与えられる。

ラッチ回路Ｌ２はインバータ７，８とトランスファゲー
ト１９とを含む。インバータ７の入力とインバータ８の
出力とが接続され、インバータ７の出力とインバータ８
の入力とが接続されてレジスタが構成される。インバー
タ７の入力とラッチ回路Ｌ１の出力との間にはトランス
ファゲート１９が接続され、トランスファゲート１９の
ゲートには入力端子Ｔ２からクロック信号が与えられる
。

ラッチ回路Ｌ２の出力信号はインバータ４を介して第２
の出力端子ＳＯに出力される。

ラッチ回路Ｌ３はインバータ９．１０とトランスファゲ
ート１７とを含む。インバータ９の入力とインバータ１
０の出力が接続され、インバータ９の出力とインバータ
１０の入力とが接続されてレシスタを構成している。イ
ンバータ９の入力トラッチ回路Ｌ１との間にはトランス
ファゲート１７が接続され、トランスファゲート１７の
ゲートには入力端子Ｔ３からクロック信号が与えられる
。

ラッチ回路Ｌ３の出力信号はインバータ３を介して第１
の出力端子ＤＯに出力される。

第１７図は第１６図に示したスキャンテスト回路を設け
た半導体集積回路チップのブロック図である。第１７図
を参照して、１つのチップ内には２つのテスト対象とな
る回路ブロックＣＢＩ，ＣＢ２が内蔵されている。回路
ブロックＣＢＩの入力端子１１．１２にはそれぞれスキ
ャンテスト回路ＳＲＬＩ，ＳＲＬ２の出力端子ＤＯが接
続されている。回路ブロックＣＢＩの出力端子０１には
スキャンテスト回路ＳＲＬ３，ＳＲＬ４の入力端子ＤＩ
が接続され、スキャンテスト回路ＳＲＬ３，ＳＲＬ４の
出力端子ＤＯは回路ブロックＣＢ２の入力端子１１．１
２に接続されている。

回路ブロックＣＢ２の出力端子０１，０２にはスキャン
テスト回路ＳＲＬ５，ＳＲＬ６の入力端子ＤＩが接続さ
れている。チップのシリアルデータ入力端子Ｓｌとシリ
アルデータ出力端子ＳＯとの間には、スキャンテスト回
路ＳＲＬＩ〜ＳＲＬ６が接続され、スキャンパスを構成
している。チップのクロツク入力端子Ｔ３ａにはスキャ
ンテスト回路ＳＲＬＩの入力端子Ｔ３が接続され、クロ
ック信号が与えられる。チップの入力端子Ｔ３ｂにはス
キャンテスト回路ＳＲＬ２，ＳＲＬ３，ＳＲＬ４の入力
端子Ｔ３が接続され、クロック信号が与えられる。チッ
プの入力端子ＴＤにはスキャンテスト回路ＳＲＬ３ない
しＳＲＬ６の入力端子ＴＤが接続され、クロック信号が
与えられる。

第１８図は第１７図に示した回路ブロックをテストする
動作を説明するためのフロー図であり、第１９図は同じ
くタイミング図である。

次に、第１６図ないし第１９図を参照して、従来のスキ
ャンテスト回路の動作について説明する。

回路ブロックは通常動作とテスト動作に分けられる。通
常動作時には、チップのテスト用入力端子ＴＩ．Ｔ２に
与えられる信号が“Ｌ”レベルに設定され、入力端子Ｔ
Ｄ，Ｔ３ａ，Ｔ３ｂに与えられる信号が“Ｈ“レベルに
設定される。このように信号が設定されることにより、
第１６図に示したスキャンテスト回路ＳＲＬにおいて、
トランスファゲート１３と１７が導通し、トランスファ
ゲ−ト１５．１９が非導通になる。それによって、ラッ
チ回路Ｌ１は入力端子ＤＩからインバータ２を介して入
力されたデータをスルーにするスルー回路になり、ラッ
チ回路Ｌ３も同様にして、ラッチ回路Ｌ１から入力され
たデータをインバータ３にデータスルーにするスルー回
路として作用する。

一方、ラッチ回路Ｌ２はトランスファゲート１９が非導
通になっていることにより、データ保持状態となる。し
たがって、第１２図に示した各スキャンテスト回路ＳＲ
Ｌはシリアルデータ入力端子Ｓｌから入力されたデータ
の入力が抑制され、入力端子ＤＩから出力端子Ｄｏまで
を単なるデータの伝搬回路として作用する。このため、
第１７図に示す各回路ブロックＣＢＩ，ＣＢ２の間のス
キャンテスト回路ＳＲＬの入力端子ＤＩから出力端子Ｄ
Ｏまでがデータスルー状態となるので、各回路ブロック
ＣＢＩ，ＣＢ２の間の配線が論理的に導通された状態と
なり、スキャンテスト回路ＳＲＬＩ〜ＳＲＬ６を挿入す
る前と同様の論理機能を果たす。

次に、テスト動作について説明する。テスト動作はスキ
ャン動作モードとブロックテスト動作モードに分割され
、スキャン動作モードにより、テストの対象となる回路
ブロックＣＢＩ，ＣＢ２のテストパターンがシリアルに
シリアルデータ入力端子Ｓｌから入力されると同時に、
テストの対象となる回路ブロックＣＢＩ，ＣＢ２の出力
データがシリアルデータ出力端子ＳＯからシリアルに出
力される。そして、ブロックテスト動作モードにおいて
は、各スキャンテスト回路ＳＲＬ１〜ＳＲＬ６に入力さ
れたテストの対象となる回路ブロックＣＢＩ，ＣＢ２の
テストパターンが入力端子Ｔ３ａ，Ｔ３ｂに与えられる
クロック信号に同期して、実際にテスト対象となる回路
ブロックＣＢＩ，ＣＢ２の入力端子に入力される。次に
、それにより応答波形と入力端子ＴＤに与えられるクロ
ック信号に同期して対応するスキャンテスト回路ＳＲＬ
内のラッチ回路Ｌ１にテストデータが保持される。この
スキャン動作モードとブロックテストモードがテスト対
象の回路ブロックのテストパターンの１パターンごとに
交互に繰返されて、そのテスト対象の回路ブロックのス
キャンテストが達成される。また、この手順でチップ内
に存在する回路ブロック数だけ処理を繰返すことにより
、チップのテストが達成される。

次に、第１７図に示したチップを例にして、テスト動作
についてさらに具体的に説明する。このチップは回路ブ
ロックＣＢＩ，ＣＢ２を含み、回路ブロックＣＢＩ．Ｃ
Ｂ２のテストをそれぞれ行なうことによってチップのテ
ストが達成される。

回路ブロックＣＢＩのテストに必要なテストパターンを
表ＩＡに示し、回路ブロックＣＢ２のテストに必要なテ
ストパターンを表ＩＢに示す。

表 １ Ａ ＣＢＩテストパターン 表 １ Ｂ ＣＢ２テストパターン 表ＩＡに示すように、回路ブロックＣＢＩのテストパタ
ーンとして４パターンが必要となる。たとえば、回路ブ
ロックＣＢＩの入力端子Ｉ１，１２に所望のタイミング
で“Ｈ”．　“Ｈ゜レベル信号を与えると、回路ブロッ
クＣＢＩの出カ端子０１から“Ｈ゜レベルの出方信号が
与えられる。同様に、“Ｈ′，“Ｌ”レベル信号に対し
て“Ｌ”レベルの出力信号が得られ、入力“Ｌ”Ｌ”レ
ベル信号に対して′Ｈ１レベルの出カ信号が得られ、入
力“Ｌ゛，“Ｈ”レベル信号に対して“Ｈ”レベルの出
力信号が得られる。回路ブロックＣＢ２の場合も同様に
して、入方パターンに対する出力パターンを観測するこ
とにより、各回路ブロックのテストが達成される。

これらテストパターンをシリアルデータ入力端子Ｓｌか
らシリアルに入力し、スキャンパス上を伝搬させ、所望
のスキャンテスト回路ＳＲＬに入力データをセットし、
さらにテスト出力データをシリアルデータ出力端子ｓｏ
がらシリアルに出力させるために、表ＩＡおよびＩＢに
示したテストパターンをシリアルデータに変換する必要
がある。

このようなシリアルデータに変換されたテストパターン
を表２Ａ，２Ｂに示す。

表２Ａ 表２Ｂ チップテストパターン （スキャンパス入出力シリアルデータ）表２Ａはシリア
ルデータ入力端子Ｓｌから入力されるテスト入力パター
ンを示し、表２Ｂはシリアルデータ出力端子ＳＯから出
力されるテスト出力パターンを示している。第１７図に
おいて、シリアルデータ入力端子Ｓｌからシリアルデー
タ出力端子ＳＯまでのスキャンパス上には６個のスキャ
ンテスト回路ＳＲＬＩ〜ＳＲＬ６が接続されているので
、１スキャン動作には６周期分必要となる。表２Ａ，２
Ｂ中において、Ｘはスキャンシフトの際、必要となるダ
ミーデータであり、テスト入力データをシリアルデータ
入力端子Ｓｔから所定のスキャンテスト回路ＳＲＬにセ
ットし、所定のスキャンテスト回路ＳＲＬからテスト出
力データをスキャンデータ出力端子ＳＯに出力するため
に必要なシフトのためのデータである。

テストパターン数は回路ブロックＣＢＩのテストのため
に４パターン必要であり、回路ブロックＣＢ２のテスト
のために４パターン必要となり、さらに第１８図に示し
たフロー図から明らかなように、回路ブロックＣＢ２の
テスト動作終了後のテスト出力データをシリアルデータ
出力端子ＳＯから出力するために１パターンが必要とな
り、合計９パターンでこのチップのテストが終了する。

シリアル弯換されたデータはスキャンモードにおいて、
シリアルデータ入力端子Ｓｔからシリアルに入力される
。テスト動作時には、スキャンモードとテストモードを
順次繰返し実行し、各ブロックのテストを実施する。

第１９図は第１８図の各部のタイミングを示すタイミン
グ図である。次に、第１９図を参照してスキャンモード
についてより詳細に説明する。入力端子ＴＤに第１９図
（ｇ）に示すように、″Ｌ゜レベルのクロック信号が与
えられてスキャンモードにされる。次に、：＊１９図（
ｃ）．　　（ｄ）に示すように、入力端子ＴＩ，Ｔ２に
第１および第２のスキャンクロツク信号がノンオーバラ
ップのポジティブクロックとして与えられると、それに
同期してスキャンデー夕入力端子Ｓｌからデータが各ス
キャンテスト回路ＳＲＬＩ〜ＳＲＬ６に順次スキャンイ
ンされる。所定のスキャンテスト回路ＳＲＬに所望のデ
ータを入力するのにスキャンクロック信号が６周期分必
要となる。同時に、スキャンデータ出力端子ＳＯから第
１９図（ｂ）に示すように、前回のテストの際の所定の
スキャンテスト回路（第１７図に示した例においてはス
キャンテスト回路ＳＲＬ３，ＳＲＬ４）に取込んだ回路
ブロックＣＢＩの出力データが順次スキャンアウトされ
る。

次にテストモードについて説明する。所望のテスト入力
データが所定のスキャンテスト回路ＳＲＬに設定される
と、入力端子Ｔ３ａに第１９図（ｅ）に示す正のクロツ
クパルスが１つ与えられる。これにより、このテスト入
力データがスキャンテスト回路ＳＲＬの第３のラッチ回
路Ｌ３にラッチされるとともに、回路ブロックＣＢＩに
与えられる。次に、各回路ブロックＣＢＩ．ＣＢ２の動
作が完了した時点で、入力端子ＴＤに第１９図（ｇ）に
示すデータクロツク信号として正のクロックパルスが与
えられる。これにより、各回路ブロックの出力信号がそ
れぞれ対応するスキャンテスト回路ＳＲＬの入力端子Ｄ
Ｉを介してスキャンテスト回路ＳＲＬの第１のラッチ回
路Ｌ１にラッチされる。

続いて、入力端子Ｔ２に第２のスキャンクロック信号と
して正のクロックパルスが１つ与えられることによって
、スキャンテスト回路ＳＲＬの第２のラッチ回路Ｌ２に
も回路ブロックの出力信号が保持される。その後は、ス
キャンモードに移り、テストが進行する。

このようにして、各回路ブロックＣＢＩ，ＣＢ２のテス
トが実行されるが、第１２図に示した回路では、スキャ
ン動作中ラッチ回路は前回のテストパターンをラッチし
ており、そのパターンが回路ブロックＣＢＩ，ＣＢ２の
入力端子１１．１２に与えられ続けるため、スキャン動
作中にラッチ回路Ｌｌ，Ｌ２の値が次に変化しても凹路
ブロックＣＢＩ，ＣＢ２の内部の状態は変化せず、スキ
ャンテストが１１能となる。

なお、上述の例においては、回路ブロックＣＢ１，ＣＢ
２として非同期回路を対欧とし、それに対応したスキャ
ンテスト回路として第１１図に示した回路を用いている
が、回路ブロックとして同期回路を対象とした場合、第
１６図に示した第３のラッチ回路Ｌ３が不要となる。

第２０図および第２１図はテストしようとする回路ブロ
ックとして同期回路を対象としたスキャンテスト回路を
示すブロック図である。第２０図に示した例では、第１
６図に示したラッチＬ３とクロック信号が入力される入
力端子Ｔ３が省略され、インバータ３の入力がインバー
タ５の入力に接続されている。第２１図に示した例はラ
ッチ回路Ｌ３と入力端子Ｔ３のみならずインバータ３も
省略したものであり、インバータ４の出力が出力端子Ｄ
ｏに接続されている。なお、第２０図および第２１図に
示したスキャンテスト回路においても、前述のダミーパ
ターンは必要とされる。

［発明が解決しようとする課１ｆｔＦ 従来のスキャンテスト回路は上述のごとく構成されてい
るため、対象となる回路ブロックＣＢ１，ＣＢ２のスキ
ャンテストを実施する際に、その回路ブロックＣＢＩ，
ＣＢ２のテストに不要なスキャンテスト同路が存在する
。たとえば、回路ブロックＣＢＩのみをテストする場合
、スキャンテスト回路ＳＲＬ　１〜ＳＲＬ４のみを動作
させればよいにもかかわらず、スキャンテスト回路ＳＲ
Ｌ５．ＳＲＬ６もシフトさせなくてはならない。したが
って、テスト動作時のスキャン動作においてその不要な
本来不必要なダミーデータも同時にスキャンインする必
要がある。これは、スキャンテスト回路ＳＲＬ１つに対
して、ダミーデータが１つのスキャンクロック周期分必
要となり、スキャン動作全体でかなりのテスト時間の浪
費が発生するという問題があった。

それゆえに、この発明の主たる目的は、スキャン動作時
に必要なスキャンテスト回路の段数分だけのスキャンク
ロック周期でスキャン動作を実施できるようなスキャン
テスト回路およびそれを用いた半導体集積回路装置を提
供することである。

［課題を解決するための手段］ 第１請求項にかかる発明は、従来の第１および第２のラ
ッチ手段に加えて第３のラッチ手段と、この第３のラッ
チ手段をリセットする機能とを追加し、第３のラッチ手
段の出力が第１の論理であることに応答して、第３のラ
ッチ手段の出力が第１の論理であることに応じて、第２
の入力端子に入力されたシリアルデータのうちの１ビッ
トのデータを第２の入力手段から出力端子にスルーにし
て出力するとともに、第１の入力端子に入力される１ビ
ットのデータが第１のラッチ手段に入力されるのを禁止
させる第１の動作と、制御信号の入力に応じて、第２の
入力端子に入力されたシリアルデータを第１のラッチ手
段を介して第３のラッチ手段にラッチさせる第２の動作
と、リセット信号によって第３のラッチ手段がリセット
されてその出力が第２の論理に反転したことに応じて、
第１または第２の入力端子に入力されたデータが第１の
ラッチ手段から第２のラッチ手段にシフトされるのを許
容する第３の動作とを制御手段によって選択的に制御さ
れる。

第２請求項にかかる発明は、第１請求項にかかる発明に
加えて、さらに第１のラッチ手段にラッチされているデ
ータをラッチして第２の出力端子に出力する第４のラッ
チ手段を設け、第３のラッチ手段の出力が第１の論理で
あることに応じて、第１のラッチ手段にラッチされてい
るデータが第４のラッチ手段に入力されるのを禁止し、
第３のラッチ手段の出力が第２の論理であることに応じ
て、第１のラッチ手段にラッチされているデータが第４
のラッチ手段にシフトされるのを許容する。

第３詰求項にかかる発明は、第１請求項にかかる発明に
加えて、第１のラッチ手段に入力されたデータを直接第
２の端子に出力する。

第４請求項にかかる発明は、第１請求項にかかる発明に
加えて、第３のラッチ手段の出力が第１の論理であるこ
とに応じて、第１のラッチ手段にラッチされているデー
タが第２の出力端子に出力されるのを禁止し、第３のラ
ッチ手段の出力が第２の論理であることに応じて、第１
のラッチ手段にラッチされているデータを第２の出力端
子に出力する。

第５請求項にかかる発明は、第１請求項にかかるスキャ
ンテスト回路を用いた半導体集積回路装置であって、被
テスト回路ブロックの入力端子がスキャンテスト回路の
出力端子に接続され、この被テスト回路ブロックの出力
端子がスキャンテスト回路の第１の入力端子に接続され
、かつシリアルデータ入力端子とシリアルデータ出力端
子との間で１本のスキャンパスが形成されるようにスキ
ャンテスト回路の第２の入力端子と別のスキャンテスト
回路の出力端子とが接続される。

第６請求項にかかる発明は、第２請求項および第３請求
項にかかる発明のスキャンテスト回路を用いた半導体集
積回路装置であって、被テスト回路ブロックの入力端子
がスキャンテスト回路の出力端子に接続され、被テスト
回路ブロックの出力端子がスキャンテスト回路の第１の
入力端子に接続され、かつシリアルデータ入力端子とシ
リアルデータ出力端子との間で１本のスキャンパスが形
成されるように、スキャンテスト回路の第２の入力端子
と別のスキャンテスト回路の出力端子とが接続される。

〔作用〕 この発明にかかるスキャンテスト回路は、従来の第１お
よび第２のラッチ手段に加えて第３のラッチ手段を設け
、この第３のラッチ手段に選択データをラッチさせ、こ
のデータに応じて、対象となる同路ブロックをスキャン
テストする際に必要となるスキャンレジスタのみを有効
にし、不要なスキャンレジスタをスルー状態にすること
により、スキャン動作時のスキャンパスの段数を実質的
に削減させ、テスト時間を削減する。

［発明の実施例］ 第１図はこの発明の一実施例のスキャンテスト回路を示
す具体的なブロック図である。この第１図に示したスキ
ャンテスト回路は前述の第１６図に示したスキャンテス
ト回路に対して、新たに以下の要素が追加される。すな
わち、ラッチ回路Ｌ１０に含まれるトランスファゲート
１３とインバータ２の出力との間にトランスファゲート
１４が直列接続され、ラッチ回路Ｌ３０に含まれるトラ
ンスファゲート１７とラッチ回路Ｌ１０の出力との間に
トランスファゲート１８が接続される。これらのトラン
スファゲート１４．１８はそれぞれが導通したときにの
み、ラッチ回路Ｌ１０．Ｌ３０にデータが入力される。

ラッチ回路ＬＩＯに含まれるトランスファゲート１５に
対してトランスファゲート１６が並列接続され、ラッチ
回路Ｌ２０に含まれるトランスファゲート１９に対して
トランスファゲート２０が並列接続される。トランスフ
ァゲート１５または１６のいずれかが導通すると、シリ
アルデータ入力端子Ｓ！に入力されたシリアルデータが
ラッチ回路Ｌ１０に入力される。同様にして、トランス
ファゲート１９または２０のいずれかが導通すると、ラ
ッチ回路ＬＩＯにラッチされたデータがラッチ回路Ｌ２
０に入力される。前述のトランスファゲート１４．１８
．１６および２０を制御するために、新たにラッチ回路
Ｌ４０とＮＯＲ回路２３が設けられる。ラッチ回路Ｌ４
０はトランスファゲート２１とプルダウン回路２２とイ
ンバータ１１．１２を含む。

トランスファゲート２１のゲートとＮＯＲ回路２３の一
方入力端にはクロック入力端子Ｔｓｓに入力されたクロ
ック信号が与えられる。トランスファゲート２１のドレ
インはラッチ回路Ｌ１０の出力に接続され、ソースはイ
ンバータ１１の入力端とインバータ１２の出力端とプル
ダウン回路２２のドレインに接続される。プルダウン回
路２２のゲートにはリセット入力端子Ｒｓｓに入力され
たリセット信号が与えられる。プルダウン回路２２のソ
ースは接地される。インバータ１１の出力端はインバー
タ１２の入力端とＮＯＲ回路２３の他方入力端とトラン
スファゲート１４．１８のそれぞれのゲートに接続され
る。ＮＯＲ回路２３の出力端はトランスファゲート１６
．２０のそれぞれのゲートに接続される。

第２図は第１図に示したスキャンテスト回路を内蔵した
半導体集積回路装置を示す概略ブロック図である。第２
図を参照して、テストの対象となる回路ブロックＣＢＩ
，ＣＢ２は前述の第１２図？示したものと同じである。

スキャンテスト回路ＳＲＬＩ〜ＳＲＬ６は第１図に示し
たものが用いられる。これらの回路ブロックＣＢ１とス
キャンテスト回路ＳＲＬＩ〜ＳＲＬ６が内蔵されたチッ
プには、各スキャンテスト回路ＳＲＬＩ〜ＳＲＬ６のク
ロック入力端子Ｔｓｓにクロツク信号を共通的に与える
ためのクロック端子Ｔｓｓ’　と、各スキャンテスト回
路ＳＲＬＩ〜ＳＲＬ６のリセット入力端子Ｒｓｓにリセ
ット信号を与えるためのリセット端子Ｒｓｓ’が設けら
れる。それ以外の構成は前述の第１７図と同じである。

次に、動作について説明するが、従来例と同様にして、
通常動作とテスト動作に分けて説明する。

通常動作時には、チップのテスト用入力端子ＴＩ，Ｔ２
，Ｔｓｓは“Ｌ“レベルに設定され、端子Ｔ３ａ，Ｔ３
ｂ，Ｔ■　，Ｒｓ　ｓは“Ｈ”　レベルに設定される。

第１図に示したスキャンテスト回路ＳＲＬにおいて、リ
セット端子Ｒｓｓに入力されるリセット信号が“Ｈ”　
レベルであるため、プルダウン回路２２が導通し、ラッ
チＬ４０がリセットされる。その結果、インバータ１１
の出力が“Ｈ“レベルとなり、トランスファゲート１４
．１８が導通し、ＮＯＲ回路２３の出力が“Ｌ″レベル
になるため、トランスファゲート１６．２０が非導通に
なる。

また、端子ＴｏとＴ，に入力される信号が“Ｈ“レベル
に設定されているため、トランスファゲー｝１３．１７
が導通状態となり、ラツチＬ１０，Ｌ３０はデータスル
−回路となり、端子ＤＩから端了−ＤＯまでがデータス
ルー状態となる。また、端了一Ｔ２，Ｔｌに入力される
信号が“Ｌ″レベルに設定されているため、トランスフ
ァゲート１５．１９が非導通状態となり、ラッチＬ２０
はデータ保持状態となり、端子Ｓ１に入力されたデータ
がラッチ回路ＬＩＯに入力されるのが抑制される。

したがって、第２図においては、各回路ブロックＣＢＩ
，ＣＢ２の間のスキャンテスト回路ＳＲＬ１〜ＳＲＬ６
の端子ＤＩから端子Ｄｏの間がデータスルー状態となり
、各回路ブロック間の配線が論理的に導通された状態に
なり、スキャンテスト回路ＳＲＬＩ〜ＳＲＬ６を挿入す
る前と同様の機能を果たす。

第３図はこの発明の一実施例のテスト動作を説明するた
めのフロー図である。次に、第１図ないし第３図を参照
して、テスト動作について説明する。テスト動作は、従
来例で述べたように、スキャン動作モードとブロックテ
ストモードの他にスキャンテスト回路選択データ入力モ
ードがある。

まず、スキャンテスト回路選択データ入力モードの動作
により、テストの対象となる回路ブロックのスキャンテ
ストに必要なスキャンテスト回路のみを有効にし、不必
要なスキャンテストロ路をデータスルー状態に設定し、
実行のスキャン段数が削減される。

次に、スキャン動作モードとブロックテスト動作モード
とを交互に繰返し実行することにより、その回路ブロッ
ク以後のスキャンテストが行なわれる。その回路ブロッ
クのスキャンテストが終了すると、別の回路ブロックの
スキャンテストが実施され、新たなスキャンテスト回路
選択データの入力動作が実行される。これを回路ブロッ
クの数だけ繰返すことにより、チップのテストが終了す
る。以下、この発明によるテスト動作を第２図に示した
チップを例にとって説明する。回路プロ・ソクＣＢＩ，
ＣＢ２のテストパターンは従来例と同様にして、前述の
表１のとおりに定められる。このテストパターンによる
テストが回路ブロックＣＢｌ，ＣＢ２の順に行なわれる
。そして、第２図に示すスキャンパス上を伝搬し、所定
のスキャンテスト回路ＳＲＬに所望のデータをセットさ
せるために、テストパターンがシリアル変換される。

そのテストパターンは表３Ａ，３Ｂに示される。

表３Ａ ＳＣＡＭ 入力パターン （Ｓ　Ｉ） 雲１ ＨＨＬＬＬＬ ＣＢ１人出力接ＩＳＲｉ，（ＳＲＬ１〜４）１Ｒデづ７ ＬＬＬＬＨＨ ＣＢ２人出力接１ｓＲＬ（ＳＲＬ３〜６）Ｉ訳データ表
３Ｂ ＳＣＡＮ 出力パターン （ＳＯ） ＩＩＩ ｘｘｘｘｘｘ ７ ｘｘｘｘｘｘ 表３Ａはスキャンパス入力端子Ｓｌから入力されるスキ
ャンテスト回路選択データおよび回路ブロックＣＢ１，
ＣＢ２のテスト入力パターンを示していて、ＳＣＡＮ＃
■１およびＳＣＡＮ＃−７のときの入力パターンがスキ
ャンテスト回路選択データである。第１図に示したスキ
ャンテスト回路の構成上、スキャンテスト回路を選択す
るためのラッチ回路Ｌ４０の出力部には、ラッチ回路Ｌ
１０の出力反転信号がラッチされるため、スキャンテス
ト回路選択信号としてシフト入力される信号は“Ｈ゛レ
ベルのとき非選択信号となり、“Ｌ”レベルのとき選択
信号となる。

スキャンテスト回路ＳＲＬにおいて、端子Ｓｌ→ＳＯの
順にスキャンテスト回路選択データが順次スキャンイン
されていくため、回路ブロックＣＢ１の人出力側（１１
，１２．０１）に接続されているスキャンテスト回路Ｓ
ＲＬＩ〜ＳＲＬ４を選択するためのパターンは“Ｈ，　
Ｈ，　Ｌ，　Ｌ，　Ｌ，Ｌ゛となる。同様にして、回路
ブロックＣＢ２の人出力側（１１，１２，０１．０２）
に接続されているスキャンテスト回路ＳＲＬ３〜ＳＲＬ
６を選択するためのパターンは“Ｌ，　　Ｌ，　Ｌ，　
　Ｌ，　Ｈ，Ｈ″となる。

テスト入力パターンを所定のスキャンテスト回路ＳＲＬ
にセットするために必要なスキャンシフトクロック信号
は、スキャンテスト回路選択データにより選択されたス
キャンテスト回路数分の周期が必要となる。たとえば、
回路ブロックＣＢＩのテストを行なう場合、回路ブロッ
クＣＢＩの入力側のスキャンテスト回路ＳＲＬＩ，ＳＲ
Ｌ２と、回路ブロックＣＢＩの出力側のスキャンテスト
回路ＳＲＬ３，ＳＲＬ４の４つであり、１回のスキャン
シフト動作に４周期分のスキャンシフトクロック信号が
必要となる。上述の表３Ｂはスキャンパス出力端子ＳＯ
から出力される出力パターンを小している。なお、表３
Ａ，３Ｂ中の×はスキャンシフトのためのダミーパター
ンを示している。

第４図はこの発明の一実施例におけるチップのテスト時
における動作のタイミング図である。次に、表３Ａ．３
Ｂに示したテストパターンに基づいて、第２図を参照し
ながらテスト動作について説明する。

スキャンテスト回路選択データ入力モードクロック入力
端子Ｒｓｓ’に、第４図（ｉ）に示す正のクロックパル
スが１つ与えられる。これによって、すべてのスキャン
テスト回路のスキャンテスト回路選択データラッチ（第
１図に示すＬ４０）がリセットされ、すべてのスキャン
テスト回路が選択状態となる。すなわち、すべてのスキ
ャンテスト回路ＳＲＬが第４図（ｃ）（ｄ）に示す端子
ＴＩ，Ｔ２に入力されたスキャンシフト用クロック信号
によりスキャンシフト動作を行なう状態となる。

チップのスキャンイン端子Ｓｌから第４図（ａ）に示す
ように、スキャンパス上に表３Ａに示したスキャンテス
ト回路選択データが伝搬され、所定のスキャンテスト回
路ＳＲＬに所望の選択データがセットされる。このとき
、伝搬されたスキャンテスト回路選択データは、各スキ
ャンテスト回路ＳＲＬのスキャンシフト用ラッチ（第１
図に示すラッチＬＩＯ．Ｌ２０）に保持されている。所
定のスキャンテスト回路数分のスキャンクロツク信号に
応答して、所定のスキャンテスト回路ＳＲＬに所望のス
キャンテスト回路選択データがラッチされた後、クロッ
ク入力端子Ｔｓｓ’に第４図（Ｉ１）に示す正のクロッ
クパルスが１つ与えられる。これによって、スキャンシ
フト用ラッチＬ１０に保持されている選択データが反転
され、スキャンテスト回路選択データラッチＬ４０に伝
搬されて保持される。スキャンテスト回路選択データラ
ッチＬ４０に“Ｌ“レベル信号（非選択信号）が保持さ
れたスキャンテスト回路ＳＲＬは単なるデータスル−回
路となる。また、スキャンテスト回路選択データラッチ
に“Ｈ゜レベル信号（選択１２号）が保持されたスキャ
ンテスト回路ＳＲＬのみが第４図（ｃ），　　（ｄ）に
示すスキャンシフトクロツク信号によりスキャンシフト
動作を行なう通常のスキャンテスト回路ＳＲＬとして働
く。

スキャンシフト動作モード データクロック入力端子ＴＤに第４図（ｇ）に示す“Ｌ
゜レベルのデータクロック信号が印加されてスキャンモ
ードにされる。第１および第２のスキャンクロツク端子
ＴＩ，Ｔ２から第４図（Ｃ）（ｄ）に示すノンオーバラ
ップのポジティブクロツク信号が与えられると、それに
同期してスキャンイン端子Ｓｌから選択されたスキャン
テスト回路ＳＲＬに順次データがスキャンインされる。

これと同時に、スキャンアウト端子ＳＯから前回テスト
の際に所定のスキャンテスト回路ＳＲＬに保持した被テ
スト回路ブロックＣＢＩ，ＣＢ２のデータが順次スキャ
ンアウトされる。

テストモード テストモードにおける動作は、前述の従来例と同様であ
るため、その動作説明を省略する。

上述の動作により、回路ブロックＣＢＩ，ＣＢ２のテス
トが行なわれる。基本的には、チップ上に存在する回路
ブロックＣＢＩ，ＣＢ２ごとにこのテストを行なうこと
により、チップの機能テストが終了する。

なお、テストデータスキャンシフトの際、テストの対象
となる回路ブロックの入出力端子に接続されたスキャン
テスト回路ＳＲＬ以外のスキャンテスト回路ＳＲＬをす
べて単なるデータスル−回路として動作させることがで
きるが、データスルーとなるシリアル接続されたスキャ
ンテスト回路ＳＲＬの段数が増大すると、それに伴なっ
て遅延時間が増大し、シフトクロツクに同期してシフト
することが困難になってくる。

この問題を回避するために、連続してデータスルーとな
るスキャンテスト回路ＳＲＬの段数を制限し、これの制
限値を越える場合は、ダミーのスキャンテスト回路ＳＲ
Ｌを選択し、スキャンクロック端子Ｔｌ，Ｔ２に与えら
れたスキャンクロックｔ＝号に同期して安定したスキャ
ンシフト動作をｉリることができる。

第５図は、スキャンテスト回路の他の実施例を示すブロ
ック図である。次に、第５図を参照して、上述のダミー
のスキャンテスト回路について説明する。第５図を参照
して、チップは回路ブロックＣＢＩ，ＣＢ２を含み、回
路ブロックＣＢＩはｔビット入力を有し（ｍ＋１）ビッ
ト出力を有している。回路ブロックＣＢ２はｍビット入
力を有し、ｎビット出力となっている。回路ブロックＣ
ＢＩの入力側．回路ブロックＣＢ２の入力側およびチッ
プの出力バッファには、それぞれ入出力数に対応したス
キャンテスト回路ＳＲＬが接続されている。スキャンテ
スト回路ＳＲＬはシリアルに接続されていて、スキャン
シフトクロック信号により、スキャンイン端子Ｓｌから
スキャンアウト端子ＳＯまでの１本のスキャンパスを形
成している。回路ブロックＣＢＩの入力側には、スキャ
ンイン端子Ｓｌに接続された順序ごとにスキャンテスト
回路ＳＲＬ　（１）からＳＲＬ　（区）までのスキャン
テスト同路が接続され、回路ブロックＣＢ２の入力側に
は同じ《スキャンテスト回路ＳＲＬ　（１＋１）からＳ
ＲＬ　（１＋ｍ）が接続され、チップ出力側にはスキャ
ンテスト回路ＳＲＬ　（Ｑ＋ｍ＋１）からＳＲＬ　（１
＋ｍ＋ｎ＋１）までのスキャンテスト回路が接続されて
いる。

なお、チップの入力ＤＩ　（１）・・・ＤＩ（Ｉｔ）は
すべて回路ブロックＣＢＩの入力端子に接続され、スキ
ャンテスト回路ＳＲＬ　（鉦十ｍ＋１）・・・ＳＲＬ　
（（１＋ｍ＋ｎ＋１）の出力は出力端子Ｄｏ　（１）・
・・ＤＯ　（ｎ＋１）に接続されている。

次に、データスルー回路として働くスキャンテスト回路
による遅延が問題となるスキャンシフト動作について説
明する。回路ブロックＣＢＩ，ＣＢ２のテストを行なう
ためには、被テスト回路フロックの入力側のスキャンテ
スト回路ＳＲＬにテストデータがラッチされ、所望のタ
イミングで皺テスト回路ブロックに与えられ、その出力
がその回路ブロックの出力側であるスキャンテスト回路
ＳＲＬにラッチされ、その後スキャン動作によりシリア
ルアウト端子Ｓｏがらスキャンクロック端／−ＴＩ，Ｔ
２に入力されたスキャンシフトクロック信号に同期され
てシリアルに出方される。

回路ブロックＣＢＩのスキャン動作時に、スキャン動作
に用いられるスキャンテスト回路ＳＲＬは同路ブロック
ＣＢＩの入力側に接続されているスキャンテスト回路Ｓ
ＲＬ　（１）〜ＳＲＬ　（廷）ならびに回路ブロックＣ
ＢＩの出力側で回路ブロックＣＢＩの出力データをラッ
チするスキャンテスト回路ＳＲＬ　（Ｉｌ＋１）　〜Ｓ
ＲＬ　（廷十ｍ）．ＳＲＬ　（ｌｌ＋ｍ＋ｎ＋２）であ
り、これらのスキャンテスト回路はスキャンテスト回路
選択データ入力モード時に選択されている。

第６図ないし第８図は第５図に示した半導体集積回路装
置におけるスキャン動作のタイミング図である。次に第
６図ないし第８図を参照して、この発明の他の実施例の
スキャン動作について説明する。スキャンテスト回路Ｓ
ＲＬ　（１）〜ＳＲＬ，ＣＩｌ＋ｍ）は、連続的にシリ
アルに接続されているが、スキャンテスト回路ＳＲＬ　
（ｉｍ）とＳＲＬ　（Ｑ＋ｍ＋ｎ＋１）の間にｎビット
分の単なるデータスル−回路として働《スキャンテスト
回路ＳＲＬ　（（！＋ｍ＋１）＝−ＳＲＬ　（ｌＬ＋ｍ
＋ｎ）が挿入されている。これらのデータスルー回路と
して働くスキャンテスト回路ＳＲＬにより、第６図（ｅ
）と（ｄ）との間に伝搬遅延時間ｔｄａｂが生じている
。この伝搬遅延により、スキャングロック端Ｔ−ＴＩ，
Ｔ２に与えられるスキャンクロック信号による同期が１
周期分とれず、結果として１周期ずれた出力がシリアル
アウト端子ＳＯから出力されることになる。

ここで、データスル−回路として働くスキャンテスト回
路ＳＲＬ　（麩＋ｍ＋１）　〜ＳＲＬ　（Ｑ十ｍ　＋　
ｎ　）間で適当なダミースキャンテスト回路ＳＲＬを選
択し、スキャンクロック信号の同期でデータをシフトさ
せれば、第７図に示すように、遅延時間はスキャンテス
ト回路ＳＲＬ　ＮＬ＋ｍ＋１）〜ダミースキャンテスト
回路ＳＲＬ間の遅延と、ダミースキャンテスト回路ＳＲ
Ｌ−ＳＲＬ　ｌ十ｍ＋ｎ＋１）間の遅延時間に分割でき
、スキャングロック信号同期の安定動作を得ることがで
きる。

なお、上述の実施例では、ダミースキャンテスト同路を
データスルー回路として働くスキャンテスト回路ＳＲＬ
の中から選択してスキャンシフト動作を用いることによ
り、２つのスキャンクロック｛ｉ号に同期する安定な動
作を得ることができた。

しかし、第８図に示すように、端子ＴＩ，Ｔ２に入力さ
れるスキャンクロツク信号の周期を長くし、データスル
ー回路による遅延時間でも十分安定した同期がとれるよ
うにしてもよい。また、データスル−回路により、Ｈ周
期分のずれが生じるがを明確にし、その分の仮想ダミー
スキャンテスト回路を設け、スキャンシフト動作を行な
うようにしてもよい。

第９図はこの発明の他の実施例におけるスキャンテスト
回路のブロック図である。

前述の第１図に示したスキャンテスト回路はテスト対象
とする回路ブロックとして非同期回路を扱うようにした
が、この第９図に示したスキャンテスト回路はテスト対
９とする回路ブロックを同期回路に限定したものである
。第９図に示した例は、第１図に示したラッチ回路Ｌ３
０とこのラッチ回路Ｌ３０にデータを入力するためのク
ロツク信号が与えられる端子Ｔ３が省略され、インバー
タ３の入力端がラッチ回路ＬＩＯのインバータ５の入力
に直接接続されている。したがって、この第９図に示し
た例は、ラッチ回路ＬＩＯに保持されたデータがインバ
ータ３によって反転され、データ出力端子ＤＯから出力
される。

第１０図は第９図に示したスキャンテスト回路を内蔵し
た半導体集積回路装置の概略ブロック図である。この第
１０図に示した例では、端子ＴＩ，Ｔ２，ＴＤに入力さ
れたクロソク信号がすべてのスキャンテスト回路ＳＲＬ
１〜ＳＲＬ６に入力されている点が第２図に示した例に
比べて異なっている。たたし、テスト方法は第２図に示
した例と同しである。

第１１図に示したスキャンテスト回路は、第９図に示し
たインバータ３が省略され、第２のラッチ回路Ｌ２０に
保持されたデータがインバータ４によって反転され、シ
リアルデータ出力端子ＳＯとデータ出力端子Ｄｏに出力
される。

第１２図は第１１図に示したスキャンテスト回路を内蔵
した半導体集積回路装置の概略ブロック図である。この
第１２図に示した例は、スキャンテスト回路ＳＲＬ１の
出力端子Ｄｏが回路ブロックＣＢＩの入力端子Ｉ２に接
続されるとともに、スキャンテスト回路ＳＲＬ２の入力
端子Ｓｌに接続され、スキャンテスト回路ＳＲＬ２の出
力端子Ｄｏが回路ブロックＣ　Ｂ　１の入力端子Ｉ１と
スキャンテスト回路ＳＲＬ３の入力端子Ｓ１に接続され
る。他のスキャンテスト回路ＳＲＬ３〜ＳＲＬ６の出力
端子ＤＯも同様にして接続されている。

動作については第２図と同じである。

第１３図はスキャンテスト回路のさらに他の例を示すブ
ロック図である。この第１３図は以下の点において前述
の第９図と異なる。すなわち、ポジティブクロック信号
によって端子Ｄｏからテストデータが出力される。この
ために、３入力ＮＡＮＤ回路２４が設けられ、このＮＡ
ＮＤ回路２４の１つの入力端にはラッチ回路ＬＩＯの出
力が与えられ、他の１つの入力にはラッチ回路Ｌ４０の
出力が与えられ、残りの入力端には端子ＴＧからポジテ
ィブクロック信号が与えられ、ＮＡＮＤ回路２４の出力
はインバータ３に与えられる。そして、端子ＴＧからポ
ジティブクロツク信号が与えられかつラッチ回路Ｌ４０
から選択信号が与えられているときにのみラッチ回路Ｌ
ＩＯの出力であるテストデータがインバータ３を介して
端子Ｄｏに出力される。

第１４図はスキャンテスト回路のさらに他の例を示すブ
ロック図である。この第１４図に示したスキャンテスト
回路は、ネガティブクロック信号によって端子ＤＯから
テストデータを出力するものである。このために、２入
力ＯＲ回路２６と２入力ＮＡＮＤ回路２６が設けられ、
ＯＲ回路２５の一方入力端には端子ＴＧからネガティブ
クロック信号が与えられ、他の入力端にはラッチ回路Ｌ
１０の出力が与えられる。ＯＲ回路２５の出力はＮＡＮ
Ｄゲート２６の一方入力端に与えられ、他ｈ”入力端に
はラッチ回路Ｌ４０から選択信号が与えられる。そして
、ＯＲ回路２５は端子ＴＧにネガティブクロック信号が
与えられるとラッチ回路ＬＩＯの出力であるテストデー
タをＮＡＮＤ回路２６に与え、ＮＡＮＤ回路２６はラッ
チ回路Ｌ４０から選択信号が与えられると、ＯＲ回路２
５の出力を端子ＤＯに出力する。

第１５図は第１３図または第１４図に示したスキャンテ
スト回路を内蔵した半導体集積回路装置のブロック図で
ある。この第１５図に示した半導体集積回路装置は、端
子ＴＧＩからスキャンテスト回路ＳＲＬＩ．３．４およ
び６にポジティブクロック信号またはネガティブクロツ
ク信号が与えられ、端子ＴＧ２からスキャンテスト回路
ＳＲＬ２および５にポジティブクロック信号またはネガ
ティブクロック信号が与えられる。この半導体集積回路
装置におけるテスト方法の動作は前述の実施例と同じで
ある。

［発明の効果］ 以上のように、この発明によれば、スキャンテスト回路
内に余分にラッチ手段を設け、このラッチ手段に保持さ
れている選択データにより、スキャンテスト回路をシフ
トレジスタとして動作させるか、あるいはデータをスル
ーにする回路として動作させるようにしたので、シフト
動作とデータをスルーにさせる動作とを選択データによ
り任意に制御できる。しかも、回路ブロックをテストす
るときのスキャン動作におけるスキャンパスの段数を実
質的に削減でき、テスト時間を短縮することができる。

さらに、テストデータを伝搬させるためのスキャンパス
上を選択データがシリアルに伝搬させるようにしたので
、チップの入出力ビンとしてリセット信号を入力するた
めのピンとクロック信号を入力するためのビンの２つを
増加させるだけで済む。

【図面の簡単な説明】

第１図はこの発明の一実施例のスキャンテスト回路を示
すブロック図である。第２図はこの発明の一実施例のス
キャンテスト回路を用いた半導体集積回路装置の概略ブ
ロック図である。第３図はこの発明の一実施例の動作を
説明するためのフロー図である。第４図はこの発明の一
実施例の動作を説明するためのタイミング図である。第
５図はスキャンテスト回路を用いた半導体集積回路装置
の他の例を示す概略ブロック図である。第６図，第７図
および第８図は第５図に示した半導体集積回路装置の動
作を説明するためのタイミング図である。第９図はスキ
ャンテスト回路の他の例を示すプロ・ツク図である。第
１０図は第９図に示したスキャンテスト日路を内蔵した
半導体集積回路装置のブロック図である。第１１図はス
キャンテスト回路のさらに他の例を示すブロック図であ
る。 第１２図は第１１図に示したスキャンテスト回路を内蔵
した半導体集積回路装置のブロック図である。第１３図
および第１４図はスキャンテスト回路のさらに他の例を
示すブロック図である。第１５図は第１３図または第１
４図に示したスキャンテスト回路を内蔵した半導体集積
回路装置を示す概略ブロック図である。第１６図は従来
のスキャンテスト回路のブロック図である。第１７図は
従来のスキャンテスト回路を内蔵した半導体集積回路装
置の概略ブロック図である。第１８図は従来のスキャン
テスト回路の動作を説明するための動作を説明するため
のフロー図である。第１９図は従来のスキャンテスト回
路の動作を説明するためのタイミング図である。第２０
図および第２１図はスキャンテスト回路の他の例を示す
ブロック図である。 図において、１〜１２はインバータ、１３〜２２はトラ
ンスファゲート、２３はＮＯＲ回路、２４，２６はＮＡ
ＮＤ回路、２５はＯＲ回路、Ｌ１０，Ｌ２０，Ｌ３０，
Ｌ４０はラッチ回路、ＳＲＬ１〜ＳＲＬ６はスキャンテ
スト回路、ＣＢＩ， ＣＢ２は回路ブロックを示す。 代 理 人 大 石 増 雄 第１図 ８３図 （ｂ）Ｔ２ （９冫 ０ 第６図 ８′７図 萬８図 （ｂ） 丁２ （ｅ） ０ （ｊ） Ｃ 萬ｑ図 第１１図 菓１３口 第１４図 第１６図 第２１図 第１８図 手 続 補 正 書 （自発） 平成３ 年′ 月″２日 ２． 発明の名称 スキャンテスト回路およびそれを用いた半導体集積回路
装置３． 補正をする者 事件との関係

Claims (6)

【特許請求の範囲】
1. （１）データをスキャンして対象回路をテストするスキ
   ャンテスト回路であって、 １ビットのデータが入力される第１の入力端子、シリア
   ルデータが入力される第２の入力端子、データが出力さ
   れる出力端子、 前記第１の入力端子に入力されたデータまたは前記第２
   の入力端子に入力されたシリアルデータをラッチする第
   １のラッチ手段、 前記第１のラッチ手段にラッチされたデータをラッチす
   る第２のラッチ手段、 前記第１のラッチ手段にラッチされたデータをラッチす
   る第３のラッチ手段、 リセット信号が入力されるリセット入力端子、制御信号
   が入力される制御信号入力端子、前記リセット入力端子
   に入力されたリセット信号に応答して、前記第３のラッ
   チ手段をリセットするスイッチング素子、および 前記第３のラッチ手段の出力が第１の論理であることに
   応じて、前記第２の入力端子に入力されたシリアルデー
   タのうちの１ビットのデータを前記第２のラッチ手段か
   ら前記出力端子にスルーにして出力するとともに、前記
   第１の入力端子に入力される１ビットのデータが前記第
   １のラッチ手段に入力されるのを禁止させる第１の動作
   と、前記制御信号入力端子に入力された制御信号に応じ
   て、前記第２の入力端子に入力されたシリアルデータを
   前記第１のラッチ手段を介して前記第３のラッチ手段に
   ラッチさせる第２の動作と、前記リセット信号によって
   前記第３のラッチ手段がリセットされて該第３のラッチ
   手段の出力が第２の論理に反転したことに応じて、前記
   第１または第２の入力端子に入力されたデータが前記第
   １のラッチ手段から前記第２のラッチ手段にシフトされ
   るのを許容する第３の動作とを選択的に制御する制御手
   段を備えた、スキャンテスト回路。
2. （２）さらに、データが出力される第２の出力端子、お
   よび 前記第１のラッチ手段にラッチされているデータをラッ
   チして前記第２の出力端子に出力する第４のラッチ手段
   を含み、 前記制御手段は、前記第３のラッチ手段の出力が第１の
   論理であることに応じて、前記第１のラッチ手段にラッ
   チされているデータが前記第４のラッチ手段に入力され
   るのを禁止し、前記第３のラッチ手段の出力が第２の論
   理であることに応じて、前記第１のラッチ手段にラッチ
   されているデータが前記第４のラッチ手段にシフトされ
   るのを許容する手段を含む、請求項第１項記載のスキャ
   ンテスト回路。
3. （３）さらに、前記第１のラッチ手段に入力されたデー
   タを直接出力する第２の出力端子を備えた、請求項第１
   項記載のスキャンテスト回路。
4. （４）さらに、データが出力される第２の出力端子、お
   よび 前記第３のラッチ手段の出力が第１の論理であることに
   応じて、前記第１のラッチ手段にラッチされているデー
   タが前記第２の出力端子に出力されるのを禁止し、前記
   第３のラッチ手段の出力が第２の論理であることに応じ
   て、前記第１のラッチ手段にラッチされているデータを
   前記第２の出力端子に出力する手段を含む、請求項第１
   項記載のスキャンテスト回路。
5. （５）前記スキャンテスト回路を用いた半導体集積回路
   装置であって、 テストされるべき複数の被テスト回路ブロック、データ
   がシリアルに入力されるシリアルデータ入力端子、およ
   び データがシリアルに出力されるシリアルデータ出力端子
   を備え、 前記被テスト回路ブロックの入力端子が前記スキャンテ
   スト回路の出力端子に接続され、該被テスト回路ブロッ
   クの出力端子が前記スキャンテスト回路の第１の入力端
   子に接続され、かつ前記シリアルデータ入力端子と前記
   シリアルデータ出力端子との間で１本のスキャンパスが
   形成されるように、前記スキャンテスト回路の第２の入
   力端子と別のスキャンテスト回路の出力端子とが接続さ
   れることを特徴とする、請求項第１項記載のスキャンテ
   スト回路を用いた半導体集積回路装置。
6. （６）前記スキャンテスト回路を用いた半導体集積回路
   装置であって、 テストされるべき複数の被テスト回路ブロック、データ
   がシリアルに入力されるシリアルデータ入力端子、およ
   び データがシリアルに出力されるシリアルデータ出力端子
   を備え、 前記被テスト回路ブロックの入力端子が前記スキャンテ
   スト回路の第１の出力端子に接続され、該被テスト回路
   ブロックの出力端子が前記スキャンテスト回路の第１の
   入力端子に接続され、かつ前記シリアルデータ入力端子
   と前記シリアルデータ出力端子との間で１本のスキャン
   パスが形成されるように、前記スキャンテスト回路の第
   ２の入力端子と別のスキャンテスト回路の第２の出力端
   子とが接続されることを特徴とする、請求項第２項また
   は第３項記載のスキャンテスト回路を用いた半導体集積
   回路装置。