JPH0481147B2 - - Google Patents

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JPH0481147B2
JPH0481147B2 JP59243555A JP24355584A JPH0481147B2 JP H0481147 B2 JPH0481147 B2 JP H0481147B2 JP 59243555 A JP59243555 A JP 59243555A JP 24355584 A JP24355584 A JP 24355584A JP H0481147 B2 JPH0481147 B2 JP H0481147B2
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signal
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    • G06F2207/583—Serial finite field implementation, i.e. serial implementation of finite field arithmetic, generating one new bit or trit per step, e.g. using an LFSR or several independent LFSRs; also includes PRNGs with parallel operation between LFSR and outputs

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路の試験技術に関し、さらに詳
しく言えば、集積回路上で複数の試験機能を遂行
できるプログラム可能な線形帰環シフトレジスタ
に関する。
〔従来技術〕
VLSI回路は複雑であるが故にその試験は難し
く、したがつてコストもかかる。そうした試験の
困難さを軽減するために、VLSI回路内で試験が
できるような手法が考えられてきた。固体素子回
路IEEEジヤーナル（IEEE Journal of Solid
State Circuits）、SC−15巻、第３号、1980号６
月、“複雑なデイジタル集積回路のための組込み
試験（Built In Test for Complex Degital
Integrated Circuits）”、にそのような手法の概要
が記載されている。これによれば、組込みレジス
タが被試験回路に入力信号を供給し、入力信号に
対して被試験回路が応答した結果は、別のレジス
タで構成される試験結果評価手段で評価できる。
組込みレジスタは、これまで、テストパターン
を被試験回路に印加しそれに対する被試験回路の
応答と印加したテストパターンとを比較するため
のスキヤン発生器として用いられてきた。組込み
レジスタはSRL（Shift Register Latch）を直列
的に並らべて動作させることもできる。この場合
は、所望のテストパターンを組込みレジスタへ逐
次的に入れてラツチさせ、これを並列的な入力と
して被試験回路へ供給することができる。被試験
回路を動作させてこのテストパターンに対する回
路の応答を別のレジスタ（これもSRLを直列に
並らべたものである）に並列的にロードする。テ
ストパターンの応答は次に逐次的に読み取られ
て、被試験回路が正常に動いたかどうかが判断さ
れる。このような手法は一般にLSSD（Level
Sensitive Scan Design）と呼ばれている。
SRLを線形帰還シフトレジスタ（Linear
Feedback Shift Register；以下LFSRという）
として動作させ、ランダムパターン発生器および
それに対応する信号解析器を用いることによつ
て、さらに高度な試験を遂行できる。LFSRに適
切なフイードバツクを与え、多項式擬似乱数を生
成することによつてランダムなテストパターンが
発生される。このパターンは被試験回路に印加さ
れる。連続的に変化する乱数に対する被試験回路
の応答は信号解析器として動作する別のLFSRで
ハツシングまたは圧縮されて、検出された故障が
保持される。テストパターン発生シーケンスが終
わると、ハツシングされた結果は信号解析器から
逐次的に読み取られて、回路が正常に働いたかど
うかが判断される。
〔発明が解決しようとする問題点〕
従来、SRLレジスタを用いるオンチツプの試
験技術は全てチツプにハードウエアのオーバヘツ
ドをもたらすものであり、さらにLFSRは装置の
ピン出力の他にフイードバツク端子および種々の
制御線が必要である。
本発明はこの問題点を解決するものである。
〔問題点を解決するための手段〕
本発明のLFSRは通常のオペレーシヨンのとき
は信号はそこを単に通過し、回路を試験するとき
はLSSDラツチとして機能するだけでなく（１つ
のLFSRに逐次的にデータをロードし別のLFSR
から逐次的にデータを読み取る機能）、テキスト
パターン発生手段または信号解析手段としても機
能することができるプログラム可能な汎用の
LFSRである。
そのために本発明のLFSRの各段は、前段から
のシフト信号およびLFSRのフイードバツク信号
を受け取る第１の排他的NOR回路と、 この第１の排他的NOR回路からの論理信号お
よび通常の入力信号を受け取る第２の排他的
NOR回路と、 回路が通常に動作する間は回路から信号を受け
取り、回路を試験する間は第２の排他的NOR回
路から信号を受け取るレジスタと、 を具備する。
〔実施例〕
第１図は本発明に従つたLFSRをボート上に有
するVLSI回路１１のブロツク図である。VLSI回
路１１は好適にはNMOS型であり、LFSR１３お
よびLFSR１４の他に、回路１２および回路１５
を含む。各LFSRはセルS0ないしSNを有する多段
構成である。通常のオペレーシヨンの場合は、入
力データはLFSR１３を単に通過して回路１２に
送られ、回路１２の出力はLFSR１４を単に通過
して回路１５に送られる。
第１図に示すVLSI回路１１では、LFSR１３
およびLFSR１４はVLSI回路１１上にある外部
ピンを介してそれぞれプログラムすることができ
る。このプログラムによつて４つの基本的な機能
を遂行できる。４つの基本的な機能はテストパタ
ーンを発生する機能、その結果に対応するハツシ
ング機能の他に、LSSD機能を含む。テストパタ
ーンの発生およびその結果に対応するハツシング
の機能の場合、LFSR１４で解析されるテストパ
ターンを発生するようにLFSR１３をプログラム
することができる。本実施例では外部ピン端子を
利用するが、VLSIのマスクを事前にプログラム
することによつて一部の端子を使えるようにする
手法も可能である。LFSR１３およびLFSR１４
はNMOS技術により現行の標準的なLSSDラツチ
にわずか12個の素子を加えるだけで実現できる。
したがつてテストパターンの発生およびその結果
のハツシングの機能を加えてもハードウエアのオ
ーバーヘツドは最少にできる。
第２図は１つのLFSRの構成例を示すブロツク
図である。図の例ではセルは５段構成、すなわち
セルS0ないしS4を含む。セルに係る種々の制御線
および入出力線は簡単のためセルS4だけに示す。
入出力線は、通常の入力線、通常の出力線、フイ
ードバツク入力線、シフト入力線、およびシフト
出力線である。制御線は、テスト１制御線、テス
ト２制御線、入力制御線、入力制御線、フイード
バツク制御線、フイードバツク制御線、および通
常入力制御線である。“ ”は論理レベルが反転
していることを表わす。第３図は前段のセルのシ
フト出力と後段のセルのシフト入力が順に接続さ
れたLFSRを示す。第３図に示すLFSRに印加さ
れる制御信号およびクロツク信号を以下に説明す
る。
LSSD機能を遂行する場合、テスト１制御線お
よびテスト２制御線に供給されるクロツク信号の
制御の下で、データはセルS0のシフト入力線から
印加される。テスト１制御線およびテスト２制御
線にそれぞれ供給されるクロツク信号は時間的に
重なり合うことのない互いに反転したクロツク信
号である。以下これらのクロツク信号をそれぞれ
T1信号およびT2信号という。セルS0のシフト入
力線から印加されるデータはT1信号およびT2信
号の制御の下で伝播される。通常のLSSD機能を
遂行する場合、セルS0ないしS4が被試験回路に並
列的にデータを印加できるようになるまで、デー
タはLFSRへ順次シフトインされる。
同様にLFSR１４においては、第１図の回路１
２から各セルの入力線（通常）を介して並列的に
ロードされたデータがクロツク信号の制御の下で
最後段のセルS4のシフト出力線から逐次的に読み
取られる。
次に第４図について説明する。第４図はテスト
パターン発生の機能を遂行する際のLFSRの内部
接続の様子を示す図である。テストパターン発生
機能の場合は、LSSD機能の場合と同様に、前段
のセルのシフト出力と後段のセルのシフト入力が
順に接続され、さらに選択されたセルのフイード
バツク入力線にセルS4のシフト出力からのフイー
ドバツク信号が供給される。こうして特定のテス
トパターンが発生される。第４図に示す例では、
生成されるテストパターンの多項式は、 X5＋X4＋X2＋１ である。テストパターンは擬似乱数の形で発生さ
れて回路１２に印加される。
第４図に示すLFSRでは、さらに入力制御線に
は０が供給され、フイードバツク制御線には１が
供給されている。テストパターン生成モードも
T1信号およびT2信号の制御の下で動作する。
第５図について説明する。第５図は第４図に示
すLFSRの発生するテストパターンで試験された
回路についてのハツシング機能を遂行する際の
LFSRの内部接続の様子を示す図である。このよ
うな接続はVLSI回路１１上にある配線を介して
プログラムされる。ハツシング機能を遂行する場
合も、前段のセルのシフト出力と後段のセルのシ
フト入力が順に接続される。ただし初段のセルS0
のシフト入力と最後段のセルS4のシフト出力は分
離される。さらに選択されたセルのフイードバツ
ク入力線にセルS4のシフト出力からのフイードバ
ツク信号が供給される。
ハツシング機能が遂行される信号解析モードに
おいては、T1信号およびT2信号も再び印加され
る。信号解析モードの際は入力制御線およびフイ
ードバツク制御線にはいずれも１が供給される。
LFSR１４の入力線（通常）には被試験回路１２
の出力が供給される。ハツシングの結果を出力す
るときはLFSR１４の構成は第３図の構成に戻つ
て（すなわちLSSD機能）、回路１２からLFSR１
４の各セルに供給されたデータがクロツク信号の
制御の下で最後段のセルS4から逐次的に読み取ら
れる。
試験でない通常のオペレーシヨンのときは、
T1信号、T2信号、入力制御信号、およびフイー
ドバツク制御信号は０である。したがつてデータ
はLFSRを単に通過するだけである。
以上示したようにLFSRを、第２図に示す一般
的な構成にしてVLSI回路１１上の配線ピンでプ
ログラム可能にしておくことによつて、４つの機
能（通常のオペレーシヨン、LSSD機能、テスト
パターン発生機能、およびハツシング機能）のい
ずれでも動作させることができる。
第６図について説明する。第６図はLFSRの１
つのセルの構成を示す図である。各セルの構成は
同一である。
セルはレジスタ２３を有する。レジスタ２３は
１ビツトレジスタであり、VLSI１１の通常のデ
ータ経路から、またはゲート２７を介する試験経
路から入力を受取る。ゲート２７はFETであり、
T1信号で適宜クロツクされてレジスタ２３に試
験信号を供給する。レジスタ２３の出力側はゲー
ト２８である。ゲート２８はT2信号で適宜クロ
ツクされる。第３図ないし第５図で説明したよう
に、T1信号とT2信号は時間的に重なり合うこと
のない互いに反転したクロツク信号である。T2
信号の制御の下でゲート２８を介して伝播する信
号はインバータ３０で反転される。ゲート３２を
用いて各セルのシフト出力線に結果を伝播する。
第１のLFSRにデータを逐次的にロードし第２
のLFSRからデータを逐次的に読み取るという
LSSDモードでLSSDのシフト機能を遂行するた
めに、テストパターンはシフト入力線に逐次的に
供給される。T1信号およびT2信号を必要な数だ
け繰返し印加することによつて、テストパターン
は全てのセルにロードされる。
第６図に示す排他的NOR回路１９および２０
によつてテストパターン発生機能およびハツシン
グ機能を遂行できる。各排他的NOR回路は２つ
の交差接続FETを含む。排他的NOR回路１９お
よび２０は負荷回路として電圧源Vttに接続され
る負荷トランジスタ１９ａおよび２０ａをそれぞ
れ有する。第２の排他的NOR回路２０は第１の
排他的NOR回路１９からの出力と、レジスタ２
３に入力される通常の入力と、を受け取る。入力
制御ゲート２２は入力制御信号および入力制御信
号の制御の下で、通常の入力を排他的NOR回路
２０に伝達できる。
第１の排他的NOR回路１９はシフト入力信号
およびフイードバツク信号を受け取る。フイード
バツク信号はゲート２６で管理されインバータ２
４で反転される。ゲート２６はフイードバツク入
力に対して直列のFETとフイードバツク入力に
対して並列のFETを含み、フイードバツク制御
信号およびフイードバツク制御信号で制御され
る。以上からわかるように、第１の排他的NOR
回路１９の出力は、（フイードバツク信号）
（シフト入力信号）で表わされ、第２の排他的
NOR回路２０の出力は、（フイードバツク信号）
（シフト入力信号）−（入力信号）で表わさ
れる。
テストパターン発生機能を遂行するときは、入
力制御信号は０に保持され、フイードバツク制御
信号は１に保持される。したがつてLFSRは第４
図に示すような構成で定義される多項式に従つた
乱数を適切に発生する。
ハツシング機能を遂行するときは、入力制御信
号は１に保持されて被試験回路からのデータが入
力制御ゲート２２を介して入つてくる。フイード
バツク制御信号は１に保持されて、フイードバツ
ク信号は排他的NOR回路１９に伝達される。
レジスタ２３の詳細を第７図に示す。レジスタ
２３は直列接続されたトランジスタ対４１および
４２を含む。トランジスタ対４１およびトランジ
スタ対４２は交差接続され、これがラツチを構成
する。交差接続線のうちの１つはトランジスタ４
３を含む。トランジスタ４３はラツチ機能の高速
化を図るためのものである。
ラツチのノードで駆動されるトランジスタ４５
および４６は通常はゲート２８に送られる出力を
供給する。
レジスタ２３はさらに入力ゲート４７を含む。
入力ゲート４７は通常入力制御信号の制御の下
で、レジスタ２３への入力信号を、ゲート２７を
介する試験信号から通常の入力信号に切替えるこ
とができる。
LFSRの個々のセルは、VLSI回路１１の残り
の回路と同様に、好適にはNMOS技術で実現さ
れる。LFSRに供給される代表的な電圧は標準値
5.0±0.25ボルトである。電圧源の供給する電圧
はVttまたはVDDで示したが、ノーマルモードで動
作するときに不要な電力を消費しないようにVtt
を０に詳定できるようにしてもよい。
〔発明の効果〕
以上説明した本発明のLFSRは、集積回路にわ
ずかなハードウエアとピンを加えるだけで、
LSSD機能のみならずテストパターン発生機能お
よびハツシング機能を遂行することができる。
【図面の簡単な説明】
第１図は本発明に従つたLFSRを利用できる
VLSI回路のブロツク図、第２図は一般的な
LFSRの構成を示すブロツク図、第３図はLSSD
機能を遂行する際のLFSRの内部接続の様子を示
すブロツク図、第４図はテストパターン発生機能
を遂行する際のLFSRの内部接続の様子を示すブ
ロツク図、第５図はハツシング機能を遂行する際
のLFSRの内部接続の様子を示すブロツク図、第
６図はLFSRを構成する各段の構成を示す回路
図、第７図は第６図で用いられる１ビツトのレジ
スタの１構成例を示す回路図である。

Claims (1)

  1. 【特許請求の範囲】 １ 集積回路を試験する線形帰環シフトレジスタ
    であつて、 該線形帰環シフトレジスタは多段構成され各々
    の段が、 前段からのシフト信号および前記線形帰環シフ
    トレジスタのフイードバツク信号を受け取る第１
    の排他的NOR回路と、 該第１の排他的NOR回路からの論理信号およ
    び通常の入力信号を受けとる第２の排他的NOR
    回路と、 集積回路が通常に動作する間は該集積回路から
    信号を受け取り、集積回路を試験する間は前記第
    ２の排他的NOR回路から信号を受け取るレジス
    タと、 該レジスタからの出力を受け取つて後段の第１
    の排他的NOR回路にシフト信号を供給する反転
    回路と、 第１の試験期間中は前記第２の排他的NOR回
    路を前記レジスタに接続し、第２の試験期間中は
    前記レジスタを前記反転回路に接続する手段と、 を有することを特徴とする線形帰環シフトレジス
    タ。
JP59243555A 1983-12-30 1984-11-20 線形帰環シフトレジスタ Granted JPS60147660A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US567217 1983-12-30
US06/567,217 US4680539A (en) 1983-12-30 1983-12-30 General linear shift register

Publications (2)

Publication Number Publication Date
JPS60147660A JPS60147660A (ja) 1985-08-03
JPH0481147B2 true JPH0481147B2 (ja) 1992-12-22

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ID=24266230

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Application Number Title Priority Date Filing Date
JP59243555A Granted JPS60147660A (ja) 1983-12-30 1984-11-20 線形帰環シフトレジスタ

Country Status (4)

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US (1) US4680539A (ja)
EP (1) EP0148403B1 (ja)
JP (1) JPS60147660A (ja)
DE (1) DE3484134D1 (ja)

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